KR101988434B1 - 불휘발성 메모리 장치 및 그것의 서브-블록 관리 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 서브-블록 관리 방법 Download PDF

Info

Publication number
KR101988434B1
KR101988434B1 KR1020120096419A KR20120096419A KR101988434B1 KR 101988434 B1 KR101988434 B1 KR 101988434B1 KR 1020120096419 A KR1020120096419 A KR 1020120096419A KR 20120096419 A KR20120096419 A KR 20120096419A KR 101988434 B1 KR101988434 B1 KR 101988434B1
Authority
KR
South Korea
Prior art keywords
block
sub
voltage
memory
erase
Prior art date
Application number
KR1020120096419A
Other languages
English (en)
Other versions
KR20140028957A (ko
Inventor
오은주
공준진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120096419A priority Critical patent/KR101988434B1/ko
Priority to US14/014,504 priority patent/US8964481B2/en
Publication of KR20140028957A publication Critical patent/KR20140028957A/ko
Priority to US14/610,512 priority patent/US9256530B2/en
Application granted granted Critical
Publication of KR101988434B1 publication Critical patent/KR101988434B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명에 따른 불휘발성 메모리 장치는, 기판과 교차하는 방향으로 적층되는 메모리 셀들을 포함하는 메모리 블록, 상기 메모리 블록을 각각 독립적으로 소거되는 복수의 서브-블록 단위로 구분하여 선택하는 행 디코더, 소거 동작시 선택 서브-블록의 제 1 워드 라인에 제공되는 소거 워드 라인 전압과, 제 2 워드 라인에 제공되며 상기 소거 워드 라인 전압보다 높은 차단 전압을 생성하는 전압 발생기, 그리고 상기 선택 서브-블록에 대한 소거 동작을 수행하도록 상기 행 디코더 및 상기 전압 발생기를 제어하는 제어 로직을 포함한다.

Description

불휘발성 메모리 장치 및 그것의 서브-블록 관리 방법{NONVOLATILE MEMORY DEVICE AND SUB-BLOCK MANAGEMENT METHOD TEREROF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치 그리고 그것의 서브-블록 관리 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, 스마트폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 메모리 셀들이 3차원으로 적층되는 불휘발성 메모리 장치가 활발히 연구되고 있다. 하지만, 대용량화에 따라 기존의 메모리 관리 정책들과의 부정합에 따르는 문제들이 발생하고 있다.
본 발명의 목적은 메모리 셀들이 3차원으로 적층되는 불휘발성 메모리 장치에서 소거 동작의 신뢰성을 높이기 위한 기술을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 기판과 교차하는 방향으로 적층되는 메모리 셀들을 포함하는 메모리 블록, 상기 메모리 블록을 각각 독립적으로 소거되는 복수의 서브-블록 단위로 구분하여 선택하는 행 디코더, 소거 동작시 선택 서브-블록의 제 1 워드 라인에 제공되는 소거 워드 라인 전압과, 제 2 워드 라인에 제공되며 상기 소거 워드 라인 전압보다 높은 차단 전압을 생성하는 전압 발생기, 그리고 상기 선택 서브-블록에 대한 소거 동작을 수행하도록 상기 행 디코더 및 상기 전압 발생기를 제어하는 제어 로직을 포함한다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 물리 블록보다 작은 서브-블록 단위로 셀들을 선택하는 불휘발성 메모리 장치를 포함하는 메모리 시스템의 서브-블록 관리 방법은, 적어도 하나의 워드 라인에 비선택 서브-블록으로의 간섭을 차단하기 위한 차단 전압을 제공하여 선택 서브-블록을 소거하는 단계, 상기 선택 서브-블록의 소거 상태를 평가하는 단계, 그리고 상기 평가 결과를 참조하여 상기 차단 전압을 제공받은 메모리 셀들의 데이터 신뢰성을 적응적으로 보상하는 단계를 포함한다.
본 발명에 따르면, 불휘발성 메모리 장치를 포함하는 저장 장치나 메모리 시스템에 있어서, 추가적인 더미 워드 라인의 형성이나 페이지 복사와 같은 추가 부담없이 서브-블록 단위의 소거 동작을 수행할 수 있다. 더불어, 본 발명의 실시 예에 따르면, 서브-블록 단위의 소거시 발생하는 불완전 소거를 보상할 수 있어 높은 데이터 신뢰성을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 복수의 물리 블록들(BLK1~BLKi) 중 하나(BLKi)를 예시적으로 보여주는 사시도이다.
도 3은 도 1의 메모리 블록(BLKi)의 구조를 보여주는 등가 회로도이다.
도 4는 본 발명의 불휘발성 메모리 장치의 서브-블록 소거 동작시의 바이어스 방법을 보여주는 테이블이다.
도 5는 본 발명의 다른 실시 예에 따른 서브-블록 소거 방법을 보여주는 테이블이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 7은 본 발명의 실시 예에 따른 서브-블록의 관리 방법을 간략히 보여주는 순서도이다.
도 8은 본 발명의 다른 실시 예에 따른 서브-블록 관리 방법을 보여주는 순서도이다.
도 9는 본 발명의 또 다른 실시 예에 따른 서브-블록 관리 방법을 보여주는 순서도이다.
도 10은 본 발명의 실시 예에 따른 솔리드 스테이트 디스크(이하, SSD)를 포함하는 사용자 장치를 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 메모리 카드의 예를 보여준다.
도 12는 본 발명의 실시 예에 컴퓨팅 시스템을 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 플래시 메모리 장치의 회로 구성과, 그것에 의해 수행되는 읽기 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.
더불어, 본 발명의 특징 및 기능을 설명하기 위한 불휘발성 저장 매체로서 플래시 메모리 장치를 한 예로서 사용할 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 저장 매체로서 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템에도 적용될 수 있다.
본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 페이지 버퍼(130), 입출력 버퍼(140), 제어 로직(150) 그리고 전압 발생기(160)를 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WLs) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BLs)을 통해서 페이지 버퍼(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다. 복수의 셀 스트링들은 동작 또는 선택 단위에 따라 복수의 메모리 블록들(BLK1~BLKi)을 구성할 수 있다. 그리고 메모리 블록들 각각은 복수의 서브-블록(Sub-block)들로 구분될 수 있다.
여기서, 셀 스트링들 각각의 채널은 수직 또는 수평 방향으로 형성될 수 있다. 메모리 셀 어레이(110)에는 복수의 워드 라인들이 수직 방향으로 적층되고, 셀 스트링들 각각의 채널이 수직 방향으로 형성될 수 있다. 이런 셀 스트링의 구조로 메모리 셀 어레이(110)가 형성되는 메모리 장치를 수직 구조 불휘발성 메모리 장치 또는 3차원 구조 불휘발성 메모리 장치라 칭하기로 한다.
행 디코더(120)는 어드레스(ADD)에 응답하여 메모리 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인들(WLs) 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인에 워드 라인 전압을 전달한다. 프로그램 동작시 행 디코더(120)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달한다.
특히, 행 디코더(120)는 선택 라인들(SSL, GSL)과 워드 라인 전압을 제공하여 서브-블록(Sub-Block) 단위로 선택할 수 있다. 선택된 서브-블록에 대해, 행 디코더(120)는 프로그램, 소거, 읽기와 같은 제반 액세스 동작을 수행할 수 있다. 본 발명의 행 디코더(120)는 서브-블록 단위로 메모리 셀들을 소거할 수 있다. 서브-블록 소거 동작시, 행 디코더(120)는 하나의 물리 블록에 포함되는 복수의 서브-블록들 중 선택된 서브-블록을 소거하고, 나머지 비선택 서브-블록은 소거 금지(Erase Inhibit)할 수 있다.
예를 들면, 행 디코더(120)는 소거를 위해서 선택된 서브-블록의 워드 라인으로는 접지 전압(0V)을, 비선택 서브-블록의 워드 라인들은 플로팅(Floating)시킬 수 있다. 하지만, 본 발명의 행 디코더(120)는 선택된 서브-블록의 워드 라인들 중 비선택 서브-블록과 인접한 적어도 하나의 워드 라인에 접지 전압보다 높은 차단 전압(Vouter)을 제공할 수 있다. 차단 전압(Vouter)에 의해서 소거 동작시 선택 서브-블록의 워드 라인 전압에 의한 비선택 서브-블록으로의 간섭을 최소화할 수 있다.
페이지 버퍼(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼(130)는 메모리 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼(130)는 감지된 데이터를 래치하여 외부에 전달한다. 소거 동작시, 페이지 버퍼(130)는 비트 라인을 플로팅시킬 수 있다.
입출력 버퍼(140)는 프로그램 동작시에 입력받는 쓰기 데이터를 페이지 버퍼(130)에 전달한다. 입출력 버퍼(140)는 읽기 동작시에 페이지 버퍼(130)로부터 제공되는 읽기 데이터를 외부로 출력한다. 입출력 버퍼(140)는 입력되는 어드레스 또는 명령어를 제어 로직(150)이나 행 디코더(120)에 전달한다.
제어 로직(150)은 외부로부터 전달되는 명령어(CMD)에 응답하여 페이지 버퍼(130)와 행 디코더(120)를 제어한다. 제어 로직(150)은 소거 동작시, 선택된 메모리 블록(또는, 물리 블록)을 소거하거나, 서브-블록(Sub-block) 단위로 소거하도록 행 디코더(120)를 제어한다. 서브-블록 단위의 소거 동작은 후술하는 도 4에서 좀더 구체적으로 설명될 것이다.
전압 발생기(160)는 제어 로직(150)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 종류의 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생한다. 각각의 워드 라인들로 공급될 워드 라인 전압들로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(Vrd, Vread) 등이 있다. 전압 발생기(160)는 읽기 동작 및 프로그램 동작시에 선택 라인들(SSL, GSL)에 제공되는 선택 라인 전압(VSSL, VGSL)을 생성할 수 있다. 또한, 전압 발생기(160)는 서브-블록 단위의 소거 동작시 벌크에 제공되는 소거 전압(Vers)을 생성하여 메모리 셀 어레이(110)에 제공한다. 전압 발생기(160)는 서브-블록 소거 동작시, 선택 서브-블록의 워드 라인들 중 적어도 하나에 제공되는 차단 전압(Vouter)을 생성한다.
본 발명의 불휘발성 메모리 장치(100)는 물리 블록(Physical Block: 이하, PB) 또는 그보다 작은 서브-블록(Sub-Block: 이하, SB) 단위로 소거 동작을 수행할 수 있다. 특히, 서브-블록 단위의 소거 동작시 선택 서브-블록이 비선택 서브-블록에 미치는 간섭을 차단하기 위해, 선택 서브-블록의 워드 라인들 중 일부에는 차단 전압(Vouter)이 제공된다. 차단 전압(Vouter)에 의해서 소거 동작시 비선택 서브-블록에 미치는 간섭이 효과적으로 차단될 수 있다. 이러한 기능에 의하여, 본 발명의 불휘발성 메모리 장치(100)는 서브-블록 단위의 소거 동작시 더미 워드 라인이나 페이지 카피와 같은 부담없이 고속의 소거 동작이 가능하다.
도 2는 도 1의 복수의 메모리 블록들(BLK1~BLKi) 중 하나(BLKi)를 예시적으로 보여주는 사시도이다. 도 2를 참조하면, 메모리 블록(BLKi)은 복수의 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 형성된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(111)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, x 방향을 따라 복수의 도핑 영역들(112a, 112b, 112c, 112d)이 형성된다. 예를 들면, 복수의 도핑 영역들(112a, 112b, 112c, 112d)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(112a, 112b, 112c, 112d)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(112a, 112b, 112c, 112d)은 n 타입을 갖는 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(112a, 112b) 사이의 기판(111)의 영역 상에, y 방향을 따라 신장되는 복수의 절연 물질들(118)이 z 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(118)은 z 방향을 따라 특정 거리만큼 이격되어 형성될 것이다. 예시적으로, 절연 물질들(118)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
제 1 및 제 2 도핑 영역들(112a, 112b) 사이의 기판(111) 상부에, y 방향을 따라 순차적으로 배치되며 z 방향을 따라 절연 물질들(118)을 관통하는 필라(113)가 형성된다. 예시적으로, 필라(113)는 절연 물질들(118)을 관통하여 기판(111)과 연결될 것이다. 여기서, 필라(113)는 제 2 및 제 3 도핑 영역들(112b, 112c) 사이의 기판 상부와, 제 3 및 제 4 도핑 영역들(112c, 112d) 사이의 기판 상부에도 형성된다.
예시적으로, 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 필라(113)의 표면층(113a)은 제 1 타입을 갖는 실리콘 물질을 포함할 것이다. 필라(113)의 표면층(113a)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 필라(113)의 표면층(113a)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나 각 필라(113)의 표면층(113a)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
필라(113)의 내부층(113b)은 절연 물질로 구성된다. 예를 들면, 필라(113)의 내부층(113b)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 필라(113)의 내부층(113b)은 에어 갭(Air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(112a, 112b) 사이의 영역에서, 절연 물질들(118), 필라(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(115)이 제공된다. 예시적으로, z 방향을 따라 제공되는 마지막 절연 물질(118)의 z 방향 쪽의 노출면에 제공되는 절연막(115)은 제거될 수 있다.
제 1 및 제 2 도핑 영역들(112a, 112b) 사이의 영역에서, 절연막(115)의 노출된 표면상에 제 1 도전 물질들(114a~114i)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(118) 및 기판(111) 사이에 y 방향을 따라 신장되는 제 1 도전 물질(114a)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(118)의 하부면의 절연막(115) 및 기판(111) 사이에, x 방향으로 신장되는 제 1 도전 물질(114a)이 제공된다.
제 2 및 제 3 도핑 영역들(112b, 112c) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(112a, 112b) 상의 구조물과 동일한 구조물이 제공될 것이다. 제 3 및 제 4 도핑 영역들(112c, 112d) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(112a, 112b) 상의 구조물과 동일한 구조물이 형성될 것이다.
복수의 필라들(113) 상에 드레인들(116)이 각각 제공된다. 드레인들(116)은 제 2 타입으로 도핑된 실리콘 물질일 수 있다. 예를 들면, 드레인들(116)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(116)은 n 타입 실리콘을 포함하는 것으로 가정한다. 그러나 드레인들(116)은 n 타입 실리콘을 포함하는 것으로 한정되지 않는다.
드레인들(116) 상에, x 방향으로 신장된 제 2 도전 물질들(117a~117c)이 제공된다. 제 2 도전 물질들(117a~117c)은 y 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(117a~117c) 각각은 대응하는 영역의 드레인들(116)과 연결된다. 예시적으로, 드레인들(116) 및 x 방향으로 신장된 제 2 도전 물질(117c)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다.
여기서, 제 1 도전 물질들(114a~114i)은 각각 워드 라인 또는 선택 라인(SSL, GSL)을 형성한다. 제 1 도전 물질들(114a~114i) 중에서 워드 라인으로 형성되는 일부(114b~114h)는 동일한 층에 속한 것들은 상호 연결된다. 메모리 블록(BLKi)은 제 1 도전 물질들(114a~114i) 전체가 선택될 경우에 선택될 수 있다. 반면, 본 발명의 서브-블록은 제 1 도전 물질들(114a~114i) 중 일부만이 선택됨으로써 선택 가능하다.
또한, 본 발명에서는 제 1 도전 물질들(114a~114i)의 층수는 예시적인 것에 불과하다. 제 1 도전 물질들(114a~114i)의 층수는 공정 기술이나 제어 기술에 따라 다양하게 변경될 수 있음은 잘 이해될 것이다.
도 3은 도 2의 메모리 블록(BLKi)의 구조를 보여주는 등가 회로도이다. 도 2 내지 도 3을 참조하면, 비트 라인들(BL<1>, BL<2>, BL<3>)과 공통 소스 라인(CSL) 사이에는 셀 스트링들(NS11~NS33)이 형성된다.
제 1 비트 라인(BL<1>) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(NS11, NS21, NS31)이 형성된다. 제 2 비트 라인(BL<2>) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(NS12, NS22, NS32)이 형성된다. 제 3 비트 라인(BL<3>) 및 공통 소스 라인(CSL) 사이에, 셀 스트링들(NS13, NS23, NS33)이 형성된다. 제 1 내지 제 3 비트 라인들(BL<1>~BL<3>)은 x 방향으로 신장된 제 2 도전 물질들(117a~117c)에 각각 대응할 것이다.
셀 스트링들(NSs)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 셀 스트링들(NSs)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 셀 스트링(NSs)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC0~MC11)이 제공된다.
이하에서, 행 및 열 단위로 셀 스트링들(NS)을 구분하기로 한다. 하나의 비트 라인에 공통으로 연결된 셀 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL<1>)에 연결된 셀 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL<2>)에 연결된 셀 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL<3>)에 연결된 셀 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다.
하나의 스트링 선택 라인(SSL)에 연결되는 셀 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL<1>)에 연결된 셀 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL<2>)에 연결된 셀 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL<3>)에 연결된 셀 스트링들(NS31~NS33)은 제 3 행을 형성한다.
셀 스트링들(NSs) 각각은 접지 선택 트랜지스터(GST)를 포함한다. 접지 선택 트랜지스터들은 하나의 접지 선택 라인(GSL)에 의해서 제어될 수 있다. 혹은 도시되지는 않았지만, 각 행들에 대응하는 셀 스트링들은 서로 다른 접지 선택 라인들에 의해서 제어될 수 있다.
동일한 반도체 층에 대응하는 메모리 셀들(MC)은 워드 라인(WL)을 공유한다. 워드 라인(WL<0>)에는 셀 스트링들(NS11~NS33) 각각의 메모리 셀(MC0)이 연결될 것이다. 그리고 동일한 행의 셀 스트링들(NS)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 셀 스트링들(NS)은 상이한 스트링 선택 라인들(SSL<1>, SSL<2>, SSL<3>)에 각각 연결된다. 공통 소스 라인(CSL)은 셀 스트링들(NSs)에 공통으로 연결된다. 예를 들면, 제 1 내지 제 4 도핑 영역들(112a, 112b, 112c, 112d)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 것이다.
이상에서 예시적으로 설명된 하나의 메모리 블록(BLKi)은 그보다 작은 복수의 서브-블록들(SB0, SB1, SB2)로 구분될 수 있다. 각각의 서브-블록들(SB0, SB1, SB2)은 워드 라인 방향으로 구분될 수 있다. 어떤 기준으로 서브-블록들이 구분되든지, 각각의 서브-블록은 메모리 블록(BLKi) 내에서 다른 서브-블록들과는 독립적으로 소거될 수 있어야 한다.
예시적으로, 서브-블록(SB0)은 메모리 블록(BLKi)에 포함된 메모리 셀들 중에서 워드 라인들(WL<0>, WL<1>, WL<2>, WL<3>)에 연결된 메모리 셀들을 포함할 수 있다. 서브-블록(SB1)은 메모리 블록(BLKi)에 포함된 메모리 셀들 중에서 워드 라인들(WL<4>, WL<5>, WL<6>, WL<7>)에 연결된 메모리 셀들을 포함할 수 있다. 서브-블록(SB2)은 메모리 블록(BLKi)에 포함된 메모리 셀들 중에서 워드 라인들(WL<8>, WL<9>, WL<10>, WL<11>)에 연결된 메모리 셀들을 포함할 수 있다. 그리고, 서브-블록(SB0)에 포함된 메모리 셀들은 나머지 서브-블록들(SB1, SB2)과는 별개로 선택되어 소거 가능하다. 즉, 서브-블록들(SB0, SB1, SB2)은 하나 또는 둘 이상이 동시에 선택되어 소거될 수 있다. 이를 위해서 불휘발성 메모리 장치(100, 도 1 참조)의 행 디코더(120)는 서브-블록(SB) 단위로 메모리 셀들을 소거하기 위한 바이어스를 제공할 수 있어야 한다.
이상에서는 하나의 메모리 블록(BLKi)의 내부에서 정의되는 서브-블록의 구분 방법을 예시적으로 설명하였다. 하지만, 서브-블록의 구분 기준은 도시된 예에만 국한되지 않는다. 즉, 하나의 물리 블록(BLKi)이 3개의 서브-블록으로 구분되는 예가 설명되었으나, 하나의 물리 블록(BLKi)은 2개나 또는 4개 이상의 서브-블록들로 구분될 수 있다. 또한, 하나의 서브 블록(SB)은 2개 또는 3개의 워드 라인들을 포함할 수 있으며, 5개 이상의 워드 라인들을 포함할 수 있음은 잘 이해될 것이다.
도 4는 본 발명의 불휘발성 메모리 장치의 서브-블록 소거 동작시의 바이어스 방법을 보여주는 테이블이다. 도 4를 참조하면, 하나의 메모리 블록(Memory block)이 3개의 서브-블록들(Sub-blocks)로 구분되는 경우의 소거 바이어스 조건이 개시되어 있다. 더불어, 정상적인 조건에서 메모리 셀들은 모두 n-비트(n은 2 이상의 정수) 멀티 레벨 셀(MLC)로 사용되는 것으로 가정한다.
하나의 메모리 블록(Memory block)을 구성하는 셀 스트링들 각각은 예시적으로 3개의 서브-블록들(SB0, SB1, SB2)로 구분될 수 있다. 메모리 블록(Memory block)에 포함되는 임의의 셀 스트링(NSj)을 참조하여 소거 동작시 바이어스 조건이 설명될 것이다. 그리고 하나의 서브-블록(SB1)을 소거하고, 나머지 서브-블록들(SB0, SB2)은 소거 금지(Erase Inhibit)하는 경우를 가정하기로 한다.
서브-블록(SB1)만을 소거하는 경우에 소거 바이어스는 다음과 같다. 비트 라인(BL)과 스트링 선택 라인(SSL1), 접지 선택 라인(GSL)은 전기적으로 플로팅된다. 그리고 서브-블록들(SB0, SB2)에 대응하는 워드 라인들(WL<0>~WL<3>, WL<8>~WL<11>)도 플로팅된다. 반면, 서브-블록(SB1)에 대응하는 워드 라인들(WL<4>~WL<7>)은 본 발명의 실시 예에 따른 바이어스를 제공받는다. 즉, 비선택 서브-블록들(SB0, SB2)에 인접한 워드 라인들(WL<4>, WL<7>)에는 차단 전압(Vouter)이 각각 제공된다. 그리고 워드 라인들(WL<4>~WL<7>) 중에서 비선택 서브-블록들(SB0, SB2)과 비인접한 워드 라인들(WL<5>, WL<6>)에는 내부 전압(Vinner)이 제공될 수 있다. 여기서, 내부 전압(Vinner)은 접지 레벨 또는 0V일 수 있다.
차단 전압(Vouter)은 소거 동작시 선택 서브-블록에 제공되는 전압에 의한 비선택 서브 블록으로의 물리적인 간섭을 차단하기 위한 전압을 의미한다. 일반적으로, 동일한 시점에 인접한 워드 라인들 각각에 제공되는 전압의 차이가 클수록 커플링이나 그밖의 물리적인 교란의 크기는 증가한다. 본 발명의 차단 전압(Vouter)은 서브-블록 소거시 인접한 워드 라인들 간에 발생하는 전압 차이를 최소화할 수 있다. 차단 전압(Vouter)에 의해서 비선택 서브-블록이 직접 또는 간접적으로 받는 물리적인 간섭이 효과적으로 차단될 수 있다.
이러한 상태에서, 기판(Sub)에 고전압인 소거 전압(Vers)이 제공되면 서브-블록(SB1)에 포함되는 메모리 셀들이 F-N 터널링에 의해서 소거된다. 하지만, 플로팅 상태로 유지되는 워드 라인들(WL<0>~WL<3>, WL<8>~WL<11>)의 전압은 용량성 커플링에 의해서 고전압 레벨로 상승하게 될 것이다. 따라서, 워드 라인들(WL<0>~WL<3>, WL<8>~WL<11>)과 채널 사이의 전위차는 F-N 터널링이 발생하기에는 충분치 않게 된다. 이러한 바이어스에 의해서 서브-블록(SB1)에 대한 선별적 소거 동작이 가능하다.
그리고, 소거 동작시 차단 전압(Vouter)의 제공에 따라 서브-블록(SB1)에 포함된 메모리 셀들 중에는 불완전하게 소거된 것들이 존재할 수 있다. 이러한 메모리 셀들은 소거 동작 후에 m-비트 멀티 레벨 셀(이하, MLC) 또는 싱글 레벨 셀(이하, SLC)로 사용할 수 있을 것이다. 나머지, 메모리 셀들은 정상 상태에서는 n-비트(n≥m, m, n은 정수) MLC로 사용되지만, 서브-블록 소거시 차단 전압을 제공받은 메모리 셀들은 이후의 프로그램 동작시에 m-비트 MLC로 사용할 수 있다. 이렇게, 셀당 저장되는 비트 수를 적응적으로 조정하여 차단 전압(Vouter)의 제공에 따른 불완전 소거 효과를 보상할 수 있다.
도시되지는 않았지만, 서브-블록(SB0)에 대한 소거 동작도 서브-블록(SB1)의 소거 동작과 유사하다. 서브-블록(SB0)의 소거시 워드 라인들(WL<3>)에 차단 전압(Vouter)이, 그리고 워드 라인들(WL<0>~WL<2>)에는 내부 전압(Vinner)이 인가될 것이다. 왜냐하면, 비선택 서브-블록(SB1)과 인접하는 워드 라인은 하나(WL<3>)만 존재하기 때문이다. 이때, 비선택 워드 라인들(WL<4>~WL<11>)이 플로팅될 것이다.
서브-블록(SB2)에 대한 소거 동작시 바이어스는 다음과 같다. 서브-블록(SB2)의 소거시 워드 라인들(WL<8>)에 차단 전압(Vouter)이, 그리고 워드 라인들(WL<9>~WL<11>)에는 내부 전압(Vinner)이 인가될 것이다. 왜냐하면, 비선택 서브-블록(SB1)과 인접하는 워드 라인은 워드 라인(WL<8>) 하나만 존재하기 때문이다. 이때, 비선택 워드 라인들(WL<0>~WL<7>)은 플로팅(Float)될 것이다.
여기서, 서브-블록들(SB0, SB1, SB2)이 각각 하나만이 소거되는 예가 설명되었으나, 2개 이상의 서브-블록들이 소거될 수도 있다. 예를 들면, 동시에 서브-블록들(SB0, SB1)이 선택되어 소거될 수도 있을 것이다. 동시에 서브-블록들(SB1, SB2)들이 소거될 수도 있으며, 서브-블록들(SB0, SB2)이 동시에 소거될 수도 있음은 잘 이해될 것이다. 이때에도, 선택 서브-블록의 워드 라인들 중에서 비선택 서브-블록들과 인접한 워드 라인에는 차단 전압(Vouter)이 제공될 것이다. 이러한 소거 바이어스 제공에 따라 서브-블록 소거시 비선택 서브-블록에 미치는 간섭들이 효율적으로 차단될 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 서브-블록 소거 방법을 보여주는 테이블이다. 도 5를 참조하면, 하나의 메모리 블록(Memory Block)이 3개의 서브-블록들로 구분되는 경우의 소거 바이어스 조건이 개시되어 있다. 이 실시 예에서는 차단 전압의 레벨을 단계적으로 낮추어 비선택 서브-블록에 미치는 간섭을 최소화하기 위한 바이어스를 제공할 수 있다.
하나의 메모리 블록(Memory Block)을 구성하는 셀 스트링들 각각은 예시적으로 3개의 서브-블록들(SB0, SB1, SB2)로 구분될 수 있다. 메모리 블록(Memory Block)에 포함되는 임의의 셀 스트링(NSj)을 참조하여 소거 동작시 바이어스 조건이 설명될 것이다. 그리고 서브-블록(SB1)을 소거하고, 서브-블록들(SB0, SB2)은 소거 금지(Erase Inhibit)되는 경우를 가정하기로 한다.
서브-블록(SB1)을 소거하는 경우에 소거 바이어스는 다음과 같다. 비트 라인(BL)과 스트링 선택 라인(SSL1), 접지 선택 라인(GSL)은 전기적으로 플로팅된다. 그리고 서브-블록들(SB0, SB2)에 대응하는 워드 라인들(WL<0>~WL<k-1>, WL<2k>~WL<3k-1>)도 플로팅된다.
반면, 서브-블록(SB1)에 대응하는 워드 라인들(WL<k>~WL<2k-1>)은 본 발명의 실시 예에 따른 바이어스를 제공받는다. 즉, 비선택 서브-블록들(SB0, SB2)에 인접한 워드 라인들(WL<k>, WL<2k-1>)에는 제 1 차단 전압(Vouter1)이 각각 제공된다. 워드 라인들(WL<k+1>, WL<2k-2>)에는 제 2 차단 전압(Vouter2)이 각각 제공된다. 그리고 워드 라인들(WL<k+2>~WL<2k-3>)에는 내부 전압(Vinner)이 제공될 수 있다. 여기서, 내부 전압(Vinner)은 접지 레벨 또는 0V일 수 있다. 제 2 차단 전압(Vouter2)은 제 1 차단 전압(Vouter1)보다 낮고, 내부 전압(Vinner)보다 높다.
이러한 상태에서, 기판(Sub)에 고전압인 소거 전압(Vers)이 제공되면 서브-블록(SB1)에 포함되는 메모리 셀들이 F-N 터널링에 의해서 소거된다. 하지만, 플로팅 상태로 유지되는 워드 라인들(WL<0>~WL<k-1>, WL<2k>~WL<3k-1>)의 전압은 용량성 커플링에 의해서 고전압 레벨로 상승하게 될 것이다. 워드 라인들(WL<0>~WL<k-1>, WL<2k>~WL<3k-1>)과 채널 사이의 전위차는 F-N 터널링이 발생하기에는 충분치 않게 된다. 따라서, 서브 블록들(SB0, SB2)은 소거 금지(Erase Inhibit)된다. 이러한 바이어스에 의해서 서브-블록(SB1)에 대한 선별적 소거 동작이 가능하다.
더불어, 소거 동작시 차단 전압들(Vouter1, Vouter2)의 제공에 따라 서브-블록(SB1)에 포함된 메모리 셀들 중에는 불완전하게 소거된 것들이 존재할 수 있다. 특히, 소거 동작시 제 1 차단 전압(Vouter1)을 제공받는 워드 라인들(WL<k>, WL<2k-1>)의 메모리 셀들은 제 2 차단 전압(Vouter2)을 제공받는 워드 라인들(WL<k+1>, WL<2k-2>)의 메모리 셀들보다 불완전하게 소거될 확률이 높다. 이러한 메모리 셀들은 소거 동작 후에 m-비트 MLC 또는 SLC로 사용할 수 있을 것이다. 예를 들면, 제 1 차단 전압(Vouter1)을 제공받는 워드 라인들(WL<k>, WL<2k-1>)의 메모리 셀들은 싱글 레벨 셀(SLC)로 할당되고, 제 2 차단 전압(Vouter2)을 제공받는 워드 라인들(WL<k+1>, WL<2k-2>)의 메모리 셀들은 m-비트 멀티 레벨 셀(MLC)로 할당할 수 있다. 그리고 나머지 메모리 셀들은 정상적으로 n-비트(n≥m, m, n은 정수) 멀티 레벨 셀(MLC)로 사용할 수 있을 것이다. 이러한 설정에 따라 비선택 서브-블록에 인접한 메모리 셀들의 불완전 소거에 따른 데이터 신뢰성 저하를 보상할 수 있을 것이다.
더불어, 서브-블록(SB0)에 대한 소거 동작도 서브-블록(SB1)의 소거 동작과 유사하다. 서브-블록(SB0)의 소거시 워드 라인(WL<k-1>)에 제 1 차단 전압(Vouter1)이, 그리고 워드 라인(WL<k-2>)에는 제 2 차단 전압(Vouter2)이 제공될 것이다. 워드 라인들(WL<0>~WL<k-3>)에는 내부 전압(Vinner)이 인가될 것이다. 이때, 비선택 워드 라인들(WL<k>~WL<3k-1>)은 플로팅될 것이다.
서브-블록(SB2)에 대한 소거 동작시 바이어스는 다음과 같다. 서브-블록(SB2)의 소거시 워드 라인들(WL<2k>)에 제 1 차단 전압(Vouter1)이, 그리고 워드 라인(WL<2k+1>)에는 제 2 차단 전압(Vouter2)이 제공될 것이다. 워드 라인들(WL<2k+2>~WL<3k-1>)에는 내부 전압(Vinner)이 인가될 것이다. 그리고 워드 라인들(WL<9>~WL<11>)에는 내부 전압(Vinner)이 인가될 것이다. 이때, 비선택 워드 라인들(WL<0>~WL<2k-1>)은 플로팅될 것이다.
여기서, 서브-블록들(SB0, SB1, SB2)이 각각 하나만이 소거되는 예가 설명되었으나, 2개 이상의 서브-블록들이 소거될 수도 있다. 예를 들면, 동시에 서브-블록들(SB0, SB1)이 선택되어 소거될 수도 있을 것이다. 동시에 서브-블록들(SB1, SB2)들이 소거될 수도 있으며, 서브-블록들(SB0, SB2)이 동시에 소거될 수도 있음은 잘 이해될 것이다. 이때에도, 선택 서브-블록의 워드 라인들 중에서 비선택 서브-블록들과 인접한 워드 라인에는 차단 전압들(Vouter1, Vouter2)이 순차적으로 제공될 것이다. 이러한 소거 바이어스 제공에 따라 서브-블록 소거시 비선택 서브-블록에 미치는 간섭이 효율적으로 차단될 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 6을 참조하면, 메모리 시스템(200)은 메모리 컨트롤러(210) 및 불휘발성 메모리 장치(220)를 포함할 수 있다.
메모리 컨트롤러(210)는 호스트(Host)의 요청에 응답하여 불휘발성 메모리 장치(220)를 제어하도록 구성될 것이다. 메모리 컨트롤러(210)는 호스트(Host)와 불휘발성 메모리 장치(220)를 인터페이싱한다. 메모리 컨트롤러(210)는 호스트(Host)의 쓰기 요청에 응답하여 데이터를 기입하기 위하여 불휘발성 메모리 장치(220)를 제어한다. 또한, 메모리 컨트롤러(210)는 호스트(Host)로부터의 읽기 명령에 응답하여 불휘발성 메모리 장치(220)의 독출 동작을 제어한다.
메모리 컨트롤러(210)는 플래시 변환 계층(Flash Translation Layer: 이하, FTL)을 포함할 수 있다. 플래시 변환 계층(FTL)은 호스트(Host)의 파일 시스템(File System)과 불휘발성 메모리 장치(220) 사이에서 불휘발성 메모리 장치(220)의 삭제 연산을 감추기 위한 인터페이싱을 제공한다. 플래시 변환 계층(FTL)에 의하여, 쓰기 전 소거(Erase-before-Write) 및 소거 단위와 쓰기 단위의 불일치라는 불휘발성 메모리 장치(220)의 단점이 보완될 수 있다. 또한, 플래시 변환 계층(FTL)은 불휘발성 메모리 장치(220)의 기입 동작시, 파일 시스템이 생성한 논리 주소(LA)를 불휘발성 메모리 장치(220)의 물리 주소(PN)로 맵핑(Mapping)시킨다.
본 발명의 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)를 서브-블록 단위의 소거 동작을 수행하도록 제어할 수 있다. 메모리 컨트롤러(210)는 서브-블록 단위의 소거 동작을 수행한 후에, 소거된 서브-블록 또는 소거된 서브-블록과 인접한 서브-블록에 대한 소거 상태(Erase status)를 채크할 수 있다. 예를 들면, 메모리 컨트롤러(210)는 소거된 서브-블록의 메모리 셀들을 센싱하여 특정 파라미터들이 기준치를 초과했는지를 판단할 수 있다. 또한, 메모리 컨트롤러(210)는 소거된 서브-블록과 인접한 서브 블록들의 데이터를 독출하여 소거 금지(Erase Inhibit)의 효율을 검출할 수 있다. 이러한 동작은 메모리 컨트롤러(210)에 구비되는 소거 상태 검출기(215)에 의해서 수행될 수 있다.
예를 들면, 소거 상태 검출기(215)는 소거된 서브-블록으로부터 독출된 데이터를 참조하여 비트 에러율(BER)을 검출할 수 있다. 또는, 소거 상태 검출기(215)는 소거된 서브-블록에 대한 웨어 레벨링 정보(예를 들면, Erase count)를 획득하고 모니터링할 수 있다. 이뿐 아니라, 소거 상태 검출기(215)는 소거된 서브-블록의 데이터를 독출하여 선택된 메모리 셀들의 문턱 전압(Vth) 변화나 비트 에러율(BER) 변화를 모니터링할 수 있다. 또한, 소거 상태 검출기(215)는 비선택 서브-블록의 데이터를 독출하여 문턱 전압의 변화를 검출할 수 있다.
메모리 컨트롤러(210)는 소거 상태 검출기(215)로부터 제공되는 소거 상태 정보를 참조하여 선택된 서브-블록의 불완전 소거를 보상하기 위한 다양한 절차들을 수행할 수 있다. 예를 들면, 선택된 서브-블록의 소거 상태(Erase status)가 기준에 미달하는 경우, 메모리 컨트롤러(210)는 소거된 서브-블록의 일부 메모리 셀들을 통상의 n-비트 MLC보다 적은 비트 수를 저장하는 m-비트 MLC 또는 SLC로 사용되도록 할당할 수 있다.
또는, 메모리 컨트롤러(210)는 소거된 서브-블록의 소거 상태에 따라 이후에 진행되는 서브-블록 단위의 소거 동작에서 제공되는 차단 전압(Vouter, Vouter1, Vouter2)의 레벨을 조정할 수 있다. 게다가, 메모리 컨트롤러(210)는 차단 전압(Vouter, Vouter1, Vouter2)의 레벨 조정과, 메모리 셀 당 저장되는 비트 수의 조정을 복합적으로 적용할 수도 있다. 이러한 절차는 후술하는 도 7 내지 도 9에서 좀더 상세하게 설명될 것이다.
여기서, 메모리 블록(Memory Block)은 동시에 소거 가능한 최대 메모리 단위일 수 있다. 워드 라인이 기판에 수직 방향으로 적층되는 3차원 불휘발성 메모리 장치에서, 메모리 블록은 적층된 모든 워드 라인들을 공유하는 셀 스트링들의 그룹으로 정의될 수 있다. 서브-블록(Sub-block)은 하나의 메모리 블록(또는, 물리 블록)을 워드 라인 단위 또는 선택 라인 단위로 구분한 세부 메모리 단위에 해당한다. 예를 들면, 서브-블록(Sub-block)은 메모리 블록 중에서 일부 워드 라인들을 공유하는 메모리 셀들의 단위로 정의될 수 있다.
불휘발성 메모리 장치(220)는 메모리 컨트롤러(210)의 제어에 따라, 소거 동작, 읽기 동작, 그리고 쓰기 동작을 수행한다. 불휘발성 메모리 장치(220)는 복수의 메모리 블록들을 포함하며, 메모리 블록들 각각은 행들과 열들로 배열된 복수의 메모리 셀들을 포함할 것이다. 메모리 셀들 각각은 멀티-레벨(또는, 멀티-비트) 데이터를 저장할 것이다. 불휘발성 메모리 장치(220)는 실질적으로 도 1의 불휘발성 메모리 장치(100)와 동일하다.
불휘발성 메모리 장치(220)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKi)은 하나의 소거 단위를 구성한다. 각각의 메모리 블록들(BLK1~BLKi)은 기판과 교차하는 방향으로 적층되어 셀 스트링을 구성하는 복수의 메모리 셀들을 포함할 수 있다. 상술한 바와 같은 3차원 구조로 형성되는 메모리 블록들(BLK1~BLKi)에 의해서 하나의 메모리 블록의 용량은 획기적으로 증가하는 추세이다.
메모리 블록의 대용량화 추세에 따라 기존의 제어 기술이나 알고리즘으로는 증가된 용량에 적합한 성능을 제공하는 것이 용이하지 않다. 본 발명의 실시 예에 따른 메모리 시스템(200)은 대용량의 메모리 블록을 포함하는 불휘발성 메모리 장치(220)에 대해서 높은 성능을 제공할 수 있다. 메모리 시스템(200)의 성능은 머지 동작(Merge operation)의 횟수에 크게 영향을 받는다. 하지만, 본 발명의 실시 예에 따른 블록 관리 방식에 따르면, 대용량 블록에 대해서도 머지 동작의 횟수를 획기적으로 줄일 수 있다.
예를 들면, 서브-블록(Sub-block) 단위의 로그 블록 할당을 통해서 입력되는 데이터에 대해서 프리 블록의 낭비를 최소화할 수 있다. 그리고 본 발명의 메모리 컨트롤러(210)의 블록 관리 방법에 따르면, 하나의 메모리 블록 단위로 소거하지 않고, 서브-블록 단위로 소거될 수 있기 때문에 소거 시간의 단축에 따른 성능 향상도 기대할 수 있다. 결론적으로, 본 발명의 블록 관리 방법에 따르면 머지 동작에 동반하는 블록 소거와 페이지 복사의 발생 확률을 감소시켜 메모리 성능을 획기적으로 높일 수 있다.
불휘발성 메모리 장치(220)는 저장 매체로서 낸드 플래시 메모리를 예로 들어 설명하게 될 것이다. 그러나 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 특히, 최근 활발히 연구되는 솔리드 스테이트 드라이브(Solid State Drive: 이하, SSD)와 같은 저장 장치에서 본 발명의 기술적 특징이 채용될 수 있다. 이 경우, 메모리 컨트롤러(210)는 USB, MMC, PCI-E, SATA, PATA, IDE, E-IDE, SCSI, ESDI, 그리고 SAS 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트(Host)와 통신하도록 구성될 것이다.
도 7은 본 발명의 실시 예에 따른 서브-블록의 관리 방법을 간략히 보여주는 순서도이다. 도 7을 참조하면, 서브-블록 단위의 소거시 발생하는 불완전 소거를 보상하기 위한 본 발명의 블록 관리 방법이 설명된다.
S110 단계에서, 메모리 컨트롤러(210, 도 6 참조)는 선택된 서브-블록을 소거하도록 불휘발성 메모리 장치(220)를 제어한다. 메모리 컨트롤러(210)는 서브-블록 단위의 소거를 위한 소거 명령을 제공할 수 있다. 메모리 컨트롤러(210)의 소거 명령에 응답하여 불휘발성 메모리 장치(220)는 도 4 또는 도 5에서 설명된 소거 바이어스를 제공하여 선택된 서브-블록을 소거할 것이다.
S120 단계에서, 메모리 컨트롤러(210)는 소거된 서브-블록으로부터 데이터를 독출하여 소거 상태(Erase status)를 검출한다. 예를 들면, 메모리 컨트롤러(210)는 소거된 서브-블록에서 차단 전압들(Vouter, Vouter1, Vouter2) 중 적어도 하나가 제공된 외곽에 존재하는 메모리 셀들을 센싱할 수 있다. 이러한 서브-블록의 독출 데이터를 참조하여, 소거 상태 검출기(215)는 서브-블록의 소거 상태를 판단하게 될 것이다. 예를 들면, 소거 상태 검출기(215)는 독출된 데이터를 참조하여 비트 에러율(BER), 웨어 레벨링 정보, 또는 소거 문턱 전압의 산포 변화와 같은 다양한 파라미터를 검출하여 소거 불완전 여부를 검출하게 될 것이다.
S130에서, 검출된 소거 상태가 기준(Target)을 충족하는 경우(Yes 방향), 절차는 S140 단계로 이동하게 될 것이다. 반면, 검출된 소거 상태가 기준(Target)에 미치지 못하는 경우(No 방향), 절차는 S150 단계로 이동한다.
S140 단계에서, 메모리 컨트롤러(210)는 서브-블록 소거시 차단 전압들(Vouter, Vouter1, Vouter2) 중 어느 하나를 제공받은 메모리 셀들을 비선택된 메모리 셀들과 같이 n-비트 멀티 레벨 셀(MLC)로 할당하게 될 것이다.
S150 단계에서, 메모리 컨트롤러(210)는 서브-블록 소거시 차단 전압들(Vouter, Vouter1, Vouter2) 중 어느 하나를 제공받은 메모리 셀들을 비선택된 메모리 셀들과 다른 m-비트 MLC 또는 SLC로 할당하게 될 것이다. 이러한 셀당 저장되는 비트 수(m)를 조정하기 위하여, 메모리 컨트롤러(210)는 레지스터와 같은 저장 수단을 더 포함할 수 있다.
이상에서 설명된 서브-블록 관리 방법에 따르면, 서브 블록 소거시 차단 전압이 제공된 메모리 셀들의 소거 상태가 검출된다. 검출 결과에 따라, 소거 상태가 기준(Target)에 미치지 못하는 메모리 셀들의 셀당 저장되는 비트 수의 조정이 이루어진다. 소거 상태가 기준에 미치지 못하는 메모리 셀들은 정상적인 메모리 셀들보다 셀당 저장 비트 수를 감소시켜 이후 프로그램 동작시의 데이터 신뢰성을 확보할 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 서브-블록 관리 방법을 보여주는 순서도이다. 도 8을 참조하면, 메모리 컨트롤러(210, 도 6 참조)는 소거 상태를 참조하여 이후의 서브-블록 소거 동작시 제공될 차단 전압(Vouter)의 레벨을 적응적으로 조정할 수 있다.
S210 단계에서, 메모리 컨트롤러(210)는 선택된 서브-블록을 소거하도록 불휘발성 메모리 장치(220, 도 6 참조)를 제어한다. 메모리 컨트롤러(210)는 서브-블록 단위의 소거를 위한 소거 명령을 제공할 수 있다. 메모리 컨트롤러(210)의 소거 명령에 응답하여 불휘발성 메모리 장치(220)는 도 4 또는 도 5에서 설명된 소거 바이어스를 제공하여 선택된 서브-블록을 소거할 것이다.
S220 단계에서, 메모리 컨트롤러(210)는 소거된 서브-블록으로부터 데이터를 독출하여 소거 상태(Erase status)를 검출한다. 예를 들면, 메모리 컨트롤러(210)는 소거된 서브-블록에서 차단 전압들(Vouter, Vouter1, Vouter2) 중 적어도 하나가 제공된 메모리 셀들을 독출할 수 있다. 이러한 서브-블록의 독출 데이터를 참조하여, 소거 상태 검출기(215)는 서브-블록의 소거 상태를 판단하게 될 것이다. 예를 들면, 소거 상태 검출기(215)는 독출된 데이터를 참조하여 비트 에러율(BER), 웨어 레벨링 정보, 또는 소거 문턱 전압의 산포 변화와 같은 다양한 파라미터를 검출하여 소거 불완전 여부를 검출하게 될 것이다.
S230 단계에서, 소거 상태 검출기(215, 도 6 참조)는 검출된 소거 상태와 기준치(Target)를 비교한다. 만일, 차단 전압이 제공된 메모리 셀들의 소거 상태가 기준치(Target)보다 양호한 경우(Better than Target), 절차는 S240 단계로 이동한다. 그리고 차단 전압이 제공된 메모리 셀들의 소거 상태가 기준치(Target)를 충족하는 경우(Meet Target), 절차는 S250 단계로 이동한다. 반면, 차단 전압이 제공된 메모리 셀들의 소거 상태가 기준치(Target)보다 불량한 경우(Fall short of Target), 절차는 S260 단계로 이동한다.
S240 단계에서, 메모리 컨트롤러(210)는 이후에 수행되는 서브-블록의 소거 동작시 제공되는 차단 전압(Vouter)의 레벨을 증가시킨다. 현재 소거 상태를 고려할 때, 차단 전압(Vouter)이 제공된 메모리 셀들이 충분히 소거되었기 때문에, 차단 전압(Vouter)이 증가하더라도 기준치 이상으로 소거 가능할 것으로 판단한다.
S250 단계에서, 메모리 컨트롤러(210)는 현재 서브-블록의 소거 동작시에 제공된 차단 전압(Vouter)의 레벨이 다음의 소거 동작시에도 동일하게 적용되도록 설정한다. 이 경우, 소거 상태가 검출된 서브-블록에 제공된 차단 전압(Vouter)의 레벨이 최적임을 의미한다.
S260 단계에서, 메모리 컨트롤러(210)는 차단 전압(Vouter)이 제공된 메모리 셀들이 충분히 소거되지 못한 것으로 판단한다. 따라서, 차단 전압(Vouter)이 제공된 외곽 메모리 셀들이 불완전 소거된 것으로 판단하여, 다음 소거 동작에서는 차단 전압(Vouter)의 레벨을 감소시킨다.
이상에서는 소거 상태 검출을 통해서 적응적으로 차단 전압(Vouter)의 레벨을 조정하는 실시 예가 설명되었다. 이러한 서브-블록 소거 동작에 뒤따르는 적응적인 차단 전압(Vouter)의 레벨 조정을 통해서, 각각의 서브-블록들의 불완전 소거 확률은 감소될 수 있을 것이다.
도 9는 본 발명의 또 다른 실시 예에 따른 서브-블록 관리 방법을 보여주는 순서도이다. 도 9를 참조하면, 메모리 컨트롤러(210, 도 6 참조)는 소거 상태를 참조하여 이후의 서브-블록 소거 동작시 제공될 차단 전압(Vouter)의 레벨을 적응적으로 조정할 수 있다. 더불어, 불완전 소거된 메모리 셀들에 저장되는 비트 수 조정을 통해서, 불완전 소거된 메모리 셀들에 대한 데이터 신뢰성을 추가로 제공할 수 있다.
S310 단계에서, 메모리 컨트롤러(210)는 선택된 서브-블록을 소거하도록 불휘발성 메모리 장치(220, 도 6 참조)를 제어한다. 메모리 컨트롤러(210)는 서브-블록 단위의 소거를 위한 소거 명령을 제공할 수 있다. 메모리 컨트롤러(210)의 소거 명령에 응답하여 불휘발성 메모리 장치(220)는 도 4 또는 도 5에서 설명된 소거 바이어스를 제공하여 선택된 서브-블록을 소거할 것이다.
S320 단계에서, 메모리 컨트롤러(210)는 소거를 위해 선택된 서브-블록(Sel_SB) 또는 비선택된 서브-블록(Unsel_SB)으로부터 데이터를 독출하여 소거 상태(Erase status)를 검출한다. 예를 들면, 메모리 컨트롤러(210)는 소거된 서브-블록(Sel_SB)에서 차단 전압들(Vouter, Vouter1, Vouter2) 중 적어도 하나가 제공된 메모리 셀들을 센싱할 수 있다. 또는, 메모리 컨트롤러(210)는 비선택된 서브-블록(Unsel_SB)에서 선택된 서브-블록(Sel_SB)과 인접한 워드 라인의 메모리 셀들을 독출할 수 있다. 서브-블록들(Sel_SB, Unsel_SB)의 독출 데이터를 참조하여, 소거 상태 검출기(215)는 서브-블록의 소거 상태를 판단하게 될 것이다. 예를 들면, 소거 상태 검출기(215)는 독출된 데이터를 참조하여 비트 에러율(BER), 웨어 레벨링 정보, 또는 소거 문턱 전압의 산포 변화와 같은 다양한 파라미터를 검출하여 소거 불완전 여부를 검출하게 될 것이다. 또는, 소거 상태 검출기(215)는 비선택 서브-블록(Unsel_SB)이 차단 전압(Vouter)에 의해서 받은 간섭의 크기를 추정할 수 있을 것이다.
S330 단계에서, 소거 상태 검출기(215)는 소거를 위해서 선택된 서브-블록(Sel_SB)에 대한 소거 상태의 검출을 실시한다. 만일, 차단 전압(Vouter)이 제공된 메모리 셀들의 소거 상태가 기준치(Target)보다 양호한 경우(Better than Target), 절차는 S340 단계로 이동한다. 그리고 차단 전압이 제공된 메모리 셀들의 소거 상태가 기준치(Target)를 충족하는 경우(Meet Target), 절차는 S350 단계로 이동한다. 반면, 차단 전압이 제공된 메모리 셀들의 소거 상태가 기준치(Target)보다 불량한 경우(Fall short of Target), 절차는 S360 단계로 이동한다.
S340 단계에서, 메모리 컨트롤러(210)는 이후에 수행되는 서브-블록의 소거 동작시 제공되는 차단 전압(Vouter)의 레벨을 증가시킨다. 현재 소거 상태를 고려할 때, 차단 전압(Vouter)이 제공된 메모리 셀들이 충분히 소거되었기 때문에, 차단 전압(Vouter)이 증가하더라도 기준치 이상으로 소거 가능할 것으로 판단한다.
S350 단계에서, 메모리 컨트롤러(210)는 현재 서브-블록의 소거 동작시에 제공된 차단 전압(Vouter)의 레벨이 다음의 소거 동작시에도 동일하게 적용되도록 설정한다. 이 경우, 소거 상태가 검출된 서브-블록에 제공된 차단 전압(Vouter)의 레벨이 최적임을 의미한다.
S360 단계에서, 메모리 컨트롤러(210)의 소거 상태 검출기(215)는 비선택 서브-블록(Unsel_SB)으로부터 제공된 독출 데이터를 참조하여 소거 금지 상태(Erase inhibit status)를 검출한다. 예를 들면, 소거 상태 검출기(215)는 비선택 서브-블록(Unsel_SB)의 메모리 셀들 중에서 차단 전압(Vouter)이 제공되는 워드 라인과 인접한 메모리 셀들의 데이터를 참조하여 소거 금지의 효율성을 검출할 수 있다. 소거 상태 검출기(215)는 독출된 데이터를 참조하여 문턱 전압의 변화 정도를 검출하거나, 비트 에러율의 변화를 검출할 수 있을 것이다. 비선택된 서브-블록의 소거 금지 상태(Erase inhibit status)가 기준치 이상인 경우, 절차는 S370 단계로 이동한다. 반면, 비선택된 서브-블록의 소거 금지 상태(Erase inhibit status)가 기준치에 미치지 못하는 경우, 절차는 S380 단계로 이동한다.
S380 단계에서, 메모리 컨트롤러(210)는 이후에 수행되는 서브-블록의 소거 동작시 제공되는 차단 전압(Vouter)의 레벨을 증가시킨다. 인접한 비선택 서브-블록(Unsel_SB)에 대한 소거 금지(Erase inhibit) 효율을 높이기 위해, 차단 전압(Vouter)을 증가시킬 수 있다. 차단 전압(Vouter)의 증가에 따라 이후의 선택 서브-블록(Sel_SB)의 소거 동작시에는 비선택 서브-블록(Unsel_SB)이 받는 간섭은 감소하게 될 것이다.
S390에서, 메모리 컨트롤러(210)는 선택된 서브-블록(Sel_SB)이 메모리 셀들 중에서 차단 전압(Vouter)을 제공받은 메모리 셀들을 비선택된 메모리 셀들과 다른 m-비트 멀티 레벨 셀(MLC) 또는 싱글 레벨 셀(SLC)로 할당하게 될 것이다. 이러한 셀당 저장되는 비트 수 조정을 통해서, 선택된 서브-블록의 데이터 신뢰성 저하를 보상할 수 있을 것이다.
이상에서는, 선택된 서브-블록(Sel_SB)의 소거 상태(Erase status) 및 비선택된 서브-블록(Unsel_SB)의 소거 금지 상태(Erase inhibit status)를 참조하는 서브-블록의 관리 방법이 설명되었다. 특히, 소거 상태와 소거 금지 상태가 모두 불량한 것으로 판단될 경우가 발생할 수 있다. 이때에는 차단 전압(Vouter)의 레벨을 증가시켜 소거 금지의 효율을 높일 수 있다. 그리고 이미 불완전하게 소거된 메모리 셀들의 데이터 신뢰성 저하는 셀당 저장되는 비트 수의 조정을 통해서 보상이 가능하다.
이상에서는, 차단 전압의 레벨 조정과 셀당 저장되는 비트 수의 적응적인 조정을 통해서 서브-블록 소거에 따른 불완전 소거 효과를 보상하는 예가 설명되었다. 하지만, 차단 전압의 레벨 조정과 셀당 저장되는 비트 수의 적응적인 조정의 복합적인 적용은 상술한 예에만 국한되지 않으면, 다양한 변형이 가능하다.
도 10은 본 발명의 실시 예에 따른 솔리드 스테이트 디스크(이하, SSD)를 포함하는 사용자 장치를 보여주는 블록도이다. 도 10을 참조하면, 사용자 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 불휘발성 메모리 장치(1230)를 포함한다.
SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스한다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장된다. 호스트(1100)의 읽기 요청시에 불휘발성 메모리 장치(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.
버퍼 메모리(1220)는 대용량의 보조 기억 장치로 사용되는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(1220)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 수직 구조 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결된다. 저장 매체로서 불휘발성 메모리 장치(1230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 불휘발성 메모리 장치는 실질적으로 도 3에서 설명된 것과 동일하게 구성될 수 있다.
상술한 SSD(1200)에서, SSD 컨트롤러(1210)는 프리 블록의 수와 입력되는 데이터의 쓰기 패턴에 따라 적응적으로 데이터 블록이나 로그 블록의 사이즈를 결정할 수 있다. 즉, SSD 컨트롤러(1210)는 프리 블록의 수가 임계치보다 적을 경우에는 데이터의 쓰기 패턴에 관계없이 서브 블록(SB) 단위로 로그 블록을 할당할 수 있다. 반면, 프리 블록의 수가 임계치 이상인 경우, SSD 컨트롤러(1210)는 쓰기 패턴을 고려하여 서브 블록(SB) 또는 물리 블록(PB) 단위로 로그 블록이나 데이터 블록을 할당할 수 있다. SSD 컨트롤러(1210)는 서브-블록에 대한 소거 상태를 참조하여 불완전 소거된 메모리 셀들에 대한 차단 전압(Vouter) 또는 셀당 저장되는 비트 수를 적응적으로 조정할 수 있다.
불휘발성 메모리 장치(1230)는 도 1의 불휘발성 메모리 장치와 실질적으로 동일하게 동작할 수 있다. 즉, 불휘발성 메모리 장치(1230)는 대용량 메모리 블록을 포함하며, 각각의 메모리 블록은 서브 블록 단위로 선택 및 소거될 수 있다. 그리고, 선택된 서브-블록의 외곽에 위치하는 워드 라인에는 차단 전압(Vouter)을 제공하여 비선택 서브-블록으로의 간섭을 차단할 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 카드의 예를 보여준다. 메모리 카드 시스템(2000)은 호스트(2100)와 메모리 카드(2200)를 포함한다. 호스트(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 플래시 메모리(2230)를 포함한다.
호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀으로 구성된다. 이들 핀에는 커맨드 핀, 데이터 핀, 클록 핀, 전원 핀 등이 포함되어 있다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라진다. 예로서, SD 카드는 9개의 핀을 가질 수 있다.
호스트(2100)는 메모리 카드(2200)에 데이터를 쓰거나, 메모리 카드(2200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(2110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(2100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(2120)을 통해 메모리 카드(2200)로 전송한다.
카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(2220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 메모리(2230)에 저장한다. 플래시 메모리(2230)는 호스트(2100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(2100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
본 발명의 플래시 메모리(2230)는 기판에 수직으로 적층되는 메모리 셀들을 포함할 수 있다. 그리고 플래시 메모리(2230)는 서브-블록 단위로 메모리 셀들을 소거할 수 있으며, 선택된 서브-블록의 외곽 워드 라인에는 차단 전압(Vouter)을 제공할 수 있다. 플래시 메모리(2230)는 실질적으로 도 1의 불휘발성 메모리 장치(100)와 동일하게 구성될 수 있다.
카드 컨트롤러(2220)는 플래시 메모리(2230)의 서브-블록 단위로 소거 상태 또는 소거 금지 상태를 검출할 수 있다. 또한, 카드 컨트롤러(2220)는 검출된 소거 상태 또는 소거 금지 상태를 참조하여, 선택된 서브-블록에 제공되는 차단 전압(Vouter)의 레벨을 적응적으로 조정할 수 있다. 그리고 카드 컨트롤러(2220)는 검출된 소거 상태 또는 소거 금지 상태를 참조하여, 소거 동작시 차단 전압이 제공된 메모리 셀들에 셀당 저장되는 비트 수를 적응적으로 조정할 수 있다.
카드 접속 유닛(2210) USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 12에는 플래시 메모리 장치(3120)를 포함한 컴퓨팅 시스템(3000)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(3000)은 시스템 버스(3600)에 전기적으로 연결된 마이크로프로세서(3200), 램(3300), 사용자 인터페이스(3400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(3500) 및 메모리 시스템(3100)을 포함한다. 메모리 시스템(3100)은 도 10의 SSD(1200) 또는 도 11에 도시된 메모리 카드(2200)와 실질적으로 동일하게 구성될 것이다. 본 발명에 따른 컴퓨팅 시스템(3000)이 모바일 장치인 경우, 컴퓨팅 시스템(3000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(3000)에는 응용 칩세트(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(3100)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(3100)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
메모리 컨트롤러(3110)는 플래시 메모리(3120)에 대해서 서브-블록 단위로 소거 상태 또는 소거 금지 상태를 검출할 수 있다. 또한, 메모리 컨트롤러(3110)는 검출된 소거 상태 또는 소거 금지 상태를 참조하여, 선택된 서브-블록에 제공되는 차단 전압(Vouter)의 레벨을 적응적으로 조정할 수 있다. 그리고 메모리 컨트롤러(3110)는 검출된 소거 상태 또는 소거 금지 상태를 참조하여, 소거 동작시 차단 전압이 제공된 메모리 셀들에 셀당 저장되는 비트 수를 적응적으로 조정할 수 있다.
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110 : 메모리 셀 어레이 120 : 행 디코더
130 : 페이지 버퍼 140 : 입출력 버퍼
150 : 제어 로직 160 : 전압 발생기
111 : 기판
112a, 112b, 112c, 112d : 도핑 영역
113 : 필라 113a : 표면층
113b : 내부층 114a~114i : 제 1 도전 물질
115 : 절연막 116 : 드레인
117a, 117b, 117c : 비트 라인 118 : 절연 물질
210 : 메모리 컨트롤러 215 : 소거 상태 검출기
220 : 불휘발성 메모리 장치 1100 : 호스트
1200 : SSD 1210 : SSD 컨트롤러
1220 : 버퍼 메모리 1230 : 불휘발성 메모리 장치
2100 : 플래시 메모리 1100 : 호스트
1200 : SSD 1210 : SSD 컨트롤러
1220 : 버퍼 메모리 1230 : 불휘발성 메모리 장치
2100 : 호스트 2110 : 호스트 컨트롤러
2120 : 호스트 접속 유닛 2200 : 메모리 카드
2210 : 카드 접속 유닛 2220 : 카드 컨트롤러
2230 : 플래시 메모리 3000 : 컴퓨팅 시스템
3100 : 메모리 시스템 3110 : 메모리 컨트롤러
3120 : 플래시 메모리 장치 3200 : 중앙처리장치
3300 : 램 3400 : 유저 인터페이스
3500 : 모뎀 3600 : 시스템 버스

Claims (10)

  1. 기판과 교차하는 방향으로 적층되는 메모리 셀들을 포함하는 메모리 블록;
    상기 메모리 블록을 각각 독립적으로 소거되는 복수의 서브-블록 단위로 구분하여 선택하는 행 디코더;
    소거 동작시 선택 서브-블록의 제 1 워드 라인에 제공되는 소거 워드 라인 전압과, 제 2 워드 라인에 제공되며 상기 소거 워드 라인 전압보다 높은 차단 전압을 생성하는 전압 발생기; 그리고
    상기 선택 서브-블록에 대한 소거 동작을 수행하도록 상기 행 디코더 및 상기 전압 발생기를 제어하는 제어 로직을 포함하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 워드 라인은 상기 선택 서브-블록의 복수의 워드 라인들 중 비선택 서브-블록과 인접한 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 전압 발생기는 상기 소거 동작시 상기 메모리 블록의 벌크 영역에 제공되는 소거 전압을 생성하는 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 2 워드 라인은, 비선택 서브-블록과 인접한 제 1 외곽 워드 라인과, 상기 제 1 외곽 워드 라인에 인접한 제 2 외곽 워드 라인을 포함하는 불휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 외곽 워드 라인에는 제 1 차단 전압이, 상기 제 2 외곽 워드 라인에는 상기 제 1 차단 전압보다 낮은 제 2 차단 전압이 제공되는 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 2 워드 라인에 연결된 메모리 셀들은 상기 제 1 워드 라인에 연결된 메모리 셀들보다 셀당 저장되는 비트 수가 같거나 적게 설정되는 불휘발성 메모리 장치.
  7. 물리 블록보다 작은 서브-블록 단위로 셀들을 선택하는 불휘발성 메모리 장치를 포함하는 메모리 시스템의 서브-블록 관리 방법에 있어서:
    적어도 하나의 워드 라인에 비선택 서브-블록으로의 간섭을 차단하기 위한 차단 전압을 제공하여 선택 서브-블록을 소거하는 단계;
    상기 선택 서브-블록의 소거 상태를 평가하는 단계; 그리고
    상기 평가 결과를 참조하여 상기 차단 전압을 제공받은 메모리 셀들의 데이터 신뢰성을 적응적으로 보상하는 단계를 포함하는 서브-블록 관리 방법.
  8. 제 7 항에 있어서,
    상기 차단 전압은 상기 비선택 서브-블록과 인접한 상기 선택 서브-블록의 워드 라인들 중 적어도 하나에 인가되며, 상기 선택 서브-블록의 워드 라인들 중에서 나머지 워드 라인들에 제공되는 소거 워드 라인 전압보다 높은 서브-블록 관리 방법.
  9. 제 7 항에 있어서,
    상기 데이터 신뢰성을 적응적으로 보상하는 단계는:
    상기 차단 전압을 제공받은 메모리 셀들의 셀당 저장되는 비트 수를 조정하여 할당하는 단계를 포함하는 서브-블록 관리 방법.
  10. 제 7 항에 있어서,
    상기 데이터 신뢰성을 적응적으로 보상하는 단계는:
    상기 평가 결과에 따라 상기 차단 전압의 레벨을 조정하는 단계를 포함하는 서브-블록 관리 방법.
KR1020120096419A 2012-08-31 2012-08-31 불휘발성 메모리 장치 및 그것의 서브-블록 관리 방법 KR101988434B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020120096419A KR101988434B1 (ko) 2012-08-31 2012-08-31 불휘발성 메모리 장치 및 그것의 서브-블록 관리 방법
US14/014,504 US8964481B2 (en) 2012-08-31 2013-08-30 Nonvolatile memory device and sub-block managing method thereof
US14/610,512 US9256530B2 (en) 2012-08-31 2015-01-30 Nonvolatile memory device and sub-block managing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120096419A KR101988434B1 (ko) 2012-08-31 2012-08-31 불휘발성 메모리 장치 및 그것의 서브-블록 관리 방법

Publications (2)

Publication Number Publication Date
KR20140028957A KR20140028957A (ko) 2014-03-10
KR101988434B1 true KR101988434B1 (ko) 2019-06-12

Family

ID=50187411

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120096419A KR101988434B1 (ko) 2012-08-31 2012-08-31 불휘발성 메모리 장치 및 그것의 서브-블록 관리 방법

Country Status (2)

Country Link
US (2) US8964481B2 (ko)
KR (1) KR101988434B1 (ko)

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9305604B2 (en) 2011-09-01 2016-04-05 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional vertical memory comprising off-die address/data-translator
US9559082B2 (en) 2011-09-01 2017-01-31 HangZhou HaiCun Information Technology Co., Ltd. Three-dimensional vertical memory comprising dice with different interconnect levels
US9508395B2 (en) 2011-09-01 2016-11-29 HangZhou HaiCun Information Technology Co., Ltd. Three-dimensional one-time-programmable memory comprising off-die read/write-voltage generator
US9123393B2 (en) 2011-09-01 2015-09-01 HangZhou KiCun nformation Technology Co. Ltd. Discrete three-dimensional vertical memory
US9396764B2 (en) 2011-09-01 2016-07-19 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional memory
US9305605B2 (en) 2011-09-01 2016-04-05 Chengdu Haicun Ip Technology Llc Discrete three-dimensional vertical memory
US9666300B2 (en) 2011-09-01 2017-05-30 XiaMen HaiCun IP Technology LLC Three-dimensional one-time-programmable memory comprising off-die address/data-translator
US9558842B2 (en) 2011-09-01 2017-01-31 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional one-time-programmable memory
US9299390B2 (en) 2011-09-01 2016-03-29 HangZhou HaiCun Informationa Technology Co., Ltd. Discrete three-dimensional vertical memory comprising off-die voltage generator
KR101988434B1 (ko) * 2012-08-31 2019-06-12 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 서브-블록 관리 방법
KR102021808B1 (ko) * 2012-12-04 2019-09-17 삼성전자주식회사 3차원 구조의 메모리 셀 어레이를 포함하는 불휘발성 메모리
US9195590B2 (en) * 2013-08-29 2015-11-24 Micron Technology, Inc. Sub-sector wear leveling in memories
KR20150026209A (ko) * 2013-09-02 2015-03-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102210520B1 (ko) * 2013-12-19 2021-02-02 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
US9368209B2 (en) * 2014-02-04 2016-06-14 Stmicroelectronics S.R.L. Embedded non-volatile memory with single polysilicon layer memory cells programmable through channel hot electrons and erasable through fowler-nordheim tunneling
KR20150116352A (ko) * 2014-04-07 2015-10-15 삼성전자주식회사 메모리 제어 방법 및 시스템
JP5826441B1 (ja) * 2014-04-17 2015-12-02 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 柱状半導体メモリ装置及びその製造方法
KR102321501B1 (ko) * 2014-05-14 2021-11-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 스토리지 장치의 동작 방법
JP5889486B1 (ja) * 2014-06-10 2016-03-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 柱状半導体メモリ装置及びその製造方法
US9036428B1 (en) 2014-06-13 2015-05-19 Sandisk Technologies Inc. Partial block erase for a three dimensional (3D) memory
US8988946B1 (en) 2014-07-07 2015-03-24 Sandisk Technologies Inc. Selective sense amplifier enablement
KR102234592B1 (ko) * 2014-07-29 2021-04-05 삼성전자주식회사 불휘발성 메모리, 데이터 저장 장치, 및 데이터 저장 장치의 동작 방법
KR102293136B1 (ko) 2014-10-22 2021-08-26 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
US9563504B2 (en) * 2014-12-05 2017-02-07 Sandisk Technologies Llc Partial block erase for data refreshing and open-block programming
US20160162185A1 (en) * 2014-12-05 2016-06-09 Sandisk Technologies Inc. Data programming for a memory having a three-dimensional memory configuration
KR102333743B1 (ko) 2015-01-21 2021-12-01 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
KR102360211B1 (ko) * 2015-01-21 2022-02-08 삼성전자주식회사 메모리 시스템의 동작 방법
KR102301772B1 (ko) 2015-03-09 2021-09-16 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 가비지 컬렉션 방법
KR102251815B1 (ko) * 2015-07-02 2021-05-13 삼성전자주식회사 메모리 장치 및 메모리 시스템
US9721668B2 (en) * 2015-08-06 2017-08-01 Macronix International Co., Ltd. 3D non-volatile memory array with sub-block erase architecture
US9786375B2 (en) * 2015-09-11 2017-10-10 Intel Corporation Multiple blocks per string in 3D NAND memory
WO2017061153A1 (ja) * 2015-10-09 2017-04-13 ソニー株式会社 メモリ、メモリコントローラ、記憶装置、情報処理システムおよびメモリの制御方法
KR102468992B1 (ko) * 2015-11-06 2022-11-22 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US10157680B2 (en) 2015-12-22 2018-12-18 Sandisk Technologies Llp Sub-block mode for non-volatile memory
KR102529171B1 (ko) 2016-02-26 2023-05-04 삼성전자주식회사 메모리 장치 진단 시스템
US20180137927A1 (en) * 2016-04-16 2018-05-17 Chengdu Haicun Ip Technology Llc Three-Dimensional Vertical One-Time-Programmable Memory Comprising No Separate Diode Layer
KR102461738B1 (ko) 2016-08-16 2022-11-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102452994B1 (ko) * 2016-09-06 2022-10-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US10275156B2 (en) * 2016-09-29 2019-04-30 Intel Corporation Managing solid state drive defect redundancies at sub-block granularity
US10403369B2 (en) * 2016-10-17 2019-09-03 SK Hynix Inc. Memory system with file level secure erase and operating method thereof
CN106484629B (zh) * 2016-10-18 2019-06-25 深圳大学 一种感知制程变异的三维闪存读写控制方法及其系统
KR20180057260A (ko) 2016-11-22 2018-05-30 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
US10318423B2 (en) * 2016-12-14 2019-06-11 Macronix International Co., Ltd. Methods and systems for managing physical information of memory units in a memory device
TWI655750B (zh) * 2017-06-06 2019-04-01 旺宏電子股份有限公司 記憶體元件及其製作方法
KR102469539B1 (ko) 2017-12-22 2022-11-22 삼성전자주식회사 비휘발성 메모리 장치, 비휘발성 메모리 장치의 동작 방법 및 저장 장치
US11294580B2 (en) * 2017-12-22 2022-04-05 Samsung Electronics Co., Ltd. Nonvolatile memory device
KR102369391B1 (ko) * 2017-12-27 2022-03-02 삼성전자주식회사 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
KR102567373B1 (ko) * 2018-03-16 2023-08-17 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR102530327B1 (ko) * 2018-06-01 2023-05-08 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
KR102575476B1 (ko) 2018-07-11 2023-09-07 삼성전자주식회사 비휘발성 메모리 장치의 데이터 저장 방법, 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
JP7313447B2 (ja) * 2018-11-22 2023-07-24 長江存儲科技有限責任公司 三次元メモリデバイスおよびその製作方法
KR102671402B1 (ko) * 2019-04-16 2024-05-31 삼성전자주식회사 문턱전압 산포 특성을 향상한 메모리 컨트롤러, 메모리 시스템 및 그 동작방법
KR20210015283A (ko) * 2019-08-01 2021-02-10 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 반도체 메모리 장치
US11361825B2 (en) * 2019-12-18 2022-06-14 Micron Technology, Inc. Dynamic program erase targeting with bit error rate
US11282815B2 (en) * 2020-01-14 2022-03-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
KR20210100880A (ko) * 2020-02-07 2021-08-18 에스케이하이닉스 주식회사 복수의 메모리 칩들을 갖는 반도체 메모리 장치
US11043280B1 (en) 2020-02-13 2021-06-22 Sandisk Technologies Llc Refresh operations for dedicated groups of blocks of memory cells
US11264110B2 (en) 2020-02-13 2022-03-01 Sandisk Technologies Llc Refresh operations for memory cells based on susceptibility to read errors
US11699652B2 (en) 2020-06-18 2023-07-11 Micron Technology, Inc. Microelectronic devices and electronic systems
US11705367B2 (en) 2020-06-18 2023-07-18 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods
US11417676B2 (en) 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
US11825658B2 (en) 2020-08-24 2023-11-21 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
WO2023068833A1 (ko) * 2021-10-20 2023-04-27 한양대학교 산학협력단 3차원 플래시 메모리 및 그 동작 방법
US11875842B2 (en) * 2021-11-09 2024-01-16 Sandisk Technologies Llc Systems and methods for staggering read operation of sub-blocks

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6967874B2 (en) 2003-06-30 2005-11-22 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and electric device with the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4212444B2 (ja) 2003-09-22 2009-01-21 株式会社東芝 不揮発性半導体記憶装置
JP2005116119A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 不揮発性半導体記憶装置
JP2005191413A (ja) 2003-12-26 2005-07-14 Toshiba Corp 不揮発性半導体記憶装置
KR100705221B1 (ko) 2004-09-03 2007-04-06 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법
KR100671625B1 (ko) 2004-12-28 2007-01-19 주식회사 하이닉스반도체 블록 사이즈를 변경할 수 있는 난드 플래시 메모리 장치
US8824205B2 (en) 2005-04-11 2014-09-02 Micron Technology, Inc. Non-volatile electronic memory device with NAND structure being monolithically integrated on semiconductor
US7551492B2 (en) 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
KR100739256B1 (ko) 2006-05-12 2007-07-12 주식회사 하이닉스반도체 소거 동작시 메모리 셀 블록의 크기를 선택적으로 변경하는기능을 가지는 플래시 메모리 장치 및 그 소거 동작 방법
KR100830575B1 (ko) * 2006-09-26 2008-05-21 삼성전자주식회사 플래시 메모리 장치 및 그것의 멀티-블록 소거 방법
US7804718B2 (en) 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
KR20100010692A (ko) 2008-07-23 2010-02-02 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그의 소거방법
KR20100076738A (ko) 2008-12-26 2010-07-06 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 데이터 소거 방법
JP4856203B2 (ja) 2009-03-23 2012-01-18 株式会社東芝 不揮発性半導体記憶装置
JP5284909B2 (ja) 2009-08-26 2013-09-11 力晶科技股▲ふん▼有限公司 Ｎａｎｄ型フラッシュメモリとその消去方法
JP5052575B2 (ja) 2009-09-01 2012-10-17 株式会社東芝 不揮発性半導体記憶装置
KR101658479B1 (ko) 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP5788183B2 (ja) 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
JP2012069224A (ja) 2010-09-24 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
KR20130042780A (ko) 2011-10-19 2013-04-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US8908435B2 (en) * 2011-12-21 2014-12-09 Sandisk Technologies Inc. Erase operation with controlled select gate voltage for 3D non-volatile memory
KR101988434B1 (ko) * 2012-08-31 2019-06-12 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 서브-블록 관리 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6967874B2 (en) 2003-06-30 2005-11-22 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and electric device with the same

Also Published As

Publication number Publication date
US8964481B2 (en) 2015-02-24
US20150149710A1 (en) 2015-05-28
US9256530B2 (en) 2016-02-09
US20140063938A1 (en) 2014-03-06
KR20140028957A (ko) 2014-03-10

Similar Documents

Publication Publication Date Title
KR101988434B1 (ko) 불휘발성 메모리 장치 및 그것의 서브-블록 관리 방법
US10467133B2 (en) Storage device including nonvolatile memory device and garbage collection method thereof
KR102015906B1 (ko) 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 읽기 방법
KR101997572B1 (ko) 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 쓰기 방법
EP3158454B1 (en) Sub-block garbage collection
KR102609130B1 (ko) 읽기 전압 서치 유닛을 포함하는 데이터 저장 장치
KR102024850B1 (ko) 3차원 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 프로그램 방법
KR102118979B1 (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법
US9715344B2 (en) Memory device and controlling method of the same
US8990483B2 (en) Nonvolatile memory device, memory system, and program method therof
KR101915719B1 (ko) 불휘발성 메모리 장치 및 그것의 프로그램 동작 방법
CN106847339B (zh) 存储器装置及其操作方法
KR101891164B1 (ko) 프로그램 스케줄러를 포함하는 플래시 메모리 장치
KR101868377B1 (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법
US10283204B2 (en) Methods of operating nonvolatile memory devices including erasing a sub-block
US20160335027A1 (en) Method of operating memory controller and data storage device including memory controller
US20140056069A1 (en) Nonvolatile memory device having near/far memory cell groupings and data processing method
US9196364B2 (en) Nonvolatile memory device having split ground selection line structures
KR20140072641A (ko) 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그것의 동작 방법
US9720624B2 (en) Method of controlling a memory system
CN106126437B (zh) 存储系统
CN106776397B (zh) 存储器系统及其操作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant