KR102293136B1

KR102293136B1 - 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법

Info

Publication number: KR102293136B1
Application number: KR1020140143506A
Authority: KR
Inventors: 정원택; 권태홍; 박태민; 권오석
Original assignee: 삼성전자주식회사
Priority date: 2014-10-22
Filing date: 2014-10-22
Publication date: 2021-08-26
Also published as: US20160118123A1; US9570176B2; KR20160047661A

Abstract

본 발명에 따른 비휘발성 메모리 장치의 동작 방법은: 메모리 블록이 선택 블록인지를 판별하는 단계; 상기 메모리 블록이 선택 블록이 아니라면, 상기 메모리 블록이 상기 선택 블록과 블록 워드라인을 공유하는 지를 판별하는 단계; 상기 메모리 블록이 상기 선택 블록과 상기 블록 워드라인을 공유할 때, 상기 메모리 블록의 워드라인들로 비선택 블록 워드라인 전압을 인가하는 단계; 및 상기 메모리 블록이 상기 선택 블록과 상기 블록 워드라인을 공유하지 않을 때, 상기 메모리 블록의 워드라인들을 플로팅시키는 단계를 포함한다.

Description

비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE, STORAGE DEVICE HAVING THE SAME, OPERATING METHOD THEREOF}

본 발명은 비휘발성 메모리 장치, 그것을 포함하는 저장 장치, 및 그것의 동작 방법에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.

본 발명의 목적은 비선택 블록의 데이터 신뢰성을 향상시키는 비휘발성 메모리 장치, 그것의 저장 장치 및 그것의 동작 방법을 제공하는 데 있다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치의 동작 방법은: 메모리 블록이 선택 블록인지를 판별하는 단계; 상기 메모리 블록이 선택 블록이 아니라면, 상기 메모리 블록이 상기 선택 블록과 블록 워드라인을 공유하는 지를 판별하는 단계; 상기 메모리 블록이 상기 선택 블록과 상기 블록 워드라인을 공유할 때, 상기 메모리 블록의 워드라인들로 비선택 블록 워드라인 전압을 인가하는 단계; 및 상기 메모리 블록이 상기 선택 블록과 상기 블록 워드라인을 공유하지 않을 때, 상기 메모리 블록의 워드라인들을 플로팅시키는 단계를 포함한다.

실시 예에 있어서, 상기 선택 블록인지를 판별하는 단계는, 로우 어드레스를 근거로 하여 상기 메모리 블록이 상기 선택 블록인 지를 판별하는 단계를 포함한다.

실시 예에 있어서, 상기 메모리 블록이 상기 선택 블록 일 때, 상기 메모리 블록의 워드라인들로 선택 워드라인 전압 혹은 비선택 워드라인 전압을 인가하는 단계를 더 포함한다.

실시 예에 있어서, 상기 선택 워드라인 전압 혹은 상기 비선택 워드라인 전압을 인가하는 단계는, 프로그램 동작시 상기 메모리 블록의 워드라인들 중 선택된 워드라인으로 인가되는 상기 선택 워드라인 전압으로 프로그램 전압을 인가하는 단계; 및 상기 프로그램 동작시 상기 메모리 블록의 워드라인들 중 비선택 워드라인들로 인가되는 상기 비선택 워드라인 전압으로 프로그램 패스 전압을 인가하는 단계를 포함한다.

실시 예에 있어서, 상기 선택 워드라인 전압 혹은 상기 비선택 워드라인 전압을 인가하는 단계는, 읽기 동작 혹은 검증 읽기 동작시 상기 메모리 블록의 워드라인들 중 선택된 워드라인으로 인가되는 상기 선택 워드라인 전압으로 읽기 전압 혹은 검증 읽기 전압을 인가하는 단계; 및 상기 읽기 동작 혹은 검증 읽기 동작시 상기 메모리 블록의 워드라인들 중 비선택 워드라인들로 인가되는 상기 비선택 워드라인 전압으로 읽기 패스 전압을 인가하는 단계를 포함한다.

실시 예에 있어서, 상기 선택 워드라인 전압 혹은 상기 비선택 워드라인 전압을 인가하는 단계는, 소거 동작시 상기 메모리 블록의 워드라인들로 상기 선택 워드라인 전압으로 소거 워드라인 전압을 인가하는 단계를 포함한다.

실시 예에 있어서, 상기 메모리 블록의 워드라인들로 상기 비선택 블록 워드라인 전압을 인가하는 단계는, 상기 선택 블록의 프로그램 동작 혹은 읽기 동작시 상기 메모리 블록의 적어도 하나의 스트링 선택 라인으로 접지 전압을 인가하는 단계; 상기 프로그램 동작 혹은 상기 읽기 동작시 상기 메모리 블록의 워드라인들로 상기 비선택 블록 워드라인 전압을 인가하는 단계; 상기 프로그램 동작 혹은 상기 읽기 동작시 상기 메모리 블록의 적어도 하나의 더미 워드라인으로 더미 비선택 블록 워드라인 전압을 인가하는 단계; 및 상기 프로그램 동작 혹은 상기 읽기 동작시 상기 메모리 블록의 적어도 하나의 접지 선택 라인으로 상기 접지 전압을 인가하는 단계를 더 포함한다.

실시 예에 있어서, 상기 메모리 블록의 워드라인들로 상기 비선택 블록 워드라인 전압을 인가하는 단계는, 상기 선택 블록의 소거 동작시, 소거 실행 구간 동안 상기 메모리 블록의 워드라인들을 플로팅 시키는 단계; 및 소거 검증 동작 구간 동안 상기 메모리 블록의 워드라인들로 상기 비선택 블록 워드라인 전압을 인가하는 단계; 상기 소거 검증 동작 구간 동안 상기 메모리 블록의 적어도 하나의 스트링 선택 라인으로 접지 전압을 인가하는 단계; 상기 소거 검증 동작 구간 동안 상기 메모리 블록의 적어도 하나의 더미 워드라인으로 더미 비선택 블록 워드라인 전압을 인가하는 단계; 및 상기 소거 검증 동작 구간 동안 상기 메모리 블록의 적어도 하나의 접지 선택 라인으로 상기 접지 전압을 인가하는 단계를 더 포함한다.

실시 예에 있어서, 상기 메모리 블록은 프로그램된 데이터를 저장한다.

실시 예에 있어서, 상기 비선택 워드라인 전압은 상기 메모리 블록의 워드라인들의 플로팅 전압이 떨어짐으로써 야기되는 네거티브 부스팅을 방지하는 전압이다.

실시 예에 있어서, 상기 비선택 블록 워드라인 전압은 상기 메모리 블록의 워드라인들의 존 별로 다르게 인가된다.

실시 예에 있어서, 상기 비선택 블록 워드라인 전압은 상기 메모리 블록의 온도에 따라 상기 메모리 블록의 워드라인들로 다르게 인가된다.

본 발명의 실시 예에 따른 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하는 저장 장치의 동작 방법은: 선택 블록의 동작에 따른 비선택 메모리 블록의 문턱 전압의 변경 정도를 예측하는 단계; 상기 비선택 블록의 워드라인 바이어싱을 요청하는 단계; 및 상기 비선택 블록의 워드라인 바이어싱 상태에서 상기 선택 블록의 동작을 수행하는 단계를 포함한다.

실시 예에 있어서, 상기 비선택 블록의 문턱 전압의 변경 정도를 예측하는 단계는, 상기 비선택 블록의 프로그램 경과 시간, 프로그램 및 소거 싸이클 혹은 읽기 회수를 근거로 하여 문턱 전압 변경 정도를 예측하는 단계를 포함한다.

실시 예에 있어서, 상기 비선택 블록은 상기 선택 블록과 블록 워드라인을 공유하고, 상기 블록 워드라인은 어느 하나의 블록 어드레스에 응답하여 활성화된다.

실시 예에 있어서, 상기 워드라인 전압들을 발생하는 단계를 더 포함한다.

실시 예에 있어서, 상기 워드라인 전압들 중 선택 워드라인 전압 혹은 제 1 비선택 워드라인 전압을 상기 선택 블록의 워드라인들에 연결된 소스 라인들로 인가하는 단계; 및 상기 워드라인 전압들 중 제 2 비선택 워드라인 전압을 상기 비선택 블록의 워드라인들에 연결된 소스 라인들로 인가하는 단계를 더 포함한다.

실시 예에 있어서, 상기 비선택 블록의 워드라인 바이어싱은 워드라인 존별로 다르게 설정된다.

실시 예에 있어서, 상기 비선택 블록의 워드라인 바이어싱은 온도에 따라 다르게 설정된다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 제 1 블록; 제 2 블록; 상기 제 1 블록의 워드라인들과 제 1 소스 라인들을 연결하는 제 1 패스 트랜지스터들; 상기 제 2 블록의 워드라인들과 제 2 소스 라인들을 연결하는 제 2 패스 트랜지스터들; 상기 제 1 및 제 2 패스 트랜지스터들의 게이트들에 공통으로 연결된 블록 워드라인; 블록 어드레스에 응답하여 상기 블록 워드라인을 활성화시키는 블록 어드레스 디코더; 상기 제 1 소스 라인들에 연결된 제 1 소스 드라이버; 상기 제 2 소스 라인들에 연결된 제 2 소스 드라이버; 및 상기 워드라인 전압들을 발생하는 워드라인 전압 발생회로를 포함하고, 상기 제 1 소스 드라이버는, 상기 제 2 블록이 선택 블록이고, 상기 제 1 블록이 비선택 블록일 때, 상기 제 1 소스 라인들로 상기 워드라인 전압들 중 비선택 블록 워드라인 전압을 인가한다.

실시 예에 있어서, 상기 제 1 및 제 2 블록은 플로팅 바디(floating body) 구조로 구현된다.

실시 예에 있어서, 상기 제 1 및 제 2 소스 드라이버들 각각은 상기 블록 어드레스를 포함하는 로우 어드레스를 근거로 하여 상기 워드라인 전압들 중 대응하는 전압들을 상기 제 1 및 제 2 소스 라인들에 인가한다.

실시 예에 있어서, 상기 제 2 블록에 동작을 수행할 때, 상기 블록 워드라인을 공유하지 않는 적어도 하나의 다른 블록의 워드라인들이 플로팅된다.

실시 예에 있어서, 상기 워드라인 전압 발생 회로는, 상기 제 2 블록의 워드라인들에 인가되는 워드라인 선택 전압을 발생하는 선택 전압 발생기; 상기 제 2 블록의 워드라인들에 인가되는 제 1 비선택 워드라인 전압을 발생하는 제 1 비선택 전압 발생기; 및 상기 제 1 블록의 워드라인들에 인가되는 제 2 비선택 워드라인 전압을 발생하는 제 2 비선택 전압 발생기를 포함하고, 상기 제 2 비선택 워드라인 전압은 상기 비선택 블록 워드라인 전압이다.

실시 예에 있어서, 상기 제 1 비선택 전압 발생기는, 제 1 워드라인 존들 각각에 대응하는 제 1 비선택 워드전압들을 발생하는 제 1 비선택 워드라인 존전압 발생기들을 포함하고, 상기 제 2 비선택 전압 발생기는, 제 2 워드라인 존들 각각에 대응하는 제 2 비선택 워드전압들을 발생하는 제 2 비선택 워드라인 존전압 발생기들을 포함한다.

실시 예에 있어서, 상기 제 1 혹은 제 2 블록의 온도를 감지하는 온도 센서를 더 포함하고, 상기 워드라인 전압 발생 회로는, 상기 온도가 사전에 결정된 값 이상일 때 고온용 상기 비선택 워드라인 전압을 발생하는 고온 비선택 워드라인 전압 발생기; 및 상기 온도가 사전에 결정된 값 미만일 때 저온용 상기 비선택 워드라인 전압을 발생하는 저온 비선택 워드라인 전압 발생기를 더 포함한다.

본 발명의 실시 예에 따른 저장 장치는, 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고, 상기 적어도 하나의 비휘발성 메모리 장치는, 제 1 블록 워드라인을 공유하는 제 1 블록들; 제 2 블록 워드라인을 공유하는 제 2 블록들; 및 로우 어드레스를 근거로 하여 상기 제 1 블록들 혹은 제 2 블록들 중 선택 블록에 동작을 수행할 때,상기 제 1 및 제 2 블록들 중 적어도 하나의 비선택 블록에 워드라인 바이어싱을 설정하는 제어 로직을 포함한다.

실시 예에 있어서, 상기 메모리 제어기의 요청에 응답하여 상기 적어도 하나의 비휘발성 메모리 장치의 비선택 블록에 워드라인 바이어싱이 설정된다.

실시 예에 있어서, 호스트 요청에 따라 상기 워드라인 바이어싱이 설정된다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치의 동작 방법은: 온도를 감지하는 단계; 상기 온도에 따른 선택 워드라인 전압, 제 1 비선택 워드라인 전압 및 제 2 비선택 워드라인 전압을 발생하는 단계; 상기 선택 전압 혹은 상기 제 1 비선택 워드라인 전압을 선택 블록의 워드라인들로 인가하는 단계; 및 상기 제 2 비선택 워드라인 전압을 적어도 하나의 비선택 블록의 워드라인들로 인가하는 단계를 포함한다.

상술한 바와 같이 본 발명의 실시 예에 따른 비휘발성 메모리 장치, 그것을 포함하는 저장 장치, 및 그것의 동작 방법은, 비선택 블록의 워드라인들 바이어싱 함으로써, 비선택 블록의 데이터 신뢰성을 향상시킬 수 있다.

도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 제 1 실시 예를 보여주는 블록도이다.
도 2는 도 1에 도시된 제 1 및 제 2 블록들(111, 112)에 대한 회로도를 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 블록(BLK)을 예시적으로 보여주는 도면이다.
도 4는 본 발명의 다른 실시 예에 따른 블록(BLKb)을 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)에서 활성화된 비선택 블록과 활성화되지 않는 비선택 블록을 예시적으로 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 제 2 실시 예를 보여주는 블록도이다.
도 7은 본 발명의 실시 예에 따른 비선택 블록의 네거티브 부스팅을 방지하기 위한 워드라인 바이어싱을 개념적으로 설명하는 도면이다.
도 8은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에서 비선택 블록 워드라인 바이어싱 방법에 대한 제 1 실시 예를 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 비휘발성 메모리 장치에서 비선택 블록 워드라인 바이어싱 방법에 대한 제 2 실시 예를 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 제 3 실시 예를 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 구동 방법을 예시적으로 보여주는 흐름도이다.
도 12는 본 발명의 실시 예에 따른 워드라인 전압 발생회로(140)를 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 제 4 실시 예를 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 제 5 실시 예를 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 비선택 워드라인 바이어싱 방법을 예시적으로 보여주는 흐름도이다.
도 16은 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치의 비선택 워드라인 바이어싱 방법을 예시적으로 보여주는 흐름도이다.
도 17은 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다.
도 18은 발명의 다른 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다.
도 19는 본 발명의 실시 예에 따른 저장 장치의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 22 내지 도 26c는 본 발명의 응용 예들을 보여주는 도면들이다.

아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 혹은 대체물을 포함한다.

제 1 혹은 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고 유사하게 제 2 구성 요소는 제 1 구성 요소로도 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 혹은 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 혹은 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 혹은 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 혹은 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 혹은 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 혹은 이들을 조합한 것들의 존재 혹은 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 제 1 실시 예를 보여주는 블록도이다. 1을 참조하면, 비휘발성 메모리 장치(100)는 제 1 및 제 2 블록들(BLK1, BLK2, 111, 112), 제 1 및 제 2 패스 트랜지스터들(1PTs, 2PTs), 공유 블록 어드레스 디코더(121), 제 1 및 제 2 소스 라인 드라이버들(131, 132) 및 워드라인 전압 발생회로(140)를 포함한다.

비휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 수직형 낸드 플래시 메모리 장치라고 가정 하겠다.

메모리 블록들(111, 112) 각각은 워드라인들(1WLs, 2WLs) 각각에 연결된 복수의 메모리 셀들을 포함한다. 메모리 셀들 각각은 적어도 하나의 비트를 저장할 수 있다. 메모리 블록들(111, 112) 각각은 플로팅 바디(floating body) 구조로 구현될 수 있다.

공유 블록 어드레스 디코더(121)는 블록 어드레스(BA)에 응답하여 제 1 및 제 2 패스 트랜지스터들(1PTs, 2PTs)을 턴온시킬 수 있다. 실시 예에 있어서, 공유 블록 어드레스 디코더(121)는 고전압 스위치를 포함할 수 있다.

제 1 및 제 2 패스 트랜지스터들(1PTs, 2PTs)은, 도 1에 도시된 바와 같이 하나의 블록 워드라인(BLKWL)에 인가된 전압에 응답하여 소스 라인들(1Ss, 2Ss)을 워드라인들(1WLs, 2WLs)에 연결할 수 있다. 실시 예에 있어서, 제 1 및 제 2 패스 트랜지스터들(1PTs, 2PTs) 각각은 고전압용 트랜지스터일 수 있다.

제 1 소스 라인 드라이버(131)는 워드라인 전압들을 입력 받고, 제 1 소스 라인들(1Ss) 각각에 워드라인 전압들 중 로우 어드레스(RA)에 대응하는 제 1 전압들을 인가할 수 있다. 만일, 제 1 블록(111)이 선택 블록(SEL BLK)이라면, 제 1 전압들은 선택 워드라인 전압 및 적어도 하나의 비선택 워드라인 전압을 포함할 수 있다. 반면에, 제 1 블록(111)이 비선택 블록(UNSEL BLK) 이라면, 제 1 전압들은 적어도 하나의 비선택 블록 워드라인 전압일 수 있다. 실시 예에 있어서, 로우 어드레스(RA)는 블록 어드레스(BA)를 포함할 수 있다.

제 2 소스 라인 드라이버(132)는 워드라인 전압들을 입력 받고, 제 2 소스 라인들(2Ss) 각각에 워드라인 전압들 중 로우 어드레스(RA)에 대응하는 제 2 전압들을 인가할 수 있다. 만일, 제 2 블록(112)이 선택 블록(SEL BLK)이라면, 제 2 전압들은 선택 워드라인 전압 및 적어도 하나의 비선택 워드라인 전압을 포함할 수 있다. 반면에, 제 2 블록(112)이 비선택 블록(UNSEL BLK) 이라면, 제 2 전압들은 적어도 하나의 비선택 블록 워드라인 전압일 수 있다.

예를 들어, 도 1에서는 로우 어드레스(RA)에 대응하는 제 1 블록(111)이 비선택 블록(UNSEL BLK)이고 제 2 블록(112)이 선택 블록(SEL BLK)이라고 하겠다. 이때, 제 1 소스 라인 드라이버(131)는 비선택 블록(111)의 제 1 워드라인들(1WLs)에 인가될 비선택 블록 워드라인 전압들을 제 1 패스 트랜지스터들 (1PTs)에 연결된 제 1 소스 라인들(1Ss)에 인가하고, 제 2 소스 라인 드라이버(132)는 선택 블록(112)의 제 2 워드라인들(1WLs)에 인가될 선택 워드라인 전압 및 비선택 워드라인 전압들을 제 2 패스 트랜지스터들 (2PTs)에 연결된 제 2 소스 라인들(2Ss)에 인가할 수 있다.

한편, 도 1에서는 제 1 소스 라인 드라이버(131)와 제 2 소스 라인 드라이버(132)가 분리된 구조로 도시된다. 하지만 본 발명이 여기에 제한될 필요는 없다. 제 1 소스 라인 드라이버(131) 및 제 2 소스 라인 드라이버(132)는 하나의 소스 라인 드라이버로 구성될 수도 있다. 즉, 소스 라인 드라이버는 워드라인 전압들 중 로우 어드레스(RA)에 대응하는 선택 전압 및 비선택 전압들을 제 1 소스 라인들(1Ss) 및 제 2 소스 라인들(2Ss)로 제공하도록 구현될 수 있다.

워드라인 전압 발생회로(140)는 제어 로직(도시되지 않음)에 의해 구동에 필요한 워드라인 전압들을 발생하도록 구현될 수 있다. 여기서 워드라인 전압들은, 크게 선택 블록에 인가되는 선택 워드라인 전압 및 제 1 비선택 워드라인 전압(들), 비선택 블록에 인가되는 제 2 비선택 워드라인 전압(들)(혹은, 비선택 블록 워드라인 전압들)을 포함한다.

예를 들어, 선택 워드라인 전압은 프로그램 전압, 읽기 전압, 읽기 검증 전압, 소거 워드라인 전압, 소거 검증 전압 등을 포함할 수 있다. 또한, 제 1 비선택 워드라인 전압(들)은 프로그램 패스 전압, 읽기 패스 전압 등을 포함할 수 있다. 또한, 제 2 비선택 워드라인 전압(들)은 네거티브 부스팅(negative boosting) 방지 전압을 포함할 수 있다. 여기서 네거티브 부스팅은, 워드라인의 전압이 양전압에서 음전압으로 급격하게 바뀔 때 채널의 전하들이 네거티브 커플링(negative coupling)을 받게 되는 것을 의미한다. 네거티브 부스팅에 관련된 자세한 설명은 삼성전자에서 출원되었으며, 이 출원의 레퍼런스로 결합된 미국 출원 번호 US 14/242,332에서 설명될 것이다.

일반적인 비휘발성 메모리 장치는, 비선택 블록에 발생 될 수 있는 네거티브 부스팅 방지 대책을 갖고 있지 않는다. 반면에, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는, 비선택 블록의 워드라인들(예를 들어, 1WLs)로 비선택 블록 워드라인 바이어싱(UNSEL BLK WL Biasing)을 수행함으로써, 네거티브 부스팅을 방지하고, 이에 따라 종래의 그것과 비교하여 비선택 블록의 데이터 신뢰성을 향상시킬 수 있다.

도 2는 도 1에 도시된 제 1 및 제 2 블록들(111, 112)에 대한 회로도를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 제 1 및 제 2 블록들(111, 112) 각각은 복수의 비트라인들(BL1 ~ BLn, n는 2 이상의 정수)에 연결된 스트링들을 포함한다. 여기서 스트링들 각각은 비트라인과 공통 소스 라인(common source line; CSL) 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 ~ MCm, m은 2 이상의 정수), 적어도 하나의 접지 선택 트랜지스터(GST)를 포함한다. 메모리 셀들(MC1 ~ MCm) 각각은 적어도 하나의 비트 이상의 데이터를 저장할 수 있다. 도시되지 않았지만, 스트링들 각각은 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC1 ~ MCm) 사이에 적어도 하나의 더미 셀과, 메모리 셀들(MC1 ~ MCm)과 접지 선택 트랜지스터(GST) 사이에 적어도 하나의 더미 셀을 더 포함할 수 있다.

또한, 도 2에 도시된 바와 같이 비트라인들(BL1 ~ BLn) 각각에 연결된 복수의 페이지 버퍼들(도시되지 않음)을 포함하는 입출력 회로(150)가 존재한다. 페이지 버퍼들 각각은 프로그램 동작시 저장될 데이터 혹은 읽기/검증 동작시 읽혀진 데이터를 임시로 저장하는 복수의 래치들(도시되지 않음)을 포함한다.

제 1 소스 라인 드라이버(131)에 연결된 제 1 소스 라인들(1Ss; 1SS, 1S1 ~ 1Sm, 1GS) 각각은 제 1 패스 트랜지스터들(1PTs)을 통하여 적어도 하나의 스트링 선택 라인(SSL(s)), 워드라인들(1WLs; WL1 ~ WLm), 적어도 하나의 접지 선택 라인(GSL(s))에 연결된다. 또한, 제 2 소스 라인 드라이버(132)에 연결된 제 2 소스 라인들(2Ss; 2SS, 2S1 ~ 2Sm, 2GS) 각각은 제 2 패스 트랜지스터들(2PTs)을 통하여 적어도 하나의 스트링 선택 라인(SSL(s)), 워드라인들(2WLs; WL1 ~ WLm), 적어도 하나의 접지 선택 라인(GSL(s))에 연결된다. 여기서, 제 1 및 제 2 패스 트랜지스터들(1PTs, 2PTs)의 게이트들은 하나의 블록 워드라인(BLKWL)에 연결된다.

아래에서는 플로팅 바디 구조를 갖는 블록에 대하여 예를 들어 설명하겠다.

도 3은 본 발명의 실시 예에 따른 블록(BLK)을 예시적으로 보여주는 도면이다. 도 3을 참조하면, 기판 위에 4개의 서브 블록들이 형성된다. 각각의 서브 블록들은 기판 위에 워드라인 컷들 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성된다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 컷(SSL Cut)으로 분리된다.

한편, 도 3에 도시된 블록(BLK)은 스트링 선택 라인들을 분리하는 스트링 컷(SSL Cut)이 존재한다. 하지만 본 발명의 블록의 구조가 여기에 제한되지 않을 것이다. 본 발명은 블록은 스트링 컷(SSL Cut)이 존재하지 복수의 스트링 선택 라인을 갖는 구조일 수도 있다.

실시 예에 있어서, 접지 선택 라인(GSL)과 워드라인들(WLs) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층되거나, 워드라인들(WLs)과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층 될 수 있다.

각각의 워드라인 컷들은, 도시되지 않았지만 공통 소스 라인(common source line: CSL)을 포함한다. 실시 예에 있어서, 각각의 워드라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결된다. 비트라인에 연결된 필라(pillar)가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성된다.

도 3에서는 워드라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수 있다.

본 발명의 실시 예에 따른 블록(BLK)은 두 개의 워드라인들이 하나로 병합된 구조, 다른 말로 워드라인 병합 구조(merged wordline structure)로 구현될 수 있다.

도 4는 본 발명의 다른 실시 예에 따른 블록(BLKb)을 예시적으로 보여주는 도면이다. 도 4를 참조하면, 메모리 블록(BLKb)은 설명의 편의를 위하여 워드라인의 층수가 4라고 하였다. 메모리 블록(BLKb)은 인접한 직렬 연결된 메모리 셀들의 하단들을 파이프로 연결하는 PBiCS(pipe-shaped bit cost scalable) 구조로 구현된다. 메모리 블록(BLKb)은 m×n(m,n은 자연수)의 스트링들(NS)를 포함한다.

도 4에서는 m=6, n=2를 나타내고 있다. 각 스트링(NS)은 직렬 연결된 메모리 셀들(MC1 ~ MC8)를 포함한다. 여기서 메모리 셀들(MC1 ~ MC8)의 제 1 상단은 스트링 선택 트랜지스터(SST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 제 2 상단은 접지 선택 트랜지스터(GST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 하단은 파이프 연결된다.

스트링(NS)을 구성하는 메모리 셀들은 복수의 반도체 층에 적층됨으로써 형성된다. 각 스트링(NS)은 제 1 필라(PL11), 제 2 필라(PL12), 제 1 필라(PL11) 및 제 2 필라(PL12)를 연결하는 필라 연결부(PL13)를 포함한다. 제 1 필라(PL11)는 비트라인(예를 들어, BL1)과 필라 연결부(PL13)에 연결되고, 스트링 선택 라인(SSL), 워드라인들(WL5 ~ WL8) 사이를 관통함으로써 형성된다. 제 2 필라(PL12)는 공통소스 라인(CSL)과 필라 연결부(PL13)에 연결되고, 접지 선택 라인(GSL), 워드라인들(WL1 ~ WL4) 사이를 관통함으로써 형성된다. 도 4에 도시된 바와 같이, 스트링(NS)은 U 자형 필라 형태로 구현될 수 있다.

실시 예에 있어서, 백-게이트(BG)는 기판 위에 형성되고, 백-게이트(BC) 내부에 필라 연결부(PL13)가 구현될 수 있다. 실시 예에 있어서, 백-게이트(BG)는 블록(BLKb)에 공통적으로 존재할 수 있다. 백-게이트(BG)는 다른 블록의 백-게이트와 서로 분리된 구조일 수 있다.

한편, 도 1에 도시된 비휘발성 메모리 장치(100)는 2개의 블록들(111, 122)에 공유된다. 하지만, 본 발명이 여기에 제한되지 않을 것이다. 하나의 공유 블록 어드레스 디코더는 3개 이상의 블록들이 공유할 수도 있다.

한편, 본 발명의 소스 라인들(예를 들어, 1Ss, 2Ss)은 복수의 블록들에 공유되는 구조일 수 있다. 이때, 비선택 블록(UNSEL BLK)은 크게 활성화된 비선택 블록, 활성화되지 않은 비선택 블록으로 나눌 수 있다.

도 5는 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)에서 활성화된 비선택 블록과 활성화되지 않는 비선택 블록을 예시적으로 설명하기 위한 도면이다. 도 5에서는 설명의 편의를 위하여 블록 어드레스(BA)에 응답하여 제 3 및 제 4 블록들(113, 114)이 활성화되고, 제 1 및 제 2 블록들(111, 112)이 비활성된다고 가정하겠다. 여기서 활성화 여부는 패스 트랜지스터들(1PTs ~ 1PTs)의 턴온 여부이다. 즉, 블록 워드라인들(BLKWL1, BLKWL2) 각각의 전압 레벨이 블록의 활성 여부를 결정한다. 따라서, 선택 블록(SEL BLK, 114))과 관련된 공유된 블록 워드라인(BLKWL2)에 연결된 비선택 블록(113)은 활성화된 비선택 블록이고, 나머지 비선택 블록들(111, 112)은 비활성화된 비선택 블록이다.

제 1 소스 라인들(1Ss)은 제 1 블록(111) 및 제 3 블록(113)에 공유되고, 제 2 소스 라인들(2Ss)은 제 2 블록(112) 및 제 4 블록(114)에 공유된다.

입력된 로우 어드레스(RA)에 의해 제 4 블록(114)의 적어도 하나의 워드라인에 대하여 프로그램/읽기/소거 동작이 수행된다고 가정할 때, 제 4 블록(BLK)은 선택 블록(SEL BLK)이 될 것이다. 이때, 나머지 블록들(111 ~ 112)은 비선택 블록들이 된다. 여기서 제 1 및 제 2 블록(111, 112)은 비활성화된 비선택 블록(UNSEL BLK1, 제 2 비선택 블록)이 되고, 제 3 블록(113)은 활성화된 비선택 블록(UNSEL BLK2, 제 1 비선택 블록)이 된다.

아래에서는 활성화된 비선택 블록(예를 들어, 113)을 제 1 비선택 블록이고, 비활성화된 비선택 블록(예를 들어, 111, 112)을 제 2 비선택 블록이라 하겠다. 선택 블록(SEL BLK)의 동작시, 제 1 비선택 블록(113)의 워드라인들로 비선택 워드라인 바이어싱이 수행되고, 제 2 비선택 블록들(111, 113) 각각의 워드라인들은 플로팅된다.

도 6은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 제 2 실시 예를 보여주는 블록도이다. 도 6을 참조하면, 비휘발성 메모리 장치(100a)는 하나의 블록 어드레스 디코더(121a)를 공유한 4 개의 블록들(111 ~ 114)을 포함한다.

소스 라인 드라이버들(131a ~ 134a) 각각은 워드라인 전압들 중에서 로우 어드레스(RA)에 대응하는 전압들을 소스 라인들(1Ss ~ 4Ss)에 인가한다. 소스 라인들(1Ss ~ 4Ss)은 패스 트랜지스터들(1PTs ~ 4PTs)을 통하여 블록들(111 ~ 114) 각각의 워드라인들(1WLs ~ 4WLs)에 연결된다.

도 6에서는 설명의 편의를 위하여, 제 4 블록(114)이 선택 블록(SEL BLK)이고, 나머지 블록들(111 ~ 113)이 비선택 블록(UNSEL BLK)이라고 가정하였다. 즉, 제 4 블록(114)에 프로그램/읽기/소거 동작 중 어느 하나가 수행된다고 가정한다. 이때 나머지 블록들(111 ~ 113)은 비선택 블록(UNSEL BLK)이고, 본 발명의 소스 라인 드라이버들(131a ~ 133a)은 비선택 블록(UNSEL BLK)의 워드라인들(1WLs, 2WLs, 3WLs)에 네거티브 부스팅을 방지하기 위한 전압 바이어싱을 수행한다.

도 7은 본 발명의 실시 예에 따른 비선택 블록의 네거티브 부스팅을 방지하기 위한 워드라인 바이어싱을 개념적으로 설명하는 도면이다. 도 7을 참조하면, 알앤비 신호(RnB)가 로우에서, 선택 블록(SEL BLK)에 대한 동작이 수행된다. 이때, 선택 블록(SEL BLK)의 워드라인(WL)으로 구동 전압(예를 들어, 프로그램 전압(Vpgm), 패스 전압(Vpass), 읽기 패스 전압(Vread), 읽기 전압(Vr), 검증 전압(Vvfy) 등 중 어느 하나)이 인가될 수 있다. 선택 블록(SEL BLK)에 대한 동작이 완료된 후, 워드라인(WL)은 리커버리 동작에 의해 디스차지 된다. 선택 블록에 대한 동작이 완료되었기 때문에, 알앤비 신호(RnB)가 하이가 된다. 이때, 워드라인(WL)은 커플링에 의해 특정 전압(Vfloat)으로 플로팅될 수 있다.

이후, 알앤비 신호(RnB)가 로우에서 인접 블록에 대한 동작이 수행될 때, 워드라인(WL)을 갖는 블록은 비선택 블록(UNSEL BLK)이 된다.

종래의 비휘발성 메모리 장치에서는 인접 블록의 동작시 비선택 블록의 워드라인(WL)의 플로팅 전압(Vfloat)이 접지 전압(GND)으로 떨어짐으로써, 순간적으로 네거티브 부스팅이 발생 되는 문제점을 갖는다. 반면에 본 발명의 비휘발성 메모리 장치(100)에서는 인접 블록의 동작시 비선택 블록의 워드라인(WL)으로 네거티브 커플링 방지 전압(Vpnb)이 인가된다. 이로써 네거티브 커플링이 원천적으로 차단될 수 있다. 이때, 네거티브 커플링 방지 전압(Vpnb)은 플로팅 전압(Vfloat) 보다 크거나 같을 수 있다. 다른 실시 예에 있어서, 네거티브 커플링 방지 전압(Vpnb)은 접지 전압(GND)보다 높을 수 있다.

한편, 본 발명의 비휘발성 메모리 장치(100)는 인접 블록의 동작시 비선택 블록의 워드라인(WL)으로 플로팅 전압(Vfloat)을 유지하도록 구현될 수도 있다.

도 8은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에서 비선택 블록 워드라인 바이어싱 방법에 대한 제 1 실시 예를 예시적으로 보여주는 도면이다. 도 1 내지 도 8를 참조하면, 인접 블록 동작(프로그램 동작, 읽기 동작, 검증 읽기 동작 중 적어도 하나)시 비선택 블록 워드라인 바이어싱은 다음과 같다. 인접 블록이 동작 중에 있기 때문에, 알앤비 신호(RnB)는 로우 상태이다. 이때, 비선택 블록의 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 접지 전압(GND)이 인가된다. 적어도 하나의 더미 워드라인(Dummy WL)으로 더미 비선택 블록 워드라인 전압(Vwl_unsel_dummy)이 인가되고, 워드라인(WL)으로 비선택 블록 워드라인 전압(Vwl_unsel)이 인가된다. 여기서 더미 비선택 블록 워드라인 전압(Vwl_unsel_dummy) 및 비선택 블록 워드라인 전압(Vwl_unsel)은 도 7에 도시된 네거티브 부스팅 방지 전압(Vpnb)일 수 있다.

도 9는 본 발명의 실시 예에 따른 비휘발성 메모리 장치에서 비선택 블록 워드라인 바이어싱 방법에 대한 제 2 실시 예를 예시적으로 보여주는 도면이다. 도 1 내지 도 7 및 도 9를 참조하면, 인접 블록의 소거 동작시 비선택 블록의 워드라인 바이어싱은 다음과 같다.

소거 동작은 크게 소거 실행 구간과 소거 검증 구간으로 구분된다. 소거 실행 구간에서는 스트링 선택 라인(SSL), 더미 워드라인(Dummy WL), 워드라인(WL), 접지 선택 라인(GSL)이 모두 플로팅 상태에 있다. 이후, 소거 검증 구간에서, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 접지 전압(GND)이 인가되고, 더미 워드라인(Dummy WL)으로 더미 비선택 블록 워드라인 전압(Vwl_unsel_dummy)이 인가되고, 워드라인(WL)으로 비선택 블록 워드라인 전압(Vwl_unsel)이 인가된다.

한편, 도 1 내지 도 9에 도시된 공유 블록 어드레스 디코더는 블록들의 한쪽에 배치되었다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 공유 블록 어드레스 디코더는 블록 양 옆에 배치될 수 있다.

도 10은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 제 3 실시 예를 보여주는 도면이다. 도 10을 참조하면, 비휘발성 메모리 장치(100b)는 블록들(BLK1 ~ BLK8, 111 ~ 118))의 좌우에 공유 블록 어드레스 디코더들(121b, 122b)을 포함한다. 좌측 공유 블록 어드레스 디코더(121b)는 4 개의 홀수 블록들(111, 113, 115, 117)에 연결되고, 우측 공유 블록 어드레스 디코더(122b)는 4 개의 짝수 블록들(112, 114, 116, 118)에 연결될 수 있다. 좌측 공유 블록 어드레스 디코더(121b)의 하단에는 제 1 소스 라인 디코더(131b)가 배치되고, 우측 공유 블록 어드레스 디코더(122b)의 하단에는 제 2 소스 라인 디코더(132b)가 배치된다. 아울러, 블록들(111 ~ 118)의 하단에는 페이지 버퍼 회로(141)이 배치된다.

도 11은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 구동 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 11을 참조하면, 비휘발성 메모리 장치의 구동 방법은 다음과 같다.

입력된 로우 어드레스(RA)을 근거로 하여 선택 블록(SEL BLK)인 지가 판별된다(S110). 블록이 선택 블록(SEL BLK)이라면, 선택 블록(SEL BLK)의 워드라인들로 선택 워드라인 전압(Vwl_sel) 및/혹은 적어도 하나의 제 1 비선택 워드라인 전압(Vwl_unsel1)이 인가된다(S120). 여기서 선택 워드라인 전압(Vwl_sel)은 프로그램 동작시 선택된 워드라인으로 인가되는 프로그램 전압, 프로그램 검증 동작시 선택된 워드라인으로 인가되는 프로그램 검증 전압, 읽기 동작시 선택된 워드라인으로 인가되는 읽기 전압일 수 있다. 또한, 제 1 비선택 워드라인 전압(Vwl_unsel1)은 프로그램 동작시 비선택 워드라인들로 인가하는 프로그램 패스 전압, 프로그램 검증 동작 혹은 읽기 동작시 비선택 워드라인들로 인가하는 읽기 패스 전압일 수 있다. 또한, 선택 워드라인 전압(Vwl_sel)은 소거 동작시 워드라인들로 인가되는 소거 워드라인 전압일 수 있다.

반면에, 만일, 선택 블록(SEL BLK)이 아니라면, 입력된 로우 어드레스(RA)을 근거로 하여 선택 블록(SEL BLK)과 공유된 블록 워드라인(shared BLKWL)에 연결된 비선택 블록(UNSEL BLK) 인지가 판별된다(S115). 만일, 공유된 블록 워드라인(shared BLKWL)에 연결된 비선택 블록(UNSEL BLK, 제 1 비선택 블록)이라면, 비선택 블록(UNSEL BLK)의 워드라인들로 적어도 하나의 제 2 비선택 워드라인 전압(Vwl_unsel2, 혹은 비선택 블록 워드라인 전압)이 인가된다(S130). 반면에, 공유된 블록 워드라인(shared BLKWL)에 연결된 비선택 블록(UNSEL BLK)이 아니라면, 나머지 비선택 블록(제 2 비선택 블록)의 워드라인들은 플로팅된다(S140).

본 발명의 구동 방법은, 선택 블록(SEL BLK)에 공유된 블록 어드레스(shared BLKWL)에 연결된 비선택 블록의 워드라인들로 비선택 블록 워드라인 전압(Vwl_unsel2)을 인가하고, 나머지 비선택 블록들의 워드라인들을 플로팅시킨다.

한편, 도 1에 도시된 워드라인 전압 발생회로(140)는 복수의 워드라인 전압 발생기들을 포함할 수 있다.

도 12는 본 발명의 실시 예에 따른 워드라인 전압 발생회로(140)를 예시적으로 보여주는 도면이다. 도 1 및 도 12을 참조하면, 워드라인 전압 발생회로(140)는 선택 워드라인 전압 발생기(141), 제 1 비선택 워드라인 전압 발생기(142), 및 제 2 비선택 워드라인 전압 발생기(143)를 포함한다.

선택 워드라인 전압 발생기(141)는 선택 블록(예를 들어, 112)에 인가될 선택 전압(Vwl_sel)을 발생한다. 여기서 선택 전압(Vwl_sel)은 프로그램 전압(Vpgm), 읽기 전압(Vr), 읽기 검증 전압(Vvfy), 소거 워드라인 전압, 소거 검증 전압 등 일 수 있다.

제 1 비선택 워드라인 전압 발생기(142)는 선택 블록(112)에 인가될 제 1 비선택 워드라인 전압(Vwl_sel1)을 발생한다. 여기서 제 1 비선택 워드라인 전압(Vwl_sel1)은 프로그램 동작시 프로그램 패스 전압(Vpass), 읽기 동작시 읽기 패스 전압(Vread) 등 일 수 있다.

제 2 비선택 워드라인 전압 발생기(143)는 선택 블록(112)과 공유된 블록 워드라인(shared BLKWL)에 연결된 비선택 블록(예를 들어, 111)에 인가된 제 2 비선택 워드라인 전압(Vwl_unsel2, 혹은 비선택 블록 워드라인 전압)을 발생한다. 여기서 제 2 비선택 워드라인 전압(Vwl_unsel2)은 네거티브 부스팅을 방지하기 위한 네거티브 부스팅 방지 전압(Vpnb, 도 7 참조)일 수 있다.

한편, 제 1 및 제 2 비선택 워드라인 전압 발생기들 각각은 워드라인 별 혹은 워드라인 그룹 별로 서로 다른 비선택 워드라인 전압을 인가하는 복수의 전압 발생기들로 구성될 수 있다.

도 13은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 제 4 실시 예를 보여주는 도면이다. 도 13을 참조하면, 비휘발성 메모리 장치(100c)는, 도 12에 도시된 비휘발성 메모리 장치(100)와 비교하여, 복수의 존들에 대응하는 비선택 워드라인 존전압들(Vwl_unsel1_zone1 ~ Vwl_unsel1_zoneK, Vwl_unsel2_zone1 ~ Vwl_unsel1_zoneJ)을 발생하는 제 1 비선택 전압 발생기(142c) 및 제 2 비선택 전압 발생기(143c)를 갖는 워드라인 전압 발생회로(140c)를 포함한다.

제 1 비선택 전압 발생기(142c)는 선택 블록(SEL BLK, 예를 들어, 112)에 인가될 복수의 제 1 비선택 워드라인 존전압들(Vwl_unsel1_zone1 ~ Vwl_unsel1_zoneK, K는 2 이상의 정수)를 발생하는 제 1 비선택 워드라인 존전압 발생기들(142c-1 ~ 142c-K)을 포함한다. 여기서 선택 블록(SEL BLK)의 존(zone)은 워드라인 별 혹은 워드라인 그룹으로 결정될 수 있다. 워드라인 그룹은, 워드라인의 위치, 워드라인에 연결된 메모리 셀의 모양 등 구조적, 물리적인 정보에 따라 결정될 수 있다.

제 2 비선택 전압 발생기(143c)는 비선택 블록(UNSE BLK, 예를 들어, 111)에 인가된 복수의 제 2 비선택 워드라인 존전압들(Vwl_unsel2_zone1 ~ Vwl_unsel1_zoneJ, J는 2 이상의 정수)를 발생하는 제 2 비선택 워드라인 존전압 발생기들(143c-1 ~ 143c-J)을 포함한다.

실시 예에 있어서, 제 1 비선택 전압 발생기(142c)를 구성하는 존의 개수와 제 2 비선택 전압 발생기(143c)를 구성하는 존의 개수는 같거나 다를 수 있다.

한편, 본 발명의 비휘발성 메모리 장치는 메모리 셀의 온도를 반영하여 워드라인 바이어싱을 수행할 수도 있다.

도 14는 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 제 5 실시 예를 보여주는 도면이다. 도 14를 참조하면, 비휘발성 메모리 장치(100d)는, 도 12에 도시된 비휘발성 메모리 장치(100)와 비교하여, 다른 제 2 비선택 전압 발생기(143d)를 갖는 워드라인 전압 발생회로(140d) 및 온도 반영 활성화 신호(TEN)를 발생하는 온도 센서(150)를 포함한다.

제 2 비선택 전압 발생기(143d)는 고온용 제 2 비선택 전압(Vwl_unsel2_hot)을 발생하는 고온 제 2 비선택 전압 발생기(143d-1) 및 저온용 제 2 비선택 전압(Vwl_unsel2_cold)을 발생하는 저온 제 2 비선택 전압 발생기(143d-2)를 포함한다.

고온 제 2 비선택 전압 발생기(143d-1) 및 저온 제 2 비선택 전압 발생기(143d-2)는 온도 반영 활성화 신호(TEN)에 응답하여 양자택일적으로 활성화된다.

온도 센서(150)는 메모리 셀의 온도 (예를 들어, 비선택 블록(111)에 연관된 온도)가 기준값을 초과할 때 온도 반영 활성화 신호(TEN)를 발생할 수 있다. 실시 예에 있어서, 온도 센서(150)는 메모리 셀 구조로 구현될 수 있다.

한편, 도 14에서 하나의 온도 기준값에 따라 고온이냐 저온으로 구분되고, 이에 따라 서로 다른 제 2 비선택 워드라인 전압 발생기들(143d-1, 143d-2)의 활성 여부가 결정되었다. 하지만, 본 발명의 온도 기준값이 하나로 제한되지 않을 것이다. 본 발명의 비휘발성 메모리 장치는 2 개 이상의 온도 값에 따라 3개 이상의 제 2 비선택 워드라인 전압 발생기들의 활성 여부를 결정할 수도 있다.

한편, 본 발명의 워드라인 전압 발생회로(140d)는 온도 반영 활성화 신호(TEN)에 응답하여 복수의 제 2 비선택 워드라인 전압 발생기들(143d-1, 143d-2) 중 어느 하나를 활성화시킨다. 하지만, 본 발명의 워드라인 전압 발생회로가 이러한 구조에 제한되지 않을 것이다. 본 발명의 워드라인 전압 발생회로는 온도에 따라 제 2 비선택 워드라인 전압(Vwl_unsel2, 혹은, 비선택 블록 워드라인 전압)을 보상하는 구조로 구현될 수도 있다.

한편, 도 14에서는 제 2 비선택 워드라인 전압(Vwl_unsel2)만 온도 반영을 언급하였다. 하지만, 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 비휘발성 메모리 장치는 선택 워드라인 전압(Vwl_sel) 및/혹은 제 1 비선택 워드라인 전압(Vwl_unsel1)에도 온도 반영을 하도록 구현될 수도 있다.

한편, 도 14에서는 비휘발성 메모리 장치(100d) 내부의 온도 센서(150)로부터 온도 관련 정보(예를 들어, 온도 반영 활성화 신호(TEN)를 발생하고, 이에 따라 온도를 반영한 워드라인 전압을 발생하였다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 비휘발성 메모리 장치는 외부로부터(예를 들어, 메모리 제어기 혹은 호스트) 온도 정보를 입력 받고, 이에 따라 온도를 반영한 워드라인 전압을 발생하도록 구현될 수도 있다.

도 15는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 비선택 워드라인 바이어싱 방법을 예시적으로 보여주는 흐름도이다. 도 13 내지 도 15를 참조하면, 비휘발성 메모리 장치의 비선택 워드라인 바이어싱 방법은 다음과 같다.

비선택 블록의 워드라인 존들이 판별된다(S310). 워드라인 존들에 대응하는 워드라인들에 서로 다르게 바이어스 전압들(혹은, 제 2 비선택 워드라인 전압 (Vwl_unsel2), 다른 말로, 비선택 블록 워드라인 전압)이 인가된다(S320). 본 발명의 비선택 워드라인 바이어싱 방법은, 워드라인 존 별로 서로 다른 바이어스 전압들을 인가할 수 있다.

도 16은 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치의 비선택 워드라인 바이어싱 방법을 예시적으로 보여주는 흐름도이다. 도 13, 도 14 및 도 16을 참조하면, 비휘발성 메모리 장치의 비선택 워드라인 바이어싱 방법은 다음과 같다. 비선택 블록의 온도가 감지된다(S410). 감지된 온도에 대응하는 바이어스 전압들이 비선택 블록의 워드라인들로 인가된다(S420). 본 발명의 비선택 워드라인 바이어싱 방법은, 온도에 따른 서로 다른 바이어스 전압을 워드라인들로 인가할 수 있다.

도 17은 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다. 도 17을 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(100) 및 그것을 제어하는 메모리 제어기(200)를 포함한다.

비휘발성 메모리 장치(100)는 복수의 블록들(BLK1 ~ BLKz, z는 2 이상의 정수) 및 그것들의 동작들을 제어하는 제어 로직(170)을 포함한다. 블록들(BLK1 ~ BLKz) 각각은 복수의 페이지들(Page 1 ~ Page m, m는 2 이상의 정수)을 포함한다.

제어 로직(170)은 비선택 블록의 워드라인 바이어싱을 수행하도록 비휘발성 메모리 장치(100)의 내부 구성들(예를 들어, 도 1에 도시된 워드라인 전압 발생 회로(140), 공유 블록 어드레스 디코더(121) 등)을 제어할 수 있다. 비선택 블록의 워드라인 바이어싱에 대한 설명은 도 1 내지도 16에서 설명된 바 여기에서는 생략하겠다.

한편, 도 17에 도시된 저장 장치(100)는 비선택 워드라인 바이어싱 여부를 비휘발성 메모리 장치(100)의 내부에서 자체적으로 결정하였다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 저장 장치는 메모리 제어기의 제어에 의하여 선택적으로 비선택 블록의 워드라인 바이어싱을 수행하도록 구현될 수도 있다.

도 18은 발명의 다른 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다. 도 18을 참조하면, 저장 장치(20)는 적어도 하나의 비휘발성 메모리 장치(100e) 및 그것을 제어하는 메모리 제어기(200e)를 포함한다. 저장 장치(20)는 도 17에 도시된 저장 장치(10)와 비교하여 비선택 블록의 워드라인 바이어싱 여부를 메모리 제어기(200e)에서 판별한다. 메모리 제어기(200e)는, 데이터가 저장된 비선택 블록의 문턱 전압(Vth)의 이동에 대한 면역력 정도를 판별하고, 그 결과에 따라 비선택 블록의 워드라인 바이어싱 여부를 결정하고, 비선택 블록의 워드라인 바이어싱을 수행하도록 지시하는 정보를 비휘발성 메모리 장치(100e)에 출력하는 면역 문턱전압 변경 판별기(220)를 포함한다. 실시 예에 있어서, 면역 문턱전압 변경 판별기(220)는 하드웨어/소프트웨어/펌웨어적으로 구현될 수 있다.

도 19는 본 발명의 실시 예에 따른 저장 장치의 동작 방법을 예시적으로 보여주는 흐름도이다. 도 18 및 도 19를 참조하면, 저장 장치(20)의 동작 방법은 다음과 같다. 메모리 제어기(200e)의 면역 문턱전압 변경 판별기(220)는 선택 블록의 동작시 비선택 블록의 문턱전압(Vth) 변경 정도를 예측한다(S510). 여기서 비선택된 블록은 프로그램된 블록일 수 있다.

예를 들어, 비선택 블록의 프로그램 경과 시간이 소정의 값을 초과할 때, 혹은 비선택 블록의 P/E(program/erase) 사이클이 소정의 값을 초과할 때, 비선택 블록의 문턱전압(Vth) 변경 정도가 크다고 판별할 수 있다. 동작 명령에 따른 동작시 비선택 블록의 문턱전압(Vth) 변경 정도가 크다고 예측될 때, 메모리 제어기(200e)는 비선택 블록의 워드라인 바이어싱을 요청한다(S520). 문턱전압(Vth) 변경 정도의 예측은, 비선택 블록의 프로그램 여부, 온도, 열화 정도 등 다양한 파라미터들을 통하여 알려질 수 있다. 비휘발성 메모리 장치(100e)는 비선택 블록의 워드라인 바이어싱 요청에 따라 비선택 블록의 워드라인들을 바이어싱 한 상태에서 동작 명령에 대응하는 동작을 수행한다(S530).

본 발명의 저장 장치(20)의 동작 방법은, 예측된 문턱전압 변경 정도를 고려하여 비선택 블록의 워드라인 바이어싱을 결정할 수 있다.

도 20은 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 20을 참조하면, 메모리 시스템(40)은 적어도 하나의 비휘발성 메모리 장치(42) 및 그것을 제어하는 메모리 제어기(44)를 포함한다. 도 20에 도시된 저장치(40)는 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있다.

비휘발성 메모리 장치(42)는 도 1 내지 도 19에서 설명된 바와 같이 비선택 블록의 워드라인 바이어싱을 수행하는 비휘발성 메모리 장치로 구현될 수 있다. 메모리 제어기(44)는 도 17에 도시된 메모리 제어기(200)로 구현되거나, 도 18에 도시된 메모리 제어기(200e)로 구현될 수 있다.

또한, 메모리 제어기(44)는 호스트의 특별한 요청에 따라 비선택 블록의 워드라인 바이어싱을 개시할 수 있다. 예를 들어, 호스트의 신뢰성 읽기 동작 모드 요청 혹은 고속 읽기 동작이 입력될 경우, 메모리 제어기(44)는 비선택 블록의 워드라인 바이어싱을 우선적으로 수행할 수 있다.

또한, 메모리 제어기(44)는 호스트의 요청에 응답하여 비휘발성 메모리 장치(42)에 대한 읽기, 쓰기, 소거 동작 등을 제어한다. 메모리 제어기(44)는 적어도 하나의 중앙처리장치(44-1), 버퍼 메모리(44-2), 에러 정정 회로(44-3), 호스트 인터페이스(44-5) 및 NVM 인터페이스(44-6)를 포함한다.

중앙처리장치(44-1)는 비휘발성 메모리 장치(12)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. RAM(44-2)는 중앙처리장치(44-1)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. RAM(44-2)이 워크 메모리로 사용되는 경우에, 중앙처리장치(44-1)에 의해서 처리되는 데이터가 임시 저장된다. RAM(44-2)이 버퍼 메모리로 사용되는 경우에는, 호스트에서 비휘발성 메모리 장치(42)로/혹은 비휘발성 메모리 장치(42)에서 호스트로 전송될 데이터를 버퍼링 하는데 사용된다. RAM(44-2)이 캐시 메모리로 사용되는 경우에는 저속의 비휘발성 메모리 장치(42)가 고속으로 동작하도록 한다.

ECC 회로(44-3)는 비휘발성 메모리 장치(42)로부터 수신된 데이터의 페일 비트(fail bit) 혹은 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 생성한다. ECC 회로(44-3)는 비휘발성 메모리 장치(12)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 비휘발성 메모리 장치(42)에 저장될 수 있다. 또한, ECC 회로(44-3)는 비휘발성 메모리 장치(42)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(44-3)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로(44-3)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.

메모리 제어기(44)는 호스트 인터페이스(44-5)를 통해 호스트와 데이터 등을 주고 받고, NVM 인터페이스(44-6)를 통해 비휘발성 메모리 장치(42)와 데이터 등을 주고 받는다. 호스트 인터페이스(44-5)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, SD, SAS, UFS, 낸드 인터페이스 등을 통해 호스트와 연결될 수 있다.

실시 예에 있어서, 메모리 제어기(44)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.

본 발명의 실시 예에 따른 저장 장치(40)는 외부의 요청에 따라 비선택 블록의 워드라인 바이어싱을 개시함으로써, 데이터의 신뢰성을 향상시킬 수 있다.

도 21은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 예시적으로 보여주는 흐름도이다. 도 20 및 도 21을 참조하면, 메모리 시스템(40)의 동작은 다음과 같이 진행된다. 외부로부터 신뢰성/저전력 요청이 입력된다(S610). 이러한 신뢰성/저전력 요청에 응답하여 비선택 블록의 워드라인 바이어싱이 개시된다. 비선택 블록의 워드라인 바이어싱 상태에서 프로그램 동작, 읽기 동작, 혹은 소거 동작이 수행된다(S620).

본 발명은 SSD(solid state drive)에 적용 가능하다. 도 22는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 22를 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.

비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 21에 설명된 비휘발성 메모리 장치로 구현될 수 있다. SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 도 1 내지 도 21에서 설명된 메모리 제어기로 구현될 수 있다.

SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.

버퍼 메모리(1220)는 메모리 제어기(1200)의 동작에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다. 버퍼 메모리(1220)는 페이지 비트맵 정보 및 읽기 카운트 정보를 저장할 수 있다. 페이지 비트맵 정보 혹은 읽기 카운트 정보는 파워-업시 비휘발성 메모리 장치(1100)로부터 읽어오고, 내부 동작에 따라 업데이트 될 수 있다. 업데이트된 페이지 비트맵 정보 혹은 읽기 카운트 정보는 주기적 혹은 비주기적으로 비휘발성 메모리 장치(1100)에 저장될 수 있다.

에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 동작하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.

호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1250)는 낸드 플래시 인터페이스일 수 있다. 이 외에도 호스트 인터페이스(1250)는 다양한 인터페이스에 의해 구현될 수 있으며, 복수의 인터페이스들로 구현될 수도 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.

본 발명의 실시 예에 따른 SSD(1000)는 비선택 블록의 워드라인 바이어싱 상태에서 동작을 함으로써, 데이터의 신뢰성을 크게 향상시킬 수 있다.

본 발명은 eMMC(embedded multi media card, moviNAND, iNAND)에도 적용 가능하다. 도 23은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 23을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.

낸드 플래시 메모리 장치(2100)는 도 1 내지 도 21에서 설명된 비휘발성 메모리 장치로 구현될 수 있다. 메모리 제어기(2200)는 채널을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 메모리 제어기(2200)는 도 1 내지 도 21에서 설명된 메모리 제어기로 구현될 수 있다.

메모리 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다. 또 다른 실시 예에 있어서, 호스트 인터페이스(2250)는 낸드 인터페이스일 수 있다.

eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2260)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공된다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.

본 발명의 실시 예에 따른 eMMC(2000)는 데이터 신뢰성을 높임으로써 에러 발생률을 낮추고 그에 따른 고속 동작을 기대할 수 있다.

본 발명은 UFS(uiversal flash storage)에도 적용 가능하다. 도 24는 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 24를 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), 적어도 하나의 임베디드 UFS 장치(3200), 착탈형 UFS 카드(3300)를 포함할 수 있다. UFS 호스트(3100) 및 임베디드 UFS 장치(3200) 사이의 통신 및 UFS 호스트(3100) 및 착탈형 UFS 카드(3300) 사이의 통신은 M-PHY 계층을 통하여 수행될 수 있다.

임베디드 UFS 장치(3200), 및 착탈형 UFS 카드(3300) 중 적어도 하나는 도 17에 도시된 저장 장치(10)로 구현되거나 도 18에 도시된 저장 장치(20)로 구현되거나, 도 20에 도시된 메모리 시스템(40)으로 구현될 수 있다.

한편, 호스트(3100)는 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신하도록 브릿지(bridge)를 구비할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, eMMC SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.

본 발명은 모바일 장치에도 적용 가능하다. 도 25는 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다. 도 25를 참조하면, 모바일 장치(4000)는 통합 프로세서(ModAP, 4100), 버퍼 메모리(4200), 디스플레이/터치 모듈(4300) 및 저장 장치(4400)를 포함한다.

통합 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작 및 외부와의 유선/무선 통신을 제어하도록 구현될 수 있다. 버퍼 메모리(4200)는 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 통합 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 17에 도시된 저장 장치(10)로 구현되거나 도 18에 도시된 저장 장치(20)로 구현되거나, 도 20에 도시된 메모리 시스템(40)으로 구현될 수 있다.

본 발명의 모바일 장치(4000)는 도 1 내지 도 21에서 설명된 바와 같이 비선택 블록의 워드라인 바이어싱 상태에서 동작을 수행하는 저장 장치(4400)를 구비함으로써, 데이터 신뢰성을 향상시킬 수 있다.

한편, 상술 된 모바일 장치(4000)는, 도 26A, 도 26B, 도 26C 각각에 도시된 바와 같이, 스마트 폰, 웨어러블 워치, 스마트 글래스 등 다양한 전자 장치들에 적용 가능하다.

본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.

100: 비휘발성 메모리 장치
111, 112: 블록
121: 블록 어드레스 디코더
BLKWL: 블록 워드라인
Vwl_unsel2: 비선택 블록 워드라인 전압, 제 2 비선택 워드라인 전압
Vwl_unsel1: 비선택 워드라인 전압, 제 1 비선택 워드라인 전압
131, 132: 소스 라인 드라이버
140: 워드라인 전압 발생 회로
Vpnb: 네거티브 부스팅 방지 전압
Vfloat: 플로팅 전압

Claims

비휘발성 메모리 장치의 동작 방법에 있어서:
메모리 블록이 선택 블록인지를 판별하는 단계;
상기 메모리 블록이 선택 블록이 아니라면, 상기 메모리 블록이 상기 선택 블록과 블록 워드라인을 공유하는 지를 판별하는 단계;
상기 메모리 블록이 상기 선택 블록과 상기 블록 워드라인을 공유할 때, 상기 메모리 블록의 워드라인들로 비선택 블록 워드라인 전압을 인가하는 단계; 및
상기 메모리 블록이 상기 선택 블록과 상기 블록 워드라인을 공유하지 않을 때, 상기 메모리 블록의 워드라인들을 플로팅시키는 단계를 포함하되,
상기 비선택 블록 워드라인 전압은 상기 메모리 블록의 워드라인들의 플로팅을 방지하여 네거티브 부스팅을 차단하기 위한 레벨로 제공되는 동작 방법.
제 1 항에 있어서,
상기 메모리 블록이 상기 선택 블록 일 때, 상기 메모리 블록의 워드라인들로 선택 워드라인 전압 혹은 비선택 워드라인 전압을 인가하는 단계를 더 포함하고,
상기 선택 워드라인 전압 혹은 상기 비선택 워드라인 전압을 인가하는 단계는, 프로그램 동작시 상기 메모리 블록의 워드라인들 중 선택된 워드라인으로 인가되는 상기 선택 워드라인 전압으로 프로그램 전압을 인가하는 단계; 및 상기 프로그램 동작시 상기 메모리 블록의 워드라인들 중 비선택 워드라인들로 인가되는 상기 비선택 워드라인 전압으로 프로그램 패스 전압을 인가하는 단계를 포함하는 동작 방법.
제 1 항에 있어서,
상기 메모리 블록이 상기 선택 블록 일 때, 상기 메모리 블록의 워드라인들로 선택 워드라인 전압 혹은 비선택 워드라인 전압을 인가하는 단계를 더 포함하고,
상기 선택 워드라인 전압 혹은 상기 비선택 워드라인 전압을 인가하는 단계는, 읽기 동작 혹은 검증 읽기 동작시 상기 메모리 블록의 워드라인들 중 선택된 워드라인으로 인가되는 상기 선택 워드라인 전압으로 읽기 전압 혹은 검증 읽기 전압을 인가하는 단계; 및 상기 읽기 동작 혹은 검증 읽기 동작시 상기 메모리 블록의 워드라인들 중 비선택 워드라인들로 인가되는 상기 비선택 워드라인 전압으로 읽기 패스 전압을 인가하는 단계를 포함하는 동작 방법.
제 1 항에 있어서,
상기 메모리 블록이 상기 선택 블록 일 때, 상기 메모리 블록의 워드라인들로 선택 워드라인 전압 혹은 비선택 워드라인 전압을 인가하는 단계를 더 포함하고,
상기 선택 워드라인 전압 혹은 상기 비선택 워드라인 전압을 인가하는 단계는, 소거 동작시 상기 메모리 블록의 워드라인들로 상기 선택 워드라인 전압으로 소거 워드라인 전압을 인가하는 단계를 포함하는 동작 방법.
제 1 항에 있어서,
상기 메모리 블록의 워드라인들로 상기 비선택 블록 워드라인 전압을 인가하는 단계는,
상기 선택 블록의 프로그램 동작 혹은 읽기 동작시 상기 메모리 블록의 적어도 하나의 스트링 선택 라인으로 접지 전압을 인가하는 단계;
상기 프로그램 동작 혹은 상기 읽기 동작시 상기 메모리 블록의 워드라인들로 상기 비선택 블록 워드라인 전압을 인가하는 단계;
상기 프로그램 동작 혹은 상기 읽기 동작시 상기 메모리 블록의 적어도 하나의 더미 워드라인으로 더미 비선택 블록 워드라인 전압을 인가하는 단계; 및
상기 프로그램 동작 혹은 상기 읽기 동작시 상기 메모리 블록의 적어도 하나의 접지 선택 라인으로 상기 접지 전압을 인가하는 단계를 더 포함하는 동작 방법.
제 1 항에 있어서,
상기 메모리 블록의 워드라인들로 상기 비선택 블록 워드라인 전압을 인가하는 단계는,
상기 선택 블록의 소거 동작시, 소거 실행 구간 동안 상기 메모리 블록의 워드라인들을 플로팅 시키는 단계; 및
소거 검증 동작 구간 동안 상기 메모리 블록의 워드라인들로 상기 비선택 블록 워드라인 전압을 인가하는 단계;
상기 소거 검증 동작 구간 동안 상기 메모리 블록의 적어도 하나의 스트링 선택 라인으로 접지 전압을 인가하는 단계;
상기 소거 검증 동작 구간 동안 상기 메모리 블록의 적어도 하나의 더미 워드라인으로 더미 비선택 블록 워드라인 전압을 인가하는 단계; 및
상기 소거 검증 동작 구간 동안 상기 메모리 블록의 적어도 하나의 접지 선택 라인으로 상기 접지 전압을 인가하는 단계를 더 포함하는 동작 방법.
삭제
제 1 항에 있어서,
상기 비선택 블록 워드라인 전압은 상기 메모리 블록의 워드라인들의 존 별로 다르게 인가되는 동작 방법.
제 1 항에 있어서,
상기 비선택 블록 워드라인 전압은 상기 메모리 블록의 온도에 따라 상기 메모리 블록의 워드라인들로 다르게 인가되는 동작 방법.
적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하는 저장 장치의 동작 방법에 있어서:
선택 블록의 동작에 따른 비선택 블록의 문턱 전압의 변경 정도를 예측하는 단계;
상기 비선택 블록의 워드라인 바이어싱을 요청하는 단계; 및
상기 비선택 블록의 워드라인 바이어싱 상태에서 상기 선택 블록의 동작을 수행하는 단계를 포함하되,
상기 비선택 블록은 상기 선택 블록과 블록 워드라인을 공유하고,
상기 워드라인 바이어싱 상태는 상기 비선택 블록의 워드라인들의 플로팅을 방지하여 네거티브 부스팅을 차단하는 상태인 것을 특징으로 하는 동작 방법.
제 10 항에 있어서,
상기 블록 워드라인은 어느 하나의 블록 어드레스에 응답하여 활성화되는 동작 방법.
제 10 항에 있어서,
상기 워드라인 전압들을 발생하는 단계;
상기 워드라인 전압들 중 선택 워드라인 전압 혹은 제 1 비선택 워드라인 전압을 상기 선택 블록의 워드라인들에 인가하는 단계; 및
상기 워드라인 전압들 중 제 2 비선택 워드라인 전압을 상기 비선택 블록의 워드라인들에 인가하는 단계를 더 포함하는 동작 방법.
제 1 블록;
제 2 블록;
상기 제 1 블록의 워드라인들과 제 1 소스 라인들을 연결하는 제 1 패스 트랜지스터들;
상기 제 2 블록의 워드라인들과 제 2 소스 라인들을 연결하는 제 2 패스 트랜지스터들;
상기 제 1 및 제 2 패스 트랜지스터들의 게이트들에 공통으로 연결된 블록 워드라인;
블록 어드레스에 응답하여 상기 블록 워드라인을 활성화시키는 블록 어드레스 디코더;
상기 제 1 소스 라인들에 연결된 제 1 소스 드라이버;
상기 제 2 소스 라인들에 연결된 제 2 소스 드라이버; 및
상기 워드라인 전압들을 발생하는 워드라인 전압 발생회로를 포함하고,
상기 제 1 소스 드라이버는, 상기 제 2 블록이 선택 블록이고, 상기 제 1 블록이 비선택 블록일 때, 상기 제 1 소스 라인들로 상기 워드라인 전압들 중 비선택 워드라인 전압을 인가하되,
상기 비선택 워드라인 전압은 상기 제 1 블록의 워드라인들의 플로팅을 방지하여 네거티브 부스팅을 차단하기 위한 레벨로 제공되는 비휘발성 메모리 장치.
제 13 항에 있어서,
상기 제 1 및 제 2 블록은 플로팅 바디(floating body) 구조로 구현되는 비휘발성 메모리 장치.
제 13 항에 있어서,
상기 제 1 및 제 2 소스 드라이버들 각각은 상기 블록 어드레스를 포함하는 로우 어드레스를 근거로 하여 상기 워드라인 전압들 중 대응하는 전압들을 상기 제 1 및 제 2 소스 라인들에 인가하는 비휘발성 메모리 장치.
제 13 항에 있어서,
상기 제 2 블록에 동작을 수행할 때, 상기 블록 워드라인을 공유하지 않는 적어도 하나의 다른 블록의 워드라인들이 플로팅되는 비휘발성 메모리 장치.
제 13 항에 있어서,
상기 워드라인 전압 발생 회로는,
상기 제 2 블록의 워드라인들에 인가되는 워드라인 선택 전압을 발생하는 선택 전압 발생기;
상기 제 2 블록의 워드라인들에 인가되는 제 1 비선택 워드라인 전압을 발생하는 제 1 비선택 전압 발생기; 및
상기 제 1 블록의 워드라인들에 인가되는 제 2 비선택 워드라인 전압을 발생하는 제 2 비선택 전압 발생기를 포함하고,
상기 제 2 비선택 워드라인 전압은 상기 비선택 워드라인 전압인 비휘발성 메모리 장치.
제 17 항에 있어서,
상기 제 1 비선택 전압 발생기는, 제 1 워드라인 존들 각각에 대응하는 제 1 비선택 워드전압들을 발생하는 제 1 비선택 워드라인 존전압 발생기들을 포함하고,
상기 제 2 비선택 전압 발생기는, 제 2 워드라인 존들 각각에 대응하는 제 2 비선택 워드전압들을 발생하는 제 2 비선택 워드라인 존전압 발생기들을 포함하는 비휘발성 메모리 장치.
제 13 항에 있어서,
상기 제 1 혹은 제 2 블록의 온도를 감지하는 온도 센서를 더 포함하고,
상기 워드라인 전압 발생 회로는,
상기 온도가 사전에 결정된 값 이상일 때 고온용 상기 비선택 워드라인 전압을 발생하는 고온 비선택 워드라인 전압 발생기; 및
상기 온도가 사전에 결정된 값 미만일 때 저온용 상기 비선택 워드라인 전압을 발생하는 저온 비선택 워드라인 전압 발생기를 더 포함하는 비휘발성 메모리 장치.
적어도 하나의 비휘발성 메모리 장치; 및
상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고,
상기 적어도 하나의 비휘발성 메모리 장치는,
제 1 블록 워드라인을 공유하는 제 1 블록들;
제 2 블록 워드라인을 공유하는 제 2 블록들; 및
로우 어드레스를 근거로 하여 상기 제 1 블록들 혹은 제 2 블록들 중 선택 블록에 동작을 수행할 때,상기 제 1 및 제 2 블록들 중 적어도 하나의 비선택 블록에 워드라인 바이어싱을 설정하는 제어 로직을 포함하되,
상기 워드라인 바이어싱은 상기 적어도 하나의 비선택 블록의 워드라인들의 플로팅을 방지하여 네거티브 부스팅을 차단하기 위한 레벨의 워드라인 전압을 포함하는 저장 장치.