CN113764027A - 存储器系统、存储器控制器以及存储器系统的操作方法 - Google Patents

存储器系统、存储器控制器以及存储器系统的操作方法 Download PDF

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Abstract

本公开的实施例涉及存储器系统、存储器控制器以及存储器系统的操作方法。根据本公开的实施例，存储器系统可以向主机传输目标数据，并且在从主机接收到指示目标数据中已经发生至少一个位翻转的信息时，可以对目标数据中的至少一个位翻转执行错误处理操作。因此，存储器系统能够减少用于检查位翻转的资源，并且能够减少用于检查位翻转的算法的约束。

Description

存储器系统、存储器控制器以及存储器系统的操作方法
相关申请的交叉引用
本申请要求于2020年6月2日提交的、申请号为10-2020-0066177的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开的实施例涉及一种存储器系统、存储器控制器以及存储器系统的操作方法。
背景技术
存储器系统(例如，存储装置)基于来自诸如计算机、移动终端(例如，智能电话或平板计算机)或各种其它电子装置中的任一种的主机的请求存储数据。存储器系统不仅可以包括诸如硬盘驱动器(HDD)的、将数据存储在磁盘中的装置，而且可以包括诸如固态驱动器(SSD)、通用闪存(UFS)装置或嵌入式MMC(eMMC)装置的将数据存储在非易失性存储器中的装置。
存储器系统可进一步包括用于控制存储器装置的存储器控制器。存储器控制器可以从主机接收命令，并且可以基于接收到的命令，运行或控制对存储器系统中的易失性存储器或非易失性存储器中的数据进行读取、写入或擦除的操作。存储器控制器可以驱动固件以执行用于控制这种操作的逻辑运算。
当存储器控制器驱动固件时，由于存储器系统中的缺陷，加载在存储器控制器中的固件中可能发生位翻转。由于在固件中发生的位翻转可能导致固件发生故障，因此需要存储器控制器检查在固件的代码中是否发生了位翻转。存储器控制器这样做会占用资源，这可能使读取、写入或擦除操作的性能劣化。
发明内容
本公开的实施例可以提供一种能够减少用于检查位翻转的资源的存储器系统、存储器控制器以及存储器系统的操作方法。
另外，本公开的实施例可以提供一种能够减少用于检查位翻转的算法的约束的存储器系统、存储器控制器以及存储器系统的操作方法。
一方面，本公开的实施例可以提供一种存储器系统，该存储器系统包括存储器装置以及被配置为控制该存储器装置的存储器控制器。
存储器控制器可以向主机传输目标数据。
在从主机接收到指示目标数据中已经发生至少一个位翻转的信息时，存储器控制器可以对目标数据中的至少一个位翻转执行错误处理操作。目标数据可以是固件代码的一部分。
存储器控制器可以在使目标数据随机化之后将经随机化的目标数据传输到主机。存储器控制器可以基于用于使从主机接收到的数据随机化的种子来使目标数据随机化。
存储器控制器可以周期性地将目标数据传输到主机。存储器控制器可以根据从主机接收到的周期信息，周期性地将目标数据传输到主机。
另一方面，本公开的实施例可以提供一种存储器控制器，该存储器控制器包括被配置为与存储器装置通信的存储器接口和被配置为控制存储器装置的控制电路。
控制电路可以向主机传输目标数据。
在从主机接收到指示目标数据中已经发生至少一个位翻转的信息时，控制电路可以对目标数据中的至少一个位翻转执行错误处理操作。目标数据可以是固件代码的一部分。
控制电路可以在使目标数据随机化之后将经随机化的目标数据传输到主机。控制电路可以基于使从主机接收到的数据随机化的种子来使目标数据随机化。
控制电路可以周期性地将目标数据传输到主机。控制电路可以根据从主机接收到的周期信息，周期性地将目标数据传输到主机。
另一方面，本公开的实施例可以提供一种存储器系统的操作方法，该存储器系统包括存储器装置和用于控制存储器装置的存储器控制器。
存储器系统的操作方法可以包括向主机传输目标数据的步骤。
目标数据可以是固件代码的一部分。
同时，当目标数据被传输到主机时，目标数据可以被随机化。该目标数据是基于用于使从主机接收到的数据随机化的种子来进行随机化的。
另外，存储器系统的操作方法可以包括从主机接收指示目标数据中已经发生至少一个位翻转的信息的步骤。
此外，存储器系统的操作方法可以包括对目标数据中的至少一个位翻转执行错误处理操作的步骤。
目标数据可以周期性地传输到主机。根据由主机传输的周期信息，可以周期性地将目标数据传输到主机。
另一方面，本公开的实施例可提供一种系统，该系统包括主机和存储器系统，该存储器系统被配置为获得固件数据的段，使该段随机化，并且将经随机化的段传输到主机。
主机可以接收该段，并且检查该段以确定在经随机化的段中是否已经发生至少一个位翻转。
当确定在经随机化的段中已经发生至少一个位翻转时，主机可以向存储器系统传输指示在经随机化的段中已经发生至少一个位翻转的信息，以供存储器系统用于对经随机化的段执行错误处理操作。
根据本公开的实施例，可以减少用于检查位翻转的资源。
另外，根据本公开的实施例，可以减少用于检查位翻转的算法的约束。
附图说明
从以下结合附图的详细描述中，本公开的上述和其它方面、特征和优点将变得更明显，其中：
图1是示出根据本公开的实施例的存储器系统的配置的示意图；
图2是示意性地示出根据本公开的实施例的存储器装置的框图；
图3是示出根据本公开的实施例的存储器装置的字线和位线的结构的示图；
图4是示出根据本公开的实施例的存储器系统的操作的示意图；
图5是示出根据本公开的实施例的主机与存储器系统之间的操作的流程图；
图6是示出根据本公开的实施例的目标数据的示例的示图；
图7是示出根据本公开的实施例的存储器系统使目标数据随机化的操作的示图；
图8是示出根据本公开的实施例的存储器系统周期性地将目标数据传输到主机的操作的示例的示图；
图9是示出根据本公开的实施例的存储器系统周期性地将目标数据传输到主机的操作的另一示例的示图；
图10是示出根据本公开的实施例的存储器系统的操作方法的流程图；以及
图11是示出根据本公开的实施例的计算系统的配置的示图。
具体实施方式
在下文中，参照附图详细描述了本公开的实施例。在整个说明书中，对“实施例”、“另一实施例”等的参考不一定仅针对一个实施例，并且对任何这种短语的不同参考不一定针对相同的实施例。术语“实施例”在本文中使用时不一定是指所有实施例。
图1是示出根据本公开的实施例的存储器系统100的示意性配置的示图。
参照图1，存储器系统100可以包括被配置为存储数据的存储器装置110以及被配置为控制存储器装置110的存储器控制器120。
存储器装置110可包括多个存储块。存储器装置110可被配置为响应于从存储器控制器120接收到的控制信号而操作。存储器装置110的操作可包括例如读取操作、编程操作(也被称为“写入操作”)、擦除操作等。
存储器装置110可包括存储器单元阵列，该存储器单元阵列包括被配置为存储数据的多个存储器单元(也被简称为“单元”)。存储器单元阵列可以存在于存储块的内部。
例如，存储器装置110可以被实施为诸如以下的各种类型的存储器中的任意一种：双倍数据率同步动态随机存取存储器(DDR SDRAM)、低功耗双倍数据率4(LPDDR4)SDRAM、图形双倍数据率(GDDR)SDRAM、低功耗DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)和/或自旋转移力矩随机存取存储器(STT-RAM)。
存储器装置110可以以三维阵列结构实施。本公开的实施例不仅可应用于具有被配置为导电浮栅的电荷存储层的闪速存储器装置，而且可应用于具有电荷撷取闪存(CTF)的闪速存储器装置，该电荷撷取闪存(CTF)具有被配置为绝缘膜的电荷存储层。
存储器装置110可以被配置为从存储器控制器120接收命令和地址，并访问利用该地址选择的存储器单元阵列的区域。也就是说，存储器装置110可在存储器装置的、具有与从存储器控制器120接收到的地址相对应的物理地址的存储器区域中，执行与接收到的命令相对应的操作。
例如，存储器装置110可以执行编程操作、读取操作、擦除操作等。在编程操作期间，存储器装置110可以将数据编程在由地址选择的区域中。在读取操作期间，存储器装置110可从由地址选择的区域读取数据。在擦除操作期间，存储器装置110可以擦除存储在由地址选择的区域中的数据。
存储器控制器120可控制关于存储器装置110的写入操作(或编程操作)、读取操作、擦除操作及后台操作。后台操作可以是例如垃圾收集(GC)操作、损耗均衡(WL)操作和/或坏块管理(BBM)操作。
存储器控制器120可以在主机的请求下控制存储器装置110的操作。可选地，存储器控制器120可在没有主机的相应请求的情况下，例如，当存储器控制器120执行存储器装置的一个或多个后台操作时，控制存储器装置110的操作。
存储器控制器120和主机可以是单独的装置。在另一实施例中，存储器控制器120和主机可以被集成并实施为单个装置。在以下描述中，存储器控制器120和主机是单独的装置。
存储器控制器120可以包括主机接口(I/F)121、存储器接口122和控制电路123。
主机接口121可以被配置为提供用于与主机通信的接口。
当从主机(HOST)接收命令时，控制电路123可以通过主机接口121接收命令，并且可以执行处理接收到的命令的操作。
存储器接口122可以连接到存储器装置110以提供用于与存储器装置110通信的接口。也就是说，存储器接口122可以被配置为响应于控制电路123的控制而向存储器装置110和存储器控制器120提供接口。
控制电路123可以被配置为通过执行对存储器控制器120的总体控制的操作来控制存储器装置110的操作。例如，控制电路123可以包括处理器124和工作存储器125。控制电路123还可以包括错误检测和校正(检测/校正)电路(即，ECC电路)126。
处理器124可以控制存储器控制器120的全部操作。处理器124可以执行逻辑运算。处理器124可以通过主机接口121与主机通信。处理器124可以通过存储器接口122与存储器装置110通信。
处理器124可以执行闪存转换层(FTL)的功能。处理器124可以通过FTL将主机提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可以接收LBA，并通过使用映射表将LBA转换为PBA。
根据映射单元，FTL可以采用各种地址映射方法。典型的地址映射方法包括页面映射方法、块映射方法和混合映射方法。
处理器124可被配置为使从主机接收到的数据随机化。例如，处理器124可通过使用随机化种子来使从主机接收到的数据随机化。经随机化的数据作为待存储的数据被提供到存储器装置110，并且被编程在存储器单元阵列中。
处理器124可被配置为在读取操作期间使从存储器装置110接收到的数据去随机化。例如，处理器124可以通过使用去随机化种子来使从存储器装置110接收到的数据去随机化。经去随机化的数据可以被输出到主机。
处理器124可运行固件(FW)以控制存储器控制器120的操作。换句话说，处理器124可以控制存储器控制器120的全部操作，并且为了执行逻辑运算，可以在启动期间运行(或驱动)加载到工作存储器125中的固件。
固件是指在存储器系统100内部运行的程序，并且可以包括各种功能层。
例如，固件可以包括闪存转换层(FTL)、主机接口层(HIL)和/或闪存接口层(FIL)。闪存转换层被配置为在主机请求存储器系统100提供的逻辑地址与存储器装置110的物理地址之间转换。主机接口层被配置为解释主机向存储器系统100(或存储装置)发出的命令并将该命令传递到FTL。闪存接口层被配置为将由FTL发出的命令传递到存储器装置110。
例如，固件可以存储在存储器装置110中，然后加载到工作存储器125中。
工作存储器125可以存储固件、程序代码、命令或数据段以驱动存储器控制器120。工作存储器125可以包括作为易失性存储器的例如静态RAM(SRAM)、动态RAM(DRAM)和/或同步RAM(SDRAM)。
错误检测/校正电路126可以被配置为通过使用错误校正码来检测目标数据的错误位，并且校正所检测到的错误位。例如，目标数据可以是存储在工作存储器125中的数据、从存储器装置110检索的数据等。
错误检测/校正电路126可以被实施为通过使用错误校正码来对数据进行解码。错误检测/校正电路126可以通过使用各种代码解码器来实施。例如，可以使用执行非系统代码解码的解码器或执行系统代码解码的解码器。
例如，错误检测/校正电路126可以针对每条读取数据逐个扇区地检测错误位。也就是说，每条读取数据可以包括多个扇区。如本文所使用，扇区可指代小于闪速存储器的读取单位(例如，页面)的数据单位。构成每条读取数据的扇区可以经由地址彼此对应。
错误检测/校正电路126可以计算误码率(BER)并确定是否可以逐个扇区地校正。例如，如果BER高于参考值，则错误检测/校正电路126可以确定相应的扇区是不可校正的或“失败”。如果BER低于或等于参考值，则错误检测/校正电路126可以确定相应的扇区是可校正的或“通过”。
错误检测/校正电路126可以对所有读取数据连续地执行错误检测和校正操作。当读取数据中的扇区是可校正的时，错误检测/校正电路126可针对下一条读取数据省略与相应的扇区有关的错误检测和校正操作。在以这种方式完成关于所有读取数据的错误检测和校正操作之后，错误检测/校正电路126可以检测被认为最终不可校正的扇区。可能存在一个或多个被认为不可校正的扇区。错误检测/校正电路126可将关于被认为不可校正的扇区的信息(例如，地址信息)传递到处理器124。
总线127可以被配置为在存储器控制器120的组成元件(例如，主机接口121、存储器接口122、处理器124、工作存储器125和错误检测/校正电路126)之间提供通道。总线127可以包括例如用于传递各种类型的控制信号和命令的控制总线，以及用于传递各种类型的数据的数据总线。
存储器控制器120的上述组成元件仅作为示例提供。可以从存储器控制器120中省略上述组成元件中的一个或多个，和/或可以将上述组成元件中的一个或多个集成到单个元件中。另外，在一些情况下，除了存储器控制器120的上述组成元件之外，可以添加一个或多个其它组成元件。
在下文中，参照图2更详细地描述了存储器装置110。
图2是示意性地示出根据本公开的实施例的存储器装置110的框图。
参照图2，存储器装置110可以包括存储器单元阵列210、地址解码器220、读取和写入(读取/写入)电路230、控制逻辑240和电压生成电路250。
存储器单元阵列210可包括多个存储块BLK1-BLKz，其中z为大于或等于2的自然数。
在多个存储块BLK1-BLKz中，可以设置多条字线WL和多条位线BL，并且可以布置多个存储器单元MC。
多个存储块BLK1-BLKz可通过多条字线WL连接到地址解码器220。多个存储块BLK1-BLKz可通过多条位线BL连接到读取/写入电路230。
多个存储块BLK1-BLKz中的每一个可包括多个存储器单元。例如，多个存储器单元是非易失性存储器单元，并且可以包括具有垂直沟道结构的非易失性存储器单元。
存储器单元阵列210可以被配置为具有二维结构的存储器单元阵列，并且在一些情况下，可以被配置为具有三维结构的存储器单元阵列。
存储器单元阵列210中的多个存储器单元中的每一个可存储至少一位数据。例如，存储器单元阵列210中的多个存储器单元中的每一个可为被配置为存储一位数据的单层单元(SLC)、被配置为存储两位数据的多层单元(MLC)、被配置为存储三位数据的三层单元(TLC)或被配置为存储四位数据的四层单元(QLC)。作为另一实例，存储器单元阵列210可包括多个存储器单元，该多个存储器单元中的每一个可被配置为存储五位或更多位数据。
地址解码器220、读取/写入电路230、控制逻辑240和电压生成电路250可作为被配置为驱动存储器单元阵列210的外围电路操作。
地址解码器220可通过多条字线WL连接到存储器单元阵列210。
地址解码器220可被配置为响应于控制逻辑240的控制而操作。
地址解码器220可通过存储器装置110内部的输入/输出缓冲器(未示出)接收地址。地址解码器220可以被配置为对接收到的地址之中的块地址进行解码。地址解码器220可以根据经解码的块地址选择至少一个存储块。
地址解码器220可以从电压生成电路250接收读取电压Vread和通过电压Vpass。
在读取操作期间，地址解码器250可将读取电压Vread施加到所选择存储块内部的所选择字线WL，并且可将通过电压Vpass施加到其余的未选择字线WL。
在编程验证操作期间，地址解码器220可以将由电压生成电路250生成的验证电压施加到所选择存储块内部的所选择字线WL，并且可以将通过电压Vpass施加到其余的未选择字线WL。
地址解码器220可被配置为对接收到的地址之中的列地址进行解码。地址解码器220可以将经解码的列地址传输到读取/写入电路230。
存储器装置110可以逐个页面地执行读取操作和编程操作。在请求读取操作和编程操作时接收到的地址可以包括块地址、行地址和列地址中的至少一个。
地址解码器220可以根据块地址和行地址选择一个存储块和一条字线。列地址可由地址解码器220解码，并提供到读取/写入电路230。
地址解码器220可以包括块解码器、行解码器、列解码器和/或地址缓冲器。
读取/写入电路230可以包括多个页面缓冲器PB。当存储器单元阵列210执行读取操作时，读取/写入电路230可以作为“读取电路”操作，并且当存储器单元阵列210执行写入操作时，读取/写入电路230可以作为“写入电路”操作。
上述读取/写入电路230也被称为包括多个页面缓冲器PB的页面缓冲器电路或者数据寄存器电路。读取/写入电路230可以包括在数据处理功能中使用的数据缓冲器，并且在一些情况下，可以进一步包括在高速缓存功能中使用的高速缓存缓冲器。
多个页面缓冲器PB可以通过多条位线BL连接到存储器单元阵列210。为了在读取操作和编程验证操作期间感测存储器单元的阈值电压Vth，多个页面缓冲器PB可以向连接到存储器单元的位线BL连续地供应感测电流，可以通过感测节点感测根据相应的存储器单元的编程状态而流过的电流量的变化，并且可以将该电流量的变化锁存为感测数据。
读取/写入电路230可以响应于从控制逻辑240输出的页面缓冲器控制信号而操作。
在读取操作期间，读取/写入电路230感测存储器单元中的数据，临时存储所检索的数据，并将数据DATA输出到存储器装置110的输入/输出缓冲器。在实施例中，除了页面缓冲器PB或页面寄存器之外，读取/写入电路230还可以包括列选择电路。
控制逻辑240可以连接到地址解码器220、读取/写入电路230和电压生成电路250。控制逻辑240可通过存储器装置110的输入/输出缓冲器接收命令CMD和控制信号CTRL。
控制逻辑240可被配置为响应于控制信号CTRL而控制存储器装置110的全部操作。控制逻辑240可以输出用于调整多个页面缓冲器PB的感测节点的预充电电位电平的控制信号。
控制逻辑240可控制读取/写入电路230以在存储器单元阵列210中执行读取操作。电压生成电路250可以响应于从控制逻辑240输出的电压生成电路控制信号而生成在读取操作期间使用的读取电压Vread和通过电压Vpass。
存储器装置110中的存储块BLK可由多个页面PG及多个串组成。多个页面PG对应于多条字线WL，多个串STR对应于多条位线BL。
在存储块BLK中，多条字线WL和多条位线BL可以交叉布置。例如，多条字线WL中的每一条可以沿行方向布置，并且多条位线BL中的每一条可以沿列方向布置。作为另一示例，多条字线WL中的每一条可以沿列方向布置，并且多条位线BL中的每一条可以沿行方向布置。
多条字线WL和多条位线BL可以彼此交叉，从而限定多个存储器单元MC。每个存储器单元MC可以具有布置在其中的晶体管TR。
例如，布置在每个存储器单元MC中的晶体管TR可以包括漏极、源极和栅极。晶体管TR的漏极(或源极)可直接地或经由另一晶体管TR连接到相应的位线BL。晶体管TR的源极(或漏极)可以直接地或经由另一晶体管TR连接到源极线(其可以是接地的)。晶体管TR的栅极可以包括浮置栅极(FG)和控制栅极(CG)，其中浮置栅极FG由绝缘体包围，并且栅极电压从字线WL施加到控制栅极CG。
在多个存储块BLK1-BLKz的每一个中，第一选择线(也称为源极选择线或漏极选择线)可以被附加地布置在两个最外字线之中更靠近读取/写入电路230的第一最外字线的外部，并且第二选择线(也称为漏极选择线或源极选择线)可以被附加地布置在另一第二最外字线的外部。
在一些情况下，可以在第一最外字线和第一选择线之间另外设置至少一个虚设字线。另外，可以在第二最外字线和第二选择线之间另外设置至少一个虚设字线。
可以逐个页面地执行存储块的读取操作和编程操作(即，写入操作)，并且可以逐个存储块地执行擦除操作。
图3是示出根据本公开的实施例的存储器装置110的字线WL和位线BL的结构的示图。
参照图3，存储器装置110具有其中集中有存储器单元MC的内核区域以及对应于其余非内核区域的辅助区域。辅助区域支持存储器单元阵列210的操作。
内核区域可以包括页面PG和串STR。在内核区域中，多条字线WL1至WL9与多条位线BL交叉布置。
字线WL1至WL9可连接到行解码器310。位线BL可以连接到列解码器320。对应于图2的读取/写入电路230的数据寄存器330可存在于多条位线BL与列解码器320之间。
多条字线WL1至WL9可对应于多个页面PG。
例如，如图3所示，多条字线WL1至WL9中的每一条可对应于一个页面PG。当多条字线WL1至WL9中的每一条的大小较大时，多条字线WL1至WL9中的每一条可对应于至少两个(例如，两个或四个)页面PG。每个页面PG是与进行编程操作和读取操作有关的最小单位，并且在进行编程操作和读取操作时，相同页面PG内的所有存储器单元MC可以同时执行操作。
多条位线BL可以连接到列解码器320，同时区分奇数编号位线BL和偶数编号位线BL。
为了访问存储器单元MC，可首先通过输入/输出端，然后通过行解码器310和列解码器320，将地址输入到内核区域，使得可指定相应的目标存储器单元。如本文所使用的，指定目标存储器单元是指访问在连接到行解码器310的字线WL1至WL9与连接到列解码器320的位线BL间的交叉点处的存储器单元MC中的一个，以将数据编程到其中或从其中读取经编程的数据。
第一方向(例如，如图3中所见的水平方向)上的页面PG由被称为字线WL的共用线绑定，而第二方向(例如，如图3中所见的垂直方向)上的串STR由被称为位线BL的公共线绑定(即，连接)。如本文所使用的，共同绑定指的是在结构上由相同的材料连接并且在施加电压期间同时接收相同的电压。由于在串联连接的存储器单元MC之中在前的存储器单元MC上的电压降，施加到存储器单元MC之中的沿线更下游的存储器单元MC的电压可能与施加到沿线更上游的存储器单元MC的电压略有不同。
因为存储器装置110的所有数据处理，包括编程操作和读取操作，都经由数据寄存器330发生，所以数据寄存器330起着重要的作用。如果数据寄存器330的数据处理被延迟，则所有其它区域都需要等待，直到数据寄存器330完成数据处理。另外，数据寄存器330的性能劣化可使存储器装置110的总体性能劣化。
在图3所示的实例中，在一个串STR中，多个晶体管TR1至TR9可分别连接到多条字线WL1至WL9。多个晶体管TR1至TR9对应于存储器单元MC。在此实例中，多个晶体管TR1至TR9中的每一个包括控制栅极CG和浮置栅极FG。
多条字线WL1至WL9包括两个最外字线WL1和WL9。第一选择线DSL可以额外地布置在两个最外字线WL1和WL9之中就信号路径方面更靠近数据寄存器330的第一最外字线WL1的外部。第二选择线SSL可以额外地布置在另一第二最外字线WL9的外部。
由第一选择线DSL控制导通/关断的第一选择晶体管D-TR具有连接到第一选择线DSL的栅电极，但不包括浮置栅极FG。由第二选择线SSL控制导通/关断的第二选择晶体管S-TR具有连接到第二选择线SSL的栅电极，但不包括浮置栅极FG。
第一选择晶体管D-TR起到导通或关断相应的串STR与数据寄存器330之间的连接的开关的作用。第二选择晶体管S-TR起到导通或关断相应串STR和源极线SL之间的连接的开关的作用。也就是说，第一选择晶体管D-TR和第二选择晶体管S-TR起到位于相应的串STR的相对两端的网守(gatekeepers)的作用，用于传递或阻止信号。
在编程操作期间，存储器系统100利用电子填充待被编程的位线BL的目标存储器单元MC。因此，存储器系统100将导通电压Vcc施加到第一选择晶体管D-TR的栅电极，从而导通第一选择晶体管D-TR，并将关断电压(例如，0V)施加到第二选择晶体管S-TR的栅电极，从而关断第二选择晶体管S-TR。
存储器系统100在读取操作或验证操作期间导通第一选择晶体管D-TR和第二选择晶体管S-TR。因此，在读取操作或验证操作期间，电流可流经相应的串STR和漏极到达对应于接地的源极线SL，从而可测量位线BL的电压电平。然而，在读取操作期间，在第一选择晶体管D-TR和第二选择晶体管S-TR之间的通/断时刻上可能存在时间差。
在擦除操作期间，存储器系统100可通过源极线SL向衬底供应电压(例如，+20V)。在擦除操作期间，存储器系统100使第一选择晶体管D-TR和第二选择晶体管S-TR两者都浮置，从而产生无穷大电阻。因此，第一选择晶体管D-TR和第二选择晶体管S-TR的作用可以被消除，并且由于电位差，电子仅可以在浮置栅极FG和衬底之间操作。
图4是示出根据本公开的实施例的存储器系统100的操作的示意图。
参照图4，存储器系统100的存储器控制器120可将目标数据(TGT_DATA)传输到主机(HOST)。
存储器系统100使用目标数据来识别是否发生位翻转。存储器系统100可将目标数据传输到主机，以便识别目标数据中是否已发生位翻转，即，目标数据的位中的一位或多位已从0变为1或反之亦然的错误。目标数据可以是任何合适的大小(例如，页面大小或块大小)。
主机可以检查在由存储器控制器120传输的目标数据中是否已经发生了位翻转。主机可使用各种算法，例如安全散列算法(SHA)、消息摘要5(MD5)、高级加密标准(AES)、RonRivest、Adi Shamir和Leonard Adleman(RSA)等，以便检查目标数据中是否发生了位翻转。
如果主机确定目标数据中已经发生了位翻转，则主机可以向存储器控制器120传输指示目标数据中已经发生了位翻转的信息。
在接收到指示目标数据中已经发生了位翻转的信息后，存储器控制器120可以对目标数据的翻转位执行错误处理操作。错误处理操作可校正错误、丢弃含错误的目标数据、将错误记录在日志中、初始化存储器系统100等。
例如，当目标数据中发生了位翻转时，存储器控制器120可以根据翻转的位的数量来执行特定的错误处理操作。
当目标数据中从0变为1或从1变为0的位的数量小于或等于可校正位的最大数量时，存储器控制器120可校正目标数据中的翻转位。
当目标数据中从0变为1或从1变为0的位的数量大于可校正位的最大数量时，存储器控制器120可丢弃目标数据，或可初始化存储器系统100。
存储器系统100的存储器控制器120如上所述通过主机识别目标数据中是否发生位翻转的原因如下。
首先，如果存储器控制器120使用存储器控制器120的资源来直接识别目标数据中是否发生位翻转，则存储器控制器120可用于执行读取、写入或擦除操作的资源会更少。其次，由于存储器控制器120的计算速度低于主机的计算速度，因此存储器控制器120可用于检查位翻转的算法的类型是有限的。
因此，存储器控制器120可以通过主机检查目标数据中是否发生位翻转，而不是直接执行这种检查，从而减少在检查位翻转时使用的存储器控制器120的资源。因此，存储器控制器120的更多资源可用于执行读取、写入或擦除操作。此外，对于可以用于检查目标数据中的位翻转的算法的类型存在较少的约束。
在下文中，参照图5中的流程图描述上述存储器系统和主机的操作。
图5是示出根据本公开的实施例的主机与存储器系统100之间的操作的流程图。
首先，存储器系统100可将上文所描述的目标数据(TGT_DATA)传输到主机(HOST)(S510)。
主机可检查从存储器系统100接收到的目标数据中是否已发生位翻转(S520)。如上所述，主机可使用诸如SHA、MD5、RSA、AES等算法来识别目标数据中的位翻转。
如果主机确定目标数据中已经发生了位翻转，则主机可以向存储器系统100传输指示目标数据中已经发生了位翻转的信息(S530)。
在从主机接收到指示目标数据中已经发生位翻转的信息时，存储器系统100可以执行错误处理操作以处理目标数据中的位翻转(S540)。
图6是示出根据本公开的实施例的目标数据(TGT_DATA)的示例的示图。
参照图6，存储器控制器120可存储用于驱动存储器系统100的固件数据、从主机接收或从存储器装置100读出的用户数据、在操作存储器控制器120的过程中临时产生的数据(临时数据)、指示关于逻辑地址与物理地址之间的映射的信息的映射数据等。
在一些实施例中，上述固件数据、用户数据、临时数据等可以存储在存储器控制器120的工作存储器125中。
用于识别是否已发生位翻转的目标数据可以是被加载以驱动存储器控制器120的固件代码的一部分。这是由于如果在固件代码中发生位翻转，则存储器控制器120发生故障的可能性会很高，这很可能损坏存储在存储器系统100的存储器装置110中的数据。
当将目标数据传输到主机时，存储器系统100可单独地处理目标数据，然后可传输经处理的目标数据，而不是简单地传输未经处理的目标数据。在下文中，参照图7详细描述该操作。
图7是示出根据本公开的实施例的存储器系统100使目标数据随机化的操作的示图。
参照图7，当将目标数据传输到主机时，存储器系统100的存储器控制器120可使目标数据随机化，然后可将经随机化的目标数据传输到主机，而不是传输未经随机化的目标数据。
存储器控制器120使目标数据随机化并将经随机化的目标数据传输到主机是因为关于目标数据的安全问题。目标数据可对存储器系统100的操作具有关键影响，如上述固件代码。因此，存储器控制器120通过主机进行操作，以防止目标数据被公开暴露或以其他方式被破坏，使得未经授权的用户可以访问目标数据。
因此，存储器控制器120使目标数据TGT_DATA随机化并将经随机化的数据传输到主机，并且主机检查经随机化的目标数据中是否存在位翻转。使用相同的种子使相同的数据随机化可以获得相同的结果。因此，如果在经随机化的目标数据中识别出位翻转，则也可以确定在原始目标数据中也发生了位翻转。
存储器控制器120可使用结合图1描述的随机化种子来使目标数据随机化。也就是说，存储器控制器120可基于用于使从主机接收到的数据随机化的种子来使目标数据随机化。在这种情况下，存储器控制器120可减少用于管理用于使目标数据随机化的单独种子的资源。
在下文中，描述存储器系统100将目标数据传输主机的时间。
图8是示出根据本公开的实施例的存储器系统100周期性地将目标数据传输到主机的操作的示例的示图。
参照图8，存储器系统100可以周期性地将目标数据(TGT_DATA)传输到主机(HOST)，例如每周期P_1。
存储器系统100无法预测目标数据中发生位翻转的时间。因此，存储器系统100周期性地将目标数据传输到主机，以便周期性地检查目标数据的位翻转。
在实施例中，周期P_1可为存储器系统100中配置的固定时间。
在另一实施例中，可根据存储器系统100的状态来确定周期P_1。例如，周期P_1可根据在特定单位时间内目标数据中发生位翻转的频率来确定。当目标数据TGT_DATA中较频繁地发生位翻转时，存储器系统100的存储器控制器120可以减少周期P_1，以便更频繁地检查位翻转。当目标数据TGT_DATA中较不频繁地发生位翻转时，存储器控制器120可以增加周期P_1，以便减少检查位翻转时使用的资源。
图9是示出根据本公开的实施例的存储器系统100周期性地将目标数据传输到主机的操作的另一实例的示图。
参照图9，存储器系统100可根据从主机接收到的信息中包含的设定周期周期性地将目标数据(TGT_DATA)传输到主机(HOST)。也就是说，主机确定存储器系统100向主机传输目标数据的周期或频率。
当主机向存储器系统100传输指示周期是P_2的周期信息时，存储器系统100可以以周期P_2周期性地向主机传输目标数据。
此后，主机可以向存储器系统100传输指示周期是P_3的周期信息。也就是说，主机可将目标数据传输的周期或频率从P_2改变为P_3。一旦将周期设定为P_3，存储器系统100可以以周期P_3周期性地将目标数据传输到主机。
图10是示出根据本公开的实施例的存储器系统100的操作方法的流程图。
参照图10，存储器系统100的操作方法可以包括将用于识别是否发生了位翻转的目标数据传输到主机的操作(S1010)。
目标数据可以是固件代码的一部分。
在将目标数据传输到主机之前，可以使目标数据随机化。可以基于用于使从主机接收到的数据随机化的种子来使目标数据随机化。
存储器系统100的操作方法可以包括从主机接收指示目标数据中已经发生位翻转的信息的操作(S1020)。
存储器系统100的操作方法可以包括对目标数据TGT_DATA中的一个或多个翻转位执行错误处理操作的操作(S1030)。
在实施例中，目标数据可以被周期性地传输到主机。
周期可由存储器系统100确定，或可由主机确定。在后一种情况下，根据从主机接收到的周期信息，可以周期性地将目标数据传输到主机。
在实施例中，上述存储器控制器120的操作可以由控制电路123控制，并且可以以处理器124运行(或驱动)其中存储器控制器120进行编程的固件的方式来执行。
图11是示出根据本公开的实施例的计算系统1100的配置的示图。
参照图11，计算系统1100可以包括电连接到系统总线1160的存储器系统100、被配置为控制计算系统1100的全部操作的中央处理单元(CPU)1110、被配置为存储与计算系统1100的操作有关的数据和信息的随机存取存储器(RAM)1120、被配置为向用户提供用户环境的用户接口/用户体验(UI/UX)模块1130、被配置为以有线或无线方式与外部装置通信的通信模块1140以及被配置为管理计算系统1100使用的电力的电源管理模块1150。
计算系统1100可以是个人计算机(PC)，或者可以包括诸如智能手机、平板电脑或各种电子装置的移动终端。
计算系统1100可进一步包括用于供应操作电压的电池、应用芯片组、图形相关模块、相机图像处理器和DRAM。当然，如本领域技术人员所理解的，计算系统1100可以包括其他元件。
存储器系统100不仅可以包括诸如硬盘驱动器(HDD)的、被配置为将数据存储在磁盘中的装置，而且可包括诸如固态驱动器(SSD)、通用闪存装置或嵌入式MMC(eMMC)装置的、被配置为将数据存储在非易失性存储器中的装置。非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。另外，存储器系统100可被实施为可安装在各种电子装置中的任一种中的各种类型的存储器装置的任一种。
根据本公开的实施例，可减少或最小化存储器系统的操作延迟时间。另外，根据本公开的实施例，可以减少或最小化在调用特定功能的过程中产生的开销。尽管已经示出和描述了本公开的各个实施例，但是本领域技术人员将理解的是，在不脱离如所附权利要求中阐述的本公开的范围和精神的情况下，可进行各种修改、添加和替换。因此，为了简洁和清楚起见，提供了所公开的实施例。然而，本公开的范围涵盖落入权利要求范围内的任何公开实施例的变型。

Claims (18)

1.一种存储器系统，包括：
存储器装置；以及
存储器控制器，所述存储器控制器控制所述存储器装置：
向主机传输目标数据，并且
在从所述主机接收到指示所述目标数据中已经发生至少一个位翻转的信息时，对所述目标数据中的所述至少一个位翻转执行错误处理操作。
2.根据权利要求1所述的存储器系统，其中所述目标数据是固件代码的一部分。
3.根据权利要求1所述的存储器系统，其中所述存储器控制器在使所述目标数据随机化之后将经随机化的目标数据传输到所述主机。
4.根据权利要求3所述的存储器系统，其中所述存储器控制器基于使从所述主机接收到的数据随机化的种子来使所述目标数据随机化。
5.根据权利要求1所述的存储器系统，其中所述存储器控制器周期性地将所述目标数据传输到所述主机。
6.根据权利要求5所述的存储器系统，其中所述存储器控制器根据从所述主机接收到的周期信息，周期性地将所述目标数据传输到所述主机。
7.一种存储器控制器，包括：
存储器接口，与存储器装置通信；以及
控制电路，所述控制电路控制所述存储器装置：
向主机传输目标数据，并且
在从所述主机接收到指示所述目标数据中已经发生至少一个位翻转的信息时，对所述目标数据中的所述至少一个位翻转执行错误处理操作。
8.根据权利要求7所述的存储器控制器，其中所述目标数据是固件代码的一部分。
9.根据权利要求7所述的存储器控制器，其中所述控制电路在使所述目标数据随机化之后将经随机化的目标数据传输到所述主机。
10.根据权利要求9所述的存储器控制器，其中所述控制电路基于使从所述主机接收到的数据随机化的种子来使所述目标数据随机化。
11.根据权利要求7所述的存储器控制器，其中所述控制电路周期性地将所述目标数据传输到所述主机。
12.根据权利要求11所述的存储器控制器，其中所述控制电路根据从所述主机接收到的周期信息，周期性地将所述目标数据传输到所述主机。
13.一种存储器系统的操作方法，所述方法包括：
向主机传输目标数据；
从所述主机接收指示所述目标数据中已经发生至少一个位翻转的信息；以及
对所述目标数据中的所述至少一个位翻转执行错误处理操作。
14.根据权利要求13所述的方法，其中所述目标数据是固件代码的一部分。
15.根据权利要求13所述的方法，其中所述传输包括使所述目标数据随机化并且将经随机化的目标数据传输到所述主机。
16.根据权利要求15所述的方法，其中所述目标数据是基于使从所述主机接收到的数据随机化的种子来进行随机化的。
17.根据权利要求13所述的方法，其中所述目标数据被周期性地传输到所述主机。
18.根据权利要求17所述的方法，其中根据从所述主机接收到的周期信息，周期性地将所述目标数据传输到所述主机。
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