CN115757217A - 确定目标状态读取检查时段的存储器系统及其操作方法 - Google Patents

确定目标状态读取检查时段的存储器系统及其操作方法 Download PDF

Info

Publication number
CN115757217A
CN115757217A CN202210409110.8A CN202210409110A CN115757217A CN 115757217 A CN115757217 A CN 115757217A CN 202210409110 A CN202210409110 A CN 202210409110A CN 115757217 A CN115757217 A CN 115757217A
Authority
CN
China
Prior art keywords
memory
target
die
threshold voltage
status read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210409110.8A
Other languages
English (en)
Inventor
李大瑟
李宣周
池鍮旻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN115757217A publication Critical patent/CN115757217A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本公开提供了一种存储器系统和操作该存储器系统的方法。存储器系统可以在确定存储器系统进入热节流模式时基于目标存储器管芯的阈值电压分布偏移来确定目标状态读取检查时段，并且设置定时器以基于目标状态读取检查时段将目标存储器管芯的状态读取命令传输到存储器装置。

Description

确定目标状态读取检查时段的存储器系统及其操作方法
相关申请的交叉引用
本专利文件要求于2021年9月3日提交的申请号为10-2021-0117378的韩国专利申请的优先权和权益，该韩国专利申请通过引用整体并入本文。
技术领域
本公开的各个实施例总体涉及一种存储器系统及其操作方法，更具体地，涉及一种确定热节流模式(thermal throttling mode)中的目标状态读取检查时段(period)的存储器系统及其操作方法。
背景技术
存储器系统包括基于来自诸如计算机、服务器、智能电话、平板PC或其它电子装置的主机的请求来存储数据的数据存储装置。存储器系统的示例涵盖从传统的基于磁盘的硬盘驱动器(HDD)到诸如固态驱动器(SSD)、通用闪存装置(UFS)或嵌入式MMC(eMMC)装置的基于半导体的数据存储装置。
存储器系统可以包括存储器装置和用于控制存储器装置的存储器控制器。存储器控制器可以从主机接收请求，并且基于所接收的请求，可以运行与该请求相对应的命令或者控制待对存储器装置执行的读取操作/写入操作/擦除操作。存储器控制器可以运行用于执行逻辑操作的固件以控制这些操作。
存储器系统中包括的存储器装置可以包括多个存储器管芯。此时，多个存储器管芯中的每一个的性能可能随着多个存储器管芯中的每一个的温度而变化。
发明内容
本公开的各个实施例涉及一种能够调节存储器系统中包括的多个存储器管芯中的每一个的温度的存储器系统及其操作方法。
另外，本公开的各个实施例涉及一种能够解决由于特定存储器管芯的温度升高而导致该特定存储器管芯的错误率增加以及该特定存储器管芯的性能劣化的问题的存储器系统及其操作方法。
在一个方面，所公开技术的实施例可以提供一种存储器系统，包括：存储器装置，包括多个存储器管芯；存储器控制器，联接以与存储器装置通信并被配置成控制存储器装置；定时器，被配置成基于针对多个存储器管芯中的每一个设置的状态读取检查时段，将针对多个存储器管芯中的每一个的状态读取命令传输到存储器装置。
存储器控制器可以在确定存储器系统进入热节流模式时基于目标存储器管芯的阈值电压分布偏移来确定目标状态读取检查时段，该目标状态读取检查时段是针对多个存储器管芯之中的目标存储器管芯的状态读取检查时段。
存储器控制器可以设置定时器，以基于目标状态读取检查时段将针对目标存储器管芯的状态读取命令传输到存储器装置。
在另一方面，所公开技术的实施例可以提供一种用于操作存储器系统的方法，该存储器系统包括：a)存储器装置，包括多个存储器管芯，b)定时器，被配置成基于针对多个存储器管芯中的每一个设置的状态读取检查时段，将针对多个存储器管芯中的每一个的状态读取命令传输到存储器装置。
用于操作存储器系统的方法可以包括确定存储器系统是否进入热节流模式。
用于操作存储器系统的方法可以包括：基于目标存储器管芯的阈值电压分布偏移来确定目标状态读取检查时段，该目标状态读取检查时段是针对多个存储器管芯之中的目标存储器管芯的状态读取检查时段。
用于操作存储器系统的方法可以包括：设置定时器，以基于目标状态读取检查时段将针对目标存储器管芯的状态读取命令传输到存储器装置。
根据本公开的实施例，可以调整多个存储器管芯中的每一个的温度，并因此解决由于特定存储器管芯的温度升高而导致的缺陷。
附图说明
图1示出了根据本公开的实施例的存储器系统。
图2示出了根据本公开的实施例的存储器装置。
图3示出了根据本公开的实施例的存储器装置的字线和位线。
图4示出了根据本公开的实施例的存储器系统。
图5是示出根据本公开的实施例的存储器系统的操作的流程图。
图6示出了根据本公开的实施例的确定存储器系统是否已经进入热节流模式的操作。
图7是示出根据本公开的实施例的图6中描述的操作的流程图。
图8示出了根据本公开的实施例的存储阈值电压分布偏移的操作。
图9示出了根据本公开的实施例的确定目标存储器管芯的阈值电压分布偏移的操作。
图10是示出根据本公开的实施例的改变目标存储器管芯的状态读取检查时段的操作的流程图。
图11是示出根据本公开的实施例的第一值与第一速率之间的关系的图。
图12是示出根据本公开的另一实施例的改变目标存储器管芯的状态读取检查时段的操作的流程图。
图13是示出根据本公开的实施例的第二值与第二速率之间的关系的图。
图14是示出根据本公开的实施例的操作存储器系统的方法的流程图。
图15示出了根据本公开的实施例的计算系统。
具体实施方式
下文中，参照附图更详细地描述本公开的各个实施例。在整个说明书中，对“实施例”、“另一实施例”等的引用不一定仅针对一个实施例，并且对任何这种短语的不同引用不一定针对相同的实施例。当本文使用术语“各个实施例”时不一定指所有实施例。
下面参照附图更详细地描述本发明的各个实施例。然而，我们注意到，本发明可以以不同的形式和变型来实现，并且不应被解释为限于本文阐述的实施例。相反，提供所描述的实施例，使得本公开将是彻底和完整的，并且将把本发明充分传达给本发明所属领域的技术人员。在整个公开中，贯穿本发明的各个附图和实施例的相同的附图标记指代相同的部件。
本文描述的方法、进程和/或操作可以由待由计算机、处理器、控制器或其它信号处理装置运行的代码或指令来执行。计算机、处理器、控制器或其它信号处理装置可以是本文描述的那些或者是除本文描述的元件之外还包括的那些。因为详细描述了形成方法(或计算机、处理器、控制器或其它信号处理装置的操作)的基础的算法，所以用于实施方法实施例的操作的代码或指令可以将计算机、处理器、控制器或其它信号处理装置转变为用于执行本文的方法的专用处理器。
当至少部分地在软件中实施时，控制器、处理器、装置、模块、单元、多工器、生成器、逻辑、接口、解码器、驱动器、发生器和其它信号生成和信号处理特征可以包括例如用于存储待由例如计算机、处理器、微处理器、控制器或其它信号处理装置运行的代码或指令的存储器或其它存储装置。
图1示出了根据本公开的实施例的存储器系统100。
存储器系统100可以包括被配置成存储数据的存储器装置110，以及被配置成控制存储器装置110的存储器控制器120。
存储器装置110可以包括多个存储块，每个存储块包括用于存储数据的多个存储器单元。存储器装置110可以被配置成响应于从存储器控制器120接收的控制信号而操作。存储器装置110的操作可以包括例如读取操作、编程操作(也被称为“写入操作”)、擦除操作等。
存储器装置110中的存储器单元用于存储数据并且可以以存储器单元阵列来布置。存储器单元阵列可以被划分为存储器单元的存储块，并且每个存储块包括存储器单元的不同页面。在NAND闪速存储器装置的典型实施方案中，存储器单元的页面是用于编程或写入数据的最小单位，并且存储器单元阵列中存储的数据被逐个块擦除。
存储器装置110可以被实施为诸如以下的各种类型中的一种：双倍数据速率同步动态随机存取存储器(DDR SDRAM)、第四代低功率双倍数据速率(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移扭矩随机存取存储器(STT-RAM)等。
存储器装置110可以以三维阵列结构来实施。本公开的一些实施例可以应用于具有电荷存储层的任意类型的闪速存储器装置。在实施例中，电荷存储层可以由导电材料形成，并且这种电荷存储层可以被称为浮置栅极。在另一实施例中，电荷存储层可以由绝缘材料形成，并且这种闪速存储器装置可以被称为电荷撷取闪存(CTF)存储器装置。
存储器装置110可以被配置成从存储器控制器120接收命令和地址，以访问存储器单元阵列中的使用该地址选择的区域。也就是说，存储器装置110可以对存储器装置110中的具有与从存储器控制器120接收的地址相对应的物理地址的存储器区域执行与所接收的命令相对应的操作。
在一些实施例中，存储器装置110可以执行编程操作、读取操作、擦除操作等。在编程操作期间，存储器装置110可以将数据写入到由地址选择的区域。在读取操作期间，存储器装置110可以读取由地址选择的区域中存储的数据。在擦除操作期间，存储器装置110可以擦除由地址选择的区域中存储的数据。
存储器控制器120可以控制对存储器装置110执行的写入(或编程)操作、读取操作、擦除操作和后台操作。后台操作可以包括例如被实施成优化存储器装置110的整体性能的操作，诸如垃圾收集(GC)操作、损耗均衡(WL)操作和坏块管理(BBM)操作。
存储器控制器120可以基于主机HOST的请求控制存储器装置110的操作。可选地，当存储器控制器120执行存储器装置110的这种后台操作时，即使没有来自主机HOST的请求，存储器控制器120也可以控制存储器装置110的操作。
存储器控制器120和主机HOST可以是分开的装置。在一些实施例中，存储器控制器120和主机HOST可以集成到单个装置中。在下面的描述中，作为示例，存储器控制器120和主机HOST将作为分开的装置来进行讨论。
参照图1，存储器控制器120可以包括存储器接口122、控制电路123和主机接口121。
主机接口121可以被配置成提供用于与主机HOST通信的接口。
当从主机HOST接收到请求时，控制电路123可以通过主机接口121接收请求，并且可以执行处理所接收的请求的操作。
存储器接口122可以直接地或间接地连接到存储器装置110，以提供用于与存储器装置110通信的接口。也就是说，存储器接口122可以被配置成向存储器装置110和存储器控制器120提供接口，以供存储器控制器120基于来自控制电路123的控制信号和指令对存储器装置110执行操作。
控制电路123可以被配置成控制存储器装置110的操作。例如，控制电路123可以包括处理器124和工作存储器125。控制电路123可以进一步包括错误检测/校正电路(ECC电路)126等。
处理器124可以控制存储器控制器120的全部操作。处理器124可以执行逻辑操作。处理器124可以通过主机接口121与主机HOST通信。处理器124可以通过存储器接口122与存储器装置110通信。
处理器124可以用于执行与闪存转换层(FTL)相关联的操作，以有效地管理对存储器系统100的存储器操作。处理器124可以通过使用FTL将由主机HOST提供的逻辑块地址(LBA)转换成物理块地址(PBA)。FTL可以接收LBA并且通过使用映射表将LBA转换为PBA。
根据映射单位，FTL可以采用多种地址映射方法。典型的地址映射方法可以包括页面映射方法、块映射方法和混合映射方法。
处理器124可以被配置成将从主机HOST接收到的数据随机化，以将经随机化的数据写入到存储器单元阵列。例如，处理器124可以通过使用随机化种子将从主机HOST接收的数据随机化。经随机化的数据被提供到存储器装置110，并且被写入到存储器单元阵列。
处理器124可以被配置成在读取操作期间将从存储器装置110接收的数据去随机化。例如，处理器124可以通过使用去随机化种子将从存储器装置110接收的数据去随机化。经去随机化的数据可以被输出到主机HOST。
处理器124可以运行固件(FW)以控制存储器控制器120的操作。换句话说，处理器124可以控制存储器控制器120的全部操作，并且为了执行逻辑操作，可以运行或驱动在启动期间加载到工作存储器125中的固件。
固件是指在某个非易失性存储器上存储并且在存储器系统100内部运行的程序或软件。
在一些实施例中，固件可以包括各种功能层。例如，固件可以包括闪存转换层(FTL)、主机接口层(HIL)和闪存接口层(FIL)中的至少一个，闪存转换层(FTL)被配置成将来自主机HOST的逻辑地址转换成存储器装置110的物理地址，主机接口层(HIL)被配置成将主机HOST发出的请求解译成在诸如存储器系统100的数据存储装置中使用的命令并且将该命令传递到FTL，闪存接口层(FIL)被配置成将由FTL发出的命令传递到存储器装置110。
例如，固件可以被存储在存储器装置110中，然后被加载到工作存储器125中。
工作存储器125可以存储操作存储器控制器120所必需的固件、程序代码、命令、或多条数据。例如，工作存储器125可以包括诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等的易失性存储器。
错误检测/校正电路126可以被配置成通过使用错误检测和校正码来检测和校正数据中的一个或多个错误位。在一些实施例中，进行错误检测和校正的数据可以包括工作存储器125中存储的数据以及从存储器装置110中检索到的数据。
错误检测/校正电路126可以被实施成通过使用错误校正码来对数据进行解码。错误检测/校正电路126可以通过使用各种解码方案来实施。例如，错误检测/校正电路126可以包括用于执行非系统性代码解码的解码器或用于执行系统性代码解码的解码器。
在一些实施例中，错误检测/校正电路126可以逐个扇区来检测一个或多个错误位。读取数据可以包括多个扇区。在本公开中，扇区可以指比闪速存储器的读取单位(例如，页面)更小的数据单位。可以基于地址来映射构成读取数据的扇区。
在一些实施例中，错误检测/校正电路126可以逐个扇区地计算位错误率(BER)并确定读取数据中的错误位的数量是否处于错误校正的能力之内。例如，如果BER高于参考值，则错误检测/校正电路126可以确定相应扇区中的错误位不可校正，并且相应扇区被标记为“失败”。如果BER低于或等于参考值，则错误检测/校正电路126可以确定相应扇区可校正，或者相应扇区可以被标记为“通过”。
错误检测/校正电路126可以对所有读取数据依次执行错误检测和校正操作。当读取数据中包括的扇区可校正时，错误检测/校正电路126可以移动到下一扇区，以对下一扇区执行错误检测和校正操作。在以这种方式完成对所有的读取数据的错误检测和校正操作之后，错误检测/校正电路126可以获取关于读取数据中的哪个扇区被认为是不可校正的信息。错误检测/校正电路126可以将这种信息(例如，与不可校正位相对应的地址)提供到处理器124。
存储器系统100可以进一步包括总线127，以在存储器控制器120的构成元件121、122、124、125和126之间提供通道。总线127可以包括例如用于传递各种类型的控制信号和命令的控制总线以及用于传递各种类型的数据的数据总线。
通过示例的方式，图1示出了包括上述构成元件121、122、124、125和126的存储器控制器120。然而，需要注意的是，可以省略构成元件121、122、124、125和126中的一些，或者存储器控制器120的上述构成元件121、122、124、125和126中的一些可以集成到单个元件中。另外，在一些实施例中，可以将一个或多个其它构成元件添加到存储器控制器120。
图2示出了根据本公开的实施例的存储器装置110。图2的存储器装置110可以与图1所示的存储器装置110相对应。
参照图2，存储器装置110可以包括存储器单元阵列210、地址解码器220、读取/写入电路230、控制逻辑240和电压生成电路250。
存储器单元阵列210可以包括多个存储块BLK1至BLKz，其中z为等于或大于2的自然数。
在多个存储块BLK1至BLKz中，可以将多个字线WL和多个位线BL按行和列设置，并且可以在多个字线WL与多个位线BL之间布置多个存储器单元MC。
多个存储块BLK1至BLKz可以通过多个字线WL连接到地址解码器220。多个存储块BLK1至BLKz可以通过多个位线BL连接到读取/写入电路230。
多个存储块BLK1至BLKz中的每一个可以包括多个存储器单元。例如，多个存储器单元是非易失性存储器单元。在一些实施例中，这种非易失性存储器单元可以以垂直沟道结构布置。
存储器单元阵列210可以被配置成具有二维结构的存储器单元阵列。在一些实施例中，存储器单元阵列210可以以三维结构布置。
存储器单元阵列210中包括的多个存储器单元中的每一个可以存储至少一位数据。例如，存储器单元阵列210中包括的多个存储器单元中的每一个可以是被配置成存储一位数据的单层单元(SLC)。又例如，存储器单元阵列210中包括的多个存储器单元中的每一个可以是被配置成存储两位数据的多层单元(MLC)。又例如，存储器单元阵列210中包括的多个存储器单元中的每一个可以是被配置成存储三位数据的三层单元(TLC)。又例如，存储器单元阵列210中包括的多个存储器单元中的每一个可以是被配置成存储四位数据的四层单元(QLC)。又例如，存储器单元阵列210可以包括多个存储器单元，多个存储器单元中的每一个可以被配置成存储至少五位数据。
参照图2，地址解码器220、读取/写入电路230、控制逻辑240和电压生成电路250可以作为被配置成驱动存储器单元阵列210的外围电路进行操作。
地址解码器220可以通过多个字线WL连接到存储器单元阵列210。
地址解码器220可以被配置成响应于控制逻辑240的命令和控制信号而操作。
地址解码器220可以通过存储器装置110内部的输入/输出缓冲器来接收地址。地址解码器220可以被配置成对所接收的地址之中的块地址进行解码。地址解码器220可以基于经解码的块地址在多个存储块BLK1至BLKz之中选择至少一个存储块。
地址解码器220可以从电压生成电路250接收读取电压Vread和通过电压Vpass。
在读取操作期间，地址解码器220可以将读取电压Vread施加到与所选择的存储块联接的多个字线WL之中的所选择的字线WL，并且可以将通过电压Vpass施加到多个字线WL之中的剩余的未选择的字线WL。
在编程验证操作期间，地址解码器220可以将由电压生成电路250生成的验证电压施加到所选择的字线WL，并且可以将通过电压Vpass施加到剩余的未选择的字线WL。
地址解码器220可以被配置成对所接收的地址之中的列地址进行解码。地址解码器220可以将经解码的列地址传输到读取/写入电路230。
存储器装置110可以逐个页面地执行读取操作和编程操作。被接收以执行读取操作和编程操作的地址可以包括块地址、行地址和列地址中的至少一个。
地址解码器220可以基于块地址从多个存储块BLK1至BLKz之中选择一个存储块，并且基于行地址从多个字线WL之中选择一个字线。列地址可以由地址解码器220解码并且被提供到读取/写入电路230。
地址解码器220可以包括块解码器、行解码器、列解码器和地址缓冲器中的至少一个。
读取/写入电路230可以包括多个页面缓冲器PB。当存储器单元阵列210执行读取操作时，读取/写入电路230可以作为“读取电路”而操作，并且当存储器单元阵列210执行写入操作时，读取/写入电路230可以作为“写入电路”而操作。
读取/写入电路230也被称为页面缓冲器电路或数据寄存器电路。读取/写入电路230可以包括参与数据处理功能的数据缓冲器，并且在一些实施例中，可以进一步包括用于数据高速缓存的高速缓存缓冲器。
多个页面缓冲器PB可以通过多个位线BL连接到存储器单元阵列210。为了在读取操作和编程验证操作期间检测或感测存储器单元的阈值电压Vth，多个页面缓冲器PB可以向连接到存储器单元的位线BL连续地供应感测电流，以在感测节点处检测与根据相应存储器单元的编程状态而变化的电流量成比例的改变并且可以将与检测到的改变相对应的电压保持或锁存为感测数据。
读取/写入电路230可以响应于从控制逻辑240输出的页面缓冲器控制信号而操作。
在读取操作期间，读取/写入电路230感测存储器单元的电压值，并且将该电压值作为读取数据来检索。读取/写入电路230临时存储检索到的读取数据，并且将其作为数据DATA输出到存储器装置110的输入/输出缓冲器。在实施例中，除了页面缓冲器PB或页面寄存器之外，读取/写入电路230还可以包括列选择电路。
控制逻辑240可以连接到地址解码器220、读取/写入电路230和电压生成电路250。控制逻辑240可以通过存储器装置110的输入/输出缓冲器来接收命令CMD和控制信号CTRL。
控制逻辑240可以被配置成响应于控制信号CTRL而控制存储器装置110的全部操作。控制逻辑240可以输出用于将多个页面缓冲器PB的感测节点的电压电平调整到预充电电压电平的控制信号。
控制逻辑240可以控制读取/写入电路230以在存储器单元阵列210中执行读取操作。电压生成电路250可以响应于从控制逻辑240输出的电压生成电路控制信号，生成在读取操作期间使用的读取电压Vread和通过电压Vpass。
存储器装置110中包括的存储块BLK可以包括多个页面PG。在存储块BLK中，按列布置的多个存储器单元形成多个存储器单元串，并且按行布置的多个存储器单元形成多个页面PG。多个页面PG中的每一个联接到多个字线WL中的一个，并且存储器单元串STR中的每一个联接到多个位线BL中的一个。
在存储块BLK中，可以将多个字线WL和多个位线BL按行和列布置。例如，多个字线WL中的每一个可以沿行方向布置，并且多个位线BL中的每一个可以沿列方向布置。又例如，多个字线WL中的每一个可以沿列方向布置，并且多个位线BL中的每一个可以沿行方向布置。
多个字线WL和多个位线BL可以彼此相交，从而在多个存储器单元MC的阵列中寻址单个存储器单元。在一些实施例中，每个存储器单元MC可以包括晶体管TR，该晶体管TR包括可以保持电荷的材料层。
例如，每个存储器单元MC中包括的晶体管TR可以包括漏极、源极和栅极。晶体管TR的漏极(或源极)可以直接地连接到或经由另一晶体管TR连接到相应位线BL。晶体管TR的源极(或漏极)可以直接地连接到或经由另一晶体管TR连接到源极线(可以是地)。晶体管TR的栅极可以包括由绝缘体围绕的浮置栅极(FG)和栅极电压被从联接到存储器单元MC的字线WL施加到的控制栅极(CG)。
在多个存储块BLK1至BLKz的每一个中，第一选择线(也称为源极选择线或漏极选择线)可以被附加地布置在两个最外字线之中更靠近读取/写入电路230的第一最外字线的外侧，并且第二选择线(也称为漏极选择线或源极选择线)可以被附加地布置在两个最外字线的第二最外字线的外侧。
在一些实施例中，至少一个虚设字线可以被附加地布置在第一最外字线与第一选择线之间。另外，至少一个虚设字线可以被附加地布置在第二最外字线与第二选择线之间。
可以逐个页面地执行存储块的读取操作和编程操作(或写入操作)，并且可以逐个存储块地执行其擦除操作。
图3示出了根据本公开的实施例的存储器装置的字线WL和位线BL。图3的存储器装置可以与图1所示的存储器装置110相对应。
参照图3，存储器装置具有布置有存储器单元MC的内核区域以及包括用于执行存储器单元阵列的操作的电路的辅助区域(除了内核区域之外的剩余区域)。图3所示的存储器单元阵列可以与图2所示的存储器单元阵列210相对应。
在内核区域中，可以将沿一个方向布置的一定数量的存储器单元称为“页面”PG，并且可以将彼此串联联接的一定数量的存储器单元称为“存储器单元串”STR。
字线WL1至WL9可以连接到行解码器310。位线BL可以连接到列解码器320。与图2的读取/写入电路230相对应的数据寄存器330可以被设置在多个位线BL与列解码器320之间。
多个字线WL1至WL9可以分别对应于多个页面PG。
例如，如图3所示，多个字线WL1至WL9中的每一个可以对应于一个页面PG。当多个字线WL1至WL9中的每一个具有较大的大小时，多个字线WL1至WL9中的每一个可以对应于至少两个(例如，两个或四个)页面PG。每个页面PG是编程操作和读取操作中的最小单位，并且当进行编程操作和读取操作时，相同页面PG内的所有存储器单元MC可以同时执行操作。
多个位线BL可以连接到列解码器320。在一些实施例中，多个位线BL可以被划分为奇数编号位线BL和偶数编号位线BL，使得一对奇数编号位线和偶数编号位线共同联接到列解码器320。
在访问存储器单元MC时，行解码器310和列解码器320用于基于地址来定位所期望的存储器单元MC。
在一些实施例中，因为存储器装置进行的包括编程操作和读取操作的所有数据处理都经由数据寄存器330发生，所以数据寄存器330起着关键的作用。如果数据寄存器330进行的数据处理被延迟，则存储器装置的所有其它组件都需要等待，直到数据寄存器330完成该数据处理，因此存储器装置110的整体性能可能劣化。
参照图3，在一个存储器单元串STR中，多个晶体管TR1至TR9可以分别连接到多个字线WL1至WL9。多个晶体管TR1至TR9可以与存储器单元MC相对应。例如，多个晶体管TR1至TR9各自包括控制栅极CG和浮置栅极FG。
多个字线WL1至WL9包括第一最外字线WL1和第二最外字线WL9。第一选择线DSL可以被附加地布置在第一最外字线WL1的外侧，与第二最外字线WL9相比，第一最外字线WL1更靠近数据寄存器330并且具有更短的信号路径。第二选择线SSL可以被附加地布置在第二最外字线WL9的外侧。
由第一选择线DSL控制以导通/关断的第一选择晶体管D-TR具有连接到第一选择线DSL的栅电极，但不包括浮置栅极FG。由第二选择线SSL控制以导通/关断的第二选择晶体管S-TR具有连接到第二选择线SSL的栅电极，但不包括浮置栅极FG。
第一选择晶体管D-TR用作将相应存储器单元串STR连接到数据寄存器330的开关电路。第二选择晶体管S-TR用作将相应存储器单元串STR连接到源极线SL的开关电路。也就是说，第一选择晶体管D-TR和第二选择晶体管S-TR可以用于启用或停用相应存储器单元串STR的操作。
在一些实施例中，包括存储器装置的存储器系统向第一选择晶体管D-TR的栅电极施加预定的导通电压Vcc，从而导通第一选择晶体管D-TR，并且向第二选择晶体管S-TR的栅电极施加预定的关断电压(例如，0V)，从而关断第二选择晶体管S-TR。
在读取操作或验证操作期间，存储器系统导通第一选择晶体管D-TR和第二选择晶体管S-TR两者。因此，在读取操作或验证操作期间，电流可以流经相应存储器单元串STR并且流到对应于地的源极线SL，使得可以测量连接到相应存储器单元串STR的位线BL的电压电平。然而，在读取操作期间，在第一选择晶体管D-TR与第二选择晶体管S-TR之间的导通/关断定时可能存在时间差。
在擦除操作期间，存储器系统可以通过源极线SL向衬底施加预定的擦除电压(例如，+20V)。在擦除操作期间，存储器系统施加特定的电压以允许第一选择晶体管D-TR和第二选择晶体管S-TR两者都浮置。因此，所施加的擦除电压可以从所选择的存储器单元的浮置栅极FG中去除电荷。
图4示出了根据本公开的实施例的存储器系统100。
参照图4，存储器系统100可以包括存储器装置110、存储器控制器120和定时器130。
存储器装置110可以包括N个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N(N为大于或等于2的自然数)。N个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N中的每一个可以包括多个存储块BLK。
存储器控制器120可以与存储器装置110通信并且控制存储器装置110。存储器控制器120可以向存储器装置110传输命令以从存储器装置110读取数据或将数据写入到存储器装置110。
定时器130是可以基于针对多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N中的每一个设置的状态读取检查时段来将针对多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N中的每一个的状态读取命令周期性地传输到存储器装置110的模块。在这种情况下，多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N的状态读取检查时段可以彼此不同。状态读取命令是用于指示存储器装置110以读出相应存储器管芯的状态的命令。状态读取检查时段是允许执行将状态读取命令传输到存储器装置110的操作的时间窗口，并且可以由状态读取开始时间点和持续时间来定义。
另一方面，定时器130可以基于多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N中的每一个的预先确定的状态读取开始时间点来确定开始将针对多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N中的每一个的状态读取命令传输到存储器装置110的操作的时间点。在这种情况下，多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N的状态读取开始时间点可以彼此不同。状态读取开始时间点可以表示针对多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N中的每一个的状态读取命令被传输到存储器装置110的开始时间点。
存储器控制器120可以分别针对多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N确定目标状态读取检查时段P_1、……和P_N。
例如，定时器130可以包括多个子模块(例如，寄存器、RAM等)，以存储多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N的目标状态读取检查时段P_1、……和P_N。存储器控制器120可以通过不同地设置与多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N相对应的多个子模块来不同地设置多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N的目标状态读取检查时段P_1、……和P_N。
另一方面，定时器130可以位于存储器控制器120的外部或内部。
图5是示出根据本公开的实施例的存储器系统的操作的流程图。图5的存储器系统可以对应于图4的存储器系统100，因此将参照图4来描述图5所示的操作。
参照图4和图5，存储器系统100的存储器控制器120可以检查存储器系统100是否已经进入热节流模式(S510)。当存储器系统100已经进入热节流模式时，存储器控制器120可以控制存储器装置110的性能以防止存储器系统100的温度上升超过特定温度。因此，存储器系统100可以保护存储器装置110和存储器控制器120。
存储器控制器120可以确定存储器系统100是否已经进入热节流模式(S520)。当在S520确定存储器系统100尚未进入热节流模式(S520为否)时，存储器控制器120可以终止存储器系统100的操作，例如设置定时器130的操作。
另一方面，当在S520确定存储器系统100已经进入热节流模式(S520为是)时，存储器控制器120可以检查目标存储器管芯的阈值电压分布偏移(S530)。目标存储器管芯可以是存储器装置110中的多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N中的一个。
目标存储器管芯的阈值电压分布偏移是表示目标存储器管芯中的多个存储器单元的阈值电压分布从参考阈值电压分布偏移多少的值。
目标存储器管芯中的多个存储器单元的阈值电压分布可以在指示阈值电压值与具有该阈值电压值的存储器单元的数量之间的关系的图上示出。该图可以称为阈值电压分布图。目标存储器管芯中包括的多个存储器单元的阈值电压分布已经偏移了多少可以由存储器单元的阈值电压在阈值电压分布图上已经偏移的程度来确定。
例如，当目标存储器管芯中包括的多个存储器单元的阈值电压分布已经在阈值电压分布图上从参考阈值电压分布向左偏移(即，存储器单元的阈值电压大体降低)时，阈值电压分布偏移可以具有负值。
再例如，当目标存储器管芯中包括的多个存储器单元的阈值电压分布已经在阈值电压分布图上从参考阈值电压分布向右偏移(即，存储器单元的阈值电压大体增加)时，阈值电压分布偏移可以具有正值。
在实施例中，目标存储器管芯中包括的多个存储器单元的阈值电压分布已经从参考阈值电压分布向左或向右偏移了多少可以基于a)目标存储器管芯中包括的多个存储器单元中因特定读取电压而被确定为导通单元(on-cell)的存储器单元的数量与b)参考数量之间的差来确定。当多个存储器单元的分布是参考阈值电压分布时，该参考数量可以是目标存储器管芯中包括的多个存储器单元中因特定读取电压而被确定为导通单元的存储器单元的数量。
存储器控制器120可以基于目标存储器管芯的阈值电压分布偏移来确定目标状态读取检查时段，该目标状态读取检查时段是针对目标存储器管芯的状态读取检查时段(S540)。目标状态读取检查时段包括目标状态读取开始时间点以及目标持续时间或目标时间段。
存储器控制器120可以设置定时器130，以基于目标状态读取检查时段在目标状态读取开始时间点将针对目标存储器管芯的状态读取命令传输到存储器装置110(S550)。
存储器控制器120可以基于定时器130的设置在目标时间段期间向存储器装置110传输状态读取命令，并且可以基于存储器装置110的响应来确定目标存储器管芯的状态，该响应对应于所传输的状态读取命令。
当存储器系统100已经进入热节流模式时，存储器控制器120基于目标存储器管芯的阈值电压分布偏移来确定目标状态读取检查时段的原因如下。
当存储器系统100已经进入热节流模式时，在阈值电压分布在阈值电压分布图上从参考阈值电压分布向左偏移较大的存储器管芯中的读取操作或写入操作期间更可能发生错误。
因此，存储器系统100可以基于阈值电压分布偏移来确定在存储器装置110中的多个存储器管芯之中错误发生概率较高的目标存储器管芯。并且，存储器系统100可以增加目标存储器管芯的状态读取检查时段的持续时间以降低目标存储器管芯的温度。
当存储器系统100对目标存储器管芯执行读取操作或写入操作时，存储器系统100可以将状态读取命令传输到存储器装置110以检查运行结果。因此，在目标存储器管芯的状态读取检查时段的持续时间增加的情况下，允许对目标存储器管芯执行读取操作或写入操作的时间量也增加。因此，目标存储器管芯上的负载减少，因此目标存储器管芯的温度降低。
另一方面，当在S520确定存储器系统100已经进入热节流模式(S520为是)时，存储器控制器120可以基于目标存储器管芯的阈值电压分布偏移来附加地确定目标存储器管芯的目标状态读取开始时间点。
下文中，将描述确定存储器系统100是否已经进入热节流模式以改变目标存储器管芯的状态读取检查时段的操作。
图6示出了根据本公开的实施例的确定存储器系统是否已经进入热节流模式的操作。图6的存储器系统可以对应于图4的存储器系统100，因此将参照图4来描述图6所示的操作。
参照图4和图6，存储器系统100的存储器控制器120可以使用存储器系统100中包括的多个热传感器TS_1、TS_2、……和TS_M来确定存储器系统100是否已经进入热节流模式，M为等于或大于2的自然数。
存储器系统100中包括的多个热传感器TS_1、TS_2、……和TS_M中的每一个可以测量存储器系统100中的特定模块或区域的温度。
例如，多个热传感器TS_1、TS_2、……和TS_M中的一个可以位于存储器控制器120内部，并且测量存储器控制器120的温度。再例如，多个热传感器TS_1、TS_2、……和TS_M的另一个可以位于存储器系统100中的PCB(印刷电路板)内部，并且测量PCB的温度。
存储器控制器120可以基于分别由多个热传感器TS_1、TS_2、……和TS_M测量的多个温度T1、T2、……和TM来计算复合温度TC。
在实施例中，存储器控制器120可以通过使用多个热传感器TS_1、TS_2、……和TS_M的权重C1、C2、……和CM以及多个温度T1、T2、……、和TM来计算复合温度TC。在这种情况下，可以预先确定权重C1、C2、……和CM。
TC＝C1*T1+C2*T2+……+CM*TM
在另一实施例中，存储器控制器120可以将复合温度TC计算为温度T1、T2、……和TM的平均值。
TC＝(T1+T2+……+TM)/M
存储器控制器120可以基于计算出的复合温度TC来确定存储器系统100是否已经进入热节流模式。
图7是示出根据本公开的实施例的图6中公开的操作的流程图。
参照图7，存储器系统100的存储器控制器120可以使用多个热传感器TS_1、TS_2、……和TS_M来测量多个温度T1、T2、……和TM(S710)。
此后，存储器控制器120可以基于多个温度T1、T2、……和TM来计算复合温度TC(S720)。存储器控制器120可以根据参照图6描述的方法来计算复合温度TC。
然后，存储器控制器120可以确定复合温度TC是否等于或大于阈值温度(S730)。可以预先设置阈值温度。
当复合温度TC等于或大于阈值温度(S730为是)时，存储器控制器120可以确定存储器系统100已经进入热节流模式(S740)。
另一方面，当复合温度TC小于阈值温度(S730为否)时，存储器控制器120可以确定存储器系统100尚未进入热节流模式(S750)。
图8示出了根据本公开的实施例的存储阈值电压分布偏移的操作。
参照图8，存储器系统100可以包括OTP(一次性可编程，One Time Programmable)区域。OTP区域是一旦数据已经编程则无法编程附加数据的存储器区域。存储器系统100可以使用OTP命令首先将数据编程到OTP区域。
OTP区域可以位于存储器控制器120中包括的单独的存储器芯片中，位于存储器装置110中的单独的区域中，或者位于存储器装置110中的多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N中。下文中，在图8中，将描述OTP区域位于存储器装置110中的单独的区域中的情况。在存储器装置110中，该单独的区域位于多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N的外部。
在图8中，存储器控制器120可以将多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N分别的阈值电压分布偏移A_1、A_2、……、A_N-1和A_N存储在OTP区域中。
如上所述，OTP区域中存储的数据一旦被记录在OPT区域中则无法被修改。也就是说，一旦存储器控制器120将多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N中的每一个的阈值电压分布偏移存储在OTP区域中，则多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N中的每一个的阈值电压分布偏移不再改变。
另一方面，在制造存储器系统100时，存储器系统100可以将多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N中的每一个的阈值电压分布偏移存储在OTP区域中。
图9示出了根据本公开的实施例的确定目标存储器管芯的阈值电压分布偏移的操作。将参照图4描述图9所示的操作。
存储器系统100的存储器控制器120可以基于a)多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N的阈值电压分布的平均值与b)目标存储器管芯的阈值电压分布之间的差来确定目标存储器管芯的阈值电压分布偏移。
在图9中，假设多个存储器管芯DIE_1、DIE_2、……、DIE_N-1、DIE_N的阈值电压分布为VTH_1、VTH_2、……、VTH_N-1、VTH_N，并且目标存储器管芯为存储器管芯DIE_1。
此时，目标存储器管芯的阈值电压分布偏移可以基于a)多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N的阈值电压分布的平均值((VTH_1+VTH_2+……+VTH_N-1+VTH_N)/N)与b)目标存储器管芯的阈值电压分布VTH_1之间的差来确定。也就是说，目标存储器管芯的阈值电压分布偏移即Vth_offset(DIE_1)是通过从((VTH_1+VTH_2+……+VTH_N-1+VTH_N)/N)中减去VTH_1来确定的。
图10示出了根据本公开的实施例的改变目标存储器管芯的状态读取检查时段的操作。将参照图4描述图10所示的操作。
参照图4和图10，存储器系统100的存储器控制器120可以检查目标存储器管芯的阈值电压分布偏移(S1010)。
存储器控制器120可以确定目标存储器管芯的阈值电压分布偏移是否等于或小于第一值(S1020)。可以预先设置第一值。
在目标存储器管芯的阈值电压分布偏移等于或小于第一值(S1020为是)的情况下，存储器控制器120可以以第一速率增加目标状态读取检查时段的持续时间，该目标状态读取检查时段是针对目标存储器管芯的状态读取检查时段(S1030)。在实施例中，该第一值可以是-50。
另一方面，在目标存储器管芯的阈值电压分布偏移大于第一值(S1020为否)的情况下，存储器控制器120可以保持目标状态读取检查时段的持续时间而不进行改变(S1040)。
存储器控制器120在目标存储器管芯的阈值电压分布偏移等于或小于第一值时以第一速率增加目标状态读取检查时段的持续时间的原因如下。
当目标存储器管芯的阈值电压分布偏移等于或小于第一值时，这表示目标存储器管芯的阈值电压分布在阈值电压分布图上从参考阈值电压分布向左偏移较大，因此在目标存储器管芯的读取操作或写入操作期间很可能发生错误。因此，随着目标存储器管芯的阈值电压分布在阈值电压分布图上进一步向左偏移，在针对目标存储器管芯的读取操作或写入操作期间更可能发生错误。随着目标存储器管芯的温度升高，目标存储器管芯的阈值电压分布在阈值电压分布图上进一步向左偏移。
因此，存储器控制器120可能需要降低目标存储器管芯的性能以降低热节流模式中的目标存储器管芯的温度。因此，存储器控制器120可以以第一速率增加目标状态读取检查时段的持续时间。
另一方面，存储器控制器120可以将目标存储器管芯的目标状态读取检查时段的状态读取开始时间点延迟第一时间，以降低热节流模式中的目标存储器管芯的性能。这将与存储器控制器120的操作一起或分开运行，从而以第一速率增加目标状态读取检查时段的持续时间。
作为目标状态读取检查时段的持续时间增加的速率的第一速率可以基于第一值的绝对值来确定。下面将参照图11对此进行描述。
图11是示出根据本公开的实施例的第一值与第一速率之间的关系的图。
参照图11，第一速率可以与第一值的绝对值成比例。当目标状态检查时段的持续时间改变时，第一值的绝对值越大，目标存储器管芯的阈值电压分布在阈值电压分布图上向左偏移的程度越大。因此，存储器控制器120可以增加第一速率，以增加目标状态读取检查时段的持续时间的增加余量。
图12是示出根据本公开的另一实施例的改变目标存储器管芯的状态读取检查时段的操作的流程图。将参照图4描述图12所示的操作。
参照图4和图12，存储器系统100的存储器控制器120可以检查目标存储器管芯的阈值电压分布偏移(S1210)。
存储器控制器120可以确定目标存储器的阈值电压分布偏移是否等于或小于第一值(S1220)。
在目标存储器管芯的阈值电压分布偏移等于或小于第一值(S1220为是)的情况下，存储器控制器120可以以第一速率增加目标状态读取检查时段的持续时间，该目标状态读取检查时段是针对目标存储器管芯的状态读取检查时段(S1230)。
另一方面，在目标存储器管芯的阈值电压分布偏移大于第一值(S1220为否)的情况下，存储器控制器120可以确定目标存储器管芯的阈值电压分布偏移是否等于或大于第二值(S1240)。此时，可以预先设置第二值，并且第二值大于第一值。
在目标存储器管芯的阈值电压分布偏移等于或大于第二值(S1240为是)的情况下，存储器控制器120可以以第二速率减少目标状态读取检查时段的持续时间(S1250)。
另一方面，在目标存储器管芯的阈值电压分布偏移小于第二值(S1240为否)的情况下，存储器控制器120可以保持目标状态读取检查时段的持续时间而不进行改变(S1260)。
存储器控制器120在目标存储器管芯的阈值电压分布偏移等于或大于第二值时以第二速率减少目标状态读取检查时段的持续时间的原因如下。
当目标存储器管芯的阈值电压分布偏移等于或大于第二值时，这表示目标存储器管芯的阈值电压分布在阈值电压分布图上从参考阈值电压分布向右偏移较大。随着目标存储器管芯的温度升高，目标存储器管芯的阈值电压分布在阈值电压分布图上向左偏移。因此，虽然存储器系统100进入热节流模式，但是在针对具有从参考阈值电压分布向右偏移较大的阈值电压分布的目标存储器管芯的读取操作或写入操作期间不太可能发生错误。这是因为该目标存储器管芯的温度在热节流模式中升高时，该目标存储器管芯的阈值电压分布将更接近参考阈值电压分布。
也就是说，即使目标存储器管芯的温度升高，这也不会显著影响该目标存储器管芯的错误率。因此，存储器控制器120可以以第二速率减少目标状态读取检查时段的持续时间，使得该目标存储器管芯的温度升高。
另一方面，存储器控制器120可以将目标存储器管芯的状态读取开始时间点提前第二时间，以提高热节流模式中的目标存储器管芯的性能。这将与存储器控制器120的操作一起或分开运行，从而以第二速率减少目标状态读取检查时段的持续时间。
作为目标状态读取检查时段的持续时间减少的速率的第二速率可以基于第二值的绝对值来确定。下面将参照图13对此进行描述。
图13是示出根据本公开的实施例的第二值与第二速率之间的关系的图。
参照图13，第二速率可以与第二值的绝对值成比例。当存储器控制器120改变目标状态检查时段的持续时间时，第二值的绝对值越大，目标存储器管芯的阈值电压分布在阈值电压分布图上从参考阈值电压分布向右偏移的程度越大。因此，存储器控制器120可以增大第二速率，以增加目标状态读取检查时段的持续时间的增加余量。
图14示出了根据本公开的实施例的操作存储器系统的方法。将参照图4描述图14所示的操作。
参照图4和图14，该方法可以包括确定存储器系统100是否进入热节流模式(S1410)。
例如，可以基于由存储器系统100中包括的多个热传感器TS_1、TS_2、……和TS_M分别测量的多个温度T1、T2、……和TM计算出的复合温度TC来确定存储器系统100是否进入热节流模式。
此时，当复合温度TC等于或大于预设阈值温度时，确定存储器系统100进入热节流模式。
并且，该方法可以进一步包括：当确定存储器系统100进入热节流模式时，基于目标存储器管芯的阈值电压分布偏移来确定目标状态读取检查时段，该目标状态读取检查时段是针对存储器装置110的多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N之中的目标存储器管芯的状态读取检查时段(S1420)。
例如，基于a)多个存储器管芯DIE_1、DIE_2、……、DIE_N-1和DIE_N的阈值电压分布的平均值与b)目标存储器管芯的阈值电压分布之间的差来确定目标存储器管芯的阈值电压分布偏移。
例如，当目标存储器管芯的阈值电压分布偏移等于或小于第一值时，可以以第一速率增加目标状态读取检查时段的持续时间。此时，可以基于第一值的绝对值来确定第一速率。
再例如，当目标存储器管芯的阈值电压分布偏移等于或大于第二值时，可以以第二速率减少目标状态读取检查时段的持续时间。此时，可以基于第二值的绝对值来确定第二速率。第二值可以大于第一值。
该方法可以进一步包括：设置定时器130，以基于目标状态读取检查时段将针对目标存储器管芯的状态读取命令传输到存储器装置110(S1430)。
图15示出了根据本公开的实施例的计算系统1500。
参照图15，计算系统1500可以包括：存储器系统100，电连接到系统总线1560；CPU1510，被配置成控制计算系统1500的全部操作；RAM 1520，被配置成存储与计算系统1500的操作相关的数据和信息；用户接口/用户体验(UI/UX)模块1530，被配置成向用户提供用户环境；通信模块1540，被配置成作为有线和/或无线类型与外部装置通信；以及电源管理模块1550，被配置成管理由计算系统1500使用的电力。
计算系统1500可以是个人计算机(PC)或者可以包括诸如智能电话、平板电脑或各种电子装置的移动终端。
计算系统1500可以进一步包括用于供应操作电压的电池，并且可以进一步包括应用芯片组、图形相关模块、相机图像处理器和DRAM。其它元件对于本领域技术人员而言将是明显的。
存储器系统100可以包括诸如硬盘驱动器(HDD)的被配置成将数据存储在磁盘中的装置以及诸如固态驱动器(SSD)、通用闪存装置或嵌入式MMC(eMMC)装置的被配置成将数据存储在非易失性存储器中的装置。非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。另外，存储器系统100可以被实施成具有各种类型的存储装置并且被安装在各种电子装置内部。
基于上述所公开的技术的实施例，可以有利地减少或最小化存储器系统的操作延迟时间。另外，基于所公开技术的实施例，可以有利地减少或最小化在调用特定功能的进程中发生的开销。
虽然出于说明性目的已经以特定的详情和变化的细节描述了所公开技术的各个实施例，但是本领域技术人员将理解的是，在不脱离所附权利要求书限定的本发明的精神和范围的情况下，基于在本公开和所附权利要求书中公开或示出的内容可以进行各种修改、增加和替换。

Claims (19)

1.一种存储器系统，包括：
存储器装置，包括多个存储器管芯；
存储器控制器，与所述存储器装置通信，并且控制所述存储器装置；以及
定时器，基于针对所述多个存储器管芯中的每一个设置的状态读取检查时段，将针对所述多个存储器管芯中的每一个的状态读取命令传输到所述存储器装置，
其中，当所述存储器系统进入热节流模式时，所述存储器控制器基于目标存储器管芯的阈值电压分布偏移来确定目标状态读取检查时段，所述目标状态读取检查时段是针对所述多个存储器管芯之中的所述目标存储器管芯的状态读取检查时段，并且
其中所述存储器控制器设置定时器，以基于所述目标状态读取检查时段将针对所述目标存储器管芯的所述状态读取命令传输到所述存储器装置，并且
其中所述存储器装置响应于所述状态读取命令而读出所述多个存储器管芯中的每一个的状态，并且所述状态读取检查时段确定所述状态读取命令被传输到所述存储器装置的时间段。
2.根据权利要求1所述的存储器系统，进一步包括多个热传感器，
其中所述存储器控制器使用基于由所述多个热传感器分别测量的多个温度计算出的复合温度来确定所述存储器系统是否进入所述热节流模式。
3.根据权利要求2所述的存储器系统，其中当所述复合温度等于或大于预设阈值温度时，所述存储器控制器确定所述存储器系统进入所述热节流模式。
4.根据权利要求1所述的存储器系统，进一步包括OTP区域，即一次性可编程区域，
其中所述存储器控制器将所述多个存储器管芯中的每一个的阈值电压分布偏移存储在所述OTP区域中。
5.根据权利要求1所述的存储器系统，其中所述存储器控制器基于所述多个存储器管芯的阈值电压分布的平均值与所述目标存储器管芯的阈值电压分布之间的差来确定所述目标存储器管芯的所述阈值电压分布偏移。
6.根据权利要求1所述的存储器系统，其中当所述目标存储器管芯的所述阈值电压分布偏移等于或小于第一值时，所述存储器控制器以第一速率增加所述目标状态读取检查时段的持续时间。
7.根据权利要求6所述的存储器系统，其中所述第一速率是基于所述第一值的绝对值来确定的。
8.根据权利要求6所述的存储器系统，其中当所述目标存储器管芯的所述阈值电压分布偏移等于或大于第二值时，所述存储器控制器以第二速率减少所述目标状态读取检查时段的所述持续时间。
9.根据权利要求8所述的存储器系统，其中所述第二速率是基于所述第二值的绝对值来确定的。
10.根据权利要求1所述的存储器系统，其中所述定时器基于所述多个存储器管芯中的每一个的状态读取开始时间点来确定开始将针对所述多个存储器管芯中的每一个的所述状态读取命令传输到所述存储器装置的操作的时间点，并且
其中当所述存储器系统进入所述热节流模式时，所述存储器控制器基于所述目标存储器管芯的所述阈值电压分布偏移来确定所述目标存储器管芯的所述状态读取开始时间点。
11.一种操作存储器系统的方法，所述存储器系统包括存储器装置和定时器，所述存储器装置包括多个存储器管芯，所述定时器基于针对所述多个存储器管芯中的每一个设置的状态读取检查时段将针对所述多个存储器管芯中的每一个的状态读取命令传输到所述存储器装置，所述方法包括：
确定所述存储器系统是否进入热节流模式；
在所述存储器系统进入所述热节流模式时，基于目标存储器管芯的阈值电压分布偏移来确定目标状态读取检查时段，所述目标状态读取检查时段是针对所述多个存储器管芯之中的所述目标存储器管芯的状态读取检查时段；并且
设置所述定时器，以基于所述目标状态读取检查时段将针对所述目标存储器管芯的所述状态读取命令传输到所述存储器装置，
其中所述存储器装置响应于所述状态读取命令而读出所述多个存储器管芯中的每一个的状态，并且所述状态读取检查时段确定所述状态读取命令被传输到所述存储器装置的时间段。
12.根据权利要求11所述的方法，其中确定所述存储器系统是否进入热节流模式包括：使用基于由多个热传感器分别测量的多个温度计算出的复合温度来确定所述存储器系统是否进入所述热节流模式。
13.根据权利要求12所述的方法，其中确定所述存储器系统是否进入热节流模式包括：当所述复合温度等于或大于预设阈值温度时，确定所述存储器系统进入所述热节流模式。
14.根据权利要求11所述的方法，其中基于所述多个存储器管芯的阈值电压分布的平均值与所述目标存储器管芯的阈值电压分布之间的差来确定所述目标存储器管芯的所述阈值电压分布偏移。
15.根据权利要求11所述的方法，其中确定目标状态读取检查时段包括：当所述目标存储器管芯的所述阈值电压分布偏移等于或小于第一值时，以第一速率增加所述目标状态读取检查时段的持续时间。
16.根据权利要求15所述的方法，其中所述第一速率是基于所述第一值的绝对值来确定的。
17.根据权利要求15所述的方法，其中确定所述目标状态读取检查时段包括：当所述目标存储器管芯的所述阈值电压分布偏移等于或大于第二值时，以第二速率减少所述目标状态读取检查时段的所述持续时间。
18.根据权利要求17所述的方法，其中所述第二速率是基于所述第二值的绝对值来确定的。
19.根据权利要求11所述的方法，进一步包括：
当确定所述存储器系统进入所述热节流模式时，基于所述目标存储器管芯的所述阈值电压分布偏移来确定所述目标存储器管芯的状态读取开始时间点，
其中由所述定时器，基于所述多个存储器管芯中的每一个的状态读取开始时间点来确定开始将针对所述多个存储器管芯中的每一个的所述状态读取命令传输到所述存储器装置的操作的时间点。
CN202210409110.8A 2021-09-03 2022-04-19 确定目标状态读取检查时段的存储器系统及其操作方法 Pending CN115757217A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210117378A KR20230034524A (ko) 2021-09-03 2021-09-03 메모리 시스템 및 메모리 시스템의 동작 방법
KR10-2021-0117378 2021-09-03

Publications (1)

Publication Number Publication Date
CN115757217A true CN115757217A (zh) 2023-03-07

Family

ID=85349051

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210409110.8A Pending CN115757217A (zh) 2021-09-03 2022-04-19 确定目标状态读取检查时段的存储器系统及其操作方法

Country Status (3)

Country Link
US (1) US11854659B2 (zh)
KR (1) KR20230034524A (zh)
CN (1) CN115757217A (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101975409B1 (ko) * 2012-07-26 2019-05-08 삼성전자주식회사 시스템 온 칩 및 그것의 온도 제어 방법
US9535607B2 (en) 2015-02-12 2017-01-03 SK Hynix Inc. Semiconductor system performing status read for semiconductor device and operating method thereof
US9760311B1 (en) * 2016-06-23 2017-09-12 Sandisk Technologies Llc Storage system and method for adaptive thermal throttling
KR102611266B1 (ko) 2016-09-02 2023-12-08 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법

Also Published As

Publication number Publication date
US20230075808A1 (en) 2023-03-09
US11854659B2 (en) 2023-12-26
KR20230034524A (ko) 2023-03-10

Similar Documents

Publication Publication Date Title
US11532360B2 (en) Memory system, memory device, and method for operating memory device
US11301174B2 (en) Memory system, memory controller and method for operating memory system
US20230333932A1 (en) Memory system and operating method thereof
US11321170B2 (en) Memory system, memory controller, and method for operating memory system
CN113703662A (zh) 存储器系统、存储器控制器及其操作方法
CN115952115A (zh) 基于融合链表控制同步操作的存储器控制器及其操作方法
US11474726B2 (en) Memory system, memory controller, and operation method thereof
CN116136738A (zh) 使用外部装置执行后台操作的存储器系统及其操作方法
US11854659B2 (en) Memory system and operating method determining target status read check period in thermal throttling mode
US11880599B2 (en) Memory system and operating method of the memory system inputting an additional read enable toggle signal to output status information of memory device
US11404137B1 (en) Memory system and operating method of memory system
US20230376211A1 (en) Controller for controlling one-time programmable memory, system, and operation method thereof
US11507509B2 (en) Memory system, memory controller and method for operating memory system for determining whether to perform direct write based on reference write size
US20230376246A1 (en) Memory system, memory controller and operating method of the memory system operating as read boost mode
US11507323B2 (en) Memory device and operating method thereof
US11704050B2 (en) Memory system for determining a memory area in which a journal is stored according to a number of free memory blocks
US11669266B2 (en) Memory system and operating method of memory system
US11822819B2 (en) Memory system and operating method thereof
US11275524B2 (en) Memory system, memory controller, and operation method of memory system
US11960359B2 (en) Memory system, memory controller and operating method of memory system
US11954349B2 (en) Memory system for executing a target operation based on a program state of a super memory block and operating method thereof
US20240036741A1 (en) Memory system, memory controller and method for operating memory system, capable of determining target meta memory block on the basis of detected target state
US20240118839A1 (en) Memory system and operating method of memory system
US20230205687A1 (en) Controller and operating method thereof
US20230385193A1 (en) Memory system, memory controller and operating method thereof for determining garbage collection victim block

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination