JP2014170598A - 半導体記憶装置 - Google Patents

Abstract

【課題】正常動作が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、直列接続されたメモリセルトランジスタ列を含む。第１選択トランジスタは、メモリセルトランジスタ列の第１端とソース線およびビット線の一方との間に接続される。第１線は、選択的に、第１選択トランジスタのゲート電極に接続され、ドライバに接続、または非選択電圧を供給する第１ノードに接続、またはフローティングにされる。
【選択図】 図９

Description

本発明の実施形態は、半導体記憶装置に関する。

ＢｉＣＳ技術の製造プロセスを用いて製造された３次元構造のＮＡＮＤ型フラッシュメモリが知られている。

特開２０１２−６９６９５号公報

正常動作が可能な半導体記憶装置を提供しようとするものである。

一実施形態による半導体記憶装置は、直列接続されたメモリセルトランジスタ列を含む。第１選択トランジスタは、メモリセルトランジスタ列の第１端とソース線およびビット線の一方との間に接続される。第１線は、選択的に、第１選択トランジスタのゲート電極に接続され、ドライバに接続、または非選択電圧を供給する第１ノードに接続、またはフローティングにされる。

第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係るメモリセルアレイの一部の斜視図。 第１実施形態に係るメモリセルアレイの一部の回路図。 第１実施形態に係るメモリセルトランジスタの断面図。 第１実施形態に係るセルトランジスタの状態と対応するデータとの関係を示す図。 第１実施形態に係る読み出し時のバイアス状態を示す図。 参考用の半導体記憶装置の回路図。 参考用のブロックデコーダの回路図。 第１実施形態に係る半導体記憶装置の回路図。 第１実施形態に係る半導体記憶装置での一状態を示す図。 第１実施形態に係るブロックデコーダの回路図。 第１実施形態に係るラッチのリセットのためのタイミングチャート。 第１実施形態に係るラッチのセットのためのタイミングチャート。 第１実施形態に係るブロックデコーダでの一状態を示す図。 第１実施形態に係るブロックデコーダでの一状態を示す図。 第１実施形態に係るブロックデコーダでの一状態を示す図。 第１実施形態に係る半導体記憶装置での一状態を示す図。 第１実施形態の第２例に係るブロックデコーダの回路図。 第１実施形態の第２例に係るブロックデコーダでの一状態を示す図。 第１実施形態の第２例に係るブロックデコーダでの一状態を示す図。 第２実施形態に係るブロックデコーダの回路図。 第２実施形態に係るブロックデコーダでの一状態を示す図。 第２実施形態に係るブロックデコーダでの一状態を示す図。 第２実施形態に係るブロックデコーダでの一状態を示す図。 第２実施形態に係るブロックデコーダでの一状態を示す図。 第３実施形態に係るブロックデコーダの回路図。 第３実施形態に係る信号の組み合わせを示す図。 第３実施形態に係るラッチのリセットのためのタイミングチャート。 第３実施形態に係るラッチのセットのためのタイミングチャート。 第４実施形態に係るブロックデコーダの回路図。 第４実施形態に係る信号の組み合わせを示す図。 第４実施形態に係るリーク電流検出の方法を示す図。

（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１０のブロック図である。各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現されることが可能である。このため、各ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明する。また、各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示されている機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

図１に示されるように、半導体記憶装置１０は、メモリセルアレイ１、ロウデコーダ２、データ回路・ページバッファ３、カラムデコーダ４、制御回路５、入出力回路６、アドレス・コマンドレジスタ７、電圧発生回路８、コアドライバ９、およびリーク検出回路１１を含んでいる。

半導体記憶装置１０は、複数のメモリセルアレイ（２つのメモリセルアレイを例示）１を含んでいる。メモリセルアレイ１は、プレーンと称される場合がある。メモリセルアレイ１は、複数のブロック（メモリブロック）を含んでいる。各ブロックは、複数のメモリセル、ワード線ＷＬ、ビット線ＢＬ等を含んでいる。ある複数のメモリセルの記憶空間は１または複数のページを構成する。データはページ単位で読み出され、また書き込まれる。メモリセルアレイ１の詳細は後述する。

ロウデコーダ２、データ回路・ページバッファ３、カラムデコーダ４の組は、メモリセルアレイ１ごとに設けられている。ロウデコーダ２は、アドレス・コマンドレジスタ７からブロックアドレス信号等を受け取り、また、コアドライバ９からワード線制御信号や選択ゲート線制御信号を受け取る。ロウデコーダ２は、受け取ったブロックアドレス信号、ワード線制御信号、および選択ゲート線制御信号に基づいて、ブロック、ワード線等を選択する。

データ回路・ページバッファ３は、メモリセルアレイ１から読み出されたデータを一時的に保持し、また半導体記憶装置１０の外部から書き込みデータを受け取り、選択されたメモリセルに受け取ったデータを書き込む。データ回路・ページバッファ３は、センスアンプ３ａを含んでいる。センスアンプ３ａは、複数のビット線ＢＬとそれぞれ接続された複数のセンスアンプを含み、ビット線ＢＬ上の電位を増幅する。半導体記憶装置１０は、１つのメモリセルにおいて２ビット以上のデータを保持できる。そのために、データ回路・ページバッファ３は、例えば３つのデータキャッシュ３ｂを含んでいる。第１データキャッシュ３ｂは、下位（lower）ページデータおよび上位（upper）ページデータの一方を保持し、第２データキャッシュ３ｂは、下位ページデータおよび上位ページデータの他方を保持する。下位ページデータは、関連する複数メモリセルの各２ビットデータのうちの下位ビットの組からなる。上位ページデータは、関連する複数メモリセルの各２ビットデータのうちの上位ビットの組からなる。第３データキャッシュ３ｂは、例えば、ベリファイ読み出しの結果に基づいてメモリセルに再書き込みされる一時的データを保持する。

カラムデコーダ４は、アドレス・コマンドレジスタ７からカラムアドレス信号を受け取り、受け取ったカラムアドレス信号をデコードする。カラムデコーダ４はデコードされたアドレス信号に基づいて、データ回路・ページバッファ３のデータの入出力を制御する。

制御回路５は、アドレス・コマンドレジスタ７から、読み出し、書き込み、消去等を指示するコマンドを受け取る。制御回路５は、コマンドの指示に基づいて、所定のシーケンスに従って電圧発生回路８およびコアドライバ９を制御する。電圧発生回路８は、制御回路５の指示に従って、種々の電圧を発生する。コアドライバ９は、制御回路５の指示に従って、ワード線ＷＬおよびビット線ＢＬを制御するためにロウデコーダ２およびデータ回路・ページバッファ３を制御する。入出力回路６は、コマンド、アドレス、データの半導体記憶装置１０の外部からの入力または半導体記憶装置１０の外部への出力を制御する。リーク検出回路１１は、メモリセルアレイ１中のある箇所のリークの有無を検出し、詳細については後述する。

メモリセルアレイ１は、図２、図３に示される構造を有する。図２は、第１実施形態に係るメモリセルアレイの一部の斜視図である。図３は、第１実施形態に係るメモリセルアレイ１の一部の回路図である。図２、図３に示されるように、メモリセルアレイ１は、複数のビット線ＢＬと、複数のソース（セルソース）線ＳＬと、複数のブロックＭＢを有する。ソース線ＳＬはロウ方向に延びる。ビット線ＢＬは、カラム方向に延びる。カラム方向はロウ方向に直交する。複数のブロックＭＢが、所定のピッチをもってカラム方向に沿って並んでいる。各ブロックＭＢは、ロウ方向およびカラム方向に沿って行列状に配列された複数のメモリユニットＭＵを有する。各ブロックＭＢにおいて、１本のビット線ＢＬには、複数のメモリユニットＭＵが接続されている。

メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択ゲートトランジスタＳＳＴｒ、およびドレイン側選択ゲートトランジスタＳＤＴｒを有する。メモリストリングＭＳは、基板ｓｕｂの積層方向に沿って上方に位置する。メモリストリングＭＳは、直列接続されたｎ＋１個（ｎは例えば１５）のメモリセルトランジスタＭＴｒ０〜ＭＴｒ１５およびバックゲートトランジスタＢＴｒを含んでいる。末尾に数字を伴った参照符号（例えばセルトランジスタＭＴｒ）が相互に区別される必要がない場合、末尾の数字が省略された記載が用いられ、この記載は全ての数字付きの参照符号を指すものとする。セルトランジスタＭＴｒ０〜ＭＴｒ７は、この順で、積層方向に沿って基板ｓｕｂに近づく方向に並んでいる。セルトランジスタＭＴｒ８〜ＭＴｒ１５は、この順で、積層方向に沿って基板ｓｕｂから離れる方向に沿って並んでいる。セルトランジスタＭＴｒは、後に詳述するように、半導体柱ＳＰ、半導体柱ＳＰの表面の絶縁膜、ワード線（制御ゲート）ＷＬをそれぞれ含んでいる。バックゲートトランジスタＢＴｒは、最も下のセルトランジスタＭＴｒ７、ＭＴｒ８の間に接続されている。

選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒは、それぞれ、最も上のセルトランジスタＭＴｒ０、ＭＴｒ１５の積層方向に沿った上方に位置する。トランジスタＳＳＴｒのドレインは、セルトランジスタＭＴｒ０のソースに接続されている。トランジスタＳＤＴｒのソースは、セルトランジスタＭＴｒ１５のドレインに接続されている。トランジスタＳＳＴｒのソースは、ソース線ＳＬに接続される。トランジスタＳＤＴｒのドレインは、ビット線ＢＬに接続される。

各ブロックＭＢ中のロウ方向に沿って並ぶ複数メモリユニットＭＵの各セルトランジスタＭＴｒ０のゲートは、ワード線ＷＬ０に共通に接続されている。同様に、各ブロックＭＢ中のロウ方向に沿って並ぶ複数メモリユニットＭＵの各セルトランジスタＭＴｒ１〜ＭＴｒ１５の各ゲートは、それぞれワード線ＷＬ１〜ＷＬ１５に共通に接続されている。ワード線ＷＬは、ロウ方向に延びる。バックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通に接続されている。

各ブロックＭＢ中のロウ方向に沿って並ぶ複数メモリユニットＭＵの各トランジスタＳＤＴｒのゲートは、ドレイン側選択ゲート線ＳＧＤＬに共通接続されている。カラム方向に沿って並ぶ複数のメモリユニットＭＵの各トランジスタＳＤＴｒのドレインは、同じビット線ＢＬに接続されている。選択ゲート線ＳＧＤＬはロウ方向に延びる。

各ブロックＭＢ中のロウ方向に沿って並ぶ複数メモリユニットＭＵの各トランジスタＳＳＴｒのゲートは、ソース側選択ゲート線ＳＧＳＬに共通接続されている。カラム方向に沿って並ぶ２つのメモリユニットＭＵのトランジスタＳＳＴｒのソースは、同じソース線ＳＬに接続されている。１つのブロックＭＢ中のロウ方向に沿って並ぶ複数メモリユニットＭＵの各トランジスタＳＳＴｒのソースは、同じソース線ＳＬに接続されている。選択ゲート線ＳＧＳＬおよびソース線ＳＬは、ロウ方向に延びる。

セルトランジスタＭＴｒは、図４に示す構造を有する。図４は、第１実施形態に係るセルトランジスタの断面図である。ワード線（ゲート）ＷＬは、例えばポリシリコンあるいはポリサイドからなる。複数のワード線ＷＬおよびその間の絶縁膜を貫く孔が形成されている。孔の表面には、絶縁膜ＩＮ２が形成されており、孔の中に半導体柱ＳＰが形成されている。半導体柱ＳＰは、積層方向に延び、ロウ方向およびカラム方向からなる平面に沿って行列状に並び、例えば不純物を導入された半導体（例えばシリコン）からなる。

絶縁膜ＩＮ２は、トンネル絶縁膜ＩＮ２ａ、電荷蓄積膜ＩＮ２ｂ、電極間絶縁膜ＩＮ２ｃを含んでいる。トンネル絶縁膜ＩＮ２ａは、例えば酸化シリコン（ＳｉＯ_２）からなる。電荷蓄積膜ＩＮ２ｂは、トンネル絶縁膜ＩＮ２ａ上に形成される。電荷絶縁膜ＩＮ２ｂは、電荷を蓄積し、例えば窒化シリコン（ＳｉＮ）からなる。電極間絶縁膜ＩＮ２ｃは、電荷蓄積膜ＩＮ２ｂ上に形成される。電極間絶縁膜ＩＮ２ｃは、例えば酸化シリコンからなる。ワード線ＷＬの電位および電荷蓄積膜ＩＮ２ｂ中のキャリアの個数に応じて半導体柱ＳＰを流れるセル電流が変化し、これを利用してセルトランジスタＭＴｒはデータを不揮発に記憶する。

ロウ方向に沿って並びかつワード線ＷＬ、選択ゲート線ＳＧＤＬ、ＳＧＳＬを共有する複数のメモリユニットＭＵ（メモリストリングＭＳと選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒ）は、１つの単位を構成し、この単位をストリングと称する。

図５は、第１実施形態に係るセルトランジスタの状態と対応するデータとの関係の例を示している。特に、図５は、１つのセルトランジスタＭＴｒが２ビットデータを保持する例を示している。２ビット／セルのデータを記憶するために、セルトランジスタＭＴｒは４つの可変の閾値電圧を有し得る。セルトランジスタＭＴｒは、その電荷蓄積膜ＩＮ２ｂ中のキャリアの量の制御を通じて、所望の閾値電圧Ｖｔを有するように制御される。実際には、セルトランジスタＭＴｒ相互間の特性のばらつきに起因して、同じ閾値電圧Ｖｔを付与された複数のセルトランジスタＭＴｒであっても、閾値電圧Ｖｔはばらついて図５に示されるように分布を有する。最も低い電圧の分布Ｅは、セルトランジスタＭＴｒに対する消去によって得られる。分布Ａ〜ＣはセルトランジスタＭＴｒに対する書き込みによって得られる。

２ビット／セルのデータを記憶するために、２ビットが２つのページアドレスにそれぞれ対応付けられる。すなわち、下位ページのデータと上位ページのデータが１つのメモリセルによって保持される。図５に示されるように、例えば下位ページのデータ“１”は、分布Ｅと分布Ａに対応し、下位ページのデータ“０”は分布Ｂと分布Ｃに対応する。上位ページのデータ“１”は分布Ｅと分布Ｃに対応し、上位ページのデータ“０”は分布Ａと分布Ｂに対応する。

このような対応付けにより、下位ページのビットについては、電圧ＶＢＲをワード線ＷＬに印加することを通じた読み出しによって、“１”および”０”のいずれのデータが保持されているかが判定されることが可能である。すなわち、分布Ｅまたは分布Ａに含まれる閾値電圧を有するセルトランジスタＭＴｒは、電圧ＶＢＲをワード線ＷＬにおいて受け取るとオンする。この結果、セル電流がセルトランジスタＭＴｒを介してビット線ＢＬからソース線ＳＬに向かって流れる。一方、分布Ｂまたは分布Ｃに含まれる閾値電圧を有するセルトランジスタＭＴｒは、電圧ＶＢＲをワード線ＷＬにおいて受け取ってもオンせず、セル電流が流れない。このようなセル電流の違いが、センスアンプ３ａにより検出され、読み出し対象のセルトランジスタＭＴｒが下位ビットにおいて“０” データを保持しているか“１”データを保持しているかが判定される。

上位ページのビットについては、電圧ＶＡＲとＶＣＲをワード線ＷＬに印加することを通じて流れるセル電流に対してデータ回路・ページバッファ３中で所定の演算を行うことによって、データが識別される。すなわち、電圧ＶＡＲとＶＣＲとの間の閾値電圧を有するセルトランジスタＭＴｒは上位ビットにおいて“０”データを保持すると判定され、電圧ＶＡＲより低いまたは電圧ＶＣＲより高い閾値電圧を有するセルトランジスタＭＴｒは上位ビットにおいて“１”データを保持すると判定される。電圧ＶＲＥＡＤは、セルトランジスタＭＴｒを、その保持データによらずにオンさせる電圧である。

次に、半導体記憶装置１０の読み出し時のバイアスについて説明する。読み出しの際、図６に示す３種類のバイアス状態が生じる。１段目は、選択されたメモリセル（選択セル）を含んだストリング、すなわち選択されたブロック（選択ブロック）中の選択されたストリング（選択ストリング）でのバイアスを示している。選択されたワード線（選択ワード線）ＷＬには読み出し電圧ＶＣＧＲＶが印加され、選択ワード線以外のワード線（非選択ワード線）には読み出しパス電圧ＶＲＥＡＤが印加される。読み出し電圧ＶＣＧＲＶは、図５のＶＡＲ、ＶＢＲ、およびＶＣＲの読み出されるセルトランジスタの保持データに応じて定まるいずれかである。選択ゲート線ＳＧＤＬ、ＳＧＳＬには、トランジスタＳＤＴｒ、ＳＳＴｒを十分にオンさせる電圧ＶＳＧが印加される。ビット線ＢＬおよびソース線ＳＬには、それぞれ、読み出し用の電圧ＶＢＬおよびＶＳＬ（例えばそれぞれ１．５Ｖおよび１Ｖ）が印加される。

２段目は、選択ブロック中の選択ストリング以外のストリング（非選択ストリング）でのバイアスを示している。１ブロック中ではワード線ＷＬが共用されるため、非選択ストリングでもワード線ＷＬは電圧ＶＣＧＲＶまたはＶＲＥＡＤになる。一方、選択ゲート線ＳＧＤＬ、ＳＧＳＬには例えば０Ｖが印加されて、トランジスタＳＤＴｒ、ＳＳＴｒはオフにされる。

３段目は、非選択ブロックでのバイアスを示している。１つのプレーン中の１つの選択ブロック以外の全てのブロックがこの状態となる。ワード線ＷＬはバイアス印加されずフローティングとなる。また、選択ゲート線ＳＧＤＬ、ＳＧＳＬには、トランジスタＳＤＴｒ、ＳＳＴｒに、これらを十分にカットオフさせる電圧、例えば０Ｖが印加される。ビット線ＢＬからリーク電流を流さないようにするためである。

次に、図１〜図６の性質を有する半導体記憶装置１０を実現するための回路について説明する。まず、参考のために、半導体記憶装置１０を実現し得る回路を図７を参照して説明する。

各メモリセルアレイは、ｋ個のブロックＭＢを含んでいる。図では、２個のブロックが示されている。ビット線ＢＬ０〜ＢＬｍ（ｍは例えば６４Ｋ−１）は、同じプレーン中の全ブロックＭＢにわたる。各ビット線ＢＬは、データ回路・ページバッファ３、特にその中の対応する１つのセンスアンプ３ａと接続されている。

上記のように、各ブロックＭＢにおいて、ビット線ＢＬ０〜ＢＬｍに接続される（ロウ方向に沿って並ぶ）複数のメモリストリングＭＳはワード線ＷＬ０〜ＷＬｎを共有する。各ブロックＭＢ中には、ｉ＋１個のストリングが設けられている。図では２つのストリングが示されている。ストリング０〜ストリングｉ用に、ドレイン側選択ゲート線ＳＧＤＬ０〜ＳＧＤＬｉがそれぞれ設けられ、ソース側選択ゲート線ＳＧＳＬ０〜ＳＧＳＬｉがそれぞれ設けられている。ロウ方向に沿って並びかつビット線ＢＬ０〜ＢＬｍにそれぞれ接続されたストリング中のセルトランジスタＭＴｒのうちでワード線を共有するセルトランジスタＭＴｒの記憶空間は、１または複数のページを構成する。ページは、ロウ方向に沿って並びかつビット線ＢＬ０〜ＢＬｍにそれぞれ接続されたストリング中のセルトランジスタＭＴｒのうちでワード線を共有するセルトランジスタＭＴｒの一部の記憶空間であってもよい。

ロウデコーダ２は、複数のブロックデコーダ２ａおよび複数の転送トランジスタ群２ｂを含んでいる。各ブロックＭＢに対して、１つのブロックデコーダ２ａおよび１つの転送トランジスタ群２ｂが設けられている。転送トランジスタ群２ｂは、ｎ個のＷＬ転送トランジスタＷＤＴｒ、ｉ＋１個のＳＧＤＬ転送トランジスタＳＤＤＴｒ、ｉ＋１個のＳＧＳＬ転送トランジスタＳＳＤＴｒを含んでいる。ワード線ＷＬ０〜ＷＬｎは、それぞれ、対応する１つのトランジスタＷＤＴｒを介してＣＧ線ＣＧ０〜ＣＧｎと接続されている。ストリングＸ（Ｘは０〜ｉの整数）用の選択ゲート線ＳＧＤＬＸ、ＳＧＳＬＸは、それぞれ対応するトランジスタＳＤＤＴｒおよびＳＳＤＴｒを介してＳＧＤ線ＳＧＤＸおよびＳＧＳ線ＳＧＳＸに接続されている。ブロックＭＢＹ（Ｙは０〜ｋの整数）中の全トランジスタＷＤＴｒ、ＳＤＤＴｒ、ＳＳＤＴｒのゲートは、ブロックＹ用のブロックデコーダ２ａＹからブロック選択信号ＢＬＫＳＥＬＹを受け取る。選択されたブロックＭＢの選択ゲート線ＳＧＤＬ、ＳＧＳＬ、ワード線ＷＬには、それぞれ、コアドライバ９からの電圧がトランジスタＳＤＤＴｒ、ＳＳＤＴｒ、ＷＤＴｒを介して転送される。ＣＧ線、ＳＧ線ＳＧＤ、ＳＧＳは、コアドライバ９から電圧を受け取る。ストリングの選択、非選択の区別は上記のように、選択ストリング中の選択ゲート線ＳＧＤＬ、ＳＧＳＬに印加される電圧ＶＳＧと、非選択ストリング中の選択ゲート線ＳＧＤＬ、ＳＧＳＬに印加される電圧ＶＳＳ（＝０Ｖ）と用いることによって行われる。そのために、コアドライバ９は、各ストリングに独立した電圧を印加できるように構成されている。

選択ゲート線ＳＧＤＬは、それぞれのトランジスタＵＤＴｒを介して非選択電圧ＳＧＤＳ（例えばＶＳＳ）を受け取る。選択ゲート線ＳＧＳＬは、それぞれのトランジスタＵＳＴｒを介して電圧ＳＧＤＳを受け取る。ブロックＭＢＹ中の全トランジスタＵＴｒのゲートは、ブロックデコーダ２ａＹからブロック選択信号／ＢＬＫＳＥＬＹを受け取る。記号「／」は否定論理を意味する。

ブロックデコーダ２ａは、アドレス・コマンドレジスタ７から、ブロックアドレス信号を受け取る。ブロックアドレス信号に基づいて選択されたブロックデコーダ２ａは、信号ＢＬＫＳＥＬを出力し、信号ＢＬＫＳＥＬを受け取ったブロックＭＢが選択される。選択ブロックＭＢ中のトランジスタＵＤＴｒ、ＵＳＴｒはオフとされる。一方、非選択ブロックＭＢでは、信号／ＢＬＫＳＥＬを受け取ってトランジスタＵＤＴｒ、ＵＳＴｒがオンし、選択ゲート線ＳＧＤＬ、ＳＧＳＬ、ワード線ＷＬに電圧ＳＧＤＳが印加される。非選択電圧転送用のトランジスタＵＤＴｒ、ＵＳＴｒは、独立して制御されてもよい。

参考用のブロックデコーダ２を図８に示す。図８に示されるように、Ｐ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）トランジスタＴ１、Ｎ型のＭＯＳＦＥＴ Ｔ２〜Ｔ７が、電源電位（ＶＤＤ）と接地電位（ＶＳＳ）との間に直列接続されている。トランジスタＴ１、Ｔ２の接続ノードは、ノードｎ０として引用される。トランジスタＴ１、Ｔ７は、ゲートにおいて信号ＲＤＥＣを受け取る。信号ＲＤＥＣは、ブロックアドレスデコードのイネーブル信号であり、例えば制御回路５、コアドライバ９から供給される。信号ＲＤＥＣは、ブロックデコーダ２ａをディセーブルにしている間、ローレベルとされており、ブロックデコーダ２ａをイネーブルにする際にハイレベル（有効論理）に設定される。

トランジスタＴ２〜Ｔ６は、ゲートにおいてそれぞれ、アドレス・コマンドレジスタ７からブロックアドレス信号ＡＲＡ〜ＡＲＥを受け取る。トランジスタＴ２〜Ｔ６は、図では、実際には、これらのトランジスタが選択されたブロック中のものであると、全てオン状態となるように接続されている。トランジスタＴ８は、ゲートにおいて、信号ＦＬＧＤＩＳを受け取る。信号ＦＬＧＤＩＳは、通常ローレベルであり、よって、トランジスタＴ８は通常はオフである。信号ＦＬＧＤＩＳは、例えば制御回路５、コアドライバ９から供給される。信号ＦＬＧＤＩＳは、後述のバッドブロックに関わる制御に関係なくデコーダを選択可能にする際にハイレベルに設定される。

トランジスタＴ９は、後述のように、このブロックデコーダ２ａに対応するブロックＭＢがバッドブロックであるか否かに応じてオンまたはオフにされる。トランジスタＴ９のゲートは、ノード／ＢＢＦとして引用され、信号／ＢＢＦを受け取り、クロックドインバータＩ１の入力およびクロックドインバータＩ２の出力に接続される。クロックドインバータＩ１、Ｉ２は、クロス接続され、バッドブロックラッチ（第１ラッチ）を構成する。ノード／ＢＢＦと接地電位との間には、ｎ型ＭＯＳＦＥＴ Ｔ１０、Ｔ１１が直列接続されている。インバータＩ２の入力（ノードＢＢＦ）と接地電位との間には、ｎ型ＭＯＳＦＥＴ Ｔ１２、Ｔ１３が直列接続されている。トランジスタＴ１０、Ｔ１２のゲートは、ノードｎ１に接続されている。トランジスタＴ１１、Ｔ１３は、それぞれ、ゲートにおいて、信号ＢＢＳＥＴ、ＢＢＲＳＴを受け取る。信号ＢＢＳＥＴ、ＢＢＲＳＴは、バッドブロックラッチをそれぞれセット、リセットする。セット、リセットされているバッドブロックラッチ（第１ラッチ）は、ノード／ＢＢＦにおいて、それぞれローレベル、ハイレベルを保持する。ノードｎ１がハイレベルで、信号ＲＦＲＳＴがハイレベルであると、ノードＢＢＦはローレベルとなり、第１ラッチはリセットされ（ノード／ＢＢＦはハイレベルとなり）、トランジスタＴ９はオンする。一方、ノードｎ１がハイレベルで、信号ＢＢＲＳＴがハイレベルであると、第１ラッチはセットされ（ノード／ＢＢＦはローレベルとなり）、トランジスタＴ９はオフする。選択ブロックでは、デコードの際、トランジスタＴ１〜Ｔ６、Ｔ９の経路で電流が流れる。

ノードｎ０は、トランジスタＴ１５を介して電源電位に接続され、インバータＩ３を介してノードｎ１に接続されている。ノードｎ１は、トランジスタＴ１５のゲートに接続され、また、レベルシフタＬＳに接続されている。レベルシフタＬＳは、ノードｎ１のレベルをシフトして信号ＢＬＫＳＥＬを生成する。さらにノードｎ１は、インバータＩ４を介して、信号／ＢＬＫＳＥＬを提供する。信号ＢＬＫＳＥＬは、対応するブロック中の全てのトランジスタＳＤＤＴｒ、ＳＳＤＴｒに入力される。信号／ＢＬＫＳＥＬは、対応するブロック中の全てのトランジスタＵＤＴｒ、ＵＳＴｒに入力される。図では、１つの選択ゲート線ＳＧＤＬと接続された１対のトランジスタＳＤＤＴｒ、ＵＤＴｒのみが示されている。

通常、信号ＲＤＥＣはローレベルであり、このため、トランジスタＴ１、Ｔ２は、それぞれオン、オフしている。したがって、ノードｎ０は電源電位にプリチャージされている。トランジスタＴ１５も、ノードｎ０のハイレベルおよびノードｎ１のローレベルによってオンしている。

デコードを行う際、まず、所定のブロックアドレス信号ＡＲＡ〜ＡＲＥが印加される。その後、信号ＲＤＥＣがハイレベルにされる。信号ＲＤＥＣはデコードの期間中、ハイレベルを維持し、よってトランジスタＴ６はその間オンを維持する。

ブロックアドレスがヒットするデコーダ（選択デコーダ）２ａでは、トランジスタＡＲＡ〜ＡＲＥは全てオンする。また、正常な（バッドブロックでない）ブロックではトランジスタＴ９もオンしている。よって、ノードｎ０の電位はトランジスタＴ２〜Ｔ６、Ｔ９を介して放電される。トランスタＴ１５はこの放電を妨げないサイズを有するように設計されているので、ノードｎ０の電位は十分低下して、ハイレベルとなったノードｎ１はトランジスタＴ１５をオフさせる。すなわち、ノードｎ０がローレベル、ノードｎ１がハイレベルとなるのがブロックアドレスがマッチしてブロックが選択された状態である。

一方、バッドブロックラッチ（インバータＩ１、Ｉ２）がセットされている場合、トランジスタＴ９がオフを維持する。よって、ブロックアドレスがマッチしていてもノードｎ０はハイレベルを維持する。すなわち、ブロックは非選択状態を維持する。なお、バッドブロックラッチは、例えば半導体記憶装置１０の電源オン時にセットされる。

非選択ブロックでは、ノードｎ１はローレベルである。よって、信号ＢＬＫＳＥＬ、／ＢＬＫＳＥＬはそれぞれローレベル、ハイレベルであり、トランジスタＳＤＤＴｒ、ＵＤＴｒは、それぞれオフ、オンしている。上記のように、読み出しの際、信号ＳＧＤＳは例えばＶＳＳにされるので、選択ゲート線ＳＧＤＬはＶＳＳへと放電される。

選択ブロックでは、信号／ＢＬＫＳＥＬはローレベルになり、トランジスタＵＤＴｒはオフする。一方、信号ＢＬＫＳＥＬは、レベルシフタＬＳによって所定の電圧に変換されたハイレベルとなって、トランジスタＳＤＤＴｒをオンさせる。この結果、選択ゲート線ＳＧＤＬは、ＳＧＤ線ＳＧＤの電圧を受け取る。

半導体記憶装置の微細化の進展に伴い、各要素が密集し、ショートが生じ得る。種々の箇所でのショートがあり得る。例えば、ワード線ＷＬ間のショート、ワード線ＷＬと選択ゲート線ＳＧＤＬ、ＳＧＳＬのショート、メモリストリングＭＳとビット線ＢＬの非導通、ビット線ＢＬ間のショート、選択ゲート線ＳＧＤＬとビット線ＢＬのショート、選択ゲート線ＳＧＳＬとソース線ＳＬのショートなどである。これらの中で、例えばワード線ＷＬ間のショートについては、それらを含むブロックＭＢが、選択されないように制御され、あるいはブロックリダンダンシによって置き換えられる。ビット線ＢＬ間のショートは、通常、それらを含む所定のビット線グループ（例えばカラム）の単位でカラムリダンダンシによって置き換えされる。

選択ゲート線ＳＧＤＬとビット線ＢＬのショート、選択ゲート線ＳＧＳＬとソース線ＳＬのショートについても、それらを含むブロックＭＢはバッドブロックとして扱われる。そのような選択ゲート線ＳＧＤＬ、ＳＧＳＬによって選択されるメモリセルトランジスタＭＴｒＭＣは正常に動作しないからである。この点について、図７を用いて説明する。

図７には、ビット線ＢＬ１とブロックＭＢ０の選択ゲート線ＳＧＤＬ０のショート、およびソース線ＳＬとブロックＭＢ１の選択ゲート線ＳＧＳＬｉのショートが示されている。選択ゲート線ＳＧＤＬとビット線ＢＬのショートを含んだブロックはバッドブロックとして扱われる。すなわち、このブロックは常に選択されず、非選択ブロックと同様に制御される。具体的には、選択ゲート線ＳＧＤＬ０には、トランジスタＵＤＴｒを介して、非選択電圧ＳＧＤＳ（ＶＳＳ）が印加される。したがって、選択ゲート線ＳＧＤＬとビット線ＢＬがショートしていると、このビット線ＢＬはショート箇所を介して０Ｖに放電される。ビット線ＢＬと選択ゲート線ＳＧＤＬのショートしている場所は、ビット線ＢＬのどこで生じているのか、また選択ゲート線ＳＧＤＬのどこで生じているのかわからない。また、ビット線ＢＬと選択ゲート線ＳＧＤＬのショートに比べて、ソース線ＳＬと選択ゲート線ＳＧＳＬのショートの方が、見積もられるリーク電流値が大きい。このため、ソース線ＳＬと選択ゲート線ＳＧＳＬのショートの方が、ソース線ＳＬの電位低下を通じた他の正常ブロックでの動作に影響を及ぼす可能性があり、懸念が大きい。また、ビット線ＢＬが関与するショートについては、センスアンプ３ａの制御によってショートしているビット線ＢＬがメモリセルアレイ１に与える影響を取り除くことが可能だが、ソース線ＳＬはメモリセルアレイ１内で共通のため不良箇所に個別の対策は行えない。そこで、ソース線ＳＬと選択ゲート線ＳＧＳＬのショートへの対策が求められる。

以下に、図９を参照して、第１実施形態に係る半導体記憶装置１０の回路について説明する。図９は、第１実施形態に係る半導体記憶装置の回路図である。図９に示されるように、各ブロックデコーダ２ａは、このブロックデコーダ２ａがデコードを受け持つブロックＭＢ中のトランジスタＵＤＴｒ、ＵＳＴｒのゲートに、それぞれ信号／ＢＬＫＳＥＬＤ、／ＢＬＫＳＥＬＳを供給する。

選択ゲート線ＳＧＳＬとソース線ＳＬのショートを検出する方法としては、直接選択ゲート線ＳＧＳＬからリークする電流を検出する方法が最も確実である。ショートがある場合、その周囲の電圧の相互関係によっては、リーク電流が流れるはずである。このため、リーク検出回路１１は、コアドライバ９を介して所定の電圧を印加し、リーク電流を検出できるように構成されている。リーク検出回路１１は、リーク電流検出のための所定の電圧の印加をコアドライバに指示し、リーク電流を検出する。リーク電流の検出は、例えば、任意のブロックＭＢおよびストリングを選択して行われる。全てのブロックＭＢの選択ゲート線ＳＧＳＬをテストする場合には、ブロックアドレスおよびストリングアドレスを順次変更しながら行われる。

図１０は、第１実施形態においてブロックＭＢ１の選択ゲート線ＳＧＳＬｉが評価対象になっている状態を示している。選択ゲート線ＳＧＳＬｉには、リーク検出用の電圧として例えば１．５Ｖが印加され、同じブロックＭＢ１中の全てのワード線ＷＬや他の全ての選択ゲート線ＳＧＤＬ、ＳＧＳＬにも１．５Ｖが印加される。この電圧が１．５Ｖより低いと、評価対象の選択ゲート線ＳＧＳＬｉから、これら同ブロック中のワード線ＷＬおよび選択ゲート線ＳＧＳＬへのリークが見えてしまう。このため、同ブロック中のワード線ＷＬおよび選択ゲート線ＳＧＤＬ、ＳＧＳＬの電圧は、選択ゲート線ＳＧＳＬｉと同じである必要がある。

一方、ソース線ＳＬには、選択ゲート線ＳＧＳＬｉに印加される１．５Ｖより低い電圧、例えば１Ｖ、が印加される。もし、選択ゲート線ＳＧＳＬｉとソース線ＳＬの間にショートがあれば、選択ゲート線ＳＧＳＬｉからソース線ＳＬに向かって電流が流れる。リーク検出回路１１は、設定された任意の値、例えば０．５μＡ以上の電流を閾値値として、リーク電流の有無を検出する。

リーク検出回路１１は、選択ゲート線ＳＧＳＬとソース線ＳＬの間にショートがあると判定すると、その選択ゲート線ＳＧＳＬを含んだブロックＭＢのアドレス情報を、テスターまたは半導体記憶装置１０中のメモリ２０に記憶する。このメモリ２０は、アドレス情報を不揮発に記憶し、例えばメモリセルアレイ内に用意されたＲＯＭ領域により実現されることが可能である。ＲＯＭ領域は、半導体記憶装置１０の制御用のデータ、パラメータ等を保持する。

図１１は、第１実施形態に係るブロックデコーダの回路図である。図１１に示されるように、ブロックデコーダ２ａは、図８の要素および接続に加えて、クロックドインバータＩ１１、Ｉ１２、ｎ型ＭＯＳＦＥＴ Ｔ２１〜Ｔ２４、ノアゲートＮＲ１を含んでいる。図８の例では、トランジスタＳＤＤＴｒ、トランジスタＳＳＤＴｒはともに信号ＢＬＫＳＥＬにより制御され、トランジスタＵＤＴｒ、ＵＳＴｒはともに信号／ＢＬＫＳＥＬにより制御される。一方、図１１では、トランジスタＵＤＴｒ、ＵＳＴｒは、それぞれ信号／ＢＬＫＳＥＬＤ、／ＢＬＫＳＥＬＳにより制御される。トランジスタＳＤＤＴｒ、ＳＳＤＴｒは信号ＢＬＫＳＥＬにより制御される。

インバータＩＶ１１、ＩＶ１２は、クロス接続されて、フローティング制御ラッチ（第２ラッチ）を構成する。フローティング制御ラッチは、このラッチが含まれるデコーダ２ａによりデコードされるブロックＭＢの後述のノードがフローティングであることが必要な場合、セットされる。セットされているインバータＩＶ１１の入力と接地電位との間には、トランジスタＴ２１、Ｔ２２が直列接続されている。インバータＩＶ１２の入力ノードＦＬＴＦと接地電位との間には、トランジスタＴ２３、Ｔ２４が直列接続されている。トランジスタＴ２１、Ｔ２３のゲートはノードｎ１に接続されている。トランジスタＴ２２、Ｔ２４は、それぞれ、ゲートにおいて、信号ＦＬＴＳＥＴ、ＦＬＴＲＳＴを受け取る。信号ＦＬＴＳＥＴ、ＦＬＴＲＳＴは、フローティング制御ラッチ（第２ラッチ）をそれぞれセット、リセットする。セット、リセットされているフローティング制御ラッチ（第２ラッチ）は、ノードＦＬＴＦにおいて、それぞれハイレベル、ローレベルを保持する。ノードｎ１は、さらに、ノアゲートＮＲ１の第１入力に接続されている。ノアゲートＮＲ１の第２入力は、ノードＦＬＴＦに接続されている。ノアゲートＮＲ１は、信号／ＢＬＫＳＥＬＳを出力する。図１１は、デコーダ２ａによりデコードされるブロックＭＢの中のｉ＋１本の選択ゲート線ＳＧＤＬのうちの１本、およびｉ＋１本の選択ゲート線ＳＧＳＬのうちの１本のみを代表的に描いている。これに呼応して、１つの選択ゲート線ＳＧＤＬについての１対のトランジスタＳＤＤＴｒ、ＵＤＴｒ、および１つの選択ゲート線ＳＳＤＬについての１対のトランジスタＳＳＤＴｒ、ＵＳＴｒのみが示されている。実際には、信号ＢＬＫＳＥＬはブロックＭＢ中の全てのトランジスタＳＤＤＴｒ、ＳＳＤＴｒに供給され、信号／ＢＬＫＳＥＬＤはブロックＭＢ中の全てのトランジスタＵＤＴｒに供給され、信号／ＢＬＫＳＥＬＳはブロックＭＢ中の全てのトランジスタＵＳＴｒに供給される。そして、信号ＢＬＫＳＥＬのレベルに基づいて全てのトランジスタＳＤＤＴｒ、ＳＳＤＴｒは同様に振る舞い、信号／ＢＬＫＳＥＬＤのレベルに基づいて全てのトランジスタＵＤＴｒは同様に振る舞い、信号／ＢＬＫＳＥＬＳのレベルに基づいてトランジスタＵＳＴｒは同様に振る舞う。

次に、図１２、図１３を参照して、バッドブロックラッチおよびフローティング制御ラッチの制御について説明する。図１２は、第１実施形態に係るバッドブロックラッチおよびフローティング制御ラッチのリセットのためのタイミングチャートである。図１３は、第１実施形態に係るバッドブロックラッチおよびフローティング制御ラッチのセットのためのタイミングチャートである。図１２に示されるように、例えば制御回路５は、コアドライバ９を介して、時刻ｔ０で、リセットされるラッチを含んだブロックＭＢのアドレス信号ＡＲＡ〜ＡＲＥ（ＡＲ）を、デコーダ２ａに供給する。制御回路５は、全ブロックＭＢのラッチをリセットする場合は、全ブロックＭＢにおいてアドレス信号ＡＲＡ〜ＡＲＥがハイレベルになるように制御する。図１２は、全ブロックＭＢでのリセットの例を示している。次に、制御回路５は、時刻ｔ１において、信号ＲＤＥＣをハイレベルにしてデコーダ２ａをイネーブルにする。次に、制御回路５は、時刻ｔ２から時刻Ｔ３に亘って、バッドブロックラッチをリセットするために信号ＢＢＲＳＴをハイレベルにし、フローティング制御ラッチをリセットするためにＦＬＴＲＳＴをハイレベルにする。２つのラッチの一方のみのリセットが望まれる場合、対応する方の信号ＢＢＲＳＴまたはＦＬＴＲＳＴのみハイレベルにされる。続いて、制御回路５は、時刻ｔ４において信号ＲＤＥＣをローレベルにしてデコーダ２ａをディセーブルにし、続いて、アドレス信号ＡＲがローレベルにされる。図１２のようなラッチのリセットは、所定のタイミング、例えば半導体記憶装置１０が使用可能になる前までの初期設定動作（パワーオンリードの際）の前後等に行われる。

ラッチをセットする場合、図１３に示されるように、制御回路５は、時刻ｔ２からｔ３に亘って、セットされるラッチに対応する信号ＢＢＳＥＴまたは（および）ＦＬＴＳＥＴを、図１２での信号ＢＢＲＳＴおよびＦＬＴＲＳＴに代えてハイレベルにする。２つのラッチは、ブロックＭＢの状態に応じてセットされるかリセットされる。すなわち、制御回路５は、各ブロックＭＢがバッドブロックであるか、および選択ゲート線ＳＧＳＬがフローティングであることが望まれるかの情報を取得する。これらの情報は、メモリ２０において不揮発に記憶されている。正常なブロックＭＢについては、制御回路５は、信号ＢＢＳＥＴ、ＦＬＴＳＥＴをいずれもローレベルにする。バッドブロックであるがフローティングの対象でないブロックＭＢについては、制御回路５は、信号ＢＢＳＥＴ、ＦＬＴＳＥＴをそれぞれハイレベル、ローレベルにする。バッドブロックでありかつフローティングの対象であるブロックＭＢについては、制御回路５は、信号ＢＢＳＥＴ、ＦＬＴＳＥＴをいずれもハイレベルにする。こうして、バッドブロックラッチは、これが含まれるデコーダ２ａによってデコードされるブロックＭＢがバッドブロックの場合、ハイレベルを保持し、そうでない場合、ローレベルを保持する。また、フローティング制御ラッチは、これが含まれるデコーダ２ａによってデコードされるブロックＭＢがフローティングの対象である場合、ハイレベルを保持し、そうでない場合、ローレベルを保持する。フローティング制御ラッチは、上記のように、そのラッチが、リーク検出回路１１によってソース線ＳＬと選択ゲート線ＳＧＳＬのショートを含むブロックＭＢのためのデコーダ２ａ中にある場合、セットされる。図１３のようなラッチのセットは、所定のタイミング、例えばパワーオンリードの際に行われる。

次に、図１４〜図１６を参照して図１１の回路の動作を説明する。図１４は、第１実施形態に係る、正常なブロックの選択時のデコーダの状態を示している。図１４に示され、また上記のように、正常ブロックにおいては、バッドブロックラッチ、フローティング制御ラッチはいずれもリセットされている。すなわち、ノード／ＢＢＦ、ＦＬＴＦは、それぞれハイレベル、ローレベルである。ノード／ＢＢＦがハイレベルであることにより、アドレスデコードが可能である。よって、ヒットするロウアドレス信号ＡＲＡ〜ＡＲＥが供給されると、ノードｎ０はローレベルになる。結果、信号ＢＬＫＳＥＬはハイレベル、信号／ＢＬＫＳＥＬＤはローレベルとなって、選択ゲート線ＳＧＤＬには、トランジスタＳＤＤＴｒを介して接続されたＳＧＤ線ＳＧＤの電位が転送される。また、信号ＢＬＫＳＥＬがハイレベルであることに加えて、信号／ＢＬＫＳＥＬＳはローレベルとなって、選択ゲート線ＳＧＳＬには、トランジスタＳＳＤＴを介して接続されたＳＧＳ線ＳＧＳの電位が転送される。

図１５は、第１実施形態に係る、バッドブロックであるがフローティングの対象でないブロックの選択時のデコーダの状態を示している。図１５に示されるように、このようなブロックにおいては、バッドブロックラッチ、フローティング制御ラッチは、それぞれセット、リセットされている。すなわち、ノード／ＢＢＦ、ＦＬＴＦはいずれもローレベルである。ノード／ＢＢＦがローレベルであることにより、ノードｎ０はハイレベルを維持し、アドレスデコードが不能である。したがって、信号ＢＬＫＳＥＬはローレベル、信号／ＢＬＫＳＥＬＤ、／ＢＬＫＳＥＬＳはハイレベルを維持し、選択ゲート線ＳＧＤＬ、ＳＧＳＬには、非選択電圧ＳＧＤＳが転送される。

図１６は、第１実施形態に係る、バッドブロックでかつフローティングの対象であるブロックの選択時のデコーダの状態を示している。図１６に示されるように、このようなブロックにおいては、バッドブロックラッチ、フローティング制御ラッチはいずれもセットされている。すなわち、ノード／ＢＢＦ、ＦＬＴＦは、それぞれローレベル、ハイレベルである。ノード／ＢＢＦがローレベルであることにより、ノードｎ０はハイレベルを維持し、アドレスデコードが不能である。したがって、信号ＢＬＫＳＥＬはローレベル、信号／ＢＬＫＳＥＬＤはハイレベルを維持し、選択ゲート線ＳＧＤＬには、非選択電圧ＳＧＤＳが転送される。一方、信号ＢＬＫＳＥＬがローレベルであることに加えて、信号／ＢＬＫＳＥＬＳがローレベルとなることにより、選択ゲート線ＳＧＳＬはフローティングとなる。この状態は、図１７においてブロックＭＢ１について示されている。このように、ソース線ＳＬと選択ゲート線ＳＧＳＬのショートを含んだブロックＭＢでは、選択ゲート線ＳＧＳＬはフローティングにされる。このため、ソース線ＳＬが、これとショートしている選択ゲート線ＳＧＳＬを介して、非選択電圧（ＶＳＳ）によって引かれることが防止される。

ソース線ＳＬと選択ゲート線ＳＧＳＬのショートを含んだブロックは、原則的にはバッドブロックにされる。しかしながら、あるブロックが、フローティングの対象とはされるがバッドブロックとは分類されないということも可能である。このようなブロックにおいては、バッドブロックラッチ、フローティング制御ラッチはそれぞれリセット、セットされている。すなわち、ノード／ＢＢＦ、ＦＬＴＦはともにハイレベルである。このようなブロックでは、各メモリストリングＭＳは、ソース線側およびビット線側のうちのビット線側でのみカットオフしている状態にある。このような設定は、例えば、ソース線ＳＬと選択ゲート線ＳＧＳＬのショートによるリーク電流が少なくバッドブロックとは分類される必要が無いブロックの救済に有効である。

ブロックデコーダ２ａは、図１８のようであってもよい。図１８は、第１実施形態の第２例に係るブロックデコーダの回路図である。図１８に示されるように、ブロックデコーダ２ａは、図１１のインバータＩ１１、Ｉ１２、トランジスタＴ２１〜Ｔ２４に代えて、ノアゲートＮＲ２を含んでいる。ノアゲートＮＲ２は、信号ＢＢＢＩＡＳ、／ＢＢＦを受け取る。ノアゲートＮＲ２の出力は、ノアゲートＮＲ１に供給される。信号ＢＢＢＩＡＳは、例えばコアドライバ９から供給される。信号ＢＢＢＩＡＳは、バッドブロック中の選択ゲート線ＳＧＳＬを通常の非選択ブロックと同様にバイアスする場合にハイレベルに設定され、バッドブロックの選択ゲート線ＳＧＳＬをフローティングにする場合にはローレベルに設定される。例えば、バッドブロックの選択ゲート線ＳＧＳＬを、読み出しと書き込みにおいてはフローティングにし、消去においてはフローティングにしない、という実施形態で使用される。

図１８は、正常ブロックの選択時のデコーダの状態も示している。正常ブロックにおいては、ノードｎ１はハイレベルである。したがって、信号ＢＢＢＩＡＳ、／ＢＢＦの論理によらず、信号／ＢＬＫＳＥＬＳはローレベルである。この結果、その他のノードの電位は、図１４と同じであり、選択ゲート線ＳＧＳＬには、トランジスタＳＳＤＴを介して接続されたＳＧＳ線ＳＧＳの電位が転送される。

図１９は、第１実施形態の第２例に係る、バッドブロックであるがフローティングの対象でないブロックの選択時のデコーダの状態を示している。上記のように、このようなブロックでは、信号ＢＢＢＩＡＳは、ハイレベルである。このため、ノアゲートＮＲ２の出力はローレベルである。したがって、ノアゲートＮＲ１の２つの入力は、いずれもローレベルであり、ノアゲートＮＲ１の出力はハイレベルである。この結果、その他のノードは、図１５と同じであり、選択ゲート線ＳＧＳＬには、非選択電圧ＳＧＤＳが転送される。

図２０は、第１実施形態の第２例に係る、バッドブロックでかつフローティングの対象であるブロックの選択時のデコーダの状態を示している。上記のように、このようなブロックでは、信号ＢＢＢＩＡＳは、ローレベルである。このため、ノアゲートＮＲ１の２つの入力はいずれもローレベルであり、ノアゲートＮＲ１はハイレベルを出力する。よって、ノアゲートＮＲ１の出力はローレベルである。この結果、その他のノードは、図１６と同じであり、選択ゲート線ＳＧＳＬはフローティングにされる。

以上説明したように、第１実施形態に係る半導体記憶装置によれば、ソース線ＳＬと選択ゲート線ＳＧＳＬのショートを含んだブロックでは、選択ゲート線ＳＧＳＬは、フローティングにされる。このため、ソース線ＳＬが、これとショートしている選択ゲート線ＳＧＳＬを介して、非選択電圧ＳＧＤＳによって引かれることが防止される。結果、正常動作が可能な半導体記憶装置を提供できる。

ここまでは、選択ゲート線ＳＧＳＬのショートへの対策のために、選択ゲート線ＳＧＳＬがフローティングにされることが可能な例について説明した。しかしながら、第１実施形態は、選択ゲート線ＳＧＳＬをフローティングにすることに代えて、選択ゲート線ＳＧＤＬをフローティングにできるように構成されてもよい。これは、例えば選択ゲート線ＳＧＤＬのショートが多くの箇所で発生している場合に有用である。そのために、インバータＩ４の出力がトランジスタＵＤＴｒのゲートに代えてトランジスタＵＳＴｒのゲートに信号／ＢＬＫＳＥＬＳとして供給される。さらに、ノアゲートＮＲ１の出力がトランジスタＵＳＴｒのゲートに代えてトランジスタＵＤＴｒのゲートに信号／ＢＬＫＳＥＬＤとして供給される。

（第２実施形態）
第２実施形態は、ブロックデコーダの構造が、第１実施形態のものと異なる。図２１は、第２実施形態に係るブロックデコーダの回路図である。第２実施形態に係る半導体記憶装置のうち、以下に記述する点以外の要素、接続、特徴については、第１実施形態のものと同じである。

図２１に示されるように、トランジスタＴ９のソースは、第１実施形態（図１１）での接地に代えて、ｎ型ＭＯＳＦＥＴ Ｔ３１を介して接地されている。トランジスタＴ３１のゲート（ノード／ＳＳＦと称する）は、インバータＩ１１の入力およびインバータＩ１２の出力に接続されている。第２実施形態では、インバータＩ１１の出力は、第１実施形態でのＦＬＴＦに代えて、ＳＳＦとして引用される。

図２２は、第２実施形態に係る、正常なブロックの選択時のデコーダの状態を示している。正常ブロックにおいては、バッドブロックラッチ、フローティング制御ラッチはいずれもリセットされている。すなわち、ノード／ＢＢＦ、／ＳＳＦはいずれもハイレベルである。このため、このためトランジスタＴ９、Ｔ３１はオンし、アドレスデコードが可能である。この結果、信号ＢＬＫＳＥＬ、／ＢＬＫＳＥＬＤ、／ＢＬＫＳＥＬＳは、第１実施形態（図１４）と同じく、それぞれハイレベル、ローレベル、ローレベルとなる。

図２３は、第２実施形態に係る、バッドブロックであるがフローティングの対象でないブロックの選択時のデコーダの状態を示している。このようなブロックにおいては、バッドブロックラッチ、フローティング制御ラッチは、それぞれセット、リセットされている。すなわち、ノード／ＢＢＦ、／ＳＳＦはそれぞれローレベル、ハイレベルである。ノード／ＢＢＦがローレベルでトランジスタＴ９がオフしていることにより、トランジスタＴ３１がオンしていてもアドレスデコードが不能である。この結果、信号ＢＬＫＳＥＬ、／ＢＬＫＳＥＬＤ、／ＢＬＫＳＥＬＳは、第１実施形態（図１５）と同じく、それぞれローレベル、ハイレベル、ハイレベルとなる。

図２４は、第２実施形態に係る、バッドブロックでかつフローティングの対象であるブロックの選択時のデコーダの状態を示している。このようなブロックにおいては、バッドブロックラッチ、フローティング制御ラッチはいずれもセットされている。すなわち、ノード／ＢＢＦ、／ＳＳＦはともにローレベルである。よってトランジスタＴ９、Ｔ３１はオフしており、アドレスデコードが不能である。この結果、信号ＢＬＫＳＥＬ、／ＢＬＫＳＥＬＤ、／ＢＬＫＳＥＬＳは、第１実施形態（図１６）と同じく、それぞれローレベル、ハイレベル、ローレベルとなる。

図２５は、第２実施形態に係る、バッドブロックでないがフローティング制御されるブロック選択時のデコーダの状態を示している。第２実施形態では、トランジスタＴ３１の追加により、以下の点が第１実施形態と異なる。半導体記憶装置１０のテスト工程では、次のような手順で評価が進められることが考えられる。まず、第１実施形態に関して説明したように、選択ゲートＳＧＳＬとソース線ＳＬの間のショートによるリーク電流の検出が行われる。リーク電流が検出されると、当該ショートを含んだブロックＭＢのアドレスがメモリ２０に保持される。そして、所定のタイミング、例えばパワーオンリードの際にメモリ２０の情報に基づいて、特定されたブロックＭＢのためのブロックデコーダ２ａ中のフローティング制御ラッチがセットされる。続いて、消去テストあるいは書込みテストが行われ、バッドブロックのアドレスが同じくメモリ２０に保持される。次いで、所定のタイミングで、このアドレスに基づいて、特定されたブロックＭＢのためのブロックデコーダ２ａ中のバッドブロックラッチがセットされる。

第１実施形態（図１１）では、フローティング制御ラッチのセットのみであると、ブロックアドレスのデコードは禁止されず、可能である。このため、フローティングの対象であるブロックのデコードの禁止が望まれる場合は、このブロックはバッドブロックとしても登録されることが必要である。こうすることにより、ブロックアドレスのデコードが不能になるからである。第１実施形態との関連で説明したように、フローティングの対象であるがバッドブロックと扱われることが望まれない形態にも利点がある。しかしそのような制御が望まれない場合、第２実施形態によれば、図２５に示されるように、フローティング制御ラッチのセットのみで、このセットされたラッチを含んだブロックデコーダ２ａでのアドレスデコードが不能になる。図２５は、第２実施形態に係る、バッドブロックでないがフローティングの対象であるブロックの選択時のデコーダの状態を示している。このようなブロックにおいては、ノード／ＢＢＦ、／ＳＳＦは、それぞれハイレベル、ローレベルである。ノード／ＳＳＦがローレベルでトランジスタＴ３１がオフしているあることにより、トランジスタＴ９がオンしていても、アドレスデコードが不能である。この結果、信号ＢＬＫＳＥＬ、／ＢＬＫＳＥＬＤ、／ＢＬＫＳＥＬＳは、図２４と同じく、それぞれローレベル、ハイレベル、ローレベルとなる。

以上説明したように、第２実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、ソース線ＳＬと選択ゲート線ＳＧＳＬのショートを含んだブロックでは、選択ゲート線ＳＧＳＬは、フローティングにされる。このため、第１実施形態と同じ利点を得られる。また、第２実施形態によれば、フローティング制御ラッチのセットのみで、このラッチを含んだブロックデコーダ２ａでのアドレスデコードは不能になる。このため、バッドブロックラッチのセットを必要とすることなく、より少ない手順でフローティング制御対象のブロックでのアドレスデコードをバッドブロックとしての登録の場合と同様に禁止できる。

第２実施形態も、第１実施形態と同じく、選択ゲート線ＳＧＳＬをフローティングにすることに代えて、選択ゲート線ＳＧＤＬをフローティングにできるように構成されてもよい。そのために要する変更は、第１実施形態と同じである。

（第３実施形態）
第３実施形態は、ブロックデコーダの構成が、第１実施形態のものと異なる。図２６は、第３実施形態に係るブロックデコーダの回路図である。第３実施形態に係る半導体記憶装置のうち、以下に記述する点以外の要素、接続、特徴については、第１実施形態のものと同じである。

図２６に示されるように、第３実施形態では、第１実施形態のノードＢＢＦ、／ＢＢＦ、ＦＬＴＦは、それぞれノードＬ０、／Ｌ０、Ｌ１として引用される。また、第１実施形態の信号ＢＢＳＥＴ、ＢＢＲＳＴ、ＦＬＴＳＥＴ、ＦＬＴＲＳＴは、それぞれ、Ｌ０ＳＥＴ、Ｌ０ＲＳＴ、Ｌ１ＳＥＴ、Ｌ１ＲＳＴに置換される。

トランジスタＴ９のゲートとインバータＩ２の出力は、第１実施形態と異なり、分離されている。トランジスタＴ９のゲートは、ノアゲートＮＲ３の出力と接続されている。ノアゲートＮＲ３は、ノードＬ０、Ｌ１上の信号（信号Ｌ０、Ｌ１）を受け取る。信号Ｌ０、Ｌ１は、対応するブロックに対する制御に基づいて定まるレベルを取り、後述する。信号Ｌ０、Ｌ１は、また、ナンドゲートＮＤ１に入力される。ナンドゲートＮＤ１の出力は、インバータＩ２１に入力される。インバータＩ２１は信号ＳＧＤＦＬＴを出力する。第１実施形態のインバータＩ４に代えノアゲートＮＲ４が設けられている。ノアゲートＮＲ４は、ノードｎ１と接続され、また信号ＳＧＤＦＬＴを受け取る。ノアゲートＮＲ４は、信号／ＢＬＫＳＥＬＤを出力する。

信号Ｌ０、Ｌ１は、図２７に示すレベルの組み合わせを取る。図２７は、第３実施形態に係る信号の組み合わせを示している。ブロックが正常である場合、信号Ｌ０、Ｌ１は、ともにローレベルである。バッドブロックであるがフローティングの対象でないブロックでは、信号Ｌ０、Ｌ１は、それぞれハイレベル、ローレベルである。バッドブロックでかつ選択ゲート線ＳＧＳＬがフローティングの対象であるブロックでは、信号Ｌ０、Ｌ１は、それぞれローレベル、ハイレベルである。バッドブロックでかつ選択ゲート線ＳＧＳＬ、ＳＧＤＬの両方がフローティングの対象であるブロックでは、信号Ｌ０、Ｌ１はともにハイレベルである。

信号Ｌ０、Ｌ１のレベルは、図２８、図２９に示すタイミングチャートに則って制御される。図２８は、第３実施形態に係るラッチのリセットのためのタイミングチャートである。図２９は、第３実施形態に係るラッチのセットのためのタイミングチャートである。図２８は、信号ＢＢＳＥＴ、ＢＢＲＳＴ、ＦＬＴＳＥＴ、ＦＬＴＲＳＴがそれぞれ信号Ｌ０ＳＥＴ、Ｌ０ＲＳＴ、Ｌ１ＳＥＴ、Ｌ１ＲＳＴに置換されたことを除いて、図１２と同じである。同様に、図２９は、信号ＢＢＳＥＴ、ＢＢＲＳＴ、ＦＬＴＳＥＴ、ＦＬＴＲＳＴがそれぞれＬ０ＳＥＴ、Ｌ０ＲＳＴ、Ｌ１ＳＥＴ、Ｌ１ＲＳＴに置換されたことを除いて、図１３と同じである。例えば制御回路５は、あるブロックが、バッドブロックであるか、および選択ゲート線ＳＧＳＬのみまたは選択ゲート線ＳＧＳＬ、ＳＧＤＬの両方がフローティングにされるべきかに基づいて、ノードＬ０ＳＥＴ、Ｌ０ＲＳＴ、Ｌ１ＳＥＴ、Ｌ１ＲＳＴのレベルを設定する。あるブロックが、バッドブロックであるか、および選択ゲート線ＳＧＳＬのみまたは選択ゲート線ＳＧＳＬ、ＳＧＤＬの両方がフローティングにされるかについての情報は、メモリ２０によって不揮発に保持される。

図２６に戻る。正常ブロックにおいては、第１、第２ラッチはいずれもリセットされている。すなわち、ノードＬ０、Ｌ１は、ともにローレベルである。このためトランジスタＴ９はオンし、アドレスデコードが可能である。また、ノードｎ１はハイレベルであるが、信号ＳＧＤＦＬＴがローレベルであるため、信号／ＢＬＫＳＥＬＤはローレベルである。この結果、信号ＢＬＫＳＥＬはハイレベル、信号／ＢＬＫＳＥＬＤはローレベルとなって、選択ゲート線ＳＧＤＬには、トランジスタＳＤＤＴｒを介して接続されたＳＧＤ線ＳＧＤの電位が転送される。また、信号ＢＬＫＳＥＬがハイレベルであることに加えて、信号／ＢＬＫＳＥＬＳはローレベルとなって、選択ゲート線ＳＧＳＬには、トランジスタＳＳＤＴｒを介して接続されたＳＧＳ線ＳＧＳの電位が転送される。

バッドブロックにおいては、第１、第２ラッチは、それぞれセット、リセットされている。すなわち、ノードＬ０、Ｌ１は、それぞれハイレベル、ローレベルである。このためトランジスタＴ９はオフであり、アドレスデコードが不能である。また、ノードｎ１、信号ＳＧＤＦＬＴがともにローレベルであるため、信号ＢＬＫＳＥＬ、／ＢＬＫＳＥＬＤ、／ＢＬＫＳＥＬＳは、それぞれローレベル、ハイレベル、ハイレベルである。この結果、選択ゲート線ＳＧＤＬ、ＳＧＳＬには、非選択電圧ＳＧＤＳが転送される。

バッドブロックでかつ選択ゲート線ＳＧＳＬのみフローティングの対象であるブロックにおいては、第１、第２ラッチは、それぞれリセット、セットされている。すなわち、ノードＬ０、Ｌ１は、それぞれローレベル、ハイレベルである。このためトランジスタＴ９はオフであり、アドレスデコードが不能である。また、ノードｎ１、信号ＳＧＤＦＬＴがともにローレベルであるため、信号ＢＬＫＳＥＬ、／ＢＬＫＳＥＬＤは、それぞれローレベル、ハイレベルである。この結果、選択ゲート線ＳＧＤＬには、非選択電圧ＳＧＤＳが転送される。一方、信号ＢＬＫＳＥＬがローレベルであることに加えて信号／ＢＬＫＳＥＬＳがローレベルであるため、選択ゲート線ＳＧＳＬはフローティングになる。

バッドブロックでかつ選択ゲート線ＳＧＳＬ、ＳＧＤＬの両方がフローティングの対象であるブロックにおいては、第１、第２ラッチはいずれもセットされている。すなわち、ノードＬ０、Ｌ１はともにハイレベルである。このため、トランジスタＴ９はオフであり、アドレスデコードが不能である。また、ノードｎ１、信号ＳＧＤＦＬＴがそれぞれローレベル、ハイレベルであるため、信号ＢＬＫＳＥＬ、／ＢＬＫＳＥＬＤ、／ＢＬＫＳＥＬＳは、みなローレベルである。このため、選択ゲート線ＳＧＤＬ、ＳＧＳＬは、ともにフローティングになる。

以上説明したように、第３実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、ソース線ＳＬと選択ゲート線ＳＧＳＬのショートを含んだブロックでは、選択ゲート線ＳＧＳＬは、フローティングにされる。このため、第１実施形態と同じ利点を得られる。また、第３実施形態によれば、選択されたブロックにおいて、選択ゲート線ＳＧＳＬに加えて選択ゲート線ＳＧＤＬもフローティングにすることができる。

第３実施形態も、第１実施形態と同じく、選択ゲート線ＳＧＳＬをフローティングにすることに代えて、選択ゲート線ＳＧＤＬをフローティングにできるように構成されてもよい。そのために、まず、図２６のノアゲートＮＲ４の出力がトランジスタＵＤＴｒのゲートに代えてトランジスタＵＳＴｒのゲートに信号／ＢＬＫＳＥＬＳとして供給される。さらに、ノアゲートＮＲ１の出力がトランジスタＵＳＴｒのゲートに代えてトランジスタＵＤＴｒのゲートに信号／ＢＬＫＳＥＬＤとして供給される。この変更により、第３実施形態では、信号Ｌ０、Ｌ１がそれぞれローレベル、ハイレベルであると、対象のブロックはバッドブロックでかつその選択ゲート線ＳＧＤＬがフローティングにされる。

（第４実施形態）
第４実施形態は、ブロックデコーダの構成が、第１実施形態のものと異なる。図３０は、第４実施形態に係るブロックデコーダの回路図である。第４実施形態に係る半導体記憶装置のブロックデコーダ以外の要素、接続、特徴については、第１実施形態のものと同じである。

図３０に示されるように、ブロックデコーダ２ａは、第３実施形態の要素および接続に加えて、ノアゲートＮＲ６を含んでいる。ノアゲートＮＲ６は、信号Ｌ０、／Ｌ１を受け取り、信号ＳＧＳＦＬＴを出力する。信号ＳＧＳＦＬＴは、ノアゲートＮＲ１に、第３実施形態でのノードｎ１上の信号に変えて入力される。

信号Ｌ０、Ｌ１は、図３１に示すレベルの組み合わせを取る。図３１は、第４実施形態に係る信号の組み合わせを示している。ブロックが正常である場合、信号Ｌ０、Ｌ１は、ともにローレベルである。ブロックがバッドブロックであるがフローティングの対象でない場合、信号Ｌ０、Ｌ１は、それぞれハイレベル、ローレベルである。ブロックがバッドブロックでかつ選択ゲート線ＳＧＳＬがフローティングの対象である場合、信号Ｌ０、Ｌ１は、それぞれローレベル、ハイレベルである。ブロックがバッドブロックでかつ選択ゲート線ＳＧＤＬがフローティングの対象である場合、信号Ｌ０、Ｌ１はともにハイレベルである。

正常ブロックにおいては、第１、第２ラッチはいずれもリセットされている。すなわち、ノードＬ０、Ｌ１は、ともにローレベルである。このためトランジスタＴ９はオンし、アドレスデコードが可能である。また、ノードｎ１、信号ＳＧＤＦＬＴが、それぞれハイレベル、ローレベルであるため、信号ＢＬＫＳＥＬ、／ＢＬＫＳＥＬＤは、それぞれハイレベル、ローレベルである。この結果、選択ゲート線ＳＧＤＬには、トランジスタＳＤＤＴｒを介して接続されたＳＧＤ線ＳＧＤの電位が転送される。また、ノードｎ１、信号ＳＧＳＦＬＴが、それぞれハイレベル、ローレベルであるため、信号／ＢＬＫＳＥＬＳはローレベルである。この結果、選択ゲート線ＳＧＳＬには、トランジスタＳＳＤＴｒを介して接続されたＳＧＳ線ＳＧＳの電位が転送される。

バッドブロックにおいては、第１、第２ラッチは、それぞれセット、リセットされている。すなわち、ノードＬ０、Ｌ１は、それぞれハイレベル、ローレベルである。このためトランジスタＴ９はオフであり、アドレスデコードが不能である。また、ノードｎ１、信号ＳＧＤＦＬＴ、ＳＧＳＦＬＴがみなローレベルであるため、信号ＢＬＫＳＥＬ、／ＢＬＫＳＥＬＤ、／ＢＬＫＳＥＬＳは、それぞれローレベル、ハイレベル、ハイレベルである。この結果、選択ゲート線ＳＧＤＬ、ＳＧＳＬには、非選択電圧ＳＧＤＳが転送される。

バッドブロックでかつ選択ゲート線ＳＧＳＬのみフローティング対象であるブロックにおいては、第１、第２ラッチは、それぞれリセット、セットされている。すなわち、ノードＬ０、Ｌ１は、それぞれローレベル、ハイレベルである。このためトランジスタＴ９はオフであり、アドレスデコードが不能である。また、ノードｎ１、信号ＳＧＤＦＬＴがともにローレベルであるため、信号ＢＬＫＳＥＬ、／ＢＬＫＳＥＬＤは、それぞれローレベル、ハイレベルである。この結果、選択ゲート線ＳＧＤＬには、非選択電圧ＳＧＤＳが転送される。一方、ノードｎ１、信号ＳＧＳＦＬＴがそれぞれローレベル、ハイレベルであるため、信号ＢＬＫＳＥＬ、／ＢＬＫＳＥＬＤはともにローレベルである。この結果、選択ゲート線ＳＧＳＬはフローティングになる。

バッドブロックでかつ選択ゲート線ＳＧＤＬのみフローティング対象であるブロックにおいては、第１、第２ラッチはいずれもセットされている。すなわち、ノードＬ０、Ｌ１はともにハイレベルである。このため、トランジスタＴ９はオフであり、アドレスデコードが不能である。また、ノードｎ１、信号ＳＧＤＦＬＴがそれぞれローレベル、ハイレベルであるため、信号ＢＬＫＳＥＬ、／ＢＬＫＳＥＬＤはともにローレベルである。この結果、選択ゲート線ＳＧＤＬはフローティングになる。一方、ノードｎ１、信号ＳＧＳＦＬＴがともにローレベルであるであるため、信号ＢＬＫＳＥＬ、／ＢＬＫＳＥＬＳはそれぞれローレベル、ハイレベルである。この結果、選択ゲート線ＳＧＤＬには、非選択電圧ＳＧＤＳが転送される。

特願２０１１−１３３９４２において、ビット線がフローティングにされた後に非選択ブロックのドレイン側選択ゲート線を所定の電位だけ上昇させることによって、ビット線の電位をカップリングで上昇させようとするアイデアが記載されている。この時、ビット線とドレイン側選択ゲート線がショートしていると、ビット線電位が低下したり、ビット線を押し上げる能力が不足したりする可能性がある。同様に、ドレイン側選択ゲートと隣接するワード線がショートしている場合においても、このビット線ブーストが不十分となり得る。そこで、図３２に示す方法で、ドレイン側選択ゲート線ＳＧＤＬを介するリーク電流の検出が行われる。図３２は、第４実施形態に係るリーク電流検出の方法を示している。特に、図３２は、選択ブロックＭＢ１中の選択ゲート線ＳＧＤＬ（例えばＳＧＤＬ０）と、その周囲の要素との間のショートを検出するための状態を示している。リーク検出回路１１は、図３２に示されるとともに以下に記述する動作を行えるように構成されている。

まず、リーク検出回路１１は、コアドライバ９を介して、評価対象の選択ゲート線ＳＧＤＬ０に例えば１．５Ｖを印加し、選択ブロックＭＢ１中の残りの選択ゲート線ＳＧＤＬ、ＳＧＳＬ、および全てのワード線ＷＬに電圧ＶＳＳを印加する。このような電圧の印加により、評価対象の選択ゲート線ＳＧＤＬ０を介するリーク電流（ショート）の有無を、リーク検出回路１１により検出できる。

こうして検出された、他の要素とショートしている選択ゲート線ＳＧＤＬを含んだブロックＭＢのためのブロックデコーダ２ａにおいて、ノードＬ０、Ｌ１はともにハイレベルにセットされる。この結果、まず、ブロックはバッドブロックとして振る舞い、デコードが不能である。また、ビット線ブーストの際、選択ゲート線ＳＧＤＬは、フローティングとなって、ビット線ブーストのために非選択ブロックの選択ゲート線ＳＧＤＬに接続される配線およびドライバから電気的に切り離されることが可能になる。こうして、所望のビット線ブーストを実行できる。

以上説明したように、第４実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、ソース線ＳＬと選択ゲート線ＳＧＳＬのショートを含んだブロックでは、選択ゲート線ＳＧＳＬは、フローティングにされる。このため、第１実施形態と同じ利点を得られる。また、第４実施形態によれば、他の要素とショートしている選択ゲート線ＳＧＤＬを含んだブロックでは、選択ゲート線ＳＧＤＬは、フローティングにされる。このため、所望のビット線ブーストを実行できる。

その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。

１…メモリセルアレイ、２…ロウデコーダ、３…データ回路・ページバッファ、４…カラムデコーダ、５…制御回路、６…入出力回路、７…アドレス・コマンドレジスタ、８…電圧発生回路、９…コアドライバ、１０…半導体記憶装置、１１…リーク検出回路、３ａ…センスアンプ、３ｂ…データキャッシュ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＭＢ…ブロック、ＭＵ…メモリユニット、ＭＳ…メモリストリング、ＳＤＴｒ、ＳＳＴｒ…選択ゲートトランジスタ、ＭＴｒ…メモリセルトランジスタ、ＳＧＤＬ、ＳＧＳＬ…選択ゲート線、２ａ…ブロックデコーダ、２ｂ…転送トランジスタ群、ＷＤＴｒ…ＷＬ転送トランジスタ、ＳＤＤＴｒ…ＳＧＤＬ転送トランジスタ、ＳＳＤＴｒ…ＳＧＳＬ転送トランジスタ、ＵＤＴｒ、ＵＳＴｒ…トランジスタ、ＳＧＤ線…ＳＧＤ、ＳＧＳ線…ＳＧＳ。

Claims (9)

1. 直列接続されたメモリセルトランジスタ列と、
   前記メモリセルトランジスタ列の第１端とソース線およびビット線の一方との間に接続された第１選択トランジスタと、
   前記第１選択トランジスタのゲート電極に接続され、第１転送トランジスタを介してドライバと接続され、第２転送トランジスタを介して非選択電圧を供給する第１ノードと接続された第１線と、
   セットされていると、前記第１線を選択するアドレスが入力されても前記第１線の非選択を指示する情報を保持する第１ラッチと、
   前記第１ラッチがセットおよびリセットされていると、それぞれ第１および第２論理とされ、前記第１転送トランジスタのゲート電極と接続された第２ノードと、
   第１信号と、前記第１ラッチの出力を受け取る第１ノアゲートと、
   前記第２ノードおよび前記第１ノアゲートの出力を受け取り、出力を前記第２転送トランジスタのゲート電極と接続された第２ノアゲートと、
   を具備し、前記第１線は、選択的に、前記ドライバに接続、または前記第１ノードに接続、またはフローティングにされ、
   前記第１ラッチがセットされていて且つ前記第１信号が第１論理であると、前記第１線が前記第１ノードに接続され、
   前記第１ラッチがセットされていて且つ前記第１信号が第２論理であると、前記第１および第２転送トランジスタがオフされることにより、前記第１線がフローティングにされる、
   ことを特徴とする半導体記憶装置。
2. 直列接続されたメモリセルトランジスタ列と、
   前記メモリセルトランジスタ列の第１端とソース線およびビット線の一方との間に接続された第１選択トランジスタと、
   前記第１選択トランジスタのゲート電極に接続された第１線と、
   を具備し、前記第１線は、選択的に、ドライバに接続、または非選択電圧を供給する第１ノードに接続、またはフローティングにされることを特徴とする半導体記憶装置。
3. 前記第１線が、第１転送トランジスタを介して前記ドライバと接続されており、第２転送トランジスタを介して前記第１ノードと接続されており、
   前記第１および第２転送トランジスタがオフされることにより、前記第１線がフローティングにされる、
   ことを特徴とする請求項２に記載の半導体記憶装置。
4. セットされていると、前記第１線をフローティングにすることを指示する情報を保持する第１ラッチをさらに具備し、
   前記第１ラッチがセットされていると、前記第１および第２転送トランジスタがオフされる、
   ことを特徴とする請求項３に記載の半導体記憶装置。
5. セットされていると、前記第１線を選択するアドレスが入力されても前記第１線の非選択を指示する情報を保持する第２ラッチをさらに具備し、
   前記第２ラッチがセットされていると、前記第１ラッチによらずに、前記第１線が、前記ドライバから切断され、前記第１ノードに接続される、
   ことを特徴とする請求項４に記載の半導体記憶装置。
6. 前記第１ラッチがセットされていると、前記第２ラッチによらずに、前記第１線がフローティングにされる、
   ことを特徴とする請求項５に記載の半導体記憶装置。
7. 前記メモリセルトランジスタ列の第２端とソース線およびビット線の他方との間に接続された第２選択トランジスタと、
   前記第２選択トランジスタのゲート電極に接続され、選択的に第２ドライバに接続される第２線と、
   をさらに具備し、
   前記第２ラッチがセットされていると、前記第２線は前記第１ノードに接続され、
   前記第１および第２ラッチがセットされていると、前記第１および第２線はフローティングにされるか、前記第１線はフローティングされずに前記第１ノードに接続されかつ前記第２線はフローティングにされる、
   ことを特徴とする請求項６に記載の半導体記憶装置。
8. セットされていると、前記第１線を選択するアドレスが入力されても前記第１線の非選択を指示する情報を保持する第１ラッチをさらに具備し、
   前記第１線は、選択的に、前記ドライバに接続、または前記第１ノードに接続、またはフローティングにされ、
   前記第１ラッチがセットされていて且つ第１信号が第１論理であると、前記第１線が前記第１ノードに接続され、
   前記第１ラッチがセットされていて且つ前記第１信号が第２論理であると、前記第１および第２転送トランジスタがオフされることにより、前記第１線がフローティングにされる、
   ことを特徴とする請求項３に記載の半導体記憶装置。
9. 前記第１ラッチがセットおよびリセットされていると、それぞれ第１および第２論理とされ、前記第１転送トランジスタのゲート電極と接続された第２ノードと、
   前記第１信号と、前記第１ラッチの出力を受け取る第１ノアゲートと、
   前記第２ノードおよび前記第１ノアゲートの出力を受け取り、出力を前記第２転送トランジスタのゲート電極と接続された第２ノアゲートと、
   をさらに具備する請求項８の半導体記憶装置。

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