JP2012069605A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】安定した動作を実行可能な不揮発性半導体記憶装置法を提供する。
【解決手段】メモリストリングは、電気的に書き換え可能な複数のメモリトランジスタ、及びスペアメモリトランジスタを直列接続してなる。ワード線は、メモリトランジスタのゲートに接続されている。スペアワード線は、スペアメモリトランジスタのゲートに接続されている。メモリストリングは、第1半導体層、電荷蓄積層、複数の第1導電層、及び第2導電層を備える。第1半導体層は、基板に対して垂直方向に延びる第1半導体層を含む。電荷蓄積層は、第1半導体層の側面を取り囲む。複数の第1導電層は、電荷蓄積層を介して第1半導体層の側面を取り囲みワード線として機能する。第2導電層は、電荷蓄積層を介して第1半導体層の側面を取り囲み、スペアワード線として機能する。制御回路は、ワード線に代えてスペアワード線を駆動可能である。
【選択図】図3
【解決手段】メモリストリングは、電気的に書き換え可能な複数のメモリトランジスタ、及びスペアメモリトランジスタを直列接続してなる。ワード線は、メモリトランジスタのゲートに接続されている。スペアワード線は、スペアメモリトランジスタのゲートに接続されている。メモリストリングは、第1半導体層、電荷蓄積層、複数の第1導電層、及び第2導電層を備える。第1半導体層は、基板に対して垂直方向に延びる第1半導体層を含む。電荷蓄積層は、第1半導体層の側面を取り囲む。複数の第1導電層は、電荷蓄積層を介して第1半導体層の側面を取り囲みワード線として機能する。第2導電層は、電荷蓄積層を介して第1半導体層の側面を取り囲み、スペアワード線として機能する。制御回路は、ワード線に代えてスペアワード線を駆動可能である。
【選択図】図3
Description
本明細書に記載の実施の形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
近年、メモリの集積度を高めるために、メモリトランジスタ(メモリセル)を3次元的に配置した半導体記憶装置(3次元半導体記憶装置)が多数提案されている。例えば、従来の3次元半導体記憶装置は、基板に対して垂直方向に延びる柱状半導体層、及び電荷蓄積層を介して柱状半導体層を取り囲む導電層を有する。柱状半導体層はメモリトランジスタのボディとして機能する。そして、導電層は、メモリトランジスタのゲート、及びメモリトランジスタに接続されたワード線として機能する。
上記のような3次元半導体記憶装置において、隣接するワード線がショートした場合、それらワード線に接続された全てのメモリトランジスタは、その動作に問題が生じる。
本発明は、安定した動作を実行可能な不揮発性半導体記憶装置を提供する。
一態様に係る不揮発性半導体記憶装置は、メモリストリング、ワード線、スペアワード線、及び制御回路を備える。メモリストリングは、電気的に書き換え可能な複数のメモリトランジスタ、及びスペアメモリトランジスタを直列接続してなる。ワード線は、メモリトランジスタのゲートに接続されている。スペアワード線は、スペアメモリトランジスタのゲートに接続されている。制御回路は、メモリストリングに供給する電圧を制御する。メモリストリングは、第1半導体層、電荷蓄積層、複数の第1導電層、及び第2導電層を備える。第1半導体層は、基板に対して垂直方向に延び、メモリトランジスタのボディ、及びスペアメモリトランジスタのボディとして機能する。電荷蓄積層は、第1半導体層の側面を取り囲むように形成されている。複数の第1導電層は、電荷蓄積層を介して第1半導体層の側面を取り囲むように形成され、メモリトランジスタのゲート及びワード線として機能する。第2導電層は、電荷蓄積層を介して第1半導体層の側面を取り囲むように形成され、スペアメモリトランジスタのゲート及びスペアワード線として機能する。制御回路は、ワード線に代えてスペアワード線を駆動可能である。
以下、図面を参照して、不揮発性半導体記憶装置の一実施形態について説明する。
[第1実施形態]
[構成]
先ず、図1を参照して、第1実施形態に係る不揮発性半導体記憶装置の構成について説明する。図1は、第1実施形態に係る不揮発性半導体記憶装置のブロック図である。
[構成]
先ず、図1を参照して、第1実施形態に係る不揮発性半導体記憶装置の構成について説明する。図1は、第1実施形態に係る不揮発性半導体記憶装置のブロック図である。
第1実施形態に係る不揮発性半導体記憶装置は、図1に示すように、データを記憶するメモリセルアレイ1、及びメモリセルアレイ1(後述するメモリストリングMS)に供給する電圧を制御する制御回路2を有する。
メモリセルアレイ1は、図1に示すように、データを消去する単位となる複数のメモリブロックMBを有する。メモリセルブロックMBは、複数のメモリユニットMUを有する。更に、メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrを有する。メモリユニットMUは、ロウ方向、及びカラム方向にマトリクス状に配置されている。図1に示す例では、1つのメモリブロックMBにおいて、メモリユニットMUは、ロウ方向にn行、カラム方向に4列設けられている。なお、後述する図3に示すように、メモリユニットMUは、積層方向(半導体基板10に対して垂直方向)を長手方向として配置されている。すなわち、メモリユニットMUは、3次元的に配置されている。
メモリストリングMSは、図1に示すように、直列接続されたメモリトランジスタMTr1〜MTr4、スペアメモリトランジスタSMTr1にて構成されている。メモリトランジスタMTr1〜MTr4が正常に動作する場合、それらメモリトランジスタMTr1〜MTr4に対してデータの書込動作、読出動作、及び消去動作が実行される。メモリトランジスタMTr1〜MTr4のいずれか1つが正常に動作しない場合、正常に動作しない1つのメモリトランジスタMTr1〜MTr4に代わって、スペアメモリトランジスタSMTr1に対して各種動作が実行される。メモリトランジスタMTr1〜MTr4、スペアメモリトランジスタSMTr1は、その電荷蓄積層に電荷を蓄積することによって、データを保持する。
メモリトランジスタMTr1〜MTr4のゲートには、ワード線WL1〜WL4が接続されている。スペアメモリトランジスタSMTr1のゲートには、スペアワード線SWL1が接続されている。
ソース側選択トランジスタSSTrのドレインは、メモリストリングMSのソース(スペアメモリトランジスタSMTr1のソース)に接続されている。ソース側選択トランジスタSSTrのゲートには、ソース側選択ゲート線SGSが接続されている。ソース側選択トランジスタSSTrのソースは、ソース線SLに接続されている。
ドレイン側選択トランジスタSDTrのソースは、メモリストリングMSのドレイン側(トランジスタMTr4のドレイン)に接続されている。ドレイン側選択トランジスタSDTrのゲートには、ドレイン側選択ゲート線SGDが接続されている。ドレイン側選択トランジスタSSTrのドレインは、ビット線BLに接続されている。
制御回路2は、ワード線WL1〜WL4に不良がない場合、それらワード線WL1〜WL4を駆動させる。一方、制御回路2は、ワード線WL1〜WL4のいずれか1つが不良である場合、その1つのワード線WL1〜WL4に代えて、スペアワード線SWL1を駆動させる。制御回路2は、アドレスデコーダ3、レジスタ4、マッチング回路5、アドレス変換回路6、ワード線駆動回路7、選択ゲート線駆動回路8、及び複数のロウデコーダ9を有する。
アドレスデコーダ3は、アドレス信号RA<0>〜RA<X>を出力する。アドレス信号RA<0>〜RA<X>は、各種動作を実行する際、選択するメモリブロックMB、及び選択するワード線WL1〜WL4を特定する。レジスタ4は、不良アドレス信号RAe<0>〜RAe<X>を記憶している。不良アドレス信号RAe<0>〜RAe<X>は、欠陥を有するメモリブロックMB、及び欠陥を有するワード線WL1〜WL4を特定する
マッチング回路5は、アドレス信号RA<0>〜RA<X>、及び不良アドレス信号RAe<0>〜RAe<X>を受け付ける。そして、マッチング回路5は、両者が一致する場合、マッチング信号NGを出力する。
アドレス変換回路6は、アドレス信号RA<0>〜RA<X>、及びマッチング信号NGに基づき、アドレス信号RAt<0>〜RAt<X>を出力する。アドレス信号RAt<0>〜RAt<X>は、不良とされたワード線WL1〜WL4のいずれか1つの代わりとなるスペアワード線SWL1を特定するアドレスを含む。この場合、例えば、不良と判定されたワード線WL1のアドレスは、スペアワード線SWL1のアドレスに入れ替えられる。或いは、不良と判定されたワード線WL1を除き、ワード線WL2〜WL4及びスペアワード線SWL1のアドレスは、新たに振りなおされる。
ワード線駆動回路7は、ロウデコーダ9を介してスペアワード線SWL1に電圧VSWL1を供給する。ワード線駆動回路7は、ロウデコーダ9を介してワード線WL1〜WL4に電圧VWL1〜VWL4を供給する。
選択ゲート線駆動回路8は、ロウデコーダ9を介して電圧SGunsel、電圧SGSsel<1>〜<4>、及び電圧SGDsel<1>〜<4>を供給する。電圧SGunselは、非選択とされたメモリブロックMBに含まれるソース側選択ゲート線SGS、及びドレイン側選択ゲート線SGDに供給される。電圧SGSsel<1>〜<4>は、各々、選択されたメモリブロックMBに含まれる1〜4列目に位置するソース側選択ゲート線SGS<1>〜<4>に供給される。電圧SGDsel<1>〜<4>は、各々、選択されたメモリブロックMBに含まれる1〜4列目に位置するドレイン側選択ゲート線SGD<1>〜<4>に供給される。
ロウデコーダ9は、アドレス信号RAt<0>〜RAt<X>により特定されたワード線WL1〜WL4、スペアワード線SWL1、ソース側選択ゲート線SGS、及びドレイン側選択ゲート線SGDを駆動する。
次に、図2を参照して、メモリブロックMB内の各種配線について説明する。上述したように、メモリブロックMBは、複数のメモリユニットMUを有する。また、メモリユニットMUは、メモリストリングMS(メモリトランジスタMTr1〜MTr4、スペアメモリトランジスタSMTr1)、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrを有する。
図2に示すように、メモリブロックMB内の全てのメモリユニットMU(n×4個)のソース(スペアメモリトランジスタSMTrのソース)は、1本のソース線SLに共通接続されている。
カラム方向に1列に並ぶ4個のメモリユニットMUのドレイン(ドレイン側選択トランジスタSDTrのドレイン)は、1本のビット線BLに接続されている。ビット線BLは、1つのメモリブロックMB内にn本もうけられている。ビット線BLは、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。
図2に示すように、ワード線WL1〜WL4は、各々、メモリブロックMB内の全てのメモリトランジスタMTr1〜MTr4(n×4個)のゲートに共通接続されている。すなわち、ワード線WL1〜WL4は、各々、1つのメモリブロックMBに1本だけ設けられている。
また、図2に示すように、スペアワード線SWL1は、メモリブロックMB内の全てのスペアメモリトランジスタSTr(n×4個)のゲートに共通接続されている。すなわち、スペアワード線SWL1は、1つのメモリブロックMBに1本だけ設けられている。
ソース側選択ゲート線SGSは、ロウ方向に1列に並ぶn個のソース側選択トランジスタSSTrのゲートに共通接続されている。すなわち、図2に示す例では、ソース側選択ゲート線SGSは、1つのメモリブロックMBに4本設けられている。
ドレイン側選択ゲート線SGDは、ロウ方向に1列に並ぶn個のドレイン側選択トランジスタSDTrのゲートに共通接続されている。すなわち、図2に示す例では、ドレイン側選択ゲート線SGDは、1つのメモリブロックMBに4本設けられている。
次に、図3及び図4を参照して、第1実施形態に係るメモリセルアレイ1の積層構造について説明する。メモリセルアレイ1は、図3及び図4に示すように、半導体基板10、半導体基板10上に順次積層されたソース側選択トランジスタ層20、メモリ層30、ドレイン側選択トランジスタ層40、及び配線層50を有する。
ソース側選択トランジスタ層20は、ソース側選択トランジスタSSTrとして機能する。メモリ層30は、メモリストリングMS(スペアメモリトランジスタSMTr1、及びメモリトランジスタMTr1〜MTr4)として機能する。ドレイン側選択トランジスタ層40は、ドレイン側選択トランジスタSDTrとして機能する。配線層50は、ビット線BL、及びその他の各種配線として機能する。
半導体基板10は、その上面に拡散層11を有する。拡散層11は、ソース線SLとして機能する。
ソース側選択トランジスタ層20は、図3及び図4に示すように、半導体基板10上に絶縁層を介してソース側導電層21を有する。ソース側導電層21は、ソース側選択トランジスタSSTrのゲート、及びソース側選択ゲート線SGSとして機能する。ソース側導電層21は、各メモリブロックBK内にて、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ソース側導電層21は、不純物をドープしたポリシリコン(poly−Si)にて構成されている。
また、ソース側選択トランジスタ層20は、図4に示すように、ソース側ホール22を有する。ソース側ホール22は、ソース側導電層21を貫通するように形成されている。ソース側ホール22は、ロウ方向及びカラム方向にマトリクス状に形成されている。
また、ソース側選択トランジスタ層20は、図4に示すように、ソース側ゲート絶縁層23、及びソース側柱状半導体層24を有する。ソース側柱状半導体層24は、ソース側選択トランジスタSSTrのボディ(チャネル)として機能する。
ソース側ゲート絶縁層23は、ソース側ホール22の側壁に所定の厚みをもって形成されている。ソース側柱状半導体層24は、ソース側ゲート絶縁層23の側面に接し、ソース側ホール22を埋めるように形成されている。ソース側柱状半導体層24は、積層方向に延びる柱状に形成されている。ソース側柱状半導体層24は、拡散層11と電気的に接続されるように形成されている。ソース側ゲート絶縁層23は、酸化シリコン(SiO2)にて構成されている。ソース側柱状半導体層24は、ポリシリコン(poly−Si)にて構成されている。
上記ソース側選択トランジスタ層20の構成を換言すると、ソース側導電層21は、ソース側ゲート絶縁層23を介してソース側柱状半導体層24を取り囲むように形成されている。
メモリ層30は、図3及び図4に示すように、ソース側選択トランジスタ層20上に絶縁層を介して順次積層されたワード線導電層31a〜31eを有する。ワード線導電層31aは、スペアメモリトランジスタSMTr1のゲート、及びスペアワード線SWL1として機能する。ワード線導電層31b〜31eは、各々、メモリトランジスタMTr1〜MTr4のゲート、及びワード線WL1〜WL4として機能する。
ワード線導電層31a〜31eは、メモリブロックMB毎に分断され、ロウ方向及びカラム方向に2次元的に(板状に)広がるように形成されている。ワード線導電層31a〜31eは、不純物をドープしたポリシリコン(poly−Si)にて構成されている。
また、メモリ層30は、図4に示すように、メモリホール32を有する。メモリホール32は、ワード線導電層31a〜31eを貫通するように形成されている。メモリホール32は、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリホール32は、ソース側ホール22と整合する位置に形成されている。
また、メモリ層30は、図4に示すように、メモリゲート絶縁層33、及びメモリ柱状半導体層34を有する。メモリ柱状半導体層34は、スペアメモリトランジスタSMTr1のボディ(チャネル)、及びメモリトランジスタMTr1〜MTr4のボディ(チャネル)として機能する。
メモリゲート絶縁層33は、メモリホール32の側壁に所定の厚みをもって形成されている。メモリ柱状半導体層34は、メモリゲート絶縁層33の側面に接し、メモリホール32を埋めるように形成されている。メモリ柱状半導体層34は、積層方向に延びる柱状に形成されている。メモリ側柱状半導体層34の下面は、ソース柱状半導体層24の上面に接するように形成されている。
ここで、図5を参照して、メモリゲート絶縁層33の構成について詳しく説明する。図5は、図4の拡大図である。メモリゲート絶縁層33は、メモリホール32の側面側からメモリ柱状半導体層34側へと、ブロック絶縁層33a、電荷蓄積層33b、及びトンネル絶縁層33cを有する。電荷蓄積層33bは、電荷を蓄積可能に構成されている。
ブロック絶縁層33aは、図5に示すように、メモリホール32の側壁に所定の厚みをもって形成されている。電荷蓄積層33bは、ブロック絶縁層33aの側壁に所定の厚みをもって形成されている。トンネル絶縁層33cは、電荷蓄積層33bの側壁に所定の厚みをもって形成されている。ブロック絶縁層33a、及びトンネル絶縁層33cは、酸化シリコン(SiO2)にて構成されている。電荷蓄積層33bは、例えば、窒化シリコン(SiN)にて構成されている。メモリ柱状半導体層34は、ポリシリコン(poly−Si)にて構成されている。
上記メモリ層30の構成を換言すると、ワード線導電層31a〜31eは、メモリゲート絶縁層33を介してメモリ柱状半導体層34を取り囲むように形成されている。
ドレイン側選択トランジスタ層40は、図3及び図4に示すように、ドレイン側導電層41を有する。ドレイン側導電層41は、ドレイン側選択トランジスタSDTrのゲート、及びドレイン側選択ゲート線SGDとして機能する。
ドレイン側導電層41は、メモリ層30の上に絶縁層を介して積層されている。ドレイン側導電層41は、メモリ柱状半導体層34の直上に形成されている。ドレイン側導電層41は、各メモリブロックBK内にて、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ドレイン側導電層41は、例えば、不純物をドープしたポリシリコン(poly−Si)にて構成されている。
また、ドレイン側選択トランジスタ層40は、図4に示すように、ドレイン側ホール42を有する。ドレイン側ホール42は、ドレイン側導電層41を貫通するように形成されている。ドレイン側ホール42は、ロウ方向及びカラム方向にマトリクス状に形成されている。ドレイン側ホール42は、メモリホール32に整合する位置に形成されている。
また、ドレイン側選択トランジスタ層40は、図4に示すように、ドレイン側ゲート絶縁層43、及びドレイン側柱状半導体層44を有する。ドレイン側柱状半導体層44は、ドレイン側選択トランジスタSDTrのボディ(チャネル)として機能する。
ドレイン側ゲート絶縁層43は、ドレイン側ホール42の側壁に所定の厚みをもって形成されている。ドレイン側柱状半導体層44は、ドレイン側ゲート絶縁層43に接し、ドレイン側ホール42を埋めるように形成されている。ドレイン側柱状半導体層44は、積層方向に延びるように柱状に形成されている。ドレイン側柱状半導体層44の下面は、メモリ柱状半導体層34の上面に接するように形成されている。ドレイン側ゲート絶縁層43は、酸化シリコン(SiO2)にて構成されている。ドレイン側柱状半導体層44は、ポリシリコン(poly−Si)にて構成されている。
上記ドレイン側選択トランジスタ層40の構成を換言すると、ドレイン側導電層41は、ドレイン側ゲート絶縁層43を介してドレイン側柱状半導体層44を取り囲むように形成されている。
配線層50は、図3及び図4に示すように、ビット層51を有する。ビット層51は、ビット線BLとして機能する。
ビット層51は、ドレイン側柱状半導体層44の上面に接するように形成されている。ビット層51は、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。ビット層51は、タングステン等の金属にて構成されている。
次に、図6を参照して、マッチング回路5の具体的構成について説明する。図6に示すように、マッチング回路5は、XOR回路51<0>〜51<X>、及び1個のNOR回路52を有する。XOR回路51<0>〜51<X>の一方の入力端子は、各々、アドレス信号RA<0>〜RA<X>を受け付ける。XOR回路51<0>〜51<X>の他方の入力端子は、各々、不良アドレス信号RAe<0>〜RAe<X>を受け付ける。XOR回路51<0>〜51<X>は、各々、入力端子にて受け付けた信号の排他的論理和に基づき、信号RA’<0>〜RA’<X>を出力する。NOR回路52の入力端子は、信号RA’<0>〜RA’<X>を受け付け、それら信号の否定論理和に基づき、マッチング信号NGを出力する。
次に、図7を参照して、ロウデコーダ9の具体的構成について説明する。図7に示すように、ロウデコーダ9は、1つのメモリブロックMBに対して、2つ設けられている。以下、図7に示すメモリブロックMBの左側に位置するロウデコーダ9を、ロウデコーダ9Aとし、図7に示すメモリブロックMBの右側に位置するロウデコーダ9を、ロウデコーダ9Bとする。
続いて、図8を参照して、1つのメモリブロックMBに着目して、ロウデコーダ9A、9Bの構成について説明する。ロウデコーダ9Aは、図8に示すように、AND回路91a、レベルシフタ92a、転送トランジスタTra<1>〜Tra<5>を有する。
AND回路91aは、アドレス変換回路6から供給されるアドレス信号RAt<0>〜RAt<X>に基づき、信号WLctrlを出力する。転送トランジスタTra<1>〜Tra<5>のゲートは、レベルシフタ92aを介して信号WLctrlを供給される。
転送トランジスタTra<1>は、スペアワード線SWL1とワード線駆動回路7との間に設けられている。転送トランジスタTra<1>は、信号WLctrlに基づき、スペアワード線SWL1に電圧VSWL1を転送する。
転送トランジスタTra<2>〜Tra<5>は、各々、ワード線WL1〜WL4とワード線駆動回路7との間に設けられている。転送トランジスタTra<2>〜Tra<5>は、各々、信号WLctrlに基づき、ワード線WL1〜WL4に電圧VWL1〜VWL4を転送する。
ロウデコーダ9Bは、図8に示すように、AND回路91b、レベルシフタ92b、インバータ93b、第1転送トランジスタTrb11<1>〜Trb11<4>、Trb12(1)〜Trb12(4)、及び第2転送トランジスタTrb21<1>〜Trb21<4>、Trb22<1>〜Trb22<4>を有する。
AND回路91bは、アドレス変換回路6から供給されるアドレス信号RAt<0>〜RAt<X>に基づき、信号SGctrlを出力する。第1転送トランジスタTrb11<1>〜Trb11<4>、Trb12<1>〜Trb12<4>のゲートは、レベルシフタ92bを介して信号SGctrlを供給される。一方、第2転送トランジスタTrb21<1>〜Trb21<4>、Trb22<1>〜Trb22<4>のゲートは、レベルシフタ92b及びインバータ93bを介して信号SGctrlを供給される。
第1転送トランジスタTrb11<1>〜Trb11<4>は、各々、メモリブロックMB内の4列のソース側選択ゲート線SGS<1>〜SGS<4>と選択ゲート線駆動回路8との間に設けられている。第1転送トランジスタTrb11<1>〜Trb11<4>は、信号SGctrlに基づき、選択されたメモリブロックMBに含まれるソース側選択ゲート線SGS<1>〜SGS<4>に、電圧SGSsel<1>〜SGSsel<4>を転送する。
第1転送トランジスタTrb12<1>〜Trb12<4>は、各々、メモリブロックMB内の4列のドレイン側選択ゲート線SGD<1>〜SGD<4>と選択ゲート線駆動回路8との間に設けられている。第1転送トランジスタTrb12<1>〜Trb12<4>は、信号SGctrlに基づき、選択されたメモリブロックMBに含まれるドレイン側選択ゲート線SGD<1>〜SGD<4>に、電圧SGDsel<1>〜SGDsel<4>を転送する。
第2転送トランジスタTrb21<1>〜Trb21<4>は、各々、メモリブロックMB内の4列のソース側選択ゲート線SGS<1>〜SGS<4>と選択ゲート線駆動回路8との間に設けられている。第2転送トランジスタTrb21<1>〜Trb21<4>は、信号SGctrlに基づき、非選択とされたメモリブロックMBに含まれるソース側選択ゲート線SGS<1>〜SGS<4>に、電圧SGunselを転送する。
第2転送トランジスタTrb22<1>〜Trb22<4>は、各々、メモリブロックMB内の4列のドレイン側選択ゲート線SGD<1>〜SGD<4>と選択ゲート線駆動回路8との間に設けられている。第2転送トランジスタTrb22<1>〜Trb22<4>は、信号SGctrlに基づき、非選択とされたメモリブロックMBに含まれるドレイン側選択ゲート線SGD<1>〜SGD<4>に、電圧SGunselを転送する。
以上、図7及び図8に示した構成により、ロウデコーダ9(9A、9B)は、メモリブロックMB内のワード線WL1〜WL4、スペアワード線SWL、ソース側選択ゲート線SGS、及びドレイン側選択ゲート線SGDに所定の電圧を印加することができる。
次に、図9を参照して、第1実施形態に係る不揮発性半導体記憶装置の動作について説明する。図9は、メモリブロックMB<1>、MB<2>間で、ワード線WL4がショートした例を示している。図9に示す例では、メモリブロックMB<1>、MB<2>において、全てのメモリトランジスタMTr4が制御できなくなる。
そこで、メモリブロックMB<1>、MB<2>内のワード線WL4を特定するアドレス信号RA<0>〜RA<X>に基づき、アドレス変換回路6は、メモリブロックMB<1>、MB<2>内のスペアワード線SWL1を特定するアドレス信号RAt<0>〜RAt<X>を出力する。これにより、第1実施形態は、ワード線WL4(メモリトランジスタMTr4)の代わりに、スペアワード線SWL1(スペアメモリトランジスタSMTr1を駆動させる。すなわち、第1実施形態は、ワード線WL1〜WL4がショートした場合に、効率的にメモリセルアレイ1を救済することができる。また、第1実施形態は、3次元的(立体的)な構造を持つメモリセルアレイ1にスペアメモリトランジスタSMTr1、及びスペアワード線SWL1を配置している。したがって、2次元的(平面的)な構造を持つメモリセルアレイとは異なり、第1実施形態においては、メモリセルアレイ1に更にスペアメモリトランジスタを加えたとしても、メモリセルアレイ1の占有面積(チップ面積)は増大しない。
[第2実施形態]
次に、第2実施形態に係る不揮発性半導体記憶装置について説明する。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
次に、第2実施形態に係る不揮発性半導体記憶装置について説明する。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
先ず、図10を参照して、第2実施形態に係るメモリブロックMBの回路構成について説明する。図10に示すように、第2実施形態に係るメモリストリングMSは、第1実施形態の構成に加えて、更にスペアメモリトランジスタSMTr2を有する。スペアメモリトランジスタSMTr2は、スペアメモリトランジスタSMTr1とメモリトランジスタMTr1との間に設けられている。
スペアメモリトランジスタSMTr2は、スペアメモリトランジスタSMTr1と同様に機能する。1つのメモリブロックMB内の全てのスペアメモリトランジスタSMTr2(n×4個)のゲートには、1本のスペアワード線SWL2が共通接続されている。
次に、図11を参照して、第2実施形態に係るメモリセルアレイ1の積層構造について説明する。第2実施形態に係るメモリ層30は、第1実施形態の構成に加えて、更にワード線導電層31a’を有する。ワード線導電層31a’は、スペアメモリトランジスタSMTr2のゲート、及びスペアワード線SWL2として機能する。また、第2実施形態において、メモリ柱状半導体層34は、スペアメモリトランジスタSMTr2のボディ(チャネル)としても機能する。
ワード線導電層31a’は、絶縁層を介して、ワード線導電層31aとワード線導電層31bとの間に設けられている。ワード線導電層31a’は、メモリブロックMB毎に分断され、ロウ方向及びカラム方向に延びる板状に形成されている。ワード線導電層31a’は、メモリゲート絶縁層33を介して、メモリ柱状半導体層34を取り囲むように形成されている。ワード線導電層31a’は、不純物をドープしたポリシリコンにて構成されている。
上記図10及び図11にて示された構成により、第2実施形態は、第1実施形態と同様の効果を奏する。また、第2実施形態は、ワード線WL1〜WL4(メモリトランジスタMTr1〜MTr4)の内の2つが不良である場合、例えば、ワード線WL2とワード線WL3との間でショートが発生した場合、それらに代えて、スペアワード線SWL1、SWL2(スペアメモリトランジスタSMTr1、SMTr2)を駆動させることができる。
[第3実施形態]
次に、図12を参照して、第3実施形態に係る不揮発性半導体記憶装置について説明する。なお、第3実施形態において、第1及び第2実施形態と同様の構成については、同一符号を付し、その説明を省略する。
次に、図12を参照して、第3実施形態に係る不揮発性半導体記憶装置について説明する。なお、第3実施形態において、第1及び第2実施形態と同様の構成については、同一符号を付し、その説明を省略する。
上述したように、第1実施形態は、不良と判定されたワード線WL1〜WL4のいずれか1つに代えて、スペアワード線SWL1を駆動させる。すなわち、第1実施形態は、不良と判定されていないワード線WL1〜WL4に代えて、スペアワード線SWL1を駆動させない。これに対して、第3実施形態は、不良であるか否かに拘わらず、ワード線WL1〜WL4のいずれか1つに代えて、スペアワード線SWL1を駆動させる。
したがって、第3実施形態は、図12に示すように、第1実施形態と異なり、レジスタ4、及びマッチング回路5を有していない。そして、第3実施形態は、第1実施形態と異なる機能を有するアドレス変換回路6aを有する。
アドレス変換回路6aは、アドレス信号RA<0>〜RA<X>に基づき、アドレス信号RAat<0>〜RAat<X>をロウデコーダ9に出力する。アドレス信号RAat<0>〜RAat<X>は、選択されたワード線WL1〜WL4の代わりとなるスペアワード線SWL1、及び非選択とされたワード線WL1〜WL4の代わりとなるスペアワード線SWL1を特定するアドレスを含む。上記の構成により、第3実施形態は、第1実施形態と同様の効果を奏する。
[第4実施形態]
次に、第4実施形態に係る不揮発性半導体記憶装置について説明する。なお、第4実施形態において、第1〜第3実施形態と同様の構成については、同一符号を付し、その説明を省略する。
次に、第4実施形態に係る不揮発性半導体記憶装置について説明する。なお、第4実施形態において、第1〜第3実施形態と同様の構成については、同一符号を付し、その説明を省略する。
先ず、図13を参照して、第4実施形態に係るメモリブロックMBの回路構成について説明する。図13に示すように、メモリストリングMSは、第1実施形態の構成に加えて、メモリトランジスタMTr5、MTr6、スペアメモリトランジスタSMTr2、及びバックゲートトランジスタBTrを有する。メモリトランジスタMTr1〜MTr3、メモリトランジスタMTr4〜MTr6は、各々直列接続されている。スペアメモリトランジスタSMTr1は、メモリトランジスタMTr1のソースに一端を接続されている。スペアメモリトランジスタSMTr2は、メモリトランジスタMTr6のドレインに一端を接続されている。バックゲートトランジスタBTrは、メモリトランジスタMTr3とメモリトランジスタMTr4との間に設けられている。
メモリトランジスタMTr5、MTr6は、メモリトランジスタMTr1〜MTr4と同様に機能する。1つのメモリブロックMB内の全てのメモリトランジスタMTr5、MTr6(n×4個)のゲートには、各々、1本のスペアワード線WL5、WL6が共通接続されている。スペアメモリトランジスタSMTr2は、スペアメモリトランジスタSMTr1と同様に機能する。1つのメモリブロックMB内の全てのスペアメモリトランジスタSMTr2(n×4個)のゲートには、1本のスペアワード線SWL2が共通接続されている。1つのメモリブロックMB内の全てのバックゲートトランジスタBTr(n×4個)のゲートには、1本のバックゲート線BGが共通接続されている。
次に、図14を参照して、第4実施形態に係るメモリセルアレイ1の積層構造について説明する。メモリセルアレイ1は、図14に示すように、半導体基板10の上に絶縁層を介して順次積層されたバックゲート層60、メモリ層70、選択トランジスタ層80、及び配線層90を有する。バックゲート層60は、バックゲートトランジスタBTrとして機能する。メモリ層70は、メモリトランジスタMTr1〜MTr6、及びスペアメモリトランジスタSMTr1、SMTr2として機能する。選択トランジスタ層80は、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrとして機能する。配線層90は、ソース線SL、及びビット線BLとして機能する。
バックゲート層60は、図14に示すように、バックゲート導電層61を有する。バックゲート導電層61は、バックゲート線BG、及びバックゲートトランジスタBTrのゲートとして機能する。バックゲート導電層61は、基板10と平行なロウ方向及びカラム方向に2次元的に広がるように形成されている。バックゲート導電層61は、不純物をドープしたポリシリコン(poly−Si)にて構成されている。
バックゲート層60は、図14に示すように、バックゲートホール62を有する。バックゲートホール62は、バックゲート導電層61を掘り込むように形成されている。バックゲートホール62は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール62は、ロウ方向及びカラム方向にマトリクス状に形成されている。
メモリ層70は、図14に示すように、バックゲート層60の上層に形成されている。メモリ層70は、ワード線導電層71a〜71dを有する。ワード線導電層71aは、ワード線WL3、及びメモリトランジスタMTr3のゲートとして機能する。また、ワード線導電層71aは、ワード線WL4、及びメモリトランジスタMTr4のゲートとして機能する。ワード線導電層71bは、ワード線WL2、及びメモリトランジスタMTr2のゲートとして機能する。また、ワード線導電層71bは、ワード線WL5、及びメモリトランジスタSMTr5のゲートとして機能する。ワード線導電層71cは、ワード線WL1、及びメモリトランジスタMTr1のゲートとして機能する。また、ワード線導電層71cは、ワード線WL6、及びメモリトランジスタMTr6のゲートとして機能する。ワード線導電層71dは、スペアワード線SWL1、及びスペアメモリトランジスタSMTr1のゲートとして機能する。また、ワード線導電層71dは、スペアワード線SWL2、及びスペアメモリトランジスタSMTr2のゲートとして機能する。
ワード線導電層71a〜71dは、層間絶縁層を挟んで積層されている。ワード線導電層71a〜71dは、カラム方向に所定ピッチをもってロウ方向を長手方向として延びるように形成されている。ワード線導電層71a〜71dは、不純物をドープしたポリシリコン(poly−Si)にて構成されている。
メモリ層70は、図14に示すように、メモリホール72を有する。メモリホール72は、ワード線導電層71a〜71d、及び絶縁層を貫通するように形成されている。メモリホール72は、バックゲートホール62のカラム方向の端部近傍に整合するように形成されている。
また、バックゲート層60、及びメモリ層70は、図14に示すように、メモリゲート絶縁層73、及びメモリ半導体層74を有する。メモリ半導体層74は、メモリストリングMS(メモリトランジスタMTr1〜MTr4、スペアメモリトランジスタSMTr1〜SMTr4)のボディ(チャネル)として機能する。メモリゲート絶縁層73は、上記実施形態と同様に、電荷を蓄積する電荷蓄積層を有する。
メモリ半導体層74は、バックゲートホール62、及びメモリホール72を埋めるように形成されている。メモリ半導体層74は、ロウ方向からみてU字状に形成されている。メモリ半導体層74は、基板10に対して垂直方向に延びる一対の柱状部74a、及び一対の柱状部74aの下端を連結する連結部74bを有する。メモリ半導体層74は、ポリシリコン(poly−Si)にて構成されている。
上記バックゲート層60の構成を換言すると、バックゲート導電層61は、メモリゲート絶縁層73を介して連結部74bを取り囲むように形成されている。また、上記メモリ層70の構成を換言すると、ワード線導電層71a〜71dは、メモリゲート絶縁層73を介して柱状部74aを取り囲むように形成されている。
選択トランジスタ層80は、図14に示すように、ソース側導電層81a、及びドレイン側導電層81bを有する。ソース側導電層81aは、ソース側選択ゲート線SGS、及びソース側選択トランジスタSSTrのゲートとして機能する。ドレイン側導電層81bは、ドレイン側選択ゲート線SGD、及びドレイン側選択トランジスタSDTrのゲートとして機能する。
ソース側導電層81aは、メモリ半導体層74を構成する一方の柱状部74aの上層に形成されている。ドレイン側導電層81bは、ソース側導電層81aと同層であって、メモリ半導体層74を構成する他方の柱状部74aの上層に形成されている。ソース側導電層81a、及びドレイン側導電層81bは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ソース側導電層81a、及びドレイン側導電層81bは、不純物をドープしたポリシリコン(poly−Si)にて構成されている。
選択トランジスタ層80は、図14に示すように、ソース側ホール82a、及びドレイン側ホール82bを有する。ソース側ホール82aは、ソース側導電層81aを貫通するように形成されている。ドレイン側ホール82bは、ドレイン側導電層81bを貫通するように形成されている。ソース側ホール82a及びドレイン側ホール82bは、各々、メモリホール72と整合する位置に形成されている。
選択トランジスタ層80は、図14に示すように、ソース側ゲート絶縁層83a、ソース側柱状半導体層84a、ドレイン側ゲート絶縁層83b、及びドレイン側柱状半導体層84bを有する。ソース側柱状半導体層84aは、ソース側選択トランジスタSSTrのボディ(チャネル)として機能する。ドレイン側柱状半導体層84bは、ドレイン側選択トランジスタSDTrのボディ(チャネル)として機能する。
ソース側ゲート絶縁層83aは、ソース側ホール82aの側面に所定の厚みをもって形成されている。ソース側柱状半導体層84aは、ソース側ゲート絶縁層83aの側面及び一対の柱状部74aの一方の上面に接し、基板10に対して垂直方向に延びるように柱状に形成されている。ソース側柱状半導体層84aは、ポリシリコン(poly−Si)にて構成されている。
ドレイン側ゲート絶縁層83bは、ドレイン側ホール82bの側面に所定の厚みをもって形成されている。ドレイン側柱状半導体層84bは、ドレイン側ゲート絶縁層83bの側面及び一対の柱状部74bの一方の上面に接し、基板10に対して垂直方向に延びるように柱状に形成されている。ドレイン側柱状半導体層84bは、ポリシリコン(poly−Si)にて構成されている。
配線層90は、ソース層91、プラグ層92、及びビット層93を有する。ソース層91は、ソース線SLとして機能する。ビット層93は、ビット線BLとして機能する。
ソース層91は、ソース側柱状半導体層84aの上面に接し、ロウ方向に延びるように形成されている。ビット層93は、プラグ層92を介してドレイン側柱状半導体層84bの上面に接し、カラム方向に延びるように形成されている。ソース層91、プラグ層92、及びビット層93は、タングステン等の金属にて構成されている。
以上、図13及び図14に示す構成により、第4実施形態は、第1実施形態と同様の効果を奏することができる。また、第4実施形態は、ワード線WL1〜WL6(メモリトランジスタMTr1〜MTr6)内の2つが不良である場合、例えば、ワード線WL2とワード線WL3との間でショートが発生した場合、それらに代えて、スペアワード線SWL1、SWL2(スペアメモリトランジスタSMTr1、SMTr2)を駆動させることができる。また、ソース線SL(ソース層91)は金属にて構成されているので、第4実施形態のソース線SLは第1実施形態よりも低抵抗となる。また、第4実施形態は、ワード線導電層71dを1層形成するだけで、2つのスペアワード線SWL1、SWL2、及びスペアメモリトランジスタSMTr1、SMTr2を形成することができる。
[その他実施形態]
以上、実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
以上、実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上記第1実施形態は、1つのメモリストリングMS中に1つのスペアメモリトランジスタSMTr1を有し、第2実施形態は、1つのメモリストリングMS中に2つのスペアメモリトランジスタSMTr1、SMTr2を有する。しかしながら、第1及び第2実施形態は、1つのメモリストリングMS中に3つ以上のスペアメモリトランジスタを有していてもよい。
また、上記第2実施形態において、スペアメモリトランジスタSMTr1、SMTr2は、直列に接続されたメモリトランジスタMTr1〜MTr4の一端側に設けられている。しかしながら、図15Aに示すように、第2実施形態は、更にスペアメモリトランジスタSMTr3、SMTr4を有し、スペアメモリトランジスタSMTr1〜SMTr4は、直列に接続されたメモリトランジスタMTr1〜MTr4の両端に設けられていてもよい。また、図15Bに示すように、スペアメモリトランジスタSMTr1〜SMTr4は、メモリトランジスタMTr1〜MTr4の間に設けられていてもよい。
10…半導体基板、 20…ソース側選択トランジスタ層、 30、70…メモリ層、 40…ドレイン側選択トランジスタ層、 50、90…配線層、 60…バックゲート層、 80…選択トランジスタ層、 MTr1〜MTr4…メモリトランジスタ、 SMTr1〜SMTr4…スペアメモリトランジスタ、 SSTr…ソース側選択トランジスタ、 SDTr…ドレイン側選択トランジスタ。
Claims (13)
- 電気的に書き換え可能な複数のメモリトランジスタ、及びスペアメモリトランジスタを直列接続してなるメモリストリングと、
前記メモリトランジスタのゲートに接続されたワード線と、
前記スペアメモリトランジスタのゲートに接続されたスペアワード線と、
前記メモリストリングに供給する電圧を制御する制御回路とを備え、
前記メモリストリングは、
基板に対して垂直方向に延び、前記メモリトランジスタのボディ、及びスペアメモリトランジスタのボディとして機能する第1半導体層と、
前記第1半導体層の側面を取り囲むように形成された電荷蓄積層と、
前記電荷蓄積層を介して前記第1半導体層の側面を取り囲むように形成され、前記メモリトランジスタのゲート及び前記ワード線として機能する複数の第1導電層と、
前記電荷蓄積層を介して前記第1半導体層の側面を取り囲むように形成され、前記スペアメモリトランジスタのゲート及び前記スペアワード線として機能する第2導電層とを備え、
前記制御回路は、前記ワード線に代えて前記スペアワード線を駆動可能である
ことを特徴とする不揮発性半導体記憶装置。 - 前記スペアメモリトランジスタは、前記メモリストリング中に複数個設けられ、
前記第2導電層は、複数層設けられている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 消去単位となるメモリブロックに含まれる複数の前記メモリトランジスタのゲートに共通接続されたワード線と、
前記メモリブロックに含まれる複数の前記スペアメモリトランジスタのゲートに共通接続されたスペアワード線とを備え、
前記第1導電層は、複数の前記第1半導体層を取り囲むように形成され且つ前記メモリブロック毎に分断され、
前記第2導電層は、複数の前記第1半導体層を取り囲むように形成され且つ前記メモリブロック毎に分断されている
ことを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。 - 前記制御回路は、
不良であると判定された前記ワード線を特定する第1アドレスを記憶したレジスタと、
前記第1アドレスと、選択された前記ワード線を特定する第2アドレスとが一致する場合に、検出信号を出力するマッチング回路と、
前記第2アドレス及び前記検出信号に基づき、選択された前記ワード線の代わりとなる前記スペアワード線を特定する第3アドレスを出力するアドレス変換回路と、
前記第3アドレスにより特定された前記スペアワード線を駆動するロウデコーダとを備える
ことを特徴とする請求項1乃至請求項3のいずれか1項記載の不揮発性半導体記憶装置。 - 前記制御回路は、
選択された前記ワード線を特定する第1アドレスと、前記第1アドレスに基づき、選択された前記ワードの代わりとなる前記スペアワード線、及び非選択とされた前記ワード線の代わりとなる前記スペアワード線を特定する第2アドレスとを出力するアドレス変換回路と、
前記第2アドレスにより特定された前記スペアワード線を駆動するロウデコーダとを備える
ことを特徴とする請求項1乃至請求項3のいずれか1項記載の不揮発性半導体記憶装置。 - 前記スペアメモリトランジスタは、直列に接続された前記メモリトランジスタの一端に設けられている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記スペアメモリトランジスタは、直列に接続された前記メモリトランジスタの両端に設けられている
ことを特徴とする請求項2項記載の不揮発性半導体記憶装置。 - 前記スペアメモリトランジスタは、前記メモリトランジスタの間に設けられている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記第1半導体層は、
基板に対して垂直方向に延びる一対の柱状部と、
一対の前記柱状部の下端を連結する連結部とを備える
ことを特徴とする請求項1乃至請求項8のいずれか1項記載の不揮発性半導体記憶装置。 - 前記メモリストリングの一端に一端を接続された第1トランジスタを備え、
前記第1トランジスタは、
前記第1半導体層の下面から垂直方向に延び、前記第1トランジスタのボディとして機能する第2半導体層と、
前記第2半導体層の側面を取り囲む第1ゲート絶縁層と、
前記第1ゲート絶縁層を介して前記第2半導体層の側面を取り囲み、前記第1トランジスタのゲートとして機能する第3導電層とを備える
ことを特徴とする請求項1乃至請求項8のいずれか1項記載の不揮発性半導体記憶装置。 - 前記メモリストリングの他端に一端を接続された第2トランジスタを備え、
前記第2トランジスタは、
前記第1半導体層の上面から垂直方向に延び、前記第2トランジスタのボディとして機能する第3半導体層と、
前記第3半導体層の側面を取り囲む第2ゲート絶縁層と、
前記第2ゲート絶縁層を介して前記第3半導体層の側面を取り囲み、前記第2トランジスタのゲートとして機能する第4導電層とを備える
ことを特徴とする請求項10記載の不揮発性半導体記憶装置。 - 前記メモリストリングの一端に一端を接続された第1トランジスタを備え、
前記第1トランジスタは、
一対の前記第1半導体層の一方の上面から垂直方向に延び、前記第1トランジスタのボディとして機能する第2半導体層と、
前記第2半導体層の側面を取り囲む第1ゲート絶縁層と、
前記第1ゲート絶縁層を介して前記第2半導体層の側面を取り囲み、前記第1トランジスタのゲートとして機能する第3導電層とを備える
ことを特徴とする請求項9記載の不揮発性半導体記憶装置。 - 前記メモリストリングの他端に一端を接続された第2トランジスタを備え、
前記第2トランジスタは、
一対の前記第1半導体層の他方の上面から垂直方向に延び、前記第2トランジスタのボディとして機能する第3半導体層と、
前記第3半導体層の側面を取り囲む第2ゲート絶縁層と、
前記第2ゲート絶縁層を介して前記第3半導体層の側面を取り囲み、前記第2トランジスタのゲートとして機能する第4導電層とを備える
ことを特徴とする請求項12記載の不揮発性半導体記憶装置。
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Cited By (12)
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---|---|---|---|---|
JP2014053061A (ja) * | 2012-09-07 | 2014-03-20 | Toshiba Corp | 半導体記憶装置及びそのコントローラ |
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