KR20160031935A - 3차원 수직 채널 메모리를 위한 워드 라인 리페어 - Google Patents

3차원 수직 채널 메모리를 위한 워드 라인 리페어 Download PDF

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Abstract

메모리 장치는 도전성 스트립들의 하부 평면, 도전성 스트립들의 복수의 중간 평면, 도전성 스트립들의 상부 평면 및 추가적인 중간 평면을 구비하는, 절연 스트립들과 교대로 배치되는 도전성 스트립들의 복수의 스택들을 포함한다. 복수의 수직 구조들은 상기 복수의 스택들에 대해 직교하게 배열된다. 메모리 요소들은 상기 복수의 스택들의 측부 표면들과 상기 복수의 수직 구조들 사이의 교차점들에서의 계면 영역들 내에 배치된다. 연결 요소들의 스택은 각각의 중간 평면들 내의 도전성 스트립들 및 상기 추가적인 중간 평면에 연결된다. 디코딩 회로부는 상기 복수의 중간 평면들 및 상기 추가적인 중간 평면에 연결되며, 결함이 있는 것으로 나타난 중간 평면을 상기 추가적인 중간 평면으로 대체하도록 구성된다.

Description

3차원 수직 채널 메모리를 위한 워드 라인 리페어{WORD LINE REPAIR FOR 3D VERTICAL CHANNEL MEMORY}
본 발명은 고밀도 메모리 장치들에 관한 것이며, 상세하게는 메모리 셀들의 다중 평면들이 3차원(3D) 어레이를 제공하도록 배열되는 메모리 장치들에 관한 것이다.
3차원(3D) 메모리 장치들은 수직 채널 구조들을 포함하는 다양한 구성들로 개발되어 왔다. 수직 채널 구조들에 있어서, 전하 저장 구조들을 포함하는 메모리 셀들은, 워드 라인들, 스트링 선택 라인들 및 접지 선택 라인들로서 배열되는 도전성 스트립들의 수평 평면들과 메모리 셀들을 위한 채널들을 포함하는 수직 액티브 스트립들 사이의 계면 영역들에 배치된다.
메모리 장치는 메모리 셀들의 다중 블록들을 포함할 수 있다. 각 블록은 워드 라인들, 스트링 선택 라인들 및 접지 선택 라인들로 배열되는 도전성 스트립들의 수평 평면들의 다중 스택들을 포함할 수 있다. 블록 내의 워드 라인에서의 결함은 상기 블록들 불량이 되게 할 수 있다. 블록이 불량일 경우, 이는 "배드(bad)" 블록으로 표시될 수 있고, 양호한 블록이 지정될 수 있어 상기 메모리 장치는 상기 "배드" 블록 대신에 상기 양호한 블록을 이용할 수 있다. 이러한 방법의 하나의 문제점은 블록이 상대적으로 큰 면적을 가져 비용이 상대적으로 높아지는 점이다.
따라서, 보다 낮은 비용으로 메모리를 위한 워드 라인 리페어 시스템(word line repair system)을 제공할 수 있는 수직 채널 구조를 이용한 3차원 집적 회로 메모리를 위한 구조를 제공하는 것이 바람직하다.
메모리 장치는 집적 회로 기판 상에 절연 스트립들(strips)과 교대로 배치되는 도전성 스트립들의 복수의 스택들(stacks)을 포함한다. 상기 스택들은 적어도 도전성 스트립들의 하부 평면(GSL), 도전성 스트립들의 복수의 중간 평면들(WLs), 도전성 스트립들의 상부 평면(SSLs), 그리고 도전성 스트립들의 추가적인 중간 평면들 포함한다. 복수의 수직 구조들은 상기 복수의 스택들에 직교하게 배열된다. 메모리 요소들은 상기 복수의 스택들의 측부 표면들과 상기 복수의 수직 구조들 사이의 교차점들에서의 계면 영역들 내에 배치된다. 상기 메모리 장치는 절연층들에 의해 분리되고, 상기 복수의 중간 평면들(WLs) 내의 각각의 중간 평면들 내의 도전성 스트립들 및 상기 추가적인 중간 평면에 연결되는 연결 요소들(linking elements)의 스택을 포함한다. 하나의 구현예에 있어서, 상기 복수의 수직 구조들은 복수의 수직 패널 구조들이 될 수 있다. 동작에 있어, 전압이 워드 라인(WL)을 통해 메모리 요소의 게이트 구조에 인가될 때, 상기 게이트 구조 아래의 상기 메모리 요소에 대응되는 수직 채널 구조 내의 메모리 셀 내의 채널 영역이 턴 온(turn-on)된다.
디코딩 회로부(decoding circuitry)는 상기 복수의 중간 평면들 및 상기 추가적인 중간 평면에 연결되며, 결함이 있는 것으로 나타난 중간 평면을 상기 추가적인 중간 평면으로 대체하도록 구성된다. 상기 디코딩 회로부는 특정한 중간 평면이 결함이 있는 지를 나타내는 메모리 저장 데이터 및 상기 저장 데이터에 응하여 상기 추가적인 중간 평면을 선택하는 로직(logic)을 포함할 수 있다.
상기 메모리 장치는 복수의 추가적인 중간 평면들 및 절연층들에 의해 분리되고 상기 복수의 추가적인 중간 평면들 내의 각각의 추가적인 중간 평면들 내의 도전성 스트립들에 연결되는 상기 연결 요소들의 스택 내의 추가적인 연결 요소들을 포함할 수 있다. 상기 디코딩 회로부는 상기 복수의 추가적인 중간 평면들에 연결될 수 있고, 결함이 있는 것으로 나타난 중간 평면을 상기 복수의 추가적인 중간 평면들 내의 추가적인 중간 평면으로 대체하도록 구성될 수 있다. 상기 복수의 추가적인 중간 평면들은 상기 도전성 스트립들의 상부 평면과 상기 복수의 중간 평면들 사이에 배치될 수 있다. 상기 복수의 추가적인 중간 평면들은 상기 복수의 중간 평면들과 상기 도전성 스트립들의 하부 평면 사이에 배치될 수 있다.
상기 메모리 장치는 커넥터 표면으로부터 연장되는 복수의 쌍들의 층간 커넥터들을 포함할 수 있고, 각각의 쌍의 층간 커넥터들은 상기 연결 요소들의 스택 내의 단일 연결 요소에 연결되는 여분의(redundant) 제1 및 제2 커넥터들을 포함한다. 상기 메모리 장치는 각각의 쌍의 층간 커넥터들에 연결되고, 상기 디코딩 회로부에 연결되는 상기 커넥터 표면상의 패턴드(patterned) 도전체 라인들을 포함할 수 있다.
상기 메모리 장치는 제2 커넥터 표면으로부터 상기 하부 평면 내의 도전성 스트립들에 연결된 연결 요소까지 연장되는 한 쌍의 층간 커넥터들 및 상기 쌍의 쌍의 층간 커넥터들에 연결되고 상기 하부 평면에 연결된 제2 디코딩 회로부에 연결되는 상기 제2 커넥터 표면상의 패턴드 도전체 라인을 포함할 수 있다.
실질적으로 상술한 바와 같은 메모리 장치를 제조하는 방법도 여기에 제공된다.
본 발명의 다른 측면들과 이점들은 다음의 첨부된 도면들, 상세한 설명들 및 특허청구범위들에 대한 검토를 통해 파악될 수 있을 것이다.
본 발명의 실시예들에 따르면, 보다 낮은 비용으로 메모리를 위한 워드 라인 리페어 시스템을 제공할 수 있는 수직 채널 구조를 이용한 3차원 집적 회로 메모리를 위한 구조가 제공된다.
본 발명의 다른 특징들 및 기타 이점들은 첨부된 도면들을 참조하여 바람직한 실시예들의 상세한 설명을 통해 보다 명확해질 것이며, 첨부 도면들에 있어서,
도 1은 추가적인 중간 워드 라인 평면을 갖는 수직 채널 구조를 이용한 3차원(3D) 메모리 장치의 개략적인 도면이다.
도 2a 및 도 2b는 수직 채널 구조를 이용한 3D 메모리 장치의 구현예의 단면도 및 상면도이다.
도 3a 및 도 3b는 도 2a 및 도 2b에 도시된 바와 같은 3D 메모리 장치 내의 층간 커넥터들의 단면도 및 상면도이다.
도 4a 및 도 4b는 도 2a 및 도 2b에 도시된 바와 같은 3D 메모리 장치 내의 개선된 층간 커넥터들의 단면도 및 상면도이다.
도 5a 및 도 5b는 개방된 형태의 불량이 발생할 때에 도 4a 및 도 4b에 도시한 바와 같은 개선된 층간 커넥터들의 단면도 및 상면도이다.
도 6a 및 도 6b는 짧은 형태의 불량이 발생할 때에 도 4a 및 도 4b에 도시한 바와 같은 개선된 층간 커넥터들의 단면도 및 상면도이다.
도 7은 일 실시예에 따른 3D 메모리 장치를 제조하기 위한 방법을 예시하는 흐름도이다.
도 8은 실시예에 따른 집적 회로 메모리의 간략화된 칩 블록도이다.
본 발명의 실시예들의 상세한 설명은 도면들을 참조하여 제공된다. 본 발명이 상세하게 개시된 구성적인 실시예들 및 방법들에 한정되는 것으로 의도되지는 않으며, 본 발명이 다른 특징들, 요소들, 방법들 및 실시예들을 이용하여 구현될 수 있는 점을 이해할 수 있을 것이다. 바람직한 실시예들은 특허청구범위에 의해 정의되는 본 발명의 범주를 제한하려는 의도가 아니라 본 발명을 예시하도록 기재된다. 해당 기술 분야에서 통상의 지식을 가진 자는 다음의 기재 사항들에 대한 다양한 균등한 변형들을 인지할 수 있을 것이다. 다양한 실시예들에서 동일한 요소들은 공통적으로 동일한 참조 부호들로 언급된다.
도 1은 추가적인 중간 워드 라인 평면을 갖는 수직 채널 구조를 이용한 3차원(3D) 메모리 장치(100)의 개략적인 도면이다. 상기 메모리 장치(100)는 메모리 셀들의 NAND 스트링들(strings)의 어레이를 포함하며, 이중 게이트 수직 채널 메모리 어레이(DGVC)가 될 수 있다. 상기 메모리 장치(100)는 집적 회로 기판 및 절연 물질에 의해 분리되는 도전성 스트립들(conductive strips)의 복수의 스택들(stacks)을 포함하며, 상기 도전성 스트립들의 복수의 스택들은 적어도 도전성 스트립들의 하부 평면(GSL), 도전성 스트립들의 복수의 중간 평면들(WLs), 도전성 스트립들의 상부 평면(SSLs), 그리고 추가적인 중간 평면을 구비한다. 도 1에 도시한 실시예에 있어서, 스택(110)은 도전성 스트립들의 하부 평면(GSL), WL0부터 WLN -1까지 범위의 도전성 스트립들의 복수의 중간 평면들(WLs), 도전성 스트립들의 상부 평면(SSLs), 그리고 추가적인 중간 평면(추가적인 WL)을 포함하며, 여기서 N은 8, 16, 32, 64 등이 될 수 있다.
복수의 수직 채널 구조들은 상기 복수의 스택들 상부에 직교하게 배열되고, 이들에 컨포멀한(conformal) 표면들을 가지며, 상기 스택들 사이의 스택간(inter-stack) 수직 채널 구조들(120) 및 상기 스택간 수직 채널 구조들(120)을 연결하는 상기 스택들 상부의 연결 요소들(linking elements)(130)을 구비한다. 이러한 실시예에서 상기 연결 요소들(130)은 폴리실리콘과 같은 반도체 물질을 포함하며, 상대적으로 높은 도핑 농도를 가져 이들이 상기 스택간 수직 채널 구조들(120) 보다 높은 도전성을 가지며, 이들은 상기 스택들 내의 셀들을 위한 채널 영역들을 제공하도록 구성된다. 도 1에 도시한 실시예에 있어서, 상기 수직 채널 구조들의 연결 요소들(130)은 N+ 도핑된 반도체 물질을 포함할 수 있다. 상기 스택간 수직 채널 구조들(120)은 저농도로 도핑된 반도체 물질을 포함할 수 있다. 상기 메모리 장치는 상기 복수의 수직 채널 구조들에 연결되고, 감지 회로들에 연결되는 복수의 글로벌(global) 비트 라인들을 포함하는 상부에 놓인 패턴드(patterned) 도전층(도시되지 않음)을 구비한다.
상기 메모리 장치는 상기 스택들 내의 상기 복수의 중간 평면들(WLs) 내의 상기 도전성 스트립들의 측부 표면들과 상기 스택간 수직 채널 구조들(120) 사이의 교차점들(180)에서의 계면 영역들 내의 전하 저장 구조들을 포함한다. 예시한 실시예에 있어서, 상기 교차점들(180) 내의 메모리 셀들은 수직의 이중 게이트 NAND 스트링들로 구성되며, 여기서 단일의 스택간 수직 채널 구조의 양측부들 상의 상기 도전성 스트립들은 이중 게이트들로 기능하며, 독취, 소거 및 프로그램 동작들을 위해 협조하여 동작될 수 있다. 다른 실시예들에 있어서, 이른바 게이트 올 어라운드(all around) 구조들이 이용될 수 있으며, 여기서 상기 수직 채널 구조들은 상기 수직 채널 구조들의 대응되는 프러스텀들(frustums)에서 상기 메모리층들을 둘러싸는 수평 스트립들을 통과한다. 기준 도전체(reference conductor)(160)는 상기 도전성 스트립들의 하부 평면(GSL)과 집적 회로 기판(도시되지 않음) 사이에 배치된다.
상기 메모리 장치는 상기 도전성 스트립들의 상부 평면과의 계면 영역들에 스트링 선택 스위치들(190) 및 상기 도전성 스트립들의 하부 평면(GSL)과의 게면 영역들에 기준 선택 스위치들(170)을 구비한다. 상기 전하 저장 구조의 유전층들은 일부 실시예들에서 상기 스위치들(170, 190)을 위한 게이트 유전층들로서 기능할 수 있다.
일 실시예에 있어서, 상기 기준 도전체(160)의 저항을 감소시키기 위하여, 상기 메모리 장치는 상기 기준 도전체(160) 부근에 바텀(bottom) 게이트(101)를 포함할 수 있다. 독취 동작 동안들에, 상기 바텀 게이트(101)는 상기 기준 도전체(160)의 도전성을 증가시키도록 아래에 위치하는 웰들이나 상기 기판 내의 웰들, 또는 다른 아래에 위치하는 패턴드 도전체 구조들에 인가되는 적절한 패스 전압(pass voltage)에 의해 턴 온(trun on)될 수 있다.
상기 메모리 장치(100)는 상기 수평 워드 라인 및 GSL 구조들을 위한 상기 도전성 스트립들 내의 랜딩 영역들(landing areas)을 포함하고, 상부에 위치하는 디코딩 회로들에 대한 계단형 콘택들을 위해 구성되는 연결 요소들을 구비한다. 상기 도전성 스트립들의 상부 평면 내의 스트링 선택 라인들은 상기 스트링 선택 라인 디코딩 회로들에 독립적으로 연결되고 이들에 의해 컨트롤된다.
상기 복수의 중간 평면들(WLs) 및 상기 추가적인 중간 평면 내의 도전성 스트립들과 상기 하부 평면(GSL) 내의 도전성 스트립들은 디코더(decoder) 영역들 및 이에 따른 상기 메모리 장치의 전체적인 크기를 감소시키도록 함께 연결된다. 상기 상부 평면(SSL) 내의 도전성 스트립들은 정확한 비트 라인 디코딩이 가능하도록 개별적으로 디코드된다.
상기 메모리 장치는 상기 중간 평면들(WL) 및 상기 추가적인 중간 평면 내의 워드 라인들의 세트들을 연결하는 랜딩 영역들을 제공하는 연결 요소들(141, 142)과 같은 연결 요소, 그리고 상기 연결 요소들(141, 142) 내의 랜딩 영역들에 연결되는 층간 커넥터들(151, 152)과 같은 층간 커넥터들을 포함할 수 있으며, 여기서 상기 연결 요소들은 하부의 중간 평면들 내의 랜딩 영역들에 연결되는 층간 커넥터들이 연장되는 개구들을 구비한다. 상기 랜딩 영역들은 상기 층간 커넥터들의 하부 표면들과 상기 연결 요소들의 상부 표면들 사이의 계면 영역들에 위치한다.
도 1에 예시한 바와 같이, 상기 연결 요소(141)는 상기 추가적인 중간 평면 내의 워드 라인들의 세트를 연결하는 랜딩 영역을 제공하며, 상기 연결 요소(142)는 WL0부터 WLN-1까지 범위의 상기 복수의 중간 평면들 내의 워드 라인들의 세트들을 연결하는 랜딩 영역들을 나타낸다.
도 1에 예시한 바와 같이, 상기 복수의 중간 평면들 및 상기 추가적인 중간 평면 내의 다중 층들에서 워드 라인들의 세트들을 위한 층간 커넥터들은 계단형 구조 내에 배열된다. 예를 들면, 층간 커넥터(151)는 상기 추가적인 중간 평면을 위한 레벨에서 랜딩 영역에 연결된다. 층간 커넥터(152)는 WL0부터 WLN-1까지 범위의 상기 복수의 중간 평면들 내의 다른 층들에서 랜딩 영역들에 연결되는 층간 커넥터들의 하나를 나타낸다. 상기 계단형 구조는 상기 메모리 셀들의 NAND 스트링들의 어레이를 위한 영역 및 주변 회로들을 위한 영역에 대한 경계 부근의 워드 라인 디코더 영역 내에 형성될 수 있다.
도 1에 도시한 실시예에 있어서, 상기 메모리 장치는 상기 도전성 스트립들의 하부 평면(GSL) 내의 접지 선택 라인들의 세트들을 연결하는 연결 요소(143)와 같은 연결 요소들, 그리고 상기 하부 평면 내의 연결 요소들 내의 랜딩 영역들에 연결되는 층간 커넥터(153)와 같은 층간 커넥터들을 포함하며, 여기서 상기 층간 커넥터는 상기 중간 평면들(WLs) 내의 연결 요소들 내의 개구부를 통해 연장된다. 상기 랜딩 영역들은 층간 커넥터(153)와 같은 층간 커넥터들의 하부 표면들과 연결 요소(143)와 같은 상기 연결 요소들의 상부 표면들 사이의 계면 영역들에 위치한다.
수직 채널 3D NAND 메모리 구조들의 예들은 여기에 참조로 개시 사항들이 전체적으로 포함되며, Lue에 의해 공통적으로 소유되고 함께 계류 중인 2014년 5월 21일에 출원된 미국 특허 출원 제14/284,306호(발명의 명칭: "3차원 독립 이중 게이트 플래시 메모리(3D Independent Double Gate Flash Memory)")에 기재되어 있다. 또한, 모두 여기에 개시 사항들이 전체적으로 참조로 포함된 2011년 9월 6일에 등록된 미국 특허 제8,013,383호(발명의 명칭: "복수의 메모리 스트링들을 포함하는 불휘발성 반도체 저장 장치(Nonvolatile Semiconductor Storage Device Including a Plurality of Memory Strings)"); 2012년 11월 29일에 공개된 미국 특허 출원 공개 제2012/0299086호(발명의 명칭: "반도체 메모리 장치들(Semiconductor Memory Devices)"); 및 2013년 1월 20일에 등록된 미국 특허 제8,363,476호(발명의 명칭: "메모리 장치, 이의 제조 방법 및 동작 방법(Memory Device, Manufacturing Method and Operating Method of the Same)")를 참조하기 바란다. 앞서 언급한 대표적인 참조 문헌들로부터 알 수 있는 바와 같이, 수직 채널 메모리 구조들 내의 워드 라인 평면들을 위한 다양한 구성들이 개발되었으며, 이들 모두는 본 발명의 기술의 실시예들에 사용될 수 있다.
도 2a 및 도 2b는 수직 채널 구조를 이용한 3D 메모리 장치의 구현예의 단면도 및 상면도를 예시한다. 상기 메모리 장치는 집적 회로 기판 상에 절연 스트립들과 교대로 배치되는 도전성 스트립들의 복수의 스택들을 포함한다. 상기 스택들은 적어도 접지 선택 라인(GSL)으로 이용되는 도전성 스트립들의 하부 평면, 워드 라인들(WLs)로 이용되는 도전성 스트립들의 복수의 중간 평면들, 스트링 선택 라인들(SSLs)로 이용되는 도전성 스트립들의 상부 평면, 그리고 추가적인 워드 라인들로 이용되는 도전성 스트립들의 추가적인 중간 평면을 포함한다.
도 2a는 도 2b의 A-A'를 따른 하부 평면(210a)(GSL), 복수의 중간 평면들(220a－223a)(WLs), 추가적인 중간 평면들(230a, 231a) 및 상부 평면(240)(SSL)을 도시한다. 비록 상기 추가적인 중간 평면들이 상기 상부 평면과 상기 복수의 중간 평면들 사이에 배치되는 것으로 도시되지만, 상기 추가적인 중간 평면들은 상기 복수의 중간 평면들과 상기 하부 평면 사이에 배치될 수도 있다. 비록 상기 복수의 중간 평면들을 위해 4개의 평면들만이 도시되지만, 상기 복수의 중간 평면들은 8개, 16개, 32개, 64개, 128개 등의 중간 평면들과 같이 보다 많은 중간 평면들을 포함할 수도 있다.
복수의 수직 채널 구조들(예를 들면, 250－253)은 상기 복수의 스택들에 대해 직교하게 배열되고, 상기 스택들 내의 도전성 스트립들을 통해 배열된다. 메모리 요소들(예를 들면, 260－263)은 상기 복수의 스택들의 측부 표면들과 상기 복수의 수직 채널 구조들 사이의 교차점들에서의 계면 영역들 내에 배치된다.
상기 메모리 장치는 절연층들에 의해 분리되고, 상기 복수의 스택들 내의 각각의 평면들 내의 도전성 스트립들에 연결되는 연결 요소들의 스택을 포함한다. 도 2a의 실시예에 예시한 바와 같이, 연결 요소(210b)는 상기 하부 평면(210a)(GSL) 내의 도전성 스트립들에 연결되고, 연결 요소들(220b－223b)은 중간 평면들(220a－223a)(WLs) 내의 도전성 스트립들에 연결되며, 추가적인 연결 요소들(230b－231b)은 추가적인 중간 평면들(230a－231a) 내의 도전성 스트립들에 연결된다. 연결 요소들은 각각의 평면들 내의 도전성 스트립들이 패터닝되는 때에 동시에 패터닝될 수 있다.
도 2b는 메모리 장치의 상면도로서, 도전성 스트립들(SSL1, SSL2, SSL3)을 포함하는 상부 평면(240)(SSL), 추가적인 중간 평면들 내의 도전성 스트립들에 연결되는 추가적인 연결 요소들(230b－231b), 상기 복수의 중간 평면들(WLs) 내의 도전성 스트립들에 연결되는 연결 요소들(220b－223b), 그리고 상기 하부 평면(GSL) 내의 도전성 스트립들에 연결되는 연결 요소(210b)를 도시한다. 수직 채널 구조들(예를 들면, 250－253) 및 메모리 요소들(예를 들면, 260－263)은 상기 상부 평면 내의 도전성 스트립들(SSL1, SSL2, SSL3)을 통해 도시된다.
디코딩 회로부(decoding circuitry)(예를 들면, 도 8의 840)는 상기 복수의 중간 평면들(예를 들면, 220a－223a) 및 상기 추가적인 중간 평면(예를 들면, 230a, 231a)에 연결되며, 결함이 있는 것으로 나타나는 중간 평면을 상기 추가적인 중간 평면으로 대체하도록 구성된다. 상기 디코딩 회로부는 특정한 중간 평면이 결함이 있는 지를 나타내는 메모리 저장 데이터 및 상기 저장된 데이터에 응하여 상기 추가적인 중간 평면을 선택하는 로직(logic)을 포함한다. 상기 메모리는, 예를 들면 장치를 테스트하는 동안에 테스결함이 있는 중간 평면 표시들로 기입될 수 있는 1회만 프로그램 가능한 메모리 요소들 또는 퓨즈들을 포함할 수 있다.
상기 메모리 장치는 도전성 스트립들의 스택들의 블록들을 포함할 수 있으며, 여기서 각 블록은 적어도 도전성 스트립들의 하부 평면(GSL), 도전성 스트립들의 복수의 중간 평면들(WLs), 도전성 스트립들의 상부 평면(SSLs), 그리고 도전성 스트립들의 추가적인 중간 평면을 포함한다. 상기 디코딩 회로부는 결함이 있는 것으로 표시되지 않은 다른 블록 내의 대응되는 중간 평면을 대체하지 않고 특정한 블록 내의 결함이 있는 것으로 표시되는 중간 평면을 상기 특정한 블록 내의 상기 추가적인 중간 평면으로 대체하도록 구성될 수 있다. 보가 복잡한 A more complex 디코딩 회로부는 그렇게 여기서 기술하는 바와 같이 워드 라인 리페어 시스템(repair system)의 강도를 개선할 수 있다.
수직 채널 구조들(예를 들면, 250－253)은 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe), 게르마늄-비소(GaAs), 실리콘-탄소(SiC) 및 그라핀(Graphene)과 같은 물질들인 상기 메모리 요소들을 위한 채널들로서 작용하도록 적용되는 반도체 물질들을 포함할 수 있다. 상기 메모리 장치 내의 메모리 요소들은 ONO(산화물-질화물-산화물), ONONO(산화물-질화물-산화물-질화물-산화물), SONOS(실리콘-산화물-질화물-산화물-실리콘), BE-SONOS(밴드 갭 조절된 실리콘-산화물-질화물-산화물-실리콘), TANOS(탄탈륨 질화물, 알루미늄 산화물, 실리콘 질화물, 실리콘 산화물, 실리콘), 그리고 MA BE-SONOS(금속-고유전 벤드 갭 조절된 실리콘-산화물-질화물-산화물-실리콘)로서 플래시 메모리 기술들로부터 알려진 다층 유전 전하 트래핑 구조물들과 같은 전하 저장 구조들을 포함할 수 있다.
도 3a 및 도 3b는 도 2a 및 도 2b에 도시한 수직 채널 구조를 이용한 3D 메모리 장치 내의 층간 커넥터들의 단면도 및 상면도를 예시한다. 상기 메모리 장치는 커넥터 표면(예를 들면, 370)으로부터 연장되는 복수의 층간 커넥터들(예를 들면, 391－396)을 포함할 수 있으며, 여기서, 상기 층간 커넥터는 연결 요소들의 스택 내의 각각의 연결 요소에 연결된다. 상기 메모리 장치는 각각의 층간 커넥터들에 연결되고 워드 라인 디코딩 회로부(예를 들면, 도 8의 840)에 연결되는 상기 커넥터 표면의 상면 상의 패턴드 도전체 라인들(예를 들면, 381－386)을 포함할 수 있다.
도 3a는 도 3b의 B-B'를 따라 취한 메모리 장치의 단면도로서, 상기 커넥터 표면(370)으로부터 각각의 연결 요소(223b)를 향해 연장되지만, 제조 문제로 인해 각각의 연결 요소(223b)에 연결되지 못하는 층간 커넥터들(391)을 도시한다. 달리 말하면, "개방된(open)" 유형의 불량이 존재한다. 따라서, 상기 중간 평면(223a) 내의 도전성 스트립과 상기 복수의 수직 채널 구조들(예를 들면, 250－253) 사이의 교차점들에서의 계면 영역들 내에 메모리 요소들(예를 들면, 250a－253a)을 위한 게이트 바이어스(gate bias)가 존재하지 않으며, 여기서 상기 중간 평면(223a)은 상기 각각의 연결 요소(223b)에 연결된다. 도 2a－도 2b와 함께 기술한 바와 같이 추가적인 중간 평면(예를 들면, 230b, 231b)의 사용은 채널들이 각각의 수직 채널 구조를 통해 직렬로 있기 때문에 상기 "개방된" 형태의 불량을 처리할 수 없다. 상기 "개방된" 중간 평면의 워드 라인들 상의 중간 전압은 상기 NAND 스트링들의 동작을 간섭할 수 있다.
도 3a 및 도 3b의 실시예에 예시한 바와 같이, 상기 메모리 장치는 또한 제2 커넥터 표면으로부터 상기 하부 평면(예를 들면, 210a) 내의 도전성 스트립들에 연결된 연결 요소(예를 들면, 210b)까지 연장되는 층간 커넥터(예를 들면, 390), 그리고 상기 층간 커넥터(예를 들면, 390)에 연결되고 상기 하부 평면(도시되지 않음)에 연결된 제2 디코딩 회로부에 연결되는 상기 제2 커넥터 표면의 상면 상의 패턴드 도전체 라인(예를 들면, 380)을 포함할 수 있다.
도 4a 및 도 4b는 도 2a 및 도 2b에 도시한 바와 같은 수직 채널 구조를 이용한 3D 메모리 장치 내의 개선된 층간 커넥터들의 단면도 및 상면도를 예시한다. 상기 메모리 장치는 커넥터 표면(예를 들면, 470)으로부터 연장되는 복수의 쌍들의 층간 커넥터들(예를 들면, 491－496)을 포함할 수 있고, 여기서 각각의 쌍의 층간 커넥터들은 상기 연결 요소들의 스택 내의 각각의 연결 요소에 연결된다. 상기 메모리 장치는 각각의 쌍들의 층간 커넥터들에 연결되고, 워드 라인 디코딩 회로부(예를 들면, 도 8의 840)에 연결되는 상기 커넥터 표면상의 패턴드 도전체 라인들(예를 들면, 481－486)을 포함할 수 있다.
도 4a는 도 4b의 B-B'을 따라 취한 메모리 장치의 단면도로서, 상기 커넥터 표면(470)으로부터 연장되는 한 쌍의 층간 커넥터들(491)을 도시하며, 여기서 상기 쌍의 층간 커넥터들은 연결 요소들(예를 들면, 223b)의 스택들 내의 각각의 연결 요소에 연결된다. 상기 커넥터 표면상의 패턴드 도전체 라인(예를 들면, 481)은 여분의(redundant) 제1 및 제2 층간 커넥터들을 포함하고 워드 라인 디코딩 회로부(예를 들면, 도 8의 840)에 연결되는 상기 각각의 쌍의 층간 커넥터들(예를 들면, 491)에 연결된다.
도 4a 및 도 4b의 실시예에 예시한 바와 같이, 상기 메모리 장치는 또한 제2 커넥터 표면(예를 들면, 471)으로부터 상기 하부 평면(예를 들면, 210a) 내의 도전성 스트립들에 연결된 연결 요소(예를 들면, 210b)까지 연장되는 한 쌍의 층간 커넥터들(예를 들면, 490), 그리고 상기 쌍의 층간 커넥터들에 연결되고 상기 하부 평면(도시되지 않음)에 연결된 제2 디코딩 회로부에 연결되는 상기 제2 커넥터 표면상의 패턴드 도전체 라인(예를 들면, 480)을 포함할 수 있다.
불량이 되는 하나의 층간 커넥터에 대한 상기 개방된 유형의 불량 비율이 10-3일 경우, 한 쌍 내의 불량이 되는 층간 커넥터들 모두에 대한 개방된 유형의 불량 비율은 10-3×10-3＝10-6이 된다. 불량이 되는 하나의 층간 커넥터에 대한 상기 개방된 유형의 불량 비율을 p로 나타내고 여기서 p＜1일 경우, 불량이 되는 연결 요소에 연결된 n개의 층간 커넥터들에 대한 상기 개방된 유형의 불량 비율은 p n 이 되며, 이는 p(p n ≪p)보다 훨씬 적다. 따라서, 상기 개방된 유형의 불량 비율은 본 발명의 기술을 이용하여 제공되는 중복(redundancy)에 의해 상당히 감소된다.
도 5a 및 도 5b는 개방된 유형의 불량이 발생될 때에 도 4a 및 도 4b에 도시한 바와 같은 개선된 층간 커넥터들의 단면도 및 상면도를 예시한다. 도 5a는 도 5b의 B-B'를 따라 취한 메모리 장치의 단면도로서, 상기 커넥터 표면(470)으로부터 연장되는 한 쌍의 층간 커넥터들(591)을 도시하며, 여기서 상기 쌍 내의 상기 층간 커넥터들의 하나는 상기 연결 요소들(예를 들면, 223b)의 스택 내의 각각의 연결 요소에 연결되지만, 개방된 유형의 불량이 상기 쌍의 다른 층간 커넥터들에 대해 발생된다.
도 6a 및 도 6b는 짧은(short) 유형의 불량이 일어날 때에 도 4a 및 도 4b에 도시한 바와 같은 개선된 층간 커넥터들의 단면도 및 상면도를 예시한다. 도 6a는 도 6b의 D-D'를 따라 취한 메모리 장치의 단면도를 나타내며, 상기 커넥터 표면(470)으로부터 연장되고, 상기 연결 요소들(예를 들면, 223b)의 스택 내의 각각의 연결 요소에 연결되는 한 쌍의 층간 커넥터들(591)을 도시한다. 상기 커넥터 표면(예를 들면, 470) 상의 패턴드 도전체 라인(예를 들면, 481)은 상기 쌍의 층간 커넥터들(591)에 연결되고, 워드 라인 디코딩 회로부(예를 들면, 도 8의 840)에 연결된다.
도 6a는 도 6b의 E-E'를 따라 취한 메모리 장치의 단면도를 나타내며, 상기 커넥터 표면(470)으로부터 연장되고, 상기 연결 요소들(예를 들면, 222b)의 스택 내의 각각의 연결 요소에 연결되는 한 쌍의 층간 커넥터들(592)을 도시한다. 그러나, 상기 쌍(592) 내의 층간 커넥터들의 하나가 다른 연결 요소(223b)에 대해 짧으므로 짧은 유형의 불량을 야기한다.
한 쌍의 층간 커넥터들이 단일의 층간 커넥터 대신에 패턴드 도전체 라인을 각각의 연결 요소에 연결하기 위해 사용될 때, 상기 짧은 유형의 불량 비율은 두 배가 된다. 그러나, 짧은 형태의 불량이 발생될 때, 이러한 불량은 상기 복수의 중간 평면들 및 상기 복수의 추가적인 중간 평면들에 연결된 상기 워드 라인 디코딩 회로부에 의해 처리될 수 있다. 특히, 상기 워드 라인 디코딩 회로부는 적어도 하나의 짧은 형태의 불량을 갖는 상기 쌍의 층간 커넥터들(예를 들면, 592)에 연결되는 한 쌍의 중간 평면들(예를 들면, 222b, 223b)을 한 쌍의 추가적인 중간 평면들(예를 들면, 230b, 231b)로 대체할 수 있다. 상기 짧은 평면들은 선택되지 않은 평면들로서 동작 동안에 여전히 바이어스(bias)될 수 있고, 상기 블록 내의 NAND 스트링들의 동작을 지지한다. 짧은 평면들을 위한 중복을 지지하는 실시예들에 있어서, 상기 디코더 회로부는 상기 대체 워드 라인 평면들 및 상기 불량이 있는 평면들을 모두 확인할 수 있고, 프로그래밍 및 독취 동작들 동안에 상기 짧은 평면들을 "선택되지 않은(unselected)" 것들로서 바이어스하면서 상기 독취 또는 프로그램 동작의 어드레스에 따라 상기 대체 평면들을 "선택된(selected)" 것들이나 "선택되지 않은(unselected)" 것들로서 바이어스하도록 구성될 수 있다.
도 7은 일 실시예에 따른 3D 메모리 장치를 제조하기 위한 방법을 예시하는 흐름도이다. 절연층들과 교대로 배치되는 복수의 도전층들이 기판 상에 형성된다(단계 710). 수직 채널 구조들의 어레이는 상기 복수의 도전층들을 통해 연장되게 형성된다(단계 720). 상기 복수의 도전층들은 절연 스트립들과 교대로 배치되고, 적어도 도전성 스트립들의 하부 평면(GSL), 도전성 스트립들의 복수의 중간 평면들(WLs), 도전성 스트립들의 상부 평면(SSLs) 및 도전성 스트립들의 추가적인 중간 평면을 포함하는 도전성 스트립들의 복수의 스택들을 정의하도록 식각된다(단계 730).
상기 도전성 스트립들의 추가적인 중간 평면은 상기 도전성 스트립들의 상부 평면과 복수의 중간 평면들 사이에 배치될 수 있다. 상기 도전성 스트립들의 추가적인 중간 평면은 상기 복수의 중간 평면들과 상기 도전성 스트립들의 하부 평면 사이에 배치될 수 있다. 하나 이상의 도전성 스트립들의 추가적인 중간 평면, 또는 복수의 추가적인 중간 평면들이 단계 730에서 정의될 수 있다.
메모리 요소들은 상기 복수의 스택들의 측부 표면들과 상기 수직 채널 구조들의 어레이 사이의 교차점들에서의 계면 영역들 내에 형성된다(단계 740). 절연층들에 의해 분리되는 연결 요소들의 스택이 정의되며, 상기 복수의 중간 평면들(WLs) 내의 각각의 중간 평면들 내의 도전성 스트립들 및 상기 추가적인 중간 평면에 연결된다(단계 750). 단계 750은 단계 730이 수행되는 경우와 동일하게 수행될 수 있다.
상기 도전성 스트립들의 복수의 스택들은 도전성 스트립들의 스택들의 블록들로 구성될 수 있으며, 여기서 상기 복수의 중간 평면들로부터 식각된 각각의 블록들 내의 도전성 스트립들은 각각의 블록들을 위한 연결 요소들에 연결된다. 상기 추가적인 중간 평면으로부터 식각되는 각각의 블록들 내의 도전성 스트립들은 각각의 블록들을 위한 연결 요소들에 연결된다.
비트 라인들과 구조들은 상기 수직 채널 구조들의 어레이를 상기 비트 라인들에 연결하도록 형성될 수 있다(단계 760). 디코딩 회로부가 제공되며, 상기 복수의 중간 평면들(WLs) 및 상기 추가적인 중간 평면에 연결된다. 상기 디코딩 회로부는 결함이 있는 것으로 나타난 중간 평면을 상기 추가적인 중간 평면으로 대체하도록 구성된다(단계 770). 상기 디코딩 회로부는 특정한 중간 평면이 결함이 있는 지를 나타내는 메모리 저장 데이터 및 상기 결함이 있는 평면을 확인하거나 이에 바이어스 배치들을 인가할 수 있는 어드레스들을 이용하는 동작들 동안에 상기 데이터에 응하여 상기 추가적인 중간 평면을 선택하는 로직을 포함할 수 있다.
복수의 쌍들의 층간 커넥터들(예를 들면, 도 4a의 491)이 커넥터 표면으로부터 연장되게 형성될 수 있으며, 여기서 각각의 쌍의 층간 커넥터들은 상기 연결 요소들의 스택 내의 단일 연결 요소에 연결되는 여분의 제1 및 제2 층간 커넥터들을 포함한다. 패턴드 도전체 라인들은 상기 커넥터 표면상에 형성될 수 있으며, 각각의 쌍들의 층간 커넥터들에 연결되고 상기 디코딩 회로부에 연결된다.
한 쌍의 층간 커넥터들(예를 들면, 도 4a의 490)이 형성될 수 있으며, 제2 커넥터 표면으로부터 상기 하부 평면(GSL) 내의 도전성 스트립들에 연결된 연결 요소까지 연장된다. 패턴드 도전체 라인들은 상기 제2 커넥터 표면상에 형성될 수 있으며, 상기 쌍의 층간 커넥터들에 연결되고, 상기 하부 평면에 연결된 상기 제2 디코딩 회로부에 연결된다.
도 8은 실시예들에 따른 집적 회로 메모리 장치의 간략화된 블록도이다. 상기 집적 회로(800)는 집적 회로 기판 상의 3D 메모리 어레이(860)를 포함한다. 상기 메모리 어레이(860)는 실질적으로 여기에 기재된 바와 같은 워드 라인 리페어 시스템을 구비한다.
워드 라인 평면 및 스트링 디코더(840)는 복수의 워드 라인 평면들과 상기 메모리 어레이(860) 내의 스트링 선택 및 접지 선택 평면들(845)에 연결된다. 비트 라인 디코더(870)는 상기 메모리 어레이(860) 내의 메모리 셀들로부터의 데이터를 독취하고 프로그래밍하기 위한 상기 메모리 어레이(860) 내의 복수의 비트 라인들(865)에 연결된다. 블록 디코더(850)는 버스(bus)(855) 상의 상기 메모리 어레이(860) 내의 복수의 블록들에 연결된다. 어드레스들은 버스(830) 상에서 디코더(870), 디코더(840) 및 디코더(850)에 제공된다. 블록(880) 내의 감지 증폭기들 및 데이터 입력 구조들은 이러한 실시예에서는 데이터 버스(875)를 통해 상기 비트 라인 디코더(870)에 연결된다. 상기 감지 증폭기들로부터 감지된 데이터는 출력 데이터 라인들(885)을 통해 출력 회로들(890)로 제공된다. 출력 회로들(890)은 상기 감지된 데이터를 상기 집적 회로(800)에 대한 외부의 목적지들에 전송한다. 입력 데이터는 상기 집적 회로(800) 상의 입력/출력 포트들로부터, 또는 범용 프로세서나 전용 어플리케이션 회로부 혹은 상기 3D 메모리 어레이(860)에 의해 지지되는 시스템-온-칩 기능성을 제공하는 모듈들의 결합과 같은 상기 집적 회로(800)에 대해 내부 혹은 외부의 다른 데이터 소스들로부터 데이터 입력 라인(805)을 통해 상기 블록(880) 내의 데이터 입력 구조들에 제공된다.
도 8에 도시한 실시예에 있어서, 바이어스 배치 상태 기계를 이용하는 컨트롤러(810)는 독취 및 프로그램 전압들과 같은 블록(820) 내에 공급되는 전압으로부터 발생되거나 이를 통해 제공되는 바이어스 배치 공급 전압의 적용을 컨트롤한다. 상기 컨트롤러(810)는 다중 레벨 셀(MLC) 프로그래밍 및 독취를 위한 동작의 모드들을 포함할 수 있다. 상기 컨트롤러(810)는 해당 기술 분야에서 알려진 바와 같은 전용 로직 회로부를 이용하여 구현될 수 있다. 선택적인 실시예들에 있어서, 상기 컨트롤러는 동일한 집적 회로 상에 구현될 수 있고, 상기 장치의 동작들을 컨트롤하는 컴퓨터 프로그램을 실행시키는 범용 프로세서를 포함한다. 또 다른 실시예들에 있어서, 전용 로직 회로부 및 범용 프로세서의 결합이 상기 컨트롤러의 구현을 위해 활용될 수 있다.
상기 집적 회로(800)는 짧은 평면들을 위한 중복을 지지할 수 있다. 상기 메모리 어레이(860)는 불량인 워드 라인 평면을 위한 대체 워드 라인 평면들을 포함할 수 있다. 상기 워드 라인 평면 및 스트링 디코더(840)는 특정한 워드 라인 평면이 결함이 있는 지를 나타내는 메모리 저장 데이터 및 상기 데이터에 응하여 대체 워드 라인 평면을 선택하는 로직을 포함할 수 있다. 상기 워드 라인 평면 및 스트링 디코더(840)는 상기 대체 워드 라인 및 불량인 평면들 모두를 식별하고, 프로그래밍 및 독취 동작들 동안에 상기 짧은 평면들을 "선택되지 않은" 것들로 바이어스하면서, 상기 독취 또는 프로그램 동작의 어드레스에 따라 상기 대체 평면을 "선택된" 또는 "선택되지 않은" 것으로 바이어스하도록 구성될 수 있다. 선택적으로는, 상기 컨트롤러(810)는 특정한 워드 라인 평면이 결함이 있는 지를 나타내는 메모리 저장 데이터 및 상기 데이터에 응하여 대체 워드 라인 평면을 선택하는 로직을 포함하도록 구성될 수 있다.
상술한 바에서는 바람직한 실시예들 및 예들을 참조하여 본 발명을 상세하게 설명하였지만, 이들 예들은 본 발명을 한정하려는 것이 아니라 예시적인 예들로 의도된 것들임을 이해할 수 있을 것이다. 변경들과 조합들이 해당 기술 분야에서 통상의 지식을 가진 자에 의해 용이하게 이루어 질 수 있으며, 이들 변경들과 조합들이 본 발명의 사상 및 다음의 특허청구범위의 범주에 속하는 점이 이해될 수 있을 것이다.
100：메모리 장치 101：바텀 게이트
110：도전성 스트립들의 스택 120：수직 채널 구조
130, 141, 142, 143：연결 요소 151, 152, 153：층간 커넥터
160：기준 도전체 170：기준 선택 스위치
180：교차점 190：스트링 선택 스위치
210a：하부 평면 210b：연결 요소
220a－223a：중간 평면 220b－223b：연결 요소
230a, 231a：추가적인 중간 평면 230b－231b：추가적인 연결 요소
240：상부 평면 250－253：수직 채널 구조
260－263：메모리 요소 370：커넥터 표면
380：패턴드 도전체 라인 381－386：패턴드 도전체 라인
390：층간 커넥터 391－396：층간 커넥터
470：커넥터 표면 471：제2 커넥터 표면
480：패턴드 도전체 라인 481－486：패턴드 도전체 라인
490：층간 커넥터 491－496：층간 커넥터
591：층간 커넥터 592：층간 커넥터
800：집적 회로 805：데이터 입력 라인
810：컨트롤러 840：디코딩 회로부
845：스트링 및 접지 선택 평면 850：블록 디코더
830：버스 855：버스
860：메모리 어레이 865：비트 라인
870：비트 라인 디코더 875：버스
885：출력 데이터 라인 890：출력 회로

Claims (20)

  1. 절연 스트립들(strips)과 교대로 배치되고, 적어도 도전성 스트립들의 하부 평면, 도전성 스트립들의 복수의 중간 평면들, 도전성 스트립들의 상부 평면 및 도전성 스트립들의 추가적인 중간 평면을 구비하는 도전성 스트립들의 복수의 스택들;
    상기 복수의 스택들에 직교하게 정렬되는 복수의 수직 구조들;
    상기 복수의 스택들의 측부 표면들과 상기 복수의 수직 구조들 사이의 교차점들에서의 계면 영역들 내의 메모리 요소들;
    절연층들에 의해 분리되고, 상기 복수의 중간 평면들 내의 각각의 중간 평면들 내의 도전성 스트립들에 연결되며, 상기 추가적인 중간 평면들에 연결되는 연결 요소들(linking elements)의 스택; 및
    상기 복수의 중간 평면들 및 상기 추가적인 중간 평면에 연결되고, 결함이 있는 것으로 표시되는 중간 평면을 상기 추가적인 중간 평면으로 대체하도록 구성되는 디코딩 회로부(decoding circuitry)를 포함하는 메모리 장치.
  2. 제 1 항에 있어서, 상기 디코딩 회로부는 특정한 중감 평면이 결함이 있는 지를 나타내는 메모리 저장 데이터 및 상기 데이터에 응하여 상기 추가적인 중간 평면을 선택하는 로직(logic)을 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제 1 항에 있어서, 복수의 추가적인 중간 평면들을 더 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제 3 항에 있어서, 상기 복수의 추가적인 중간 평면들은 상기 도전성 스트립들의 상부 평면 및 상기 복수의 중간 평면들 사이에 배치되는 것을 특징으로 하는 메모리 장치.
  5. 제 3 항에 있어서, 상기 복수의 추가적인 중간 평면들은 상기 복수의 중간 평면들 및 상기 도전성 스트립들의 하부 평면 사이에 배치되는 것을 특징으로 하는 메모리 장치.
  6. 제 1 항에 있어서, 커넥터 표면으로부터 연장되는 복수의 쌍들의 층간 커넥터들을 더 포함하며, 각각의 쌍의 층간 커넥터들은 상기 연결 요소들의 스택 내의 단일 연결 요소에 연결되는 여분의(redundant) 제1 및 제2 층간 커넥터들을 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제 6 항에 있어서, 각각의 쌍들의 층간 커넥터들에 연결되고, 상기 디코딩 회로부에 연결되는 상기 커넥터 표면상의 패턴드(patterned) 도전체 라인들을 더 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제 1 항에 있어서, 제2 커넥터 표면으로부터 상기 하부 평면 내의 도전성 스트립들에 연결된 연결 요소까지 연장되는 한 쌍의 층간 커넥터들을 더 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제 8 항에 있어서, 상기 쌍의 층간 커넥터들에 연결되고, 상기 하부 평면에 연결된 제2 디코딩 회로부에 연결되는 상기 제2 커넥터 표면상의 패턴드 도전체 라인을 더 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제 1 항에 있어서, 도전성 스트립들의 스택들의 블록들(blocks)을 포함하고, 각각의 블록은 적어도 도전성 스트립들의 하부 평면, 도전성 스트립들의 복수의 중간 평면들, 도전성 스트립들의 상부 평면 및 도전성 스트립들의 추가적인 중간 평면을 포함하며,
    상기 디코딩 회로부는 특정한 블록 내의 결함이 있는 것으로 나타난 중간 평면을 상기 특정한 블록 내의 상기 추가적인 중간 평면으로 대체하도록 구성되는 것을 특징으로 하는 메모리 장치.
  11. 기판 상에 절연층들과 교대로 배치되는 복수의 도전층들을 형성하는 단계;
    상기 복수의 도전층들을 통해 연장되는 수직 구조들의 어레이를 형성하는 단계;
    상기 복수의 도전층들을 식각하여, 절연 스트립들과 교대로 배치되고, 적어도 도전성 스트립들의 하부 평면, 도전성 스트립들의 복수의 중간 평면들, 도전성 스트립들의 상부 평면 및 도전성 스트립들 추가적인 중간 평면을 구비하는 도전성 스트립들의 복수의 스택들을 정의하는 단계;
    상기 복수의 스택들의 측부 표면들과 상기 수직 구조들의 어레이 사이의 교차점들에서의 계면 영역들 내에 메모리 요소들을 형성하는 단계;
    절연층들에 의해 분리되며, 상기 복수의 중간 평면들 내의 각각의 중간 평면들 내의 도전성 스트립들 및 상기 추가적인 중간 평면에 연결되는 연결 요소들의 스택을 정의하는 단계;
    비트 라인들 및 상기 수직 구조들의 어레이를 상기 비트 라인들에 연결하는 구조들을 형성하는 단계; 및
    상기 복수의 증간 평면들 및 상기 추가적인 중간 평면에 연결되고, 결함이 있는 것으로 나타난 중간 평면을 상기 추가적인 중간 평면으로 대체하도록 구성되는 디코딩 회로부를 제공하는 단계를 포함하는 메모리 장치의 제조 방법.
  12. 제 11 항에 있어서, 상기 디코딩 회로부는 특정한 중간 평면이 결함이 있는 지를 나타내는 메모리 저장 데이터 및 상기 데이터에 응하여 상기 추가적인 중간 평면을 선택하는 로직을 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
  13. 제 11 항에 있어서, 상기 도전성 스트립들의 복수의 스택들은 복수의 추가적인 중간 평면들을 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
  14. 제 13 항에 있어서, 상기 복수의 추가적인 중간 평면들은 상기 도전성 스트립들의 상부 평면 및 상기 복수의 중간 평면들 사이에 배치되는 것을 특징으로 하는 메모리 장치의 제조 방법.
  15. 제 13 항에 있어서, 상기 복수의 추가적인 중간 평면들은 상기 복수의 중간 평면들 및 상기 도전성 스트립들의 하부 평면 사이에 배치되는 것을 특징으로 하는 메모리 장치의 제조 방법.
  16. 제 11 항에 있어서, 커넥터 표면으로부터 연장되는 복수의 쌍들의 층간 커넥터들을 형성하는 단계를 더 포함하며, 각각의 쌍들의 층간 커넥터들은 상기 연결 요소들의 스택 내의 단일 연결 요소에 연결되는 여분의 제1 및 제2 층간 커넥터들을 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
  17. 제 16 항에 있어서, 각각의 쌍들의 층간 커넥터들에 연결되고, 상기 디코딩 회로부에 연결되는 패턴드 도전체 라인들을 상기 커넥터 표면상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
  18. 제 11 항에 있어서, 제2 커넥터 표면으로부터 상기 하부 평면 내의 도전성 스트립들에 연결된 연결 요소까지 연장되는 한 쌍의 층간 커넥터들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
  19. 제 18 항에 있어서, 상기 쌍의 층간 커넥터들에 연결되고, 상기 하부 평면에 연결된 제2 디코딩 회로부에 연결되는 패턴드 도전체 라인을 상기 제2 커넥터 표면상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
  20. 제 11 항에 있어서, 상기 메모리 장치는 도전성 스트립들의 스택들의 블록들을 포함하고, 각각의 블록은 적어도 도전성 스트립들의 하부 평면, 도전성 스트립들의 복수의 중간 평면들, 도전성 스트립들의 상부 평면 및 도전성 스트립들의 추가적인 중간 평면을 포함하며, 상기 디코딩 회로부는 특정한 블록 내의 결함이 있는 것으로 나타난 중간 평면을 상기 특정한 블록 내의 상기 추가적인 중간 평면으로 대체하도록 구성되는 것을 특징으로 하는 메모리 장치의 제조 방법.
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