KR20230052197A - 스테어스텝 컨택 구성을 갖는 3차원 회로 구조 - Google Patents

스테어스텝 컨택 구성을 갖는 3차원 회로 구조 Download PDF

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Abstract

복잡한 3D 회로에서 제조 수율을 향상시키기 위한 회로 구조는 메모리 영역 및 컨택 영역을 갖는 전도체들의 제1 스택 및 전도체들의 제2 스택을 갖는다. 제1 스택의 전도체들은 전도체들 상에 랜딩 구역들을 제공하기 위해 컨택 영역에 계단식 배열을 갖는다. 연결 회로들은 제1 스택 내의 전도성 층들의 랜딩 구역들을 제2 스택 내의 비아들 내의 스루-스택 전도체들에 연결하여, 스택 아래의 회로부에 연결한다. 메모리 영역들은 수직 메모리 필라들의 어레이들을 포함한다. 연결 회로들은 제1 스택 내의 랜딩 구역들과 컨택하고, 제1 스택 및 제2 스택들 위의 패터닝된 전도체들로 연장되는 층간 커넥터들을 포함한다. 패터닝된 전도체들은 제1 스택의 층간 커넥터들로부터 제2 스택의 스루-스택 커넥터들로의 링크들을 포함할 수 있다. 회로 구조는 제1 스택의 컨택 영역 내에 복수의 구조 수직 필라들을 포함할 수 있다.

Description

스테어스텝 컨택 구성을 갖는 3차원 회로 구조{3D CIRCUIT STRUCTURE WITH STAIRSTEP CONTACT CONFIGURATION}
우선권 출원
본 출원은 2021년 10월 12일 출원된 미국 가출원 제63/254,893호의 이익을 주장하며, 이는 본 출원에 참조로서 통합된다.
기술 분야
계단식(stepped) 컨택 구성을 갖는 다른 회로부(circuitry)와 3D 메모리 내의 워드 라인들과 같은 적층된 전도체들의 상호 연결을 위한 회로 구조들에 관련된 기술이 제시된다.
집적 회로들은 더 높은 밀도 및 상호 연결성을 달성하기 위해 전도체들의 스택들을 사용하여 제조되고 있다. 예를 들어, 3D 메모리에서, 수십 개의 층들, 및 일부 경우들에서 100 개 초과의 층들을 포함하는 워드 라인들의 스택들을 갖는 회로 구조들이 개발되고 있다.
적층된 회로 구조들은 특히 제조의 특정 스테이지(stage)들 동안에 섬세해 질 수 있다. 예를 들어, 3D 구조들을 제조하는 하나의 접근법은 절연 층들 및 희생 층(sacrificial layer)들의 스택들의 형성을 수반하고, 이어서 스택들을 에칭하여 회로 구조들을 형상화하고, 희생 층들이 남아 있는 동안 회로 구조들에 활성 엘리먼트들을 추가하는 것을 수반한다. 제조에서의 일부 스테이지에서, 희생 층들은 제거되고 전도성 재료로 대체된다. 일부 유형의 3D 메모리에서, 희생 층들을 대체하는데 사용되는 전도성 재료는 형성되는 3D 메모리 어레이 내의 메모리 셀들을 위한 게이트들로서 작용하는 워드 라인들로서 구성될 수 있다. 따라서, 이러한 절차는 때때로 게이트 대체 기술(gate replacement technique)이라고 지칭된다. 희생층들이 제거되고 대체되는 스테이지 동안, 회로 구조는 상당히 부서지기 쉽고, 이는 제조 수율에 영향을 미칠 수 있다.
또한, 이러한 유형의 적층된 회로 구조의 임계 치수(critical dimension)는 계속 축소되어, 구축되는 구조에 대한 에칭 및 레이아웃 마진(layout margin)에 영향을 준다.
적층된 회로 구조들에서 에칭 및 레이아웃 마진을 개선할 수 있는 기술을 제공하는 것이 바람직하다. 또한, 적층된 회로 구조에서의 제조 수율을 향상시키는 기술을 제공하는 것이 바람직하다.
복잡한 3D 회로에서 제조 수율을 향상시킬 수 있는 회로 구조를 포함하는 기술이 제시된다. 설명된 회로 구조는 동작 영역(operational region) 및 컨택 영역(contact region)을 갖는 전도체들의 제1 스택, - 상기 제1 스택의 전도체들은 전도체 상에 개별 랜딩 구역들을 제공하기 위해 컨택 영역에 계단식 배열을 가짐-, 제1 스택으로부터 분리된 전도체들의 제2 스택, - 상기 제2 스택은 제1 스택의 컨택 영역에 인접한 동작 영역 및 컨택 영역을 가짐-, 제1 스택 내의 전도성 층들의 랜딩 구역들을 제2 스택의 컨택 구역 내의 스루-스택 전도체들에 연결하는 연결 회로들을 포함하고, 상기 스루-스택 전도체들은 스택 아래의 회로부에 연결된다.
회로 구조는 제1 스택의 동작 영역(예를 들어, 메모리 셀들을 포함하는 메모리 영역)을 통과하는 수직 필라들의 제1 어레이, 및 제2 스택의 동작 영역을 통과하는 수직 필라들의 제2 어레이를 포함하여 구현될 수 있다. 연결 회로들은 제1 스택의 컨택 영역 내의 복수의 층간 커넥터들을 포함할 수 있고, 복수의 층간 커넥터들 내의 층간 커넥터들은 제1 스택 내의 전도체들 상의 각각의 랜딩 구역들과 컨택하고, 제1 스택 및 제2 스택 위의 패터닝된 전도체들로 연장된다. 또한, 패터닝된 전도체들은 제1 스택의 컨택 영역 내의 복수의 층간 커넥터들 내의 층간 커넥터들로부터 제2 스택의 컨택 영역 내의 스루-스택 커넥터들로의 링크들을 포함할 수 있다.
제1 스택의 컨택 영역 내에 복수의 구조 수직 필라를 포함하는 회로 구조가 구현될 수 있다.
복수의 구조 수직 필라들 내의 구조 수직 필라들은 제1 레이아웃 구역을 갖는 비아에 배치될 수 있고, 복수의 스루-스택 전도체들 내의 스루-스택 전도체들은 제2 레이아웃 구역을 갖는 비아에 배치될 수 있고, 제2 레이아웃 구역은 제1 레이아웃 구역보다 크다. 일 예에서, 회로 구조는 제1 스택 내의 특정 전도체의 랜딩 구역 내의 스택을 통과하는 개별 비아 내에 2개의 구조 수직 필라를 포함할 수 있다.
회로 구조는, 피처(feature)의 예시적인 조합에서, 동작 영역 및 컨택 영역을 갖는 전도체들의 제1 스택, - 상기 제1 스택의 전도체들은 전도체들 상에 각각의 랜딩 구역들을 제공하기 위해 컨택 영역에 계단식 배열을 가짐-; 제1 스택으로부터 분리된 전도체들의 제2 스택, - 제2 스택은 동작 영역 및 제1 스택의 컨택 영역에 인접한 컨택 영역을 가짐 -; 제1 스택의 동작 영역을 통과하는 수직 필라들의 제1 어레이 및 제2 스택의 동작 영역을 통과하는 수직 필라들의 제2 어레이, - 상기 제1 어레이 및 제2 어레이 내의 수직 필라들은 제1 레이아웃 구역을 갖는 제1 비아 내의 메모리 구조들을 포함함 -; 제1 스택의 컨택 영역 내의 복수의 층간 커넥터들 - 상기 복수의 층간 커넥터들 내의 층간 커넥터들은 제1 스택 내의 전도체들 상의 각각의 랜딩 구역들과 컨택하고, 제1 스택 및 제2 스택 위의 패터닝된 전도체들로 연장됨 -; 제2 스택의 컨택 영역 내의 복수의 스루-스택 전도체들 - 상기 스루-스택 전도체들은 제1 스택 및 제2 스택들 위의 패터닝된 전도체들로부터 제2 스택 아래의 회로로 연장됨 - 을 포함한다. 이 예시적인 조합에서 패터닝된 전도체들은 제1 스택의 컨택 영역 내의 복수의 층간 커넥터들 내의 층간 커넥터들로부터 제2 스택의 컨택 영역 내의 복수의 스루-스택 전도체들 내의 스루-스택 커넥터들로의 링크들을 포함한다.
2-아웃렛(outlet) 구성에서, 이 예시적인 조합은, 제2 스택은 확장될 수 있어서 제2 스택의 동작 영역의 제2 측면 상에 제2 컨택 영역을 갖고, 제2 스택의 전도체들은 전도체들 상에 개별 랜딩 구역들을 제공하기 위해 제2 컨택 영역에 계단식 배열을 갖고; 및 상기 제1 스택은 상기 제1 스택의 동작 영역의 제2 측면 상에 제2 컨택 영역을 갖고, 상기 제1 스택의 제2 컨택 영역은 상기 제2 스택의 제2 컨택 영역에 인접하고; 제2 스택의 제2 컨택 영역 내의 제2 복수의 층간 커넥터들 - 제2 복수의 층간 커넥터들 내의 층간 커넥터들은 제2 스택의 전도체들 상의 각각의 랜딩 구역들과 컨택하고, 제1 스택 및 제2 스택 위의 패터닝된 전도체들로 연장됨 -; 제1 스택의 제2 컨택 영역 내의 복수의 스루-스택 전도체들 - 스루-스택 전도체들은 제1 스택 및 제2 스택들 위의 패터닝된 전도체들로부터 제1 스택 아래의 회로로 연장됨 - 을 포함한다. 패터닝된 전도체들은 제2 스택의 제2 컨택 영역 내의 복수의 층간 커넥터들로부터 제1 스택의 컨택 영역 내의 복수의 스루-스택 전도체들 내의 스루-스택 커넥터들로의 링크를 포함한다.
제시된 기술의 다른 측면 및 이점은 다음의 도면, 상세한 설명 및 청구항의 검토에서 알 수 있다.
도 1은 스택 아래의 회로들로의 연결을 위해 메모리 어레이의 컨택 영역들 내에 스루-스택 비아들(TSV : through-stack vias)을 포함하는 집적 회로 메모리 디바이스의 단순화된 블록도이다.
도 2a는 도 1과 같은 메모리 디바이스에서 이용 가능한 전도체들의 스택을 포함하는 회로 구조의 도면을 도시한다.
도 2b 및 2c는 도 2a와 같은 회로 구조에 대한 메모리 필라(pillar) 및 셀 구조들을 도시한다.
도 2ca은 도 2b 및 도 2c과 같은 메모리 셀의 동작을 도시한다.
도 2d는 NOR 아키텍처 또는 AND 아키텍처 메모리에 대한 도 2a-2c에 도시된 바와 같이 구현된 메모리 셀들의 어레이의 개략적인 회로도이다.
도 3은 메모리 셀 영역 및 계단식 영역을 포함하는 메모리 구조의 일부를 나타내는 레이아웃 뷰(layout view)이다.
도 4는 제1 컨택 영역 및 제2 컨택 영역을 갖는 도 3의 레이아웃의 확대도를 도시하며, 여기서 제2 컨택 영역은 제1 컨택 영역에 상보적이다.
도 5는 (스택 D의 제2 컨택 영역을 따라) 라인 5-5를 따라 취해진 도 4의 구조의 단면도이다.
도 6은 (스택 D의 제2 컨택 영역 및 스택 C의 제2 컨택 영역을 가로질러) 라인 6-6을 따라 취해진 도 4의 구조의 단면도이다.
도 7은 수직 NAND 스트링들을 포함하는 메모리 셀 영역, 및 계단식 영역을 포함하는 메모리 구조의 일부를 레이아웃 뷰로 도시한다.
제시된 기술의 실시예들의 상세한 설명이 도면들 1 내지 도 7을 참조하여 제공된다.
도 1은 3D 메모리 어레이(160)를 포함하는 집적 회로 메모리 디바이스(100)의 간략화된 블록도이다. 본 기술은 다양한 유형의 메모리 어레이들에 적용될 수 있지만, 본 명세서에서 설명된 예들은 NOR 또는 AND 아키텍처로 구성된 3D 플래시 메모리를 포함한다. 메모리 디바이스(100)는 3D 메모리 어레이(160)를 지원하는 주변 회로부를 포함한다. 주변 회로부는 일부 예들에서 명령 디코딩, 판독, 소거 및 프로그램 동작들, 입력/출력 동작들, 어드레스 생성, 메모리 관리 등을 포함하는 디바이스에 필요한 동작들의 실행을 위해 사용되는 상태 기계들 등과 같은 로직 회로들을 포함하는 제어기(110)를 포함한다. 주변 회로부는 메모리 동작 및 다른 것에 사용하기 위해 집적 회로 전체에 걸쳐 바이어스 전압 및 공급 전압을 생성 및 분배하는 바이어싱 배열 공급 전압 회로(111)를 포함한다. 또한, 입력/출력 I/O 인터페이스(119)는 오프-칩(off-chip)으로부터 입력 데이터를 수신하여 라인(115) 상에서 온-칩(on-chip) 자원들로 송신하고, 라인(116) 상에서 온-칩 자원들로부터 출력 데이터를 수신하여 오프-칩으로 송신한다.
이 예에서, 이 예에서 3D 메모리 어레이(160)로부터 데이터 라인들(165)에 결합되는 열 디코더(column decoder)(170) 및 워드 라인들(145)에 결합되는 3D 메모리 어레이(160) 내의 행들에 대한 디코더/드라이버(140)에 분배되는 어드레스들은 라인(130) 상의 제어기(110)에 의해 제공된다. 열 디코더(170)는 라인(175)에 의해 감지 증폭기들 및 페이지 버퍼들(180)에 결합된다. 감지 증폭기들 및 페이지 버퍼들(180)은 이 예에서 라인(185)에 의해 캐시(190)에 결합된다. 캐시(190)는 데이터-아웃 라인(116)에 결합된다.
본 명세서에서 설명된 기술에서, 주변 회로부의 적어도 일부는 3D 메모리 어레이(160) 아래에 구현된다. 이는 예를 들어, 어레이 회로 구조 아래의 CMOS를 사용하여 달성될 수 있다. 이 블록도에서, 디코더/드라이버(140)는 어레이 아래에 구현된다. 3D 메모리 어레이(160)는 워드 라인들로서 후술되는 예들에서 구성되는 전도체들의 복수의 스택들을 포함하는 메모리 구조를 포함한다. 3D 메모리 어레이(160) 아래의 회로부로의 연결을 위해, 복수의 스루-스택 비아들(TSV)이 메모리 구조의 컨택 영역들에서 구현된다.
도 2a 내지 도 2d는 도 1을 참조하여 상술된 바와 같이 구현될 수 있는 AND 아키텍처 플래시 메모리 디바이스에 적합한 3차원 메모리 구조를 예시한다.
도 2a는 워드 라인들로서 구성된 전도체들의 스택을 포함하는 회로 구조의 단면도이다. 전도체들의 스택은 메모리 필라(pillar)들(예를 들어, 200)이 스택을 통해 배치되는 메모리 영역을 포함한다. 이 예에서, 메모리 필라(200)는 데이터 저장 구조(208), 채널층(209), 및 소스/드레인 라인으로서 구성된 제1 수직 전도체(204), 소스/드레인 라인으로서 구성된 제2 수직 전도체(205) 및 제1 수직 전도체 및 제2 수직 전도체를 격리시키는 유전체 충진제(fill)를 포함하는 코어를 포함한다.
전도체들의 스택은 교번하는 절연층들(106) 및 워드 라인층들(104)을 포함하는 회로 구조로 구현된다. 교번하는 절연층들(106) 및 워드 라인층들(104)은 바이어스 전압들의 전달, 선택 트랜지스터 게이트들 등을 포함하는 메모리 어레이의 지원에서 다양한 기능들을 위해 사용될 수 있는 복수의 추가 전도체 층들(191a, 191b, 191c) 위에 형성되는 전도체들의 스택을 형성한다.
복수의 유전체 층(120)은 교번하는 절연 층(106) 및 워드 라인층(104)의 스택 위에 배치된다. 수직 전도체(204, 205)의 적어도 상단 섹션은 유전체 층(120)의 적어도 일부를 통과해 연장된다. 오버라잉(overlying) 패터닝된 전도체는 글로벌 비트 라인, 소스 라인 및 메모리의 동작을 지원하는 다른 회로에 사용된다.
유전체 층(193)은 스택 아래에 그리고 어레이 아래의 회로부의 상부 상에 배치된다.
전도체들의 스택은 컨택 영역에서 계단식 방식으로 구성되고, 대응하는 전도체의 랜딩 구역(landing area)으로부터 어레이 위에 놓인 패터닝된 전도체들(110)까지 연장되는 수직 전도체들(예를 들어, 107)을 사용하여 컨택이 만들어질 수 있는 스택의 각각의 워드 라인층 상에 랜딩 구역들을 형성한다. 또한, 도시된 바와 같이, 수직 전도체(108)는 언더라잉(underlying) 전도체 층(예를 들어, 191a)에 오버라잉 패터닝된 전도체 층에 연결될 수 있다. 패터닝된 전도체들(110)은 본 명세서의 예들에서 설명된 바와 같이 스택 아래에 배치될 수 있는 주변 회로부로 연장된다.
개략적으로 도시된 바와 같은 회로 구조는 기판(101) 상에 언더 어레이 회로부(103)(under array circuitry)를 포함하며, 트랜지스터들과 패터닝된 전도체 층 또는 층들을 포함하며, 이들은 어레이를 위한 주변 회로부의 적어도 일부 부분들을 제공할 수 있다.
이제 도면 2b 및 2c를 참조하여, 메모리 필라(200)의 구조(200)가 설명된다. 전술한 바와 같이, 메모리 필라(200)의 형성에 사용되는 비아에 배치되는 구조는 필라(200)의 수직 개구의 내부 및 제1 측면 상에 배치되는 제1 수직 전도체(204) 및 필라(200)의 수직 개구의 내부 및 제2 측면 상에 배치되는 제2 수직 전도체(205)를 포함한다. 제1 수직 전도체 및 제2 수직 전도체(204, 205)는 필라(200)의 수직 개구의 상부로부터 필라(200)의 수직 개구의 바닥까지 연장되고, 절연 충진층(211)에 의해 서로 분리된다. 컨택 플러그(215, 216)는 수직 전도체(204, 205)를 오버라잉 비트 라인 및 소스 라인 전도체(217, 218)에 연결한다.
도 2b 및 2c에 도시된 바와 같이, 필라(200) 내의 수직 개구에 배치된 구조들은 소위 SONOS, BE-SONOS 및 관련 기술들을 사용하여 구현되는 유전체 전하 저장 구조와 같은 데이터 저장 구조(208)를 포함한다. 데이터 저장 구조(208)는 필라(200)의 수직 개구 내에서 Z-방향으로 연장된다. 데이터 저장 구조(208)는 터널링층, 전하 포획층(trapping layer) 및 차단층을 갖는 다층 유전체를 포함할 수 있다. 터널링 층은 실리콘 산화물, 또는 실리콘 산화물/실리콘 질화물 조합(예를 들어, 산화물/질화물/산화물 또는 ONO)을 포함할 수 있다. 전하 포획층은 전하들을 포획할 수 있는 실리콘 질화물 또는 다른 재료들을 포함할 수 있다. 차단층은 실리콘 산화물, 알루미늄 산화물, 및/또는 이러한 재료들의 조합들을 포함할 수 있다. 데이터 저장 구조(208)(터널링층/전하 포획층/차단층)는, 앞서 논의된 바와 같이, 임의의 상이한 재료 조합을 가질 수 있다. 일부 예에서, 데이터 저장 구조(208)는 폴리실리콘 전하 포획층을 갖는 플로팅 게이트를 사용하여 구현될 수 있다.
AND 메모리 구조(102)의 메모리 셀(220)이 설명된다. 메모리 셀(220)은 필라(200) 내의 수직 개구와 워드 라인층(104)의 인터섹션(intersection)(교차점(cross-point))에 배치된다. 도 2c는 도 2b의 라인 A-A에서 취해진 단면에서의 메모리 셀(220)을 도시한다. 메모리 셀(220)은 데이터 저장 구조(208)를 둘러싸는 워드 라인층(104), 채널층(209), 제1 수직 전도체(204) 및 제2 수직 전도체(205)를 포함한다. 채널층(209)에 의해 둘러 싸이고 제1 수직 전도체(204) 및 제2 수직 전도체(205)에 의해 점유되지 않는 갭에는 절연 충진층(211)이 충진된다.
도 2b 및 2c에 도시된 바와 같이, 채널층(209)은 필라(200) 내의 수직 개구의 둘레 주위의 데이터 저장 구조(208)의 내부 표면 상에 배치된다. 채널층(209)은 데이터 저장 구조(208)과 제1 수직 전도체(204) 사이에 배치된다. 또한 채널층(209)은 데이터 저장 구조(208)과 제2 수직 전도체(205) 사이에 배치된다. 채널층(209)은 제1 수직 전도체와 제2 수직 전도체(204, 205) 사이의 개구의 둘레 주위의 영역에서 절연 충진층(211)과 데이터 저장 구조(208) 사이에 배치된다. 일 예에서, 채널층(209)은 적어도 워드 라인층(104)의 레베들에 존재한다. 채널층(209)은 메모리 셀들의 동작 동안 전하 수송(charge transport)을 위해 사용되는 폴리실리콘, 게르마늄 또는 실리콘/게르마늄과 같은 반도체 층을 포함한다.
도면 2b 및 2c에서 알 수 있는 바와 같이, 워드 라인층(104)은 메모리 구조(102)의 게이트를 구성한다. 채널층(209)은 필라(200)의 수직 개구의 제1 측면 상의 제1 수직 전도체(204)와의 컨택 S/D(221a) 및 필라(200)의 수직 개구의 제2 측면 상의 제2 수직 전도체(205)와의 컨택 S/D(221b)를 갖는다. 도 2c에 도시된 바와 같이, 채널층(209)이 제1 수직 전도체(204)와 연결되고 제2 수직 전도체(205)가 메모리 셀(220)의 소스/드레인 단자로서 작용하는 필라(20)의 대향 측면 상의 컨택.
도 2c에 도시된 바와 같이, 채널 영역은 메모리 셀(220)의 채널층(209) 내에 있다. 채널 영역은 필라(200) 내의 수직 개구의 둘레 주위로 연장된다. 화살표(203)는 컨택 S/D(221a) 및 S/D(221b)에서 소스/드레인 단자(제1 수직 전도체(204)/제2 수직 전도체(205))) 사이의 채널 영역 내의 전류 흐름 경로를 나타낸다. 따라서, 메모리 셀(220)은 수직 전도체들(204, 205)의 방향에 수직인 수평 채널을 갖는다. 메모리 셀들은 이러한 구성에서 필라(200)의 수직 개구의 z-방향을 따라 열(column)로 배치된다. 필라(200)의 동일한 수직 개구 내의 메모리 셀들은 제1 수직 전도체(204)와 제2 수직 전도체(205) 사이에서 병렬로 전기적으로 연결된다.
메모리 셀들의 동작에 대한 설명은 도 2ca을 참조한다. 예를 들어, 3개의 연속적인 메모리 셀들(220a, 220b, 220c)이 도 2ca에 도시되고 라벨링되며, 여기서 3개의 연속적인 메모리 셀들(220a, 220b, 220c)은 수직 전도체들(204, 205) 사이에 병렬로 결합된다. 판독 동작 동안 메모리 셀(220b)이 판독되어야 한다고 가정한다. 메모리 셀의 채널층(209)의 채널 영역은 도 2c와 관련하여 논의된 바와 같이 수평이다. 선택된 메모리 셀(220b)의 워드 라인층(104)에 판독 전압이 인가되고, 비-선택된 메모리 셀들(220a, 220c)의 채널 영역들은 턴 오프된다. 메모리 셀(220b)에 저장된 데이터에 따라, 전류는 수직 전도체(205)로부터, 메모리 셀(220b)의 채널 영역을 통해, 수직 전도체(204)(도면에서 두꺼운 화살표를 사용하여 도시된 전류의 경로)로 전달될 수 있고, 그런 다음 판독 동작 동안 감지될 수 있다.
도 2d는 도 2a 내지 도 2ca과 같은 메모리 구조로 구성된 메모리 어레이의 회로도이다. 복수의 비트라인(예를 들어, BLn 및 BL(n+1))이 메모리 필라 내의 개별 수직 전도체에 배치되어 연결된다. 제1 스택(i)의 워드 라인들은 메모리 필라들에 의해 관통되는 수평 전도체들로서 구현된다. 제2 스택(i+1)의 워드 라인들은 메모리 필라들에 의해 관통되는 수평 전도체들로 구현된다. 복수의 비트 라인들은 도 2d에 예시된 제1 X-방향에 스택들 내의 복수의 워드 라인들(예를 들어, WL(i)m 및 WL(i)(m+1))에 직교하는 제2 방향(Y-방향)으로 연장된다. 제1 X-방향은 또한 수직 전도체들(204, 205)이 연장되는 Z-방향에 수직이다. 복수의 소스 라인은 제1 방향(X-방향)에 복수의 워드 라인(예를 들어, WL(i)m 및 WL(i)(m+1))에 직교하는 제2 방향(Y-방향)으로 연장된다.
각각의 메모리 필라 내의 수직 전도체들(204, 205)은 소스 라인들(SLn) 및 비트 라인들(BLn), 소스 라인(SL(n+1)) 및 비트 라인(BL(n+1))의 각각의 것에 결합된다. 각각의 층에서, 개별 워드 라인(WL)(예를 들어, 워드 라인층(104))이 배치되고, 복수의 메모리 필라에 의해 관통된다. 메모리 셀들은 워드 라인들 및 메모리 필라들의 교차점들에 배치된다.
예를 들어, 워드 라인들(WL(i)m 및 WL(i)(m+1))의 스택은 교번하는 절연 층들(미도시)과 인터리빙(interleave)된다. 워드 라인(WL(i)m), 소스 라인(SLn) 및 비트 라인(BLn)의 교차점에 제1 메모리 셀이 형성된다. 워드 라인(WL(i)(m+1)), 소스 라인(SLn) 및 비트 라인(BLn)의 교차점에 제2 메모리 셀이 형성된다. 제1 메모리 셀 및 제2 메모리 셀은 병렬로 연결된다. 워드 라인(WL(i)m), 소스 라인(SL(n+1)) 및 비트 라인(BL(n+1))의 교차점에 제3 메모리 셀이 형성된다. 워드 라인(WL(i)(m+1)), 소스 라인(SL(n+1)) 및 비트 라인(BL(n+1))의 교차점에 제4 메모리 셀이 형성된다. 제 3 및 제 4 메모리 셀은 병렬로 결합된다. 마찬가지로, 도 2d에 도시된 바와 같이, WL(i+1)m 및 WL(i+1)(m+1)의 교차점, 및 개별 소스 및 비트 라인에 4개의 메모리 셀이 형성된다.
본 명세서에 설명된 언더-어레이(under-array) 회로부 및 스루-스택 비아(through-stack via) 기술들은 도면들 2a-2d를 참조하여 설명된 것과 같은 메모리 구조들에 적용가능하다. 도 3 내지 도 6은 도 2a 내지 도 2d와 같은 메모리 구조들에 적용되는 실시예들을 도시한다. 그러나, 본 명세서에 설명된 언더-어레이 회로 및 스루-스택 비아 기술들은 또한, 일부 예들을 들어, 수직 NAND 구조들 및 교차점 상 변화 메모리 구조들을 포함하는 다른 타입들의 메모리 구조들에, 그리고 메모리로서 작용하지 않는 비-회로(non-circuit)들에 적용될 수 있다.
도 3은 메모리 셀 영역 및 컨택 영역을 포함하는 메모리 구조의 일부를 레이아웃으로 나타낸다. 예시된 부분은 스택 A 내지 스택 D로 라벨링된 4개의 전도체 스택을 포함한다. 스택은 절연 트렌치(예를 들어, 360, 361)에 의해 분리된다. 스택은 대략 900 nm 폭일 수 있고, 대략 150 nm 폭의 트렌치에 의해 분리된다.
이 예에서, 메모리 셀 영역은 상술된 바와 같은 메모리 필라들을 포함한다. 스택들의 메모리 셀 영역에서, 각각의 스택에서 메모리 필라들의 2개의 행들(예를 들어, 스택 C의 375, 376)이 존재한다. 메모리 필라들의 행들은 오버라잉 비트 라인들 및 소스 라인들의 레이아웃에서 더 많은 밀도를 허용하는 패턴으로 오프셋(offset)된다.
컨택 영역은 이 예에서 워드 라인으로 구성된 각각의 전도층에 대한 랜딩 구역(landing area)들을 제공하는 계단식 구조를 포함한다. 도 3에서, 4개의 계단들이 STEP 1 내지 STEP 4로 도시되지만, 구조는 각각의 워드 라인층에 대해 하나씩 N개의 계단들을 포함할 수 있다. 랜딩 구역들은 각각의 계단들에서 전도층들의 노출된 표면들이다.
스택 A 및 스택 C에서, 층간 커넥터(interlayer connector)들(예를 들어, 스택 A 내의 301, 311)은 각각의 개별 계단에 배치되고, 계단에서 노출된 대응하는 전도성 층의 랜딩 구역과 컨택하고, 오버라잉 패터닝된 전도체 층(예를 들어, 350, 351)으로 연장된다. 교번하는 스택들에서, 스택 B 및 스택 D에서, 스루-스택 비아들(예를 들어, 303)은 각각의 개별 계단을 통과해 배치되고, 스택 아래의 회로부로부터 오버라잉 패터닝된 전도체 층들(예를 들어, 350, 351)로 연장되는 스루-스택 전도체들(예를 들어, 스택 B 내의 302, 312)을 포함한다.
메모리 필라들(예를 들어, 370, 371)은 제1 레이아웃 구역을 갖는 스택을 관통하는 제1 비아들에 형성된다. 스루-스택 비아들(303)은 제1 레이아웃 구역보다 큰 제2 레이아웃 구역을 갖는다. 스루-스택 비아들에 대해 더 큰 제2 레이아웃 구역을 활용하는 것은 스루-스택 비아들 내부의 스루-스택 전도체들(302, 312)의 형성을 위한 제조에서 더 큰 정렬 마진 및 확대된 에칭 프로세스 윈도우를 제공한다.
예시된 레이아웃에서, 전도성 층들 상의 랜딩 패드들과 컨택하는 층간 커넥터들(예를 들어, 301, 311)은 메모리 셀 영역 내의 메모리 필라들의 행들과 대략 정렬되는 2개의 행들에 배치된다. 따라서, 층간 커넥터(301)는 동일한 스택 내의 메모리 필라들의 하부 행과 정렬되고, 층간 커넥터(311)는 동일한 스택 내의 메모리 필라들의 상단 행과 정렬된다.
또한, 구조 필라들(예를 들어, 305, 306 및 STACK A)은 각각의 층 상의 랜딩 구역들을 통해 메모리 셀 영역 내의 메모리 필라들의 행들과 대략 정렬된 행들 및 층간 커넥터들(301, 311)과의 반대 패턴으로 배치된다. 따라서, 스택 A 및 스택 C 내의 각각의 랜딩 구역은 층간 커넥터(예를 들어, 301) 및 2개의 구조 필라들(예를 들어, 305, 306)을 포함한다. 구조 필라들(305, 306)은 메모리 필라들(370, 371)과 동일한 레이아웃 구역을 가질 수 있다. 도시된 예에서, 구조 필라들(305, 306)은 층간 커넥터(301)의 중심으로부터 스택의 장축에 수직으로 그려진 라인의 반대 측면들 상에 대칭으로 배열되고, 랜딩 구역의 제1 측면 상의 층간 커넥터(301)는 메모리 필라들의 하부 행과 정렬되고, 구조 필라들(315, 316)은 층간 커넥터(311)의 중심으로부터 스택의 장축에 수직으로 그려진 라인의 반대 측면들 상에 대칭으로 배열되고, 랜딩 구역의 제2 측면 상에 층간 커넥터(311)는 메모리 필라들의 상부 행과 정렬된다. 레이아웃의 대칭성은 게이트 대체 프로세스 동안 구조의 안정성에 기여할 수 있다. 제시된 기술은 본 명세서에 설명된 층간 전도체들을 갖는 계단식 컨택 구조의 랜딩 구역들(landing areas)에서의 구조 필라들의 대칭적인 레이아웃을 제공하며, 이는 인접한 스택들 내의 스루-스택 비아들을 사용하는 레이아웃과 독립적으로 그리고 조합하여 적용될 수 있다.
게이트 대체 제조 기술에서, 스루-스택 비아들, 구조 필라들(305, 306)을 위한 비아들, 및 메모리 필라들(370, 371)을 위한 비아들이 제조될 수 있고 스택은 절연층들과 교번하는 희생층들을 포함한다. 또한, 이들은 마스킹, 에칭 및 충진 단계를 공유하는 프로세스로 만들어질 수 있다. 마스킹, 에칭 및 충진 단계 후에, 구조 필라(305, 306) 및 스루-스택 비아(303)는 게이트 대체 프로세스로부터 격리되고 프로세스 동안 구조적 지지를 제공하는 필라를 형성하기 위한 재료로 충진될 수 있다. 스루-스택 비아 내의 층간 커넥터(예를 들어, 301) 및 스루-스택 전도체(예를 들어, 302)의 형성은 희생 재료의 제거로부터 남겨진 보이드(void)를 워드 라인 재료로 재충진한 후에 수행될 수 있다.
그 결과, 스루-스택 비아들, 구조 필라들 및 메모리 필라들에 대한 비아들은 희생 재료의 제거 및 전도성 재료로 구조 내의 보이드들을 재충진한 후에 구조에 대한 구조적 지지를 제공한다. 따라서, 본원에 독립적으로 및 조합하여 기술된 구조의 특징은 게이트 대체 프로세스 동안 구조의 취약성을 감소시키고 제조 수율을 향상시킬 수 있다.
도시된 레이아웃에서, 메모리 셀 영역(또는 다른 실시예들에서 동작 영역의 다른 형태) 및 컨택 영역을 갖는 전도체들의 제1 스택은, 전도체들 상에 각각의 랜딩 구역들을 제공하기 위해 컨택 영역에서 계단식 배열을 갖도록 배열된다. 전도체들의 제2 스택은 제1 스택으로부터 분리되고, 메모리 셀 영역(또는 다른 형태의 동작 영역) 및 제1 스택의 컨택 영역에 인접한 컨택 영역을 갖는다. 제1 스택 내의 전도성 층들의 랜딩 구역들을 제2 스택의 컨택 구역 내의 비아 내의 스루-스택 전도체들에 연결하는 연결 회로들이 제공되며, 스루-스택 전도체들은 스택 아래의 회로부에 연결된다.
추가적인 구조적 지지를 위해, 제1 스택은 구조 필라들을 포함하고, 이 경우 메모리 필라들과 동일한 레이아웃 구역을 갖는 랜딩 구역당 2개를 포함한다. 구조 필라들은 회로 기능을 제공하지 않지만, 예컨대 게이트 대체 프로세스를 사용하여 제조하는 동안 제1 스택을 지지한다.
도 4는 제1 컨택 영역 및 제2 컨택 영역을 갖는 도 3의 레이아웃의 확대도를 도시하며, 여기서 제2 컨택 영역은 제1 컨택 영역에 상보적이다. 도 4에 도시된 바와 같이, 스택 B 및 스택 D는 스택 A 및 스택 C의 컨택 영역들(워드 라인 컨택 영역들(401A 및 401C)) 내의 층간 커넥터들을 스택 아래의 회로부에 연결하는 역할을 하는 제1 컨택 영역(TSV 영역들(401B 및 401D) 참조) 내의 랜딩 구역들 내의 확대된 스루-스택 비아들 및 스루-스택 전도체들을 갖는다. 제2 컨택 영역에서, 레이아웃은 상보적이어서, 스택 A 및 스택 C가 스택 B 및 스택 D의 컨택 영역(워드 라인 컨택 영역(402B 및 402D)) 내의 층간 커넥터를 스택 아래의 회로부에 연결하는 역할을 하는 제2 컨택 영역(예를 들어, TSV 영역(402A 및 402C)) 내의 랜딩 구역 내의 확대된 스루-스택 비아 및 스루-스택 전도체를 갖는다. 또한, 도 4에 도시된 바와 같이, 고밀도 비트 라인들(378)은 메모리 셀 영역 위에 놓이고 메모리 필라들 내의 수직 전도체들과 컨택한다.
도 4는 컨택 영역에 사용된 관통 비아(DTSV)의 직경이 메모리 필라 비아의 직경(DMP)보다 큰 것을 도시한다. 이 예에서, 직경(DTSV)은 직경(DMP)의 약 2배이고, 따라서 훨씬 더 큰 레이아웃 면적을 가지며, 이는 스루-스택 비아들 내부에 스루-스택 전도체들의 형성을 위해 위에서 논의된 바와 같이 확대된 정렬 마진 및 확대된 에칭 프로세스 윈도우를 제공한다.
도 4에 도시된 바와 같이, 인접한 스택들의 워드 라인들은 어레이의 반대 측면들 상의 주변 회로부로의 아웃렛(outlet)들, 2개의 아웃렛 레이아웃을 갖는다. 이 2-아웃렛 레이아웃은 인접한 스택들 내의 스루-스택 전도체들에 대한 커넥터들을 포함하는, 회로들을 연결하기 위한 레이아웃 제약들을 용이하게 할 수 있다.
도 5 및 도 6은 각각 라인 5-5(스택 D의 제2 컨택 영역) 및 라인 6-6(스택 D의 제2 컨택 영역과 스택 C의 제2 컨택 영역 사이)에서 취해진 도 4의 구조의 단면도이다.
도 5는 스택(STACK) D의 컨택 영역의 일부의 단면도이다. 회로 구조는 도 4와 같은 메모리 구조에서 워드 라인으로 구성된 복수의 전도층들(504D-1 내지 504D-N)을 포함한다. 전도층들(591a 내지 591c)은 이 예에서 워드 라인으로 구성된 층들(504D-1 내지 504D-N) 아래에 배치된다. 언더라잉 절연층(593)은 스택의 아래에 있는 회로부의 일부인 패터닝된 전도체 층(410) 위에 놓인다. 패터닝된 전도체 층(410)에 더하여 어레이 내의 특정 스택 아래에 있는 트랜지스터와 같은 활성 컴포넌트들이 존재할 수 있거나 또는 존재하지 않을 수 있다. 도 5에서, 제1 전도성 층(504D-1) 상의 제1 랜딩 구역은 컨택 플러그(521)까지 그리고 오버라잉 패터닝된 전도체(522)까지 상향으로 연장되는 층간 커넥터(520)에 의해 컨택된다. 제3 전도성 층(504D-3) 상의 제2 랜딩 구역은 컨택 플러그(531)까지 오버라잉 패터닝된 전도체(532)까지 상향으로 연장되는 층간 커넥터(530)에 의해 컨택된다. 이 단면에서, 구조 필라들(501 및 502)은 제1 및 제3 전도성 층들(504D-1 및 504D-3) 상의 랜딩 구역들 사이에, 제2 전도성 층(504D-2) 상의 랜딩 구역을 통해 배치된다. 제2 전도층(504D-2)을 위한 층간 전도체들은 메모리 영역의 반대편, 이 도면의 제1 컨택 영역 내에 제공될 수 있다.
구조 필라들(501 및 502)은 예를 들어 메모리 필라에서 채널층을 형성하기 위해 사용되는 반도체 재료의 층, 메모리 필라에서 메모리 재료층을 형성하기 위해 사용되는 메모리 재료의 층, 또는 둘 모두를 포함하는, 메모리 필라들의 제조 동안 형성된 라이너(510)를 포함할 수 있다. 또한, 구조 필라(501 및 502)는 라이너(510) 내부에 충진될 수 있어서, 스택의 제조에 사용되는 게이트 대체 프로세스 동안 안정적인 구조를 형성한다. 이 예에서, 전도성 코어(512)는 메모리 필라들의 제조 동안 형성될 수 있는 구조 필라들(501 및 502) 내부에 예시된다. 다만, 이 도전성 코어(512)는 회로 구조의 절연층(593) 내로 연장되어 회로 기능을 수행하지 않는다. 층(511)은 스택들의 형성 전에 증착되는 에칭 정지 층(etch stop layer)으로서 사용되는 재료일 수 있다.
도 6은 스택들의 측면들 상에 절연 트렌치들(660, 661, 662)을 갖는, 스택(D) 및 스택(C)의 제2 컨택 영역을 가로지르는 단면도이다. 전도성 층들(504D-1 및 504D-2)은 이들이 이 도면에서 리세스(recess)됨을 나타내기 위해 더 밝은 경계들로 예시되며, 이는 제3 전도성 층(504D-3) 상의 랜딩 구역을 통한 단면을 도시하고 있다. 층간 커넥터(530)는 제3 전도성 층(504D-3) 상의 랜딩 구역으로부터 전도성 플러그(531)로 그리고 패터닝된 전도체(532)로 상향으로 연장된다.
인접한 스택(C)은 복수의 전도성 층(504C-1 내지 504C-N)을 포함한다. 스루-스택 비아(610)는 층(504C-3)의 랜딩 구역을 통해 배치된다. 스루-스택 전도체(612)는 스루-스택 비아(610) 내부에 배치되고, 패터닝된 전도체 층(650) 및 트랜지스터들 또는 다른 활성 컴포넌트들(651)을 포함하는 스택 아래의 회로부로부터 연장된다. 스택 아래의 회로부는 메모리 어레이를 위한 주변 회로부를 형성하는데 사용될 수 있다. 스루-스택 비아(610)는 예를 들어 메모리 필라에서 채널층을 형성하는데 사용되는 반도체 재료의 층, 메모리 필라에서 메모리 재료층을 형성하는데 사용되는 메모리 재료의 층, 또는 둘 모두를 포함하는, 메모리 필라들의 제조 동안 형성된 라이너(liner)(611)를 포함하는 구조로 충진될 수 있다. 또한, 스루-스택 비아(610)는 라이너(611)의 내부에 충진될 수 있어서, 스택의 제조에 사용되는 게이트 대체 프로세스(gate replacement process)과 같은 제조 동안 안정한 구조를 형성한다. 전도성 코어는 스루-스택 비아(610) 내에 수직 스루-스택 전도체(612)를 제공하며, 이는 더 큰 정렬 및 에칭 프로세스 윈도우들의 장점을 취하는, 확대된 스루-스택 비아 내에 게이트 대체 프로세스 이후에 형성될 수 있다. 스루-스택 전도체(612)는 전도성 플러그(631)에 의해 패터닝된 전도체(532)에 연결되어, 워드 라인(504D-3)을 언더 스택 회로부(650, 651, 652, 653)에 연결한다.
도 7은, 도 3의 형태의 레이아웃 뷰에서, NAND 메모리 동작 영역을 포함하는 대안적인 메모리 구조의 일부를 예시한다. 따라서, 도시된 바와 같이, 구조화는 수직 NAND 스트링들을 갖는 메모리 셀 영역, 및 컨택 영역을 포함한다. 예시된 부분은 스택 A 내지 스택 D로 라벨링된 전도체들의 4개의 스택들을 포함한다. 스택들은 절연 트렌치들(예를 들어, 760, 761)에 의해 분리된다.
이 예에서, 메모리 셀 영역은 NAND 스트링들로서 동작하도록 구성된 메모리 필라들을 포함하며, 이의 일 예는 2020년 5월 5일에 발행된 Lee et al.에 의한 U.S. 특허 10,644,018, MEMORY HAVING PLURAL LOWER SELECT GATES에서 설명되며, 이는 본원에 완전히 설명된 것처럼 참조로 통합된다. 예시된 NAND 스트링 구조에서, 메모리 필라들은 수직 채널을 포함하고, 비트 라인에 연결되기 위해 각각의 필라의 수직 채널에 컨택이 만들어진다. 도 3의 예에서와 같이, 스택들의 메모리 셀 영역에서, 각 스택에서 메모리 필라들의 2개의 행들(예를 들어, 스택 C의 775, 776)이 존재한다. 메모리 필라들의 행들은 오버라잉 비트 라인들 및 소스 라인들의 레이아웃에서 더 많은 밀도를 허용하는 패턴으로 오프셋된다.
컨택 영역은 이 예에서 워드 라인으로 구성된 각각의 전도층에 대한 랜딩 구역들을 제공하는 계단식 구조를 포함한다. 도 7에서, 4개의 계단들이 STEP 1 내지 STEP 4로 도시되지만, 구조는 각각의 워드 라인층에 대해 하나씩 N개의 계단들을 포함할 수 있다. 랜딩 구역들은 각각의 계단들에서 전도층들의 노출된 표면들이다.
스택 A 및 스택 C에서, 층간 커넥터들(예를 들어, 스택 A의 701, 711)은 각각의 개별 계단에 배치되고, 계단에서 노출된 대응하는 전도성 층의 랜딩 구역과 컨택하고, 오버라잉 패터닝된 전도체 층(예를 들어, 750, 751)으로 연장된다. 교번하는 스택들에서, 스택 B 및 스택 D에서, 스루-스택 비아들(예를 들어, 703)은 각각의 개별 계단을 통해 배치되고, 스택 아래의 회로부로부터 오버라잉 패터닝된 전도체 층들(예를 들어, 750, 751)로 연장되는 스루-스택 전도체들(예를 들어, 스택 B 내의 702, 712)을 포함한다. 예시된 NAND 구조에서, 층간 전도체들(780, 781, 782, 783 및 784)은 스택들 사이의 슬릿들에 위치된 비아들에 배치되고, NAND 회로들에 대한 언더라잉 공통 소스 라인에 연결된다.
메모리 필라들(예를 들어, 770, 771)은 제1 레이아웃 구역을 갖는 스택을 관통하는 제1 비아들에 형성된다. 스루-스택 비아들(703)은 제1 레이아웃 구역보다 큰 제2 레이아웃 구역을 갖는다. 스루-스택 비아들에 대해 더 큰 제2 레이아웃 구역을 활용하는 것은 스루-스택 비아들 내부의 스루-스택 전도체들(702, 712)의 형성을 위한 제조에서 더 큰 정렬 마진 및 확대된 에칭 프로세스 윈도우를 제공한다.
예시된 레이아웃에서, 전도성 층들 상의 랜딩 패드들과 컨택하는 층간 커넥터들(예를 들어, 701, 711)은 메모리 셀 영역 내의 메모리 필라들의 행들과 대략 정렬되는 2개의 행들로 배치된다. 따라서, 층간 커넥터(701)는 동일한 스택 내의 메모리 필라들의 하부 행과 정렬되고, 층간 커넥터(711)는 동일한 스택 내의 메모리 필라들의 상단 행과 정렬된다.
또한, 구조 필라들(예를 들어, 705, 706 및 STACK A)은 각각의 층 상의 랜딩 구역들을 통해 메모리 셀 영역 내의 메모리 필라들의 행들과 대략 정렬된 행들 및 층간 커넥터들(701, 711)과의 반대 패턴으로 배치된다. 따라서, 스택 A 및 스택 C 내의 각각의 랜딩 구역은 층간 커넥터(예를 들어, 701) 및 2개의 구조 필라들(예를 들어, 705, 706)을 포함한다. 구조 필라들(705, 706)은 메모리 필라들(770, 771)과 동일한 레이아웃 구역을 가질 수 있다. 도시된 예에서, 구조 필라들(705, 706)은 층간 커넥터(701)의 중심으로부터 스택의 장축에 수직으로 그려진 라인의 반대 측면들 상에 대칭으로 배열되고, 랜딩 구역의 제1 측면상에 층간 커넥터(701)는 메모리 필라들의 하부 행과 정렬되고, 구조 필라들(715, 716)은 층간 커넥터(711)의 중심으로부터 스택의 장축에 수직으로 그려진 라인의 반대 측면들 상에 대칭으로 배열되고, 랜딩 구역의 제2 측면 상에 층간 커넥터(711)는 메모리 필라들의 상단 행과 정렬된다. 레이아웃의 대칭성은 게이트 대체 프로세스 동안 구조의 안정성에 기여할 수 있다. 제시된 기술은 본 명세서에 설명된 층간 전도체들을 갖는 계단식 컨택 구조의 랜딩 구역들(landing areas)에서의 구조 필라들의 대칭적인 레이아웃을 제공하며, 이는 인접한 스택들 내의 스루-스택 비아들을 사용하는 레이아웃과 독립적으로 그리고 조합하여 적용될 수 있다.
게이트 대체 제조 기술에서, 스루-스택 비아들, 구조 필라들(705, 706)에 대한 비아들, 층간 전도체들(780-784)에 대한 비아들, 및 메모리 필라들(770, 771)에 대한 비아들이 제조될 수 있고 스택은 절연층들과 교번하는 희생층들을 포함한다. 또한, 이들은 마스킹, 에칭 및 충진 단계를 공유하는 프로세스로 만들어질 수 있다. 마스킹, 에칭 및 충진 단계 후에, 구조 필라(705, 706) 및 스루-스택 비아(703)는 게이트 대체 프로세스로부터 격리되고 프로세스 동안 구조적 지지를 제공하는 필라를 형성하기 위한 재료로 충진될 수 있다. 스루-스택 비아 내의 층간 커넥터(예를 들어, 701) 및 스루-스택 전도체(예를 들어, 702)의 형성은 희생 재료의 제거로부터 남겨진 보이드를 워드 라인 재료로 재충진한 후에 수행될 수 있다.
그 결과, 스루-스택 비아들, 구조 필라들 및 메모리 필라들에 대한 비아들은 희생 재료의 제거 및 전도성 재료로 구조 내의 보이드들을 재충진한 후에 구조에 대한 구조적 지지를 제공한다. 따라서, 본 명세서에 독립적으로 및 조합하여 기술된 구조의 특징은 게이트 대체 프로세스 동안 구조의 취약성을 감소시키고 제조 수율을 향상시킬 수 있다.
도시된 레이아웃에서, 메모리 셀 영역(또는 다른 실시예들에서 동작 영역의 다른 형태) 및 컨택 영역을 갖는 전도체들의 제1 스택은, 그것이 전도체들 상에 각각의 랜딩 구역들을 제공하기 위해 컨택 영역에 계단식 배열을 갖도록 배열된다. 전도체들의 제2 스택은 제1 스택으로부터 분리되고, 메모리 셀 영역(또는 다른 형태의 동작 영역) 및 제1 스택의 컨택 영역에 인접한 컨택 영역을 갖는다. 제1 스택 내의 전도성 층들의 랜딩 구역들을 제2 스택의 컨택 구역 내의 비아 내의 스루-스택 전도체들에 연결하는 연결 회로들이 제공되며, 스루-스택 전도체들은 스택 아래의 회로부에 연결된다.
추가적인 구조적 지지를 위해, 제1 스택은 구조 필라들을 포함하고, 이 경우 메모리 필라들과 동일한 레이아웃 구역을 갖는 랜딩 구역당 2개를 포함한다. 구조 필라들은 회로 기능을 제공하지 않지만, 예컨대 게이트 대체 프로세스를 사용하여 제조하는 동안 제1 스택을 지지한다.
3D 메모리와 같은 복잡한 회로의 제조 수율을 향상시키는 회로 구조를 제공하는 기술이 제시된다. 회로 구조는, 예를 들어 게이트 교체 제조 프로세스 동안 안정성을 개선할 수 있다. 도 4와 같은 구조에서는 제조 시퀀스에 사용된 희생 재료를 제거한 후, 스택 A 내지 D의 틸팅을 방지할 수 있다. 본 기술은 3D 구조의 계단식 컨택 영역 내의 워드 라인과 같은 전도체를 스택 아래의 회로부에 연결하기 위한 스루-스택 비아(through-stack via)에 연결하기 위한 브리지를 제공한다. 회로 구조는 제조 동안 에칭 프로세스 윈도우 및 정렬 윈도우를 개선하는 확대된 스루-스택 비아를 포함한다. 회로 구조는 랜딩 패드들과 컨택하는 층간 커넥터들의 교번하는 레이아웃 및 전도체들의 인접한 스택들 내의 스루-스택 커넥터들을 포함한다. 이 접근법은 이러한 유형의 회로에서 요구되는 오버라잉 전도체의 레이아웃 배열 및 밀도를 향상시킨다.
본 발명은 상술된 바람직한 실시예들 및 예들을 참조하여 개시되지만, 이들 예들은 제한적인 의미보다는 예시적인 의미로 의도된다는 것이 이해되어야 한다. 변형 및 조합이 본 기술분야의 숙련자에게 용이하게 일어날 것으로 생각되고, 이의 변형 및 조합은 본 발명의 사상 및 하기 청구항의 범위 내에 있을 것이다.

Claims (19)

  1. 회로 구조에 있어서,
    동작 영역(operational region) 및 컨택 영역(contact region)을 갖는 전도체(conductor)들의 제1 스택, 상기 제1 스택의 전도체들은 상기 전도체들 상에 개별 랜딩 구역들(landing areas)을 제공하기 위해 상기 컨택 영역에 계단식 배열(stepped arrangement)을 가짐 -;
    상기 제1 스택으로부터 분리된 전도체들의 제2 스택, - 상기 제2 스택은 동작 영역 및 상기 제1 스택의 컨택 영역에 인접한 컨택 영역을 가짐 -; 및
    상기 제1 스택 내의 전도성 층들의 랜딩 구역들을 상기 제2 스택의 컨택 영역 내의 비아들 내의 스루-스택 전도체들에 연결하는 연결 회로들, - 상기 스루-스택 전도체들은 상기 스택 아래의 회로부(circuitry)에 연결됨-을 포함하는, 회로 구조.
  2. 제1항에 있어서,
    상기 제1 스택의 동작 영역을 통과하는 수직 필라들의 제1 어레이 및 상기 제2 스택의 동작 영역을 통과하는 수직 필라들의 제2 어레이를 포함하고; 상기 연결 회로들은,
    상기 제1 스택의 컨택 영역 내의 복수의 층간(interlayer) 커넥터들 - 상기 복수의 층간 커넥터들 내의 층간 커넥터들은 상기 제1 스택 내의 전도체들 상의 각각의 랜딩 구역들과 컨택하고, 상기 제1 스택 및 제2 스택 위의 패터닝된 전도체들로 연장됨 -; 및
    상기 패터닝된 전도체들은 상기 제1 스택의 컨택 영역의 상기 복수의 층간 커넥터들로부터 상기 제2 스택의 컨택 영역 내의 스루-스택(through-stack) 전도체들로의 링크(link)를 포함하는, 회로 구조.
  3. 제1항에 있어서, 상기 제1 스택의 컨택 영역 내에 복수의 구조 필라(structural pillar)들을 포함하는, 회로 구조.
  4. 제3항에 있어서, 상기 복수의 구조 필라들 내의 상기 구조 필라들은 제1 레이아웃 구역(layout area)을 갖는 비아들에 배치되고, 상기 복수의 스루-스택 전도체들의 스루-스택 전도체들은 제2 레이아웃 구역을 갖는 비아들에 배치되고, 상기 제2 레이아웃 구역은 상기 제1 레이아웃 구역보다 큰, 회로 구조.
  5. 제1항에 있어서, 상기 제1 스택 내의 특정 전도체의 랜딩 구역 내의 상기 스택을 통과하는 개별 비아 내에 2개의 구조 필라를 포함하는, 회로 구조.
  6. 회로 구조에 있어서,
    동작 영역(operational region) 및 컨택 영역(contact region)을 갖는 전도체들의 제1 스택, - 상기 제1 스택의 전도체들은 상기 전도체들 상에 개별 랜딩 구역들(landing areas)을 제공하기 위해 상기 컨택 영역에 계단식 배열(stepped arrangement)을 가짐 -;
    상기 제1 스택으로부터 분리된 전도체들의 제2 스택, - 상기 제2 스택은 동작 영역 및 상기 제1 스택의 컨택 영역에 인접한 컨택 영역을 가짐 -;
    상기 제1 스택의 동작 영역을 통과하는 수직 필라들의 제1 어레이 및 상기 제2 스택의 동작 영역을 통과하는 수직 필라들의 제2 어레이, - 상기 제1 어레이 및 제2 어레이의 수직 필라들은 상기 제1 레이아웃 구역을 갖는 제1 비아들 내의 메모리 구조들을 포함함 -;
    상기 제1 스택의 컨택 영역 내의 복수의 층간 커넥터들 - 상기 복수의 층간 커넥터들 내의 층간 커넥터들은 상기 제1 스택 내의 전도체들 상의 개별 랜딩 구역들과 컨택하고, 상기 제1 스택 및 상기 제2 스택 위의 패터닝된 전도체들로 연장됨 -;
    상기 제2 스택의 컨택 영역 내의 복수의 스루-스택 전도체들(through-stack conductor) - 상기 스루-스택 전도체들은 상기 제1 스택 및 제2 스택 위의 상기 패터닝된 전도체로부터 상기 제2 스택 아래의 회로부로 연장됨 -을 포함하고; 및
    상기 패터닝된 전도체들은 상기 제1 스택의 컨택 영역 내의 상기 복수의 층간 커넥터들로부터 상기 제2 스택의 컨택 영역 내의 상기 복수의 스루-스택 전도체들 내의 스루-스택 커넥터들로의 링크를 포함하는, 회로 구조.
  7. 제6항에 있어서, 상기 제1 레이아웃 구역을 갖는 제2 비아들 내에 배치된 상기 제1 스택의 컨택 영역 내의 복수의 구조 필라들을 포함하는, 회로 구조.
  8. 제6항에 있어서, 상기 복수의 스루-스택 전도체들 내의 상기 스루-스택 전도체들은 제2 레이아웃 구역을 갖는 제3 비아들 내에 배치되고, 상기 제2 레이아웃 구역은 상기 제1 레이아웃 구역보다 큰, 회로 구조.
  9. 제6항에 있어서, 상기 제2 스택은 상기 제2 스택의 동작 영역의 제2 측면 상에 제2 컨택 영역을 갖고, 상기 제2 스택의 전도체들은 상기 전도체들 상에 개별 랜딩 구역들을 제공하기 위해 상기 제2 컨택 영역에 계단식 배열을 갖고; 및 상기 제1 스택은 상기 제1 스택의 동작 영역의 제2 측면 상에 제2 컨택 영역을 갖고, 상기 제1 스택의 제2 컨택 영역은 상기 제2 스택의 제2 컨택 영역에 인접하고;
    상기 제2 스택의 제2 컨택 영역 내의 제2 복수의 층간 커넥터들 - 상기 제2 복수의 층간 커넥터들 내의 층간 커넥터들은 상기 제2 스택 내의 전도체들상의 개별 랜딩 구역들과 컨택하고, 상기 제1 스택 및 상기 제2 스택 위의 패터닝된 전도체들로 연장됨 -;
    상기 제1 스택의 제2 컨택 영역 내의 복수의 스루-스택 전도체들 - 상기 스루-스택 전도체들은 상기 제1 스택 및 상기 제2 스택 위의 상기 패터닝된 전도체들로부터 상기 제1 스택 아래의 회로로 연장됨 -; 및
    상기 패터닝된 전도체들은 상기 제2 스택의 제2 컨택 영역 내의 상기 복수의 층간 커넥터들로부터 상기 제1 스택의 컨택 영역 내의 복수의 스루-스택 전도체들 내의 스루-스택 커넥터들로의 링크를 포함하는, 회로 구조.
  10. 제6항에 있어서, 상기 제1 스택 내의 특정 전도체의 상기 랜딩 구역 내의 상기 스택을 통과하는 개별 제2 비아 내에 2개의 구조 필라를 포함하고, 상기 제2 비아는 상기 제1 레이아웃 구역을 갖는, 회로 구조.
  11. 제6항에 있어서, 상기 수직 필라들의 상기 제1 어레이 및 상기 제2 어레이 내의 메모리 구조들은 각각 제1 수직 전도체 및 제2 수직 전도체 및 상기 제1 수직 전도체와 제2 수직 전도체 사이에 채널 구조들을 포함하고, 상기 제1 스택 및 제2 스택 내의 전도체들이 워드 라인들로서 구성되는 메모리 셀들을 형성하는, 회로 구조.
  12. 제6항에 있어서, 상기 수직 필라들의 상기 제1 어레이 및 상기 제2 어레이 내의 메모리 구조들은 각각 제1 수직 NAND 스트링 및 제2 수직 NAND 스트링을 포함하고, 상기 제1 스택 및 제2 스택 내의 상기 전도체들이 워드 라인들로서 구성되는 메모리 셀들을 형성하는, 회로 구조.
  13. 메모리 회로 구조에 있어서,
    메모리 영역 및 제1 워드 라인 컨택 영역을 갖는 전도체들의 제1 스택, - 상기 제1 스택의 전도체들은 상기 전도체들 상에 개별 랜딩 구역들을 제공하기 위해 상기 제1 워드 라인 컨택 영역에 계단식 배열을 갖는 워드 라인 전도체들을 포함함 -;
    상기 제1 스택으로부터 분리된 전도체들의 제2 스택, - 상기 제2 스택은 메모리 영역 및 상기 제1 스택의 제1 워드 라인 컨택 영역에 인접한 제2 스루-스택 컨택 영역을 갖고, 상기 제2 스택의 전도체들은 워드 라인 전도체들을 포함함 -;
    상기 제1 스택의 메모리 영역을 통과하는 수직 필라들의 제1 어레이 및 상기 제2 스택의 메모리 영역을 통과하는 수직 필라들의 제2 어레이, - 상기 제1 어레이 및 상기 제2 어레이 내의 수직 필라들은 제1 레이아웃 구역을 갖는 제1 비아들 내의 메모리 구조들을 포함함 -;
    상기 제1 스택의 상기 제1 워드 라인 컨택 영역 내의 복수의 층간 커넥터들 - 상기 복수의 층간 커넥터들 내의 층간 커넥터들은 상기 제1 스택 내의 워드 라인들 상의 개별 랜딩 구역들과 컨택하고, 상기 제1 스택 및 상기 제2 스택 위의 패터닝된 전도체들로 연장됨 -;
    상기 제2 스택의 상기 제2 스루-스택 컨택 영역 내의 복수의 스루-스택 전도체들 - 상기 스루-스택 전도체들은 상기 제1 스택 및 상기 제2 스택 위의 패터닝된 전도체들로부터 상기 제2 스택 아래의 회로로 연장됨 -을 포함하고; 및
    상기 패터닝된 전도체들은 상기 제1 스택의 상기 제1 워드 라인 컨택 영역 내의 복수의 층간 커넥터들 내의 층간 커넥터들로부터 상기 제2 스택의 상기 제2 스루-스택 컨택 영역 내의 상기 복수의 스루-스택 전도체들 내의 스루-스택 커넥터들로의 링크들을 포함하는, 메모리 회로 구조.
  14. 제13항에 있어서, 상기 제1 레이아웃 구역을 갖는 제2 비아들 내에 배치된 상기 제1 스택의 상기 제1 워드 라인 컨택 영역 내의 복수의 구조 필라들을 포함하는, 메모리 회로 구조.
  15. 제13항에 있어서, 상기 제2 스루-스택 컨택 영역 내의 상기 복수의 스루-스택 전도체들 내의 상기 스루-스택 전도체들은 제2 레이아웃 구역을 갖는 제3 비아들 내에 배치되고, 상기 제2 레이아웃 구역은 상기 제1 레이아웃 구역보다 큰, 메모리 회로 구조.
  16. 제13항에 있어서, 상기 제2 스택은 상기 제2 스택의 상기 메모리 영역의 제2 측면 상에 제2 워드 라인 컨택 영역을 갖고, 상기 제2 스택의 전도체들은 상기 전도체들 상에 개별 랜딩 구역들을 제공하기 위해 상기 제2 컨택 영역에 계단식 배열을 갖고; 및 상기 제1 스택은 상기 제1 스택의 동작 영역의 제2 측면 상에 제1 스루-스택 컨택 영역을 갖고, 상기 제1 스택의 제2 스루-스택 컨택 영역은 상기 제2 스택의 제2 워드 라인 컨택 영역에 인접하고;
    상기 제2 스택의 상기 제2 워드 라인 컨택 영역 내의 제2 복수의 층간 커넥터들, - 상기 제2 복수의 층간 커넥터들 내의 층간 커넥터들은 상기 제2 스택 내의 전도체들 상의 개별 랜딩 구역들과 컨택하고, 상기 제1 스택 및 상기 제2 스택 위의 패터닝된 전도체들로 연장됨-;
    상기 제1 스택의 상기 제1 스루-스택 컨택 영역 내의 복수의 스루-스택 전도체들 - 상기 스루-스택 전도체들은 상기 제1 스택 및 상기 제2 스택 위의 상기 패터닝된 전도체들로부터 상기 제1 스택 아래의 회로로 연장됨 -; 및
    상기 패터닝된 전도체들은 상기 제2 스택의 상기 제2 워드 라인 컨택 영역 내의 복수의 층간 커넥터들 내의 층간 커넥터들로부터 상기 제1 스택의 상기 제1 스루-스택 컨택 영역 내의 복수의 스루-스택 전도체들 내의 스루-스택 커넥터들로의 링크들을 포함하는, 메모리 회로 구조.
  17. 제13항에 있어서, 상기 제1 스택 내의 특정 전도체의 랜딩 구역 내의 스택을 통과하는 각각의 제2 비아 내에 2개의 구조 필라를 포함하고, 상기 제2 비아는 상기 제1 레이아웃 구역을 갖는, 메모리 회로 구조.
  18. 제13항에 있어서, 상기 수직 필라들의 제1 에레이 및 제2 어레이 내의 상기 메모리 구조들은 각각 제1 수직 전도체 및 제2 수직 전도체 및 상기 제1 수직 전도체와 제2 수직 전도체 사이에 채널 구조들을 포함하고, 상기 제1 스택 및 상기 제2 스택 내의 상기 전도체들이 워드 라인들로서 구성된 메모리 셀들을 형성하는, 메모리 회로 구조.
  19. 제13항에 있어서, 상기 수직 필라들의 제1 어레이 및 제2 어레이 내의 상기 메모리 구조들은 각각 제1 수직 NAND 스트링 및 제2 수직 NAND 스트링을 포함하고, 상기 제1 스택 및 상기 제2 스택 내의 상기 전도체들이 워드 라인들로서 구성된 메모리 셀들을 형성하는, 메모리 회로 구조.
KR1020220057299A 2021-10-12 2022-05-10 스테어스텝 컨택 구성을 갖는 3차원 회로 구조 KR20230052197A (ko)

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