JP2023057995A - 階段状接点構成を備えた３次元回路構造 - Google Patents

階段状接点構成を備えた３次元回路構造 Download PDF

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Abstract

【課題】積層回路構造のエッチングとレイアウトマージンを改善して製造歩留まりを向上させる。【解決手段】ワードラインとして構成された導体のスタックを含む回路構造において、導体のスタックは、内部にメモリピラー２００がスタックを通して配置されるメモリ領域を含む。メモリピラーは、データ記憶構造２０８、チャネル層２０９、ソース／ドレインラインである第１、第２の垂直導体２０４、５及び２の垂直導体を分離する誘電体フィルを含むコアを有し、交互絶縁層１０６とワードライン層１０４を含む回路構造内に実装される。交互絶縁層とワードライン層は、メモリアレイをサポートする各機能に使用する複数の追加の導体層１９１ａ～ｃ上に形成される。垂直導体の少なくとも上部セクションは、交互絶縁層とワードライン層の上に配置される複数の誘電体層１２０の少なくとも一部を通って延在する。パターン化された導体１１０は、その他の回路に使用される。【選択図】図２Ａ

Description

３次元メモリ内のワードラインなどの積層された導体を、階段状の接点構成を有する他の回路と相互接続するための回路構造に関連する技術が提示される。
集積回路は、より高い密度と相互接続性を実現するために、導体のスタックを使用して製造されている。例えば、３次元メモリでは、数十の層、場合によっては１００を超える層を含むワードラインのスタックを有する回路構造が開発されている。
積層された回路構造は、特に製造の特定の段階では、細心の注意を要する可能性がある。例えば、３次元構造を製造するための１つのアプローチでは、絶縁層と犠牲層のスタックを形成し、その後、当該スタックをエッチングして回路構造を成形し、犠牲層を残したまま回路構造に有効成分を添加する。製造のある段階で、犠牲層が除去され、導電性材料に置き換えられる。一部のタイプの３次元メモリでは、犠牲層を置き換えるために使用される導電性材料は、形成される３次元メモリアレイ内のメモリセルのゲートとして機能するワードラインとして構成することができる。したがって、この手順は、ゲートリプレースメント技術と呼ばれることもある。犠牲層が除去されて置換される段階では、回路構造は非常に壊れやすく、製造歩留まりに影響を与える可能性がある。
また、これらのタイプの積層回路構造のクリティカルディメンジョンは縮小し続け、構築中の構造のエッチングとレイアウトマージンに影響を与える。
積層回路構造のエッチングとレイアウトマージンを改善できる技術を提供することが望ましい。また、積層回路構造における製造歩留まりを向上させる技術を提供することが望ましい。
積層回路構造のエッチングとレイアウトマージンを改善し、積層回路構造の製造歩留まりを向上させるための技術が提供される。
複雑な３次元回路の製造歩留まりを向上させることができる回路構造を含む技術が提示される。記載された回路構造は、動作領域および接点領域を有する導体の第１のスタックであって、第１のスタックの導体は、導体上にそれぞれのランディング領域を提供するために接点領域内に階段状配置を有する、導体の第１のスタックと、第１のスタックから分離された導体の第２のスタックであって、当該第２のスタックは、動作領域および第１のスタックの接点領域に隣接する接点領域を有する、導体の第２のスタックと、第１のスタック内の導電層のランディング領域を、第２のスタックの接点領域内のビア内のスタック貫通導体に接続する接続回路であって、スタック貫通導体は、スタックの下の回路に接続する、接続回路とを含む。
第１のスタックの動作領域（例えば、メモリセルを含むメモリ領域）を通る垂直ピラーの第１のアレイと、第２のスタックの動作領域を通る垂直ピラーの第２のアレイとを含む回路構造を実装することができる。接続回路は、第１のスタックの接点領域内の複数の層間コネクタであって、複数の層間コネクタ内の層間コネクタは、第１のスタック内の導体上のそれぞれのランディング領域に接触し、第１および第２のスタック上のパターン化された導体まで延在する、複数の層間コネクタを含むことができる。また、パターン化された導体は、第１のスタックの接点領域内の複数の層間コネクタ内の層間コネクタから第２のスタックの接点領域内のスタック貫通導体へのリンクを含むことができる。
第１のスタックの接点領域内に複数の構造的垂直ピラーを含む回路構造を実装することができる。
複数の構造的垂直ピラー内の構造的垂直ピラーは、第１のレイアウト領域を有するビア内に配置することができ、複数のスタック貫通導体内のスタック貫通導体は、第２のレイアウト領域を有するビア内に配置することができ、第２のレイアウト領域は第１のレイアウト領域よりも大きい。一例では、回路構造は、第１のスタック内の特定の導体のランディング領域内のスタックを通るそれぞれのビア内に２つの構造的ピラーを含むことができる。
回路構造は、構成の例示的な組合せにおいて、動作領域および接点領域を有する導体の第１のスタックであって、第１のスタックの導体は、導体上にそれぞれのランディング領域を提供するために接点領域内に階段状配置を有する、導体の第１のスタックと、第１のスタックから分離された導体の第２のスタックであって、当該第２のスタックは、動作領域および第１のスタックの接点領域に隣接する接点領域を有する、導体の第２のスタックと、第１のスタックの動作領域を通る垂直ピラーの第１のアレイと、第２のスタックの動作領域を通る垂直ピラーの第２のアレイであって、第１および第２のアレイ内の垂直ピラーは、第１のレイアウト領域を有する第１のビア内にメモリ構造を含む、第１のアレイおよび第２のアレイと、第１のスタックの接点領域内の複数の層間コネクタであって、複数の層間コネクタ内の層間コネクタは、第１のスタック内の導体上のそれぞれのランディング領域に接触し、第１および第２のスタック上のパターン化された導体まで延在する、複数の層間コネクタとを含むことができる。第２のスタックの接点領域内の複数のスタック貫通導体であって、スタック貫通導体は、パターン化された導体から第１および第２のスタックを越えて第２のスタックの下の回路まで延在する、複数のスタック貫通導体とを含むことができる。この例示的な組合せにおけるパターン化された導体は、第１のスタックの接点領域内の複数の層間コネクタ内の層間コネクタから第２のスタックの接点領域内の複数のスタック貫通導体内のスタック貫通導体へのリンクを含む。
２出口構成では、第２のスタックは、第２のスタックの動作領域の第２の側に第２の接点領域を有し、第２のスタックの導体は、導体上にそれぞれのランディング領域を提供するために第２の接点領域内に階段状配置を有し、第１のスタックは、第１のスタックの動作領域の第２の側に第２の接点領域を有し、第１のスタックの第２の接点領域は、第２のスタックの第２の接点領域に隣接しており、回路構造は、第２のスタックの第２の接点領域内の第２の複数の層間コネクタであって、第２の複数の層間コネクタ内の層間コネクタは、第２のスタック内の導体上のそれぞれのランディング領域に接触し、第１および第２のスタック上のパターン化された導体まで延在する、第２の複数の層間コネクタと、第１のスタックの第２の接点領域内の複数のスタック貫通導体であって、スタック貫通導体は、パターン化された導体から第１および第２のスタックを越えて第１のスタックの下の回路まで延在する、複数のスタック貫通導体とを含むように、この例示的な組合せを拡張することができる。パターン化された導体は、第２のスタックの第２の接点領域内の複数の層間コネクタ内の層間コネクタから第１のスタックの第２の接点領域内の複数のスタック貫通導体内のスタック貫通導体へのリンクを含む。
３次元メモリなどの複雑な回路の製造歩留まりを向上させる回路構造を提供する技術が提示される。回路構造は、例えば、ゲートリプレースメント製造プロセス中の安定性を向上させることができる。図４と同様の構造では、製造シーケンスで使用される犠牲材料を除去した後のスタックＡ～Ｄの傾斜を防ぐことができる。この技術は、３次元構造の階段状接点領域内のワードラインなどの導体を、スタックの下の回路に接続するためのスタック貫通ビアに接続するためのブリッジを提供する。回路構造には、製造中のエッチングプロセスウィンドウとアライメントウィンドウを改善する拡大されたスタック貫通ビアが含まれる。回路構造には、ランディングパッドに接触する層間コネクタと、隣接する導体スタック内のスタック貫通導体との交互レイアウトが含まれる。このアプローチにより、このタイプの回路に必要な上にある導体のレイアウト配置と密度が向上する。
提示された技術の他の態様および利点は、以下の図面、詳細な説明、および特許請求の範囲をレビューすることで理解することができる。
スタックの下の回路に接続するためのメモリアレイの接点領域内のスタック貫通ビア（ＴＳＶ）を含む、集積回路メモリデバイスの簡略化されたブロック図である。
図１と同様のメモリデバイスで使用可能な導体のスタックを含む回路構造の図の概略図である。
図２Ａと同様の回路構造のメモリピラーおよびセル構造を示している。 図２Ａと同様の回路構造のメモリピラーおよびセル構造を示している。
図２Ｂおよび図２Ｃと同様のメモリセルの動作を示している。
ＮＯＲアーキテクチャまたはＡＮＤアーキテクチャメモリの場合に図２Ａ～図２Ｃに示されるように実装されたメモリセルのアレイの概略回路図である。
レイアウト図において、メモリセル領域および階段状領域を含むメモリ構造の一部を示している。
第２の接点領域が第１の接点領域に相補的である、第１および第２の接点領域を有する図３のレイアウトの拡大図を示している。
図４の線５－５で（スタックＤの第２の接点領域に沿って）切断された構造の断面図である。
図４の線６－６で（スタックＤの第２の接点領域およびスタックＣの第２の接点領域を横切って）切断された構造の断面図である。
レイアウト図において、垂直ＮＡＮＤストリングを含むメモリセル領域と、階段状領域とを含むメモリ構造の一部を示している。
提示された技術の実施形態の詳細な説明は、図１～図７を参照して提供される。
図１は、３次元メモリアレイ１６０を含む集積回路メモリデバイス１００の簡略化されたブロック図である。この技術は様々なタイプのメモリアレイに適用できるが、本明細書で説明する例には、ＮＯＲまたはＡＮＤアーキテクチャで構成された３次元フラッシュメモリが含まれる。メモリデバイス１００は、３次元メモリアレイ１６０をサポートする周辺回路を含む。周辺回路は、いくつかの例では、コマンドデコード、読み取り、消去およびプログラム操作、入出力操作、アドレス生成、メモリ管理などを含む、デバイスに必要な操作の実行に使用される、例えばステートマシンなどの論理回路を含むコントローラ１１０を含む。周辺回路は、メモリ操作などで使用するために、集積回路全体にバイアス電圧および供給電圧を生成および分配するバイアス装置供給電圧回路１１１を含む。また、入出力Ｉ／Ｏインターフェース１１９は、オフチップから入力データを受信し、ライン１１５で入力データをオンチップリソースに送信し、ライン１１６上のオンチップリソースから出力データを受信し、出力データをオフチップに送信する。
この例では、アドレスは、３次元メモリアレイ１６０からのデータライン１６５に結合されたカラムデコーダ１７０、およびこの例では、ワードライン１４５に結合されている３次元メモリアレイ１６０の行のデコーダ／ドライバ１４０に分配されたライン１３０上のコントローラ１１０によって提供される。カラムデコーダ１７０は、ライン１７５によってセンスアンプおよびページバッファ１８０に結合されている。この例では、センスアンプおよびページバッファ１８０は、ライン１８５によってキャッシュ１９０に結合されている。キャッシュ１９０は、データ出力ライン１１６に結合されている。
本明細書に記載の技術では、周辺回路の少なくとも一部は、３次元メモリアレイ１６０の下に実装されている。これは、例えば、アレイ回路構造の下でＣＭＯＳを使用して実現できる。このブロック図では、デコーダ／ドライバ１４０がアレイの下に実装されている。３次元メモリアレイ１６０は、以下にワードラインとして説明される例で構成される導体の複数のスタックを含むメモリ構造を含む。３次元メモリアレイ１６０の下の回路に接続するために、複数のスタック貫通ビアＴＳＶが、メモリ構造の接点領域に実装されている。
図２Ａ～図２Ｄは、図１を参照して上記のように実装できるＡＮＤアーキテクチャのフラッシュメモリデバイスに適した３次元メモリ構造を示している。
図２Ａは、ワードラインとして構成された導体のスタックを含む回路構造の断面図である。導体のスタックは、内部にメモリピラー（例えば、２００）がスタックを通して配置されるメモリ領域を含む。この例では、メモリピラー２００は、データ記憶構造２０８、チャネル層２０９、およびソース／ドレインラインとして構成された第１の垂直導体２０４、ソース／ドレインラインとして構成された第２の垂直導体２０５、および第１および第２の垂直導体を分離する誘電体フィルを含むコアを含む。
導体のスタックは、交互絶縁層１０６およびワードライン層１０４を含む回路構造内に実装される。交互絶縁層１０６およびワードライン層１０４は、バイアス電圧の供給、トランジスタゲートの選択などを含む、メモリアレイをサポートする様々な機能に使用することができる複数の追加の導体層１９１ａ、１９１ｂ、１９１ｃ上に形成される導体のスタックを形成する。
複数の誘電体層１２０が、交互絶縁層１０６およびワードライン層１０４のスタック上に配置される。垂直導体２０４、２０５の少なくとも上部セクションは、誘電体層１２０の少なくとも一部を通って延在する。上にあるパターン化された導体は、グローバルビットライン、ソースライン、およびメモリの動作をサポートするその他の回路用に使用される。
誘電体層１９３は、スタックの下、およびアレイの下の回路の上に配置される。
導体のスタックは、接点領域内に階段状に構成され、スタック内の各々のワードライン層上にランディング領域を形成し、そこで対応する導体のランディング領域からアレイの上にあるパターン化された導体１１０まで延在する垂直導体（例えば、１０７）を使用して接触が行われ得る。また、図示のように、垂直導体１０８は、下にある導体層（例えば、１９１ａ）を上にあるパターン化された導体層に接続することができる。パターン化された導体１１０は、本明細書の例に記載されているように、スタックの下に配置することができる周辺回路まで延在する。
概略的に図示される回路構造は、トランジスタおよびパターン化された１つの導体層または複数の層を含む、基板１０１上のアンダーアレイ回路１０３を含み、これは、アレイの周辺回路の少なくともいくつかの部分を提供することができる。
ここで、図２Ｂおよび図２Ｃを参照すると、メモリピラー２００の構造が説明されている。上記のように、メモリピラー２００の形成に使用されるビア内に配置された構造は、ピラー２００の垂直開口部の内側および第１の側の第１の垂直導体２０４と、ピラー２００の垂直開口部の内側および第２の側の第２の垂直導体２０５とを含む。第１および第２の垂直導体２０４、２０５は、ピラー２００の垂直開口部の上部からピラー２００の垂直開口部の下部まで延在し、絶縁充填層２１１によって互いに分離されている。接触プラグ２１５および２１６は、垂直導体２０４および２０５を、上にあるビットライン導体２１７およびソースライン導体２１８に接続する。
図２Ｂおよび図２Ｃに示されるように、ピラー２００内の垂直開口部内に配置された構造は、いわゆるＳＯＮＯＳ、ＢＥ－ＳＯＮＯＳ、および関連技術を使用して実装される誘電体電荷蓄積構造などのデータ記憶構造２０８を含む。データ記憶構造２０８は、ピラー２００の垂直開口部内でＺ方向に延在する。データ記憶構造２０８は、トンネリング層、電荷トラップ層、およびブロッキング層を有する多層誘電体を含むことができる。トンネリング層は、酸化ケイ素、または酸化ケイ素／窒化ケイ素の組合せ（例えば、酸化物／窒化物／酸化物またはＯＮＯ）を含むことができる。電荷トラップ層は、電荷をトラップすることができる窒化ケイ素または他の材料を含むことができる。ブロッキング層は、酸化ケイ素、酸化アルミニウム、および／またはそのような材料の組合せを含むことができる。データ記憶構造２０８（トンネリング層／電荷トラップ層／ブロッキング層）は、上で論じたように、材料の任意の異なる組合せを有することができる。いくつかの例では、データ記憶構造２０８は、ポリシリコン電荷トラップ層を有するフローティングゲートを使用して実装され得る。
ＡＮＤメモリ構造１０２のメモリセル２２０について説明する。メモリセル２２０は、ピラー２００の垂直開口部とワードライン層１０４との交差点（交点）に配置される。図２Ｃは、図２Ｂの線Ａ～Ａで切り取られた断面におけるメモリセル２２０を示している。メモリセル２２０は、データ記憶構造２０８を取り囲むワードライン層１０４、チャネル層２０９、第１の垂直導体２０４、および第２の垂直導体２０５を含む。絶縁充填層２１１は、チャネル層２０９によって囲まれ、第１の垂直導体２０４、第２の垂直導体２０５によって占有されていないギャップ内に充填される。
図２Ｂおよび図２Ｃに示されるように、チャネル層２０９は、ピラー２００内の垂直開口部の周囲の周りのデータ記憶構造２０８の内面に配置される。チャネル層２０９は、データ記憶構造２０８と第１の垂直導体２０４との間にある。また、チャネル層２０９は、データ記憶構造２０８と第２の垂直導体２０５との間にある。チャネル層２０９は、第１の垂直導体２０４と第２の垂直導体２０５との間の開口部の周囲の周りの領域内の絶縁充填層２１１とデータ記憶構造２０８との間にある。一例では、チャネル層２０９は、少なくともワードライン層１０４のレベルで存在する。チャネル層２０９は、メモリセルの動作中の電荷輸送に使用される、ポリシリコン、ゲルマニウム、またはシリコン／ゲルマニウムなどの半導体層を含む。
図２Ｂおよび図２Ｃに見られるように、ワードライン層１０４は、メモリ構造１０２内でゲートを構成する。チャネル層２０９は、ピラー２００内の垂直開口部の第１の側に第１の垂直導体２０４との接点Ｓ／Ｄ ２２１ａを有し、ピラー２００内の垂直開口部の第２の側に第２の垂直導体２０５との接点Ｓ／Ｄ ２２１ｂを有する。図２Ｃに示されるように、チャネル層２０９が第１の垂直導体２０４および第２の垂直導体２０５と接続するピラー２００の反対側の接点は、メモリセル２２０のソース／ドレイン端子として機能する。
図２Ｃに示されるように、チャネル領域は、メモリセル２２０のチャネル層２０９内にある。チャネル領域は、ピラー２００内の垂直開口部の周囲の周りに延在する。矢印２０３は、接点Ｓ／Ｄ ２２１ａおよびＳ／Ｄ ２２１ｂにおけるソース／ドレイン端子（第１の垂直導体２０４／第２の垂直導体２０５）間のチャネル領域内の電流流路を示している。したがって、メモリセル２２０は、垂直導体２０４、２０５の方向に垂直な水平チャネルを有する。この構成では、ピラー２００の垂直開口部のｚ方向に沿って一列にメモリセルが配置されている。ピラー２００の同じ垂直開口部内のメモリセルは、第１の垂直導体２０４と第２の垂直導体２０５との間に電気的に並列に接続されている。
メモリセルの動作の説明については、図２Ｃ１を参照する。例えば、３つの連続するメモリセル２２０ａ、２２０ｂ、２２０ｃは、図２Ｃ１に示され、ラベルが付けられており、３つの連続するメモリセル２２０ａ、２２０ｂ、２２０ｃは、垂直導体２０４、２０５間で並列に結合されている。読み取り動作中にメモリセル２２０ｂが読み取られると仮定する。図２Ｃに関して説明したように、メモリセルのチャネル層２０９のチャネル領域は水平である。選択されたメモリセル２２０ｂのワードライン層１０４に読み取り電圧が印加され、選択されていないメモリセル２２０ａ、２２０ｃのチャネル領域はオフにされる。メモリセル２２０ｂに記憶されたデータに応じて、電流は、垂直導体２０５から、メモリセル２２０ｂのチャネル領域を経由して、垂直導体２０４（図中太い矢印を使用して示される電流の経路）に流れることができ、その後、読み取り操作中に検出することができる。
図２Ｄは、図２Ａ～図２Ｃ１と同様のメモリ構造からなるメモリアレイの回路図である。複数のビット線（例えば、ＢＬｎおよびＢＬ（ｎ＋１））が、メモリピラー内のそれぞれの垂直導体上に配置され、接続される。第１のスタック「ｉ」のワードラインは、メモリピラーが貫通する水平導体として実装される。第２のスタック「ｉ＋１」のワードラインは、メモリピラーが貫通する水平導体として実装される。複数のビットラインは、図２Ｄに示される第１のＸ方向において、スタック（例えば、ＷＬ（ｉ）ｍおよびＷＬ（ｉ）（ｍ＋１））内の複数のワードラインに直交する第２の方向（Ｙ方向）に延在する。第１のＸ方向もまた、垂直導体２０４、２０５が延在するＺ方向に垂直である。複数のソースラインは、第１の方向（Ｘ方向）で複数のワードライン（例えば、ＷＬ（ｉ）ｍおよびＷＬ（ｉ）（ｍ＋１））に直交する第２の方向（Ｙ方向）に延在する。
各々のメモリピラー内の垂直導体２０４、２０５は、ソースラインＳＬｎおよびビットラインＢＬｎ、ソースラインＳＬ（ｎ＋１）およびビットラインＢＬ（ｎ＋１）のそれぞれのものに結合されている。各々の層において、個々のワードラインＷＬ（例えば、ワードライン層１０４）が配置され、複数のメモリピラーによって貫通される。メモリセルは、ワードラインとメモリピラーの交点に配置される。
例えば、ワードラインＷＬ（ｉ）ｍとＷＬ（ｉ）（ｍ＋１）のスタックは、交互絶縁層（図示せず）と交互配置される。第１のメモリセルは、ワードラインＷＬ（ｉ）ｍ、ソースラインＳＬｎ、およびビットラインＢＬｎの交点で形成される。第２のメモリセルは、ワードラインＷＬ（ｉ）（ｍ＋１）、ソースラインＳＬｎ、およびビットラインＢＬｎの交点に形成される。第１および第２のメモリセルは並列に結合されている。第３のメモリセルは、ワードラインＷＬ（ｉ）ｍ、ソースラインＳＬ（ｎ＋１）、ビットラインＢＬ（ｎ＋１）の交点に形成される。第４のメモリセルは、ワードラインＷＬ（ｉ）（ｍ＋１）、ソースラインＳＬ（ｎ＋１）、ビットラインＢＬ（ｎ＋１）の交点に形成される。第３および第４のメモリセルは並列に結合されている。同様に、図２Ｄに示すように、ＷＬ（ｉ＋１）ｍとＷＬ（ｉ＋１）（ｍ＋１）、およびそれぞれのソースラインとビットラインの交点に４つのメモリセルが形成される。
本明細書で説明されるアンダーアレイ回路およびスタック貫通ビア技術は、図２Ａ～図２Ｄを参照して説明されるようなメモリ構造に適用可能である。図３～図６は、図２Ａ～図２Ｄと同様のメモリ構造に適用される実施形態を示している。ただし、本明細書で説明するアンダーアレイ回路およびスタック貫通ビア技術は、いくつかの例として、垂直ＮＡＮＤ構造と交点相変化メモリ構造が含まれる他のタイプのメモリ構造、およびメモリとして機能しない非回路にも適用できる。
図３は、メモリセル領域と接点領域を含むメモリ構造の一部をレイアウト図で示している。図示の部分は、スタックＡ～スタックＤとラベル付けされた導体の４つのスタックを含む。スタックは、絶縁トレンチ（例えば、３６０、３６１）によって分離される。スタックは、幅が９００ｎｍのオーダーであり、幅が１５０ｎｍのオーダーのトレンチによって分離され得る。
この例では、メモリセル領域は、上記と同様のメモリピラーを含む。スタックのメモリセル領域には、各々のスタック内にメモリピラーの２つの行（例えば、スタックＣ内の３７５、３７６）がある。メモリピラーの行は、上にあるビットラインとソースラインのレイアウトの密度を高めることができるパターンにオフセットされる。
接点領域は階段状の構造を含み、これはこの例ではワードラインとして構成された各々の導電層にランディング領域を提供する。図３では、段１～段４の４つの段が示されているが、構造には、ワードライン層ごとに１つずつ、Ｎ個の段を含めることができる。ランディング領域は、それぞれの段での導電層の露出面である。
スタックＡおよびスタックＣでは、層間コネクタ（例えば、スタックＡの３０１、３１１）が各々のそれぞれの段に配置され、段で露出した対応する導電層のランディング領域に接触し、上にあるパターン化された導体層（例えば、３５０、３５１）まで延在する。交互のスタック、スタックＢとスタックＤでは、スタック貫通ビア（例えば、３０３）が各々のそれぞれの段を貫通して配置され、スタックの下方の回路から上にあるパターン化された導体層（例えば、３５０、３５１）まで延在するスタック貫通導体（例えば、スタックＢの３０２、３１２）を含む。
メモリピラー（例えば、３７０、３７１）は、第１のレイアウト領域を有するスタックを介して第１のビア内に形成される。スタック貫通ビア３０３は、第１のレイアウト領域よりも大きい第２のレイアウト領域を有する。スタック貫通ビアにより大きな第２のレイアウト領域を利用することにより、スタック貫通ビア内部にスタック貫通導体３０２、３１２を形成するための製造において、より大きなアライメントマージンおよび拡大されたエッチングプロセスウィンドウが提供される。
図示のレイアウトでは、導電層上のランディングパッドに接触する層間コネクタ（例えば、３０１、３１１）は、メモリセル領域内のメモリピラーの行とほぼアライメントされた２つの行に配置される。したがって、層間コネクタ３０１は、同じスタック内のメモリピラーの下行とアライメントされ、層間コネクタ３１１は、同じスタック内のメモリピラーの上行とアライメントされる。
また、構造的ピラー（例えば、スタックＡの３０５、３０６）は、各層のランディング領域を介して、メモリセル領域のメモリピラーの行とほぼアライメントされた行内に、層間コネクタ３０１、３１１とは反対のパターンに配置される。したがって、スタックＡおよびスタックＣの各々のランディング領域は、層間コネクタ（例えば、３０１）および２つの構造的ピラー（例えば、３０５、３０６）を含む。構造的ピラー３０５、３０６は、メモリピラー３７０、３７１と同じレイアウト領域を有することができる。図示の例では、構造的ピラー３０５、３０６は、層間コネクタ３０１の中心からスタックの長軸に垂直に引かれた線の反対側に対称的に配置され、層間コネクタ３０１は、メモリピラーの下行にアライメントされたランディング領域の第１の側にあり、構造的ピラー３１５、３１６は、層間コネクタ３１１の中心からスタックの長軸に垂直に引かれた線の反対側に対称的に配置され、層間コネクタ３１１は、メモリピラーの上行にアライメントされたランディング領域の第２の側にある。レイアウトの対称性は、ゲートリプレースメントプロセス中の構造の安定性に寄与する可能性がある。提示された技術は、ここで説明されるように、層間導体を有する階段状接点構造のランディング領域内に構造的ピラーの対称レイアウトを提供し、これは、隣接するスタック内でスタック貫通ビアを使用するレイアウトとは独立して、組み合わせて適用できる。
ゲートリプレースメント製造技術では、スタックが絶縁層を備えた交互犠牲層を含む間に、スタック貫通ビア、構造的ピラー３０５、３０６用のビア、およびメモリピラー３７０、３７１用のビアを作製することができる。また、マスキング、エッチング、充填の各々のステップを共有するプロセスで作製することもできる。マスキング、エッチング、および充填のステップの後、構造的ピラー３０５、３０６、およびスタック貫通ビア３０３は、材料で充填されて、ゲートリプレースメントプロセスから隔離され、プロセス中に構造的支持を提供するピラーを形成することができる。スタック貫通ビア内の層間コネクタ（例えば、３０１）およびスタック貫通導体（例えば、３０２）の形成は、犠牲材料の除去から残されたボイドをワードライン材料で補充した後に行うことができる。
結果として、スタック貫通ビア、構造的ピラー用のビア、およびメモリピラーは、犠牲材料を除去し、構造内のボイドを導電性材料で再充填した後、構造に構造的支持を提供する。したがって、本明細書に記載された構造の構成は、独立しておよび組み合わせて、ゲートリプレースメントプロセス中の構造の脆弱性を低減し、製造歩留まりを向上させることができる。
図示のレイアウトでは、メモリセル領域（または他の実施形態では他の形態の動作領域）および接点領域を有する導体の第１のスタックは、接点領域内において階段状配置を有して、導体にそれぞれのランディング領域を提供するように配置される。導体の第２のスタックは、第１のスタックから分離されており、メモリセル領域（または他の形態の動作領域）と、第１のスタックの接点領域に隣接する接点領域とを有する。第１のスタック内の導電層のランディング領域を、第２のスタックの接点領域内のビア内のスタック貫通導体に接続し、内部でスタック貫通導体が、スタックの下方の回路に接続する、接続回路が提供される。
追加の構造的支持のために、第１のスタックには構造的ピラーが含まれ、この場合、メモリピラーと同じレイアウト領域を有するランディング領域ごとに２つ含まれる。構造的ピラーは回路機能を提供しないが、ゲートリプレースメントプロセスを使用した製造中など、第１のスタックを支持する。
図４は、第２の接点領域が第１の接点領域に相補的である、第１および第２の接点領域を有する図３のレイアウトの拡大図を示している。図４に見られるように、スタックＢとスタックＤは、スタックＡおよびスタックＣの接点領域（ワードライン接点領域４０１Ａおよび４０１Ｃ）内の層間コネクタをスタックの下の回路へ接続するのに役立つ、第１の接点領域内（ＴＳＶ領域４０１Ｂと４０１Ｄを参照）のランディング領域内の拡大されたスタック貫通ビアとスタック貫通導体を有する。第２の接点領域では、レイアウトは相補的であるため、スタックＡおよびスタックＣは、スタックＢおよびスタックＤの接点領域（ワードライン接点領域４０２Ｂおよび４０２Ｄ）内の層間コネクタをスタックの下の回路へ接続するのに役立つ、第２の接点領域内（例えば、ＴＳＶ領域４０２Ａと４０２Ｃ）のランディング領域内の拡大されたスタック貫通ビアとスタック貫通導体を有する。また、図４に見られるように、高密度ビットライン３７８は、メモリセル領域の上にあり、メモリピラー内の垂直導体に接触する。
図４は、接点領域で使用されるスタック貫通ビアの直径ＤTSVが、メモリピラービアの直径ＤMPよりも大きいことを示している。この例では、直径ＤTSVは直径ＤMPの約２倍であるため、レイアウト領域がはるかに大きくなり、スタック貫通ビア内部にスタック貫通導体を形成するために前述したように、拡大されたアライメントマージンと拡大されたエッチングプロセスウィンドウが提供される。
図４に示すように、隣接するスタックのワードラインには、アレイの反対側に周辺回路への出口があり、２出口レイアウトになっている。この２出口レイアウトは、隣接するスタック内のスタック貫通導体へのコネクタを含む、接続回路のためのレイアウトの制約を緩和できる。
図５および図６は、線５－５（スタックＤの第２の接点領域）および線６－６（スタックＤの第２の接点領域とスタックＣの第２の接点領域との間）でそれぞれ切り取られた図４の構造の断面図である。
図５は、スタックＤの接点領域の一部の断面図である。回路構造は、図４と同様のメモリ構造においてワードラインとして構成された複数の導電層５０４Ｄ－１～５０４Ｄ－Ｎを含む。導電層５９１ａ～５９１ｃは、この例ではワードラインとして構成された層５０４Ｄ－１～５０４Ｄ－Ｎの下に配置される。下にある絶縁層５９３は、スタックの下にある回路の一部であるパターン化された導体層４１０の上にある。パターン化された導体層４１０に加えて、アレイ内の特定のスタックの下にあるトランジスタなどの能動部品が存在する場合と存在しない場合がある。図５では、第１の導電層５０４Ｄ－１上の第１のランディング領域は、接触プラグ５２１および上にあるパターン化された導体５２２まで上方に延在する層間コネクタ５２０によって接触される。第３の導電層５０４Ｄ－３上の第２のランディング領域は、層間コネクタ５３０によって接触され、これは、接点プラグ５３１まで上方に延在して、上にあるパターン化された導体５３２まで延在する。この断面では、構造的ピラー５０１および５０２は、第１の導電層５０４Ｄ－１および第３の導電層５０４Ｄ－３上のランディング領域間で、第２の導電層５０４Ｄ－２のランディング領域を貫通して配置される。第２の導電層５０４Ｄ－２の層間導体は、この図の第１の接点領域内において、メモリ領域の反対側に提供することができる。
構造的ピラー５０１および５０２は、例えば、メモリピラー内にチャネル層を形成するために使用される半導体材料の層、メモリピラー内にメモリ材料層を形成するために使用されるメモリ材料の層、またはその両方を含む、メモリピラーの製造中に形成されるライナー５１０を含むことができる。また、構造的ピラー５０１および５０２は、スタックの製造に使用されるゲートリプレースメントプロセス中に安定した構造を形成するように、ライナー５１０の内部に充填することができる。この例では、導電性コア５１２が、メモリピラーの製造中に形成され得る構造的ピラー５０１および５０２の内側に示されている。しかしながら、この導電性コア５１２は、回路構造の絶縁層５９３内に延在し、回路機能を実行しない。層５１１は、スタックの形成前に堆積される、エッチング停止層として使用される材料であり得る。
図６は、スタックの側部に絶縁トレンチ６６０、６６１、６６２を備えた、スタックＤおよびスタックＣの第２の接点領域を横切る断面図である。導電層５０４Ｄ－１および５０４Ｄ－２は、これらがこの図に埋め込まれていることを表すために薄い境界線で示され、第３の導電層５０４Ｄ－３のランディング領域を通る断面を示している。層間コネクタ５３０は、第３の導電層５０４Ｄ－３のランディング領域から導電性プラグ５３１まで上方に、そしてパターン化された導体５３２まで上方に延在する。
隣接するスタックＣは、複数の導電層５０４Ｃ－１～５０４Ｃ－Ｎを含む。スタック貫通ビア６１０は、層５０４Ｃ－３のランディング領域を貫通して配置される。スタック貫通導体６１２は、スタック貫通ビア６１０内部に配置され、パターン化された導体層６５０およびトランジスタまたは他の能動部品６５１を含む、スタックの下方の回路から延在する。スタックの下の回路は、メモリアレイの周辺回路を形成するために使用できる。スタック貫通ビア６１０は、例えば、メモリピラー内にチャネル層を形成するために使用される半導体材料の層、メモリピラー内にメモリ材料層を形成するために使用されるメモリ材料の層、または両方を含む、メモリピラーの製造中に形成されるライナー６１１を含む構造で充填することができる。また、スタック貫通ビア６１０は、ライナー６１１の内側に充填することができるので、スタックの製造に使用されるゲートリプレースメントプロセス中などの製造中に安定した構造を形成する。導電性コアは、スタック貫通ビア６１０内部に垂直スタック貫通導体６１２を提供し、これは、より大きなアライメントおよびエッチングプロセスウィンドウを利用して、拡大されたスタック貫通ビア内部のゲートリプレースメントプロセス後に形成され得る。スタック貫通導体６１２は、導電性プラグ６３１によってパターン化された導体５３２に接続され、第３の導電層５０４Ｄ－３をアンダースタック回路（６５０、６５１、６５２、６５３）に接続する。
図７は、図３の形式のレイアウト図で、ＮＡＮＤメモリ動作領域を含む代替メモリ構造の一部を示している。したがって、図示のように、構造は、垂直ＮＡＮＤストリングを有するメモリセル領域と、接点領域とを含む。図示の部分は、スタックＡ～スタックＤとラベル付けされた導体の４つのスタックを含む。スタックは、絶縁トレンチ（例えば、７６０、７６１）によって分離される。
この例では、メモリセル領域は、ＮＡＮＤストリングとして機能するように構成されたメモリピラーを含み、その一例は、２０２０年５月５日に発行された、Ｌｅｅらによる、米国特許１０，６４４，０１８号である「複数のより低い選択ゲートを有する３次元メモリ（３Ｄ ＭＥＭＯＲＹ ＨＡＶＩＮＧ ＰＬＵＲＡＬ ＬＯＷＥＲ ＳＥＬＥＣＴ ＧＡＴＥＳ）」で説明されており、参照により本明細書に完全に記載されているかのように組み込まれる。図示のＮＡＮＤストリング構造では、メモリピラーは垂直チャネルを含み、ビットラインに接続される各々のピラーの垂直チャネルへの接触が行われる。図３の例のように、スタックのメモリセル領域には、各々のスタック内にメモリピラーの２つの行（例えば、スタックＣの７７５、７７６）がある。メモリピラーの行は、上にあるビットラインとソースラインのレイアウトの密度を高めることができるパターンにオフセットされる。
接点領域は階段状の構造を含み、これはこの例ではワードラインとして構成された各々の導電層にランディング領域を提供する。図７には、段１～段４の４つの段が示されているが、構造には、ワードライン層ごとに１つずつ、Ｎ個の段差を含めることができる。ランディング領域は、それぞれの段での導電層の露出面である。
スタックＡおよびスタックＣでは、層間コネクタ（例えば、スタックＡの７０１、７１１）は、各々のそれぞれの段に配置され、段で露出された対応する導電層のランディング領域に接触し、上にあるパターン化された導体層（例えば、７５０、７５１）まで延在する。交互のスタック、スタックＢとスタックＤでは、スタック貫通ビア（例えば、７０３）が各々のそれぞれの段を貫通して配置され、スタックの下方の回路から上にあるパターン化された導体層（例えば、７５０、７５１）まで延在するスタック貫通導体（例えば、スタックＢの７０２、７１２）を含む。図示のＮＡＮＤ構造では、層間導体７８０、７８１、７８２、７８３、および７８４は、スタック間のスリット内に配置されたビア内に配置され、ＮＡＮＤ回路の下にある共通ソースラインに接続する。
メモリピラー（例えば、７７０、７７１）は、第１のレイアウト領域を有するスタックを貫通する第１のビア内に形成される。スタック貫通ビア７０３は、第１のレイアウト領域よりも大きい第２のレイアウト領域を有する。スタック貫通ビアにより大きな第２のレイアウト領域を利用することにより、スタック貫通ビア内部にスタック貫通導体７０２、７１２を形成するための製造において、より大きなアライメントマージンおよび拡大されたエッチングプロセスウィンドウが提供される。
図示のレイアウトでは、導電層上のランディングパッドに接触する層間コネクタ（例えば、７０１、７１１）は、メモリセル領域内のメモリピラーの行とほぼアライメントした２行に配置されている。したがって、層間コネクタ７０１は、同じスタック内のメモリピラーの下行とアライメントされ、層間コネクタ７１１は、同じスタック内のメモリピラーの上行とアライメントされる。
また、構造的ピラー（例えば、スタックＡの７０５、７０６）は、各層のランディング領域を介して、メモリセル領域内のメモリピラーの行とほぼアライメントした行内に、層間コネクタ７０１、７１１とは反対のパターンで配置される。したがって、スタックＡおよびスタックＣの各々のランディング領域は、層間コネクタ（例えば、７０１）および２つの構造的ピラー（例えば、７０５、７０６）を含む。構造的ピラー７０５、７０６は、メモリピラー７７０、７７１と同じレイアウト領域を有することができる。図示の例では、構造的ピラー７０５、７０６は、層間コネクタ７０１の中心からスタックの長軸に垂直に引かれた線の反対側に対称的に配置され、層間コネクタ７０１は、メモリピラーの下行とアライメントされたランディング領域の第１の側にあり、構造的ピラー７１５、７１６は、層間コネクタ７１１の中心からスタックの長軸に垂直に引かれた線の反対側に対称的に配置され、層間コネクタ７１１は、メモリピラーの上行にアライメントされたランディング領域の第２の側にある。レイアウトの対称性は、ゲートリプレースメントプロセス中の構造の安定性に寄与する可能性がある。提示された技術は、ここで説明されるように、層間導体を有する階段状接点構造のランディング領域内に構造的ピラーの対称レイアウトを提供し、これは、隣接するスタック内でスタック貫通ビアを使用するレイアウトとは独立して、組み合わせて適用できる。
ゲートリプレースメント製造技術では、スタック貫通ビア、構造的ピラー７０５、７０６用のビア、層間導体７８０～７８４用のビア、およびメモリピラー７７０、７７１用のビアを、スタックが絶縁層を備えた交互犠牲層で構成されている間に作製することができる。また、マスキング、エッチング、充填の各々のステップを共有するプロセスで作製することもできる。マスキング、エッチング、および充填のステップの後、構造的ピラー７０５、７０６、およびスタック貫通ビア７０３は、材料で充填されて、ゲートリプレースメントプロセスから隔離され、プロセス中に構造的支持を提供するピラーを形成することができる。スタック貫通ビア内の層間コネクタ（例えば、７０１）およびスタック貫通導体（例えば、７０２）の形成は、犠牲材料の除去から残されたボイドをワードライン材料で補充した後に行うことができる。
結果として、スタック貫通ビア、構造的ピラー用のビア、およびメモリピラーは、犠牲材料を除去し、構造内のボイドを導電性材料で再充填した後、構造に構造的支持を提供する。したがって、本明細書に記載された構造の構成は、独立しておよび組み合わせて、ゲートリプレースメントプロセス中の構造の脆弱性を低減し、製造歩留まりを向上させることができる。
図示のレイアウトでは、メモリセル領域（または他の実施形態では他の形態の動作領域）および接点領域を有する導体の第１のスタックは、接点領域内において階段状配置を有して、導体にそれぞれのランディング領域を提供するように配置される。導体の第２のスタックは、第１のスタックから分離されており、メモリセル領域（または他の形態の動作領域）と、第１のスタックの接点領域に隣接する接点領域とを有する。第１のスタック内の導電層のランディング領域を、第２のスタックの接点領域内のビア内のスタック貫通導体に接続し、内部でスタック貫通導体が、スタックの下方の回路に接続する、接続回路が提供される。
追加の構造的支持のために、第１のスタックには構造的ピラーが含まれ、この場合、メモリピラーと同じレイアウト領域を有するランディング領域ごとに２つ含まれる。構造的ピラーは回路機能を提供しないが、ゲートリプレースメントプロセスを使用した製造中など、第１のスタックを支持する。
３次元メモリなどの複雑な回路の製造歩留まりを向上させる回路構造を提供する技術が提示される。回路構造は、例えば、ゲートリプレースメント製造プロセス中の安定性を向上させることができる。図４と同様の構造では、製造シーケンスで使用される犠牲材料を除去した後のスタックＡ～Ｄの傾斜を防ぐことができる。この技術は、３次元構造の階段状接点領域内のワードラインなどの導体を、スタックの下の回路に接続するためのスタック貫通ビアに接続するためのブリッジを提供する。回路構造には、製造中のエッチングプロセスウィンドウとアライメントウィンドウを改善する拡大されたスタック貫通ビアが含まれる。回路構造には、ランディングパッドに接触する層間コネクタと、隣接する導体スタック内のスタック貫通導体との交互レイアウトが含まれる。このアプローチにより、このタイプの回路に必要な上にある導体のレイアウト配置と密度が向上する。
本発明の回路構造は、３次元メモリに適用することができる。
本発明は、上記に詳述された好ましい実施形態および実施例を参照することによって開示されるが、これらの実施例は、限定的な意味ではなく例示的な意味で意図されていることを理解すべきである。当業者は、修正および組合せを容易に行うことができ、その修正および組合せは、本発明の趣旨および以下の特許請求の範囲の範囲内であると考えられる。
１００ メモリデバイス
１０１ 基板
１０２ メモリ構造
１０３ アレイ回路
１０４ ワードライン層
１０６ 交互絶縁層
１０８ 垂直導体
１１０ コントローラ
１１１ バイアス装置供給電圧回路
１１５ ライン
１１６ ライン
１１９ 入出力Ｉ／Ｏインターフェース
１２０ 誘電体層
１３０ ライン
１４０ デコーダ／ドライバ
１４５ ワードライン
１６０ ３次元メモリアレイ
１６５ データライン
１７０ カラムデコーダ
１７５ ライン
１８０ ページバッファ
１８５ ライン
１９０ キャッシュ
１９１ａ 追加の導体層
１９１ｂ 追加の導体層
１９１ｃ 追加の導体層
１９３ 誘電体層
２００ メモリピラー
２０３ 矢印
２０４ 第１の垂直導体
２０５ 第２の垂直導体
２０８ データ記憶構造
２０９ チャネル層
２１１ 絶縁充填層
２１５ コンタクトプラグ
２１６ コンタクトプラグ
２１７ 上にあるビットラインのライン導体
２１８ ソースライン導体
２２０ メモリセル
２２０ａ ３つの連続したメモリセル
２２０ｂ メモリセル
２２０ｃ ３つの連続したメモリセル
３０１ 層間コネクタ
３０２ スタック貫通導体
３０３ スタック貫通ビア
３０５ 構造的ピラー
３０６ 構造的ピラー
３１１ 層間コネクタ
３１２ スタック貫通導体
３１５ 構造的ピラー
３１６ 構造的ピラー
３７０ メモリピラー
３７１ メモリピラー
３７８ 高密度ビットライン
４０１Ａ ワードライン接点領域
４０１Ｂ ＴＳＶ領域
４０１Ｃ ワードライン接点領域
４０１Ｄ ＴＳＶ領域
４０２Ａ ＴＳＶ領域
４０２Ｂ ワードライン接点領域
４０２Ｃ ＴＳＶ領域
４０２Ｄ ワードライン接点領域
４１０ パターン化された導体層
５０１ 構造的ピラー
５０２ 構造的ピラー
５０４Ｃ 導電層
５０４Ｃ－１ 導電層
５０４Ｃ－３ 層
５０４Ｄ 層
５０４Ｄ－１ 層
５０４Ｄ－２ 第２の導電層
５０４Ｄ－３ 第３の導電層
５１０ ライナー
５１１ 層
５１２ 導電性コア
５２０ 層間コネクタ
５２１ 接点プラグ
５２２ 上にあるパターン化された導体
５３０ 層間コネクタ
５３１ 接点プラグ
５３２ パターン化された導体
５９１ａ 導電層
５９１ｃ 導電層
５９３ 絶縁層
６１０ スタック貫通ビア
６１１ ライナー
６１２ スタック貫通導体
６３１ 導電性プラグ
６５０ パターン化された導体層
６５１ 能動部品
６６０ 絶縁トレンチ
６６１ 絶縁トレンチ
６６２ 絶縁トレンチ
７０１ 層間コネクタ
７０２ スタック貫通導体
７０３ スタック貫通ビア
７０５ 構造的ピラー
７０６ 構造的ピラー
７１１ 層間コネクタ
７１２ スタック貫通導体
７１５ 構造的ピラー
７１６ 構造的ピラー
７７０ メモリピラー
７７１ メモリピラー
７８０ 層間導体
７８０－７８４ 層間導体
７８１ 層間導体
７８２ 層間導体
７８３ 層間導体
７８４ 層間導体

Claims (19)

  1. 動作領域および接点領域を有する導体の第１のスタックであって、前記第１のスタックの導体は、前記導体上にそれぞれのランディング領域を提供するために前記接点領域内に階段状配置を有する、導体の第１のスタックと、
    前記第１のスタックから分離された導体の第２のスタックであって、前記第２のスタックは、動作領域および前記第１のスタックの前記接点領域に隣接する接点領域を有する、導体の第２のスタックと、
    前記第１のスタック内の導電層の前記ランディング領域を、前記第２のスタックの前記接点領域内のビア内のスタック貫通導体に接続する接続回路であって、前記スタック貫通導体は、前記第１および第２のスタックの下の回路に接続する、接続回路とを含む、回路構造。
  2. 前記第１のスタックの前記動作領域を通る垂直ピラーの第１のアレイと、前記第２のスタックの前記動作領域を通る垂直ピラーの第２のアレイとを含み、前記接続回路は、前記第１のスタックの前記接点領域内の複数の層間コネクタであって、前記複数の層間コネクタ内の層間コネクタは、前記第１のスタック内の導体上のそれぞれのランディング領域に接触し、前記第１および第２のスタック上のパターン化された導体まで延在する、複数の層間コネクタを含み、
    前記パターン化された導体は、前記第１のスタックの前記接点領域内の前記複数の層間コネクタ内の層間コネクタから、前記第２のスタックの前記接点領域内のスタック貫通導体へのリンクを含む、請求項１に記載の回路構造。
  3. 前記第１のスタックの前記接点領域内に複数の構造的ピラーを含む、請求項１に記載の回路構造。
  4. 前記複数の構造的ピラー内の構造的ピラーは、第１のレイアウト領域を有するビア内に配置され、前記スタック貫通導体は、第２のレイアウト領域を有するビア内に配置され、前記第２のレイアウト領域は前記第１のレイアウト領域よりも大きい、請求項３に記載の回路構造。
  5. 前記第１のスタック内の特定の導体の前記ランディング領域内の前記第１のスタックを通るそれぞれのビア内に２つの構造的ピラーを含む、請求項１に記載の回路構造。
  6. 動作領域および接点領域を有する導体の第１のスタックであって、前記第１のスタックの導体は、前記導体上にそれぞれのランディング領域を提供するために前記接点領域内に階段状配置を有する、導体の第１のスタックと、
    前記第１のスタックから分離された導体の第２のスタックであって、前記第２のスタックは、動作領域および前記第１のスタックの前記接点領域に隣接する接点領域を有する、導体の第２のスタックと、
    前記第１のスタックの前記動作領域を通る垂直ピラーの第１のアレイと、前記第２のスタックの前記動作領域を通る垂直ピラーの第２のアレイであって、前記第１および第２のアレイ内の前記垂直ピラーは、第１のレイアウト領域を有する第１のビア内にメモリ構造を含む、第１のアレイおよび第２のアレイと、
    前記第１のスタックの前記接点領域内の複数の層間コネクタであって、前記複数の層間コネクタ内の層間コネクタは、前記第１のスタック内の導体上のそれぞれのランディング領域に接触し、前記第１および第２のスタック上のパターン化された導体まで延在する、複数の層間コネクタと、
    前記第２のスタックの前記接点領域内の複数のスタック貫通導体であって、前記スタック貫通導体は、前記パターン化された導体から前記第１および第２のスタックを越えて前記第２のスタックの下の回路まで延在する、複数のスタック貫通導体とを含み、
    前記パターン化された導体は、前記第１のスタックの前記接点領域内の前記複数の層間コネクタ内の層間コネクタから、前記第２のスタックの前記接点領域内の前記複数のスタック貫通導体内のスタック貫通導体へのリンクを含む、回路構造。
  7. 前記第１のレイアウト領域を有する第２のビア内に配置された前記第１のスタックの前記接点領域内に複数の構造的ピラーを含む、請求項６に記載の回路構造。
  8. 前記複数のスタック貫通導体内の前記スタック貫通導体は、第２のレイアウト領域を有する第３のビア内に配置され、前記第２のレイアウト領域は、前記第１のレイアウト領域よりも大きい、請求項６に記載の回路構造。
  9. 前記第２のスタックは、前記第２のスタックの前記動作領域の第２の側に第２の接点領域を有し、前記第２のスタックの導体は、前記導体上にそれぞれのランディング領域を提供するために前記第２の接点領域内に階段状配置を有し、前記第１のスタックは、前記第１のスタックの前記動作領域の第２の側に第２の接点領域を有し、前記第１のスタックの前記第２の接点領域は、前記第２のスタックの前記第２の接点領域に隣接しており、
    前記回路構造は、
    前記第２のスタックの前記第２の接点領域内の第２の複数の層間コネクタであって、前記第２の複数の層間コネクタ内の層間コネクタは、前記第２のスタック内の導体上のそれぞれのランディング領域に接触し、前記第１および第２のスタック上のパターン化された導体まで延在する、第２の複数の層間コネクタと、
    前記第１のスタックの前記第２の接点領域内の第２の複数のスタック貫通導体であって、前記スタック貫通導体は、前記パターン化された導体から前記第１および第２のスタックを越えて前記第１のスタックの下の回路まで延在する、複数のスタック貫通導体とを含み、
    前記パターン化された導体は、前記第２のスタックの前記第２の接点領域内の前記複数の層間コネクタ内の層間コネクタから、前記第１のスタックの前記第２の接点領域内の前記複数のスタック貫通導体内のスタック貫通導体へのリンクを含む、請求項６に記載の回路構造。
  10. 前記第１のスタック内の特定の導体のランディング領域内の前記第１のスタックを通るそれぞれの第２のビア内に２つの構造的ピラーを含み、前記第２のビアは、前記第１のレイアウト領域を有する、請求項６に記載の回路構造。
  11. 垂直ピラーの前記第１および第２のアレイ内の前記メモリ構造は、それぞれ、第１および第２の垂直導体と、前記第１および第２の垂直導体との間のチャネル構造とを含み、ワードラインとして構成された前記第１および第２のスタック内の前記導体と共にメモリセルを形成する、請求項６に記載の回路構造。
  12. 垂直ピラーの前記第１および第２のアレイ内の前記メモリ構造は、それぞれ、第１および第２の垂直ＮＡＮＤストリングを含み、ワードラインとして構成された前記第１および第２のスタック内の前記導体と共にメモリセルを形成する、請求項６に記載の回路構造。
  13. メモリ領域および第１のワードライン接点領域を有する導体の第１のスタックであって、前記第１のスタックの導体は、前記導体上にそれぞれのランディング領域を提供するために前記第１のワードライン接点領域内に階段状配置を有する、導体の第１のスタックと、
    前記第１のスタックから分離された導体の第２のスタックであって、前記第２のスタックは、前記第１のスタックの前記第１のワードライン接点領域に隣接するメモリ領域および第２のスタック貫通接点領域を有し、前記第２のスタックの導体は、ワードライン導体を含む、導体の第２のスタックと、
    前記第１のスタックの前記メモリ領域を通る垂直ピラーの第１のアレイと、前記第２のスタックの前記メモリ領域を通る垂直ピラーの第２のアレイであって、前記第１および第２のアレイ内の前記垂直ピラーは、第１のレイアウト領域を有する第１のビア内にメモリ構造を含む、第１のアレイおよび第２のアレイと、
    前記第１のスタックの前記第１のワードライン接点領域内の複数の層間コネクタであって、前記複数の層間コネクタ内の層間コネクタは、前記第１のスタック内のワードライン導体上のそれぞれのランディング領域に接触し、前記第１および第２のスタック上のパターン化された導体まで延在する、複数の層間コネクタと、
    前記第２のスタックの前記第２のスタック貫通接点領域内の複数のスタック貫通導体であって、前記スタック貫通導体は、前記パターン化された導体から前記第１および第２のスタックを越えて前記第２のスタックの下の回路まで延在する、複数のスタック貫通導体とを含み、
    前記パターン化された導体は、前記第１のスタックの前記第１のワードライン接点領域内の前記複数の層間コネクタ内の層間コネクタから、前記第２のスタックの前記第２のスタック貫通接点領域内の前記複数のスタック貫通導体内のスタック貫通導体へのリンクを含む、メモリ回路構造。
  14. 前記第１のレイアウト領域を有する第２のビア内に配置された前記第１のスタックの前記第１のワードライン接点領域内に複数の構造的ピラーを含む、請求項１３に記載のメモリ回路構造。
  15. 前記第２のスタック貫通接点領域内の前記複数のスタック貫通導体内の前記スタック貫通導体は、第２のレイアウト領域を有する第３のビア内に配置され、前記第２のレイアウト領域は、前記第１のレイアウト領域よりも大きい、請求項１３に記載のメモリ回路構造。
  16. 前記第２のスタックは、前記第２のスタックの前記メモリ領域の第２の側に第２のワードライン接点領域を有し、前記第２のスタックの導体は、前記導体上にそれぞれのランディング領域を提供するために前記第２のワードライン接点領域内に階段状配置を有し、前記第１のスタックは、前記第１のスタックの前記メモリ領域の第２の側に第１のスタック貫通接点領域を有し、前記第１のスタックの前記第１のスタック貫通接点領域は、前記第２のスタックの前記第２のワードライン接点領域に隣接しており、
    前記回路構造は、
    前記第２のスタックの前記第２のワードライン接点領域内の第２の複数の層間コネクタであって、前記第２の複数の層間コネクタ内の層間コネクタは、前記第２のスタック内の導体上のそれぞれのランディング領域に接触し、前記第１および第２のスタック上のパターン化された導体まで延在する、第２の複数の層間コネクタと、
    前記第１のスタックの前記第１のスタック貫通接点領域内の第２の複数のスタック貫通導体であって、前記スタック貫通導体は、前記パターン化された導体から前記第１および第２のスタックを越えて前記第１のスタックの下の回路まで延在する、複数のスタック貫通導体とを含み、
    前記パターン化された導体は、前記第２のスタックの前記第２のワードライン接点領域内の前記第２の複数の層間コネクタ内の層間コネクタから、前記第１のスタックの前記第１のスタック貫通接点領域内の前記複数のスタック貫通導体内のスタック貫通導体へのリンクを含む、請求項１３に記載のメモリ回路構造。
  17. 前記第１のスタック内の特定の導体のランディング領域内の前記第１のスタックを通るそれぞれの第２のビア内に２つの構造的ピラーを含み、前記第２のビアは、前記第１のレイアウト領域を有する、請求項１３に記載のメモリ回路構造。
  18. 垂直ピラーの前記第１および第２のアレイ内の前記メモリ構造は、それぞれ、第１および第２の垂直導体と、前記第１および第２の垂直導体の間のチャネル構造とを含み、ワードラインとして構成された前記第１および第２のスタック内の前記導体と共にメモリセルを形成する、請求項１３に記載のメモリ回路構造。
  19. 垂直ピラーの前記第１および第２のアレイ内の前記メモリ構造は、それぞれ、第１および第２の垂直ＮＡＮＤストリングを含み、ワードラインとして構成された前記第１および第２のスタック内の前記導体と共にメモリセルを形成する、請求項１３に記載のメモリ回路構造。
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