JP2021082827A - ３次元垂直ｎｏｒフラッシュ薄膜トランジスタストリング - Google Patents

Abstract

【課題】小さい読み出しレイテンシを有し、読み出し妨害及びプログラム妨害状態から受ける影響を低減し、１ビット当たりのコスト低くする。【解決手段】メモリ構造は、半導体基板の上に形成された半導体材料の複数のアクティブ列４３０Ｒ、４３０Ｌ、４３１Ｒ及び４３１Ｌであって、各アクティブ列は、半導体基板の平坦な表面に直交する第１の方向に沿って延在し、かつ、第１の高濃度ドープ領域、第２の高濃度ドープ領域及び第１の高濃度ドープ領域及び第２の高濃度ドープ領域の両方に隣接する１つ以上の低濃度ドープ領域を含む。アクティブ列は、２次元アレイに配置され、各アクティブ列における１つ以上の表面上に設けられた電荷トラップ材料と、各々が第３の方向に沿って長手方向に延びる複数の導体を含む。【選択図】図４Ｂ

Description

［関連出願との相互参照］
本出願は、（ｉ）２０１５年１１月２５日に出願された同時係属中の「３次元垂直ＮＯＲフラッシュ薄膜トランジスタストリング」と題する米国仮特許出願第６２／２６０１３７号（同時係属米国仮特許出願Ｉ）、（ｉｉ）２０１６年７月２６日に出願された同時係属中の「垂直制御ゲートを備えた積層水平アクティブストリップに構成されたマルチゲートＮＯＲフラッシュ薄膜トランジスタストリング」と題する米国特許出願第１５／２２０３７５号（同時係属米国特許出願Ｉ）、（ｉｉｉ）２０１６年７月１５日に出願された同時係属中の「容量結合型非揮発性薄膜トランジスタストリング」と題する米国仮特許出願第６２／３６３１８９号（同時係属米国仮特許出願ＩＩ）、及び
（ｉｖ）２０１６年８月２６日に出願された同時係属中の「３次元容量結合型非揮発性薄膜トランジスタストリング」と題する米国特許出願第１５／２４８４２０号（同時係属米国特許出願ＩＩ）に関連し、それら優先権の利益を主張する。同時係属米国仮特許出願Ｉ、同時係属米国仮特許出願ＩＩ、同時係属米国特許出願Ｉ、及び同時係属米国特許出願ＩＩの開示内容は、参照によってその全内容が本明細書に組み込まれるものとする。

本発明は、高密度メモリ構造に関する。本発明は特に、水平ワード線を有する垂直ストリップに形成された薄膜のような、相互接続された薄膜記憶素子によって形成された高密度メモリ構造に関する。

本開示では、いくつかのメモリ回路構造について記載する。これらの構造は、従来の製造プロセスを用いてプレーナ半導体基板（例えば、シリコンウェハ）上に製造することができる。本明細書の明確化のために、「垂直」という用語は、半導体基板の表面に垂直な方向を指し、「水平」という用語は、半導体基板の表面に平行な任意の方向を指すものとする。

「３次元垂直ＮＡＮＤストリング」など多種の高密度不揮発性メモリ構造が従来技術で知られている。これらの高密度メモリ構造の多くは、堆積された薄膜（例えば、ポリシリコン薄膜）から形成され、「メモリストリング」のアレイとして構成された薄膜蓄積トランジスタを用いて組織化される。メモリストリングの１タイプは、ＮＡＮＤメモリストリング又は単に「ＮＡＮＤストリング」と呼ばれる。ＮＡＮＤストリングは、多数の直列接続された薄膜メモリトランジスタ（「ＴＦＴ」）からなる。直列接続されたＴＦＴのいずれかの内容を読み出し又はプログラミングするには、ストリング内の全ての直列接続されたＴＦＴのアクティブ化が必要である。薄膜ＮＡＮＤトランジスタは、単結晶シリコン中に形成されたＮＡＮＤトランジスタよりも導電率が低いので、長いＮＡＮＤストリングを通して導通する必要がある低い読み出し電流では、読み出しアクセスが遅くなる（すなわち、長い待ち時間をもたらす）。

別のタイプの高密度メモリ構造は、ＮＯＲメモリストリングまたは「ＮＯＲストリング」と呼ばれる。ＮＯＲストリングは、その各々が共有ソース領域及び共有ドレイン領域にそれぞれ接続された多数のメモリトランジスタを含む。したがって、ＮＯＲストリング内の読み出し電流は、ＮＡＮＤストリングを通る読み出し電流よりはるかに小さい抵抗で導通するように、ＮＯＲストリングが並列に接続されている。ＮＯＲストリング内のメモリトランジスタを読み出しまたはプログラミングするためには、そのメモリトランジスタのみをアクティブ化（すなわち「オン」または導通）する必要があり、ＮＯＲストリング内の他の全てのメモリトランジスタは休止状態（すなわちオフまたは非導通）に置かれ得る。その結果、ＮＯＲストリングにより、読み出されるべきアクティブ化されたメモリトランジスタのより迅速な感知が可能になる。従来のＮＯＲトランジスタは、チャネルホットエレクトロン注入技術によってプログラミングされ、その場合、電子がソース領域とドレイン領域との間の電圧差によってチャネル領域内で加速され、適切な電圧が制御ゲートに印加されると、制御ゲートとチャネル領域との間の電荷トラップ層に注入される。チャネルホットエレクトロン注入プログラミングは、チャネル領域を流れる比較的大きな電流（電子の流れ）を必要とするため、並列にプログラミングすることができるトランジスタの数が制限される。ホットエレクトロン注入によってプログラミングされたトランジスタとは異なり、ファウラー・ノルドハイム・トンネリングまたは直接トンネリングによってプログラミングされたトランジスタでは、制御ゲートと、ソース領域及びドレイン領域との間に印加される高電界によってチャネル領域から電荷トラップ層に電子が注入される。ファウラー・ノルドハイム・トンネリングと直接トンネリングは、チャネルホットエレクトロン注入よりも効率的で、大規模並列プログラミングが可能であるが、このようなトンネリングは、プログラム妨害条件の影響をより受けやすい。

３次元ＮＯＲメモリアレイは、２０１１年３月１１日に出願され２０１４年１月１４日に公報発行された「３Ｄ ＮＯＲアレイのメモリアーキテクチャ」と題する、Ｈ．Ｔ Ｌｕｅによる米国特許第８６３０１１４号明細書（特許文献１）に開示されている。

２０１５年９月２１日に出願され２０１６年３月２４日に公開された「３Ｄ ＮＯＲアレイのメモリアーキテクチャ」と題する、Ｈａｉｂｉｎｇ Ｐｅｎｇによる米国特許出願公開第２０１６／００８６９７０号明細書（特許文献２）は、基本ＮＯＲメモリグループのアレイからなる不揮発性ＮＯＲフラッシュメモリデバイスを開示しており、このデバイスでは、個々のメモリセルが、半導体基板に平行な水平方向に沿って積層され、ソース電極とドレイン電極が、導電チャネルの一方の側または両側に配置される全ての電界効果トランジスタによって共有される。

３次元垂直メモリ構造は、例えば、２０１３年１月３０日に出願され２０１４年１１月４日に公報発行された「コンパクトな３次元垂直ＮＡＮＤ及びその製造方法」と題する、Ａｌｓｍｅｉｅｒらによる米国特許第８８７８２７８号明細書（特許文献３）に開示される。特許文献３（Ａｌｓｍｅｉｅｒ）は、様々なタイプの高密度ＮＡＮＤメモリ構造、例えば、「テラビット・セル・アレイ・トランジスタ」（ＴＣＡＴ）ＮＡＮＤアレイ（図１Ａ）、「パイプ形状のビット・コスト・スケーラブルな（Ｐ−ＢｉＣＳ）フラッシュ・メモリ」（図１Ｂ）及び「垂直ＮＡＮＤ」メモリストリング構造などを開示している。同様に、２００２年１２月３１日に出願され２００６年２月２８日に公報発行された「直列接続されたトランジスタストリングを組み込んだプログラマブルメモリアレイ構造の製造方法」と題する、Ｗａｌｋｅｒらによる米国特許第７００５３５０号明細書（特許文献４）（Ｗａｌｋｅｒ Ｉ）もまた、多数の３次元高密度ＮＡＮＤメモリ構造を開示している。

２００５年８月３日に出願され２００９年１１月３日に公報発行された「デュアルゲートデバイス及び方法」と題する、Ｗａｌｋｅｒによる米国特許第７６１２４１１号明細書（特許文献５）（Ｗａｌｋｅｒ ＩＩ）は、「デュアルゲート」メモリ構造を開示し、この構造では共有アクティブ領域が、共有アクティブ領域の反対側に形成された２つのＮＡＮＤストリング内の独立制御される記憶素子を提供する。

３次元ＮＯＲメモリアレイは、米国特許第８６３０１１４号明細書（特許文献１）に開示されている。

垂直ポリシリコンゲートによって制御される水平ＮＡＮＤストリングを含む３次元メモリ構造は、Ｋｉｍら、２００９（非特許文献１）に開示されている。垂直ポリシリコンゲートを有する水平ＮＡＮＤストリングも含む、別の３次元メモリ構造は、Ｌｕｅら。２０１０（非特許文献２）に開示されている。

図１Ａは、従来技術による３次元垂直ＮＡＮＤストリング１０１及び１０２を示す。図１Ｂは、従来技術による３次元垂直ＮＡＮＤストリングの基本回路表現１４０を示す。具体的には、図１Ａの垂直ＮＡＮＤストリング１０１及び１０２及びそれらの垂直ＮＡＮＤストリング１５０の回路表現は、それぞれが（基板の表面に沿って直列に接続された３２個以上のトランジスタを接続する各トランジスタではなく）基板に対して垂直になるように９０度回転されている本質的に従来の水平ＮＡＮＤストリングである。垂直ＮＡＮＤストリング１０１及び１０２は、基板から高層ビルのように積み上がっているストリング構成で直列に接続された薄膜トランジスタ（ＴＦＴ）であり、各ＴＦＴは、記憶素子と、ワード線導体の隣接スタック内のワード線導体の１つによって提供される制御ゲートとを有する。図１Ｂに示すように、垂直ＮＡＮＤストリングの最も簡単な実施形態では、ＴＦＴ１５及び１６は、それぞれ別々のワード線ＷＬ０及びＷＬ３１によって制御されるＮＡＮＤストリング１５０の最初及び最後のメモリトランジスタである。信号ＢＬＳによってアクティブ化されるビット線選択トランジスタ１１と、信号ＳＳによってアクティブ化される接地選択トランジスタ１２は、読み出し、プログラム、プログラム禁止及び消去の各動作の間に、垂直ＮＡＮＤストリング１５０内のアドレス指定されたＴＦＴを、端子１４において対応するグローバルビット線ＧＢＬに接続し、端子１３においてグローバルソース線（ＧＳＬ）に接地させる。任意の１つのＴＦＴ（例えば、ＴＦＴ１７）の内容の読み出しまたはプログラミングのためには、垂直ＮＡＮＤストリング１５０内の３２個全てのＴＦＴのアクティブ化し、各ＴＦＴを読み出し禁止及びプログラム禁止の状態にすることが必要である。このような条件により、垂直ＮＡＮＤストリングに設けることができるＴＦＴの数が６４個以下または１２８個以下のＴＦＴに制限される。更に、垂直ＮＡＮＤストリングが形成されるポリシリコン薄膜は、単結晶シリコン基板に形成された従来のＮＡＮＤストリングよりチャネル移動度が非常に低く、したがってより高い抵抗率を有し、このため従来のＮＡＮＤストリングの読み出し電流と比較して読み出し電流が低くなる。

「垂直構造半導体メモリ装置及びその製造方法」と題する、Ｈｗａｎｇによる米国特許出願公開第２０１１／０２９８０１３号明細書（特許文献６）では、そのＦＩＧ．４Ｄにおいて、ラップアラウンドスタックワード線（図１Ｃの１５０として本明細書に再掲されている）によってアドレス指定される３次元垂直ＮＡＮＤストリングのブロックを示す。

１９９６年７月２３日に出願され１９９８年６月１６日に公報発行された「非対称電荷トラップを利用したメモリセル」と題する、Ｅｉｔａｎによる米国特許第５７６８１９２号明細書（特許文献７）は本発明の一実施形態で採用されるタイプのＮＲＯＭ型メモリトランジスタ動作を開示している。

２０１０年１０月１１日に出願され２０１１年９月２７日に公報発行された「非対称電荷トラップを利用したメモリセル」と題する、Ｚｖｉ Ｏｒ−Ｂａｃｈらによる米国特許第８０２６５２１号明細書（特許文献８）は、第１の層及び第２の層が水平に配向されたトランジスタを含む層転写された単結晶シリコンの第１の層及び第２の層を開示している。この構造では、水平方向に配向されたトランジスタの第２の層は、水平に配向されたトランジスタの第１の層を覆い、水平方向に配向されたトランジスタの各グループは側部ゲートを有する。

従来の不揮発性メモリトランジスタ構造を有するが、保持時間が短いトランジスタは、「準揮発性（quasi-volatile）」と呼ぶことができる。これに関連する点として、従来の不揮発性メモリはデータ保持時間が数十年を超える。単結晶シリコン基板上の平面準揮発性メモリトランジスタは、Ｈ．Ｃ． Ｗａｎｎら、１９９５（非特許文献３）に開示されている。また、準揮発性メモリを有する準揮発性３−Ｄ ＮＯＲアレイが、上述の米国特許第８６３０１１４号明細書（特許文献６）に開示されている。

米国特許第８６３０１１４号明細書 米国特許出願公開第２０１６／００８６９７０号明細書 米国特許第８８７８２７８号明細書 米国特許第７００５３５０号明細書 米国特許第７６１２４１１号明細書 米国特許出願公開第２０１１／０２９８０１３号明細書 米国特許第５７６８１９２号明細書 米国特許第８０２６５２１号明細書

W. Kim et al., "Multi-layered Vertical gate NAND Flash Overcoming Stacking Limit for Terabit Density Storage" ("Kim"), (2009) Symposium on VLSI Tech. Dig. of Technical Papers, pp 188-189 H.T. Lue et al., "A Highly Scalable 8- Layer 3D Vertical-gate (VG) TFT NAND Flash Using Junction-Free Buried Channel BE-SONOS Device," 2010 Symposium on VLSI: Tech. Dig. Of Technical Papers, pp.131-13 H.C. Wann and C.Hu, "High-Endurance Ultra-Thin Tunnel Oxide in Monos Device Structure for Dynamic Memory Application", IEEE Electron Device letters, Vol. 16, No. 11, November 1995, pp 491-493

本発明の一実施形態によれば、３次元垂直ＮＯＲフラッシュメモリストリング（「マルチゲート垂直ＮＯＲストリング」または単に「垂直ＮＯＲストリング」）と呼ばれる高密度メモリ構造が提供される。垂直ＮＯＲストリングは、並列に接続された複数の薄膜トランジスタ（「ＴＦＴ」）を含み、共通ソース領域及び共通ドレイン領域がそれぞれ略垂直方向に延びている。更に、垂直ＮＯＲストリングは、垂直ＮＯＲストリングにおけるそれぞれのＴＦＴを制御する複数の水平制御ゲートを含む。垂直ＮＯＲストリングのＴＦＴが並列に接続されると、垂直ＮＯＲストリングにおける読み出し電流は、同じ数のＴＦＴのＮＡＮＤストリングによる読み出し電流よりもはるかに小さい抵抗で導通する。垂直ＮＯＲストリングにおけるＴＦＴのいずれか１つを読み出しまたはプログラムするために、そのＴＦＴのみがアクティブにされる必要があり、垂直ＮＯＲストリングにおける他の全てのＴＦＴは非導通のままであり得る。結果として、垂直ＮＯＲストリングにより、より速い感知が可能となり、プログラム妨害または読み出し妨害状態を最小限にしながら、より多くの（例えば、数百またはそれ以上）ＴＦＴを含めることができる。

一実施形態では、垂直ＮＯＲストリングの共有ドレイン領域はグローバルビット線（「電圧Ｖ_ｂｌ」）に接続され、垂直ＮＯＲストリングの共有ソース領域はグローバルソース線（「電圧Ｖ_ｓｓ」）に接続される。あるいは、第２の実施形態では、共有ドレイン領域のみが供給電圧にバイアスされたグローバルビット線に接続され、共有ソース領域は共有ソース領域内の電荷量によって決定される電圧にプリチャージされる。プリチャージを行うため、共有ソース領域の寄生容量Ｃをプリチャージする１つ以上の専用ＴＦＴを設けることができる。

本発明の一実施形態によれば、マルチゲートＮＯＲフラッシュ薄膜トランジスタアレイ（「マルチゲートＮＯＲストリングアレイ」）は、シリコン基板の表面に垂直に延びる垂直ＮＯＲストリングのアレイとして編成される。各マルチゲートＮＯＲストリングアレイは、行をなすように配列された多数の垂直アクティブ列を含み、各列は第１の水平方向に沿って延在し、各アクティブ列は、第１の導電型の高濃度ドープされた２つの垂直なポリシリコン領域を有し、これらは第２の導電型にドープされていないかまたは低濃度でドープされた１つ以上の垂直ポリシリコン領域によって分離される。高濃度にドープされた領域はそれぞれ共通のソースまたはドレイン領域を形成し、それぞれが第１の水平方向に直交する１つ以上の水平導体のスタックとともに、低濃度にドープされた領域はそれぞれ複数のチャネル領域を形成する。電荷トラップ材料は、少なくともアクティブ列内のＴＦＴのチャネル領域を覆う記憶素子を形成する。各スタック内の水平導電線は、互いに電気的に絶縁されており、アクティブ列の記憶素子及びチャネル領域の上に制御ゲートを形成する。このようにして、マルチゲートＮＯＲストリングアレイは、ストレージＴＦＴの３次元アレイを形成する。

一実施形態では、サポート回路が半導体基板内に形成され、サポート回路及び半導体基板の上に形成された複数のマルチゲートＮＯＲストリングアレイをサポートする。サポート回路は、アドレスエンコーダ、アドレスデコーダ、センスアンプ、入出力ドライバ、シフトレジスタ、ラッチ、比較セル、電源線、バイアス及び基準電圧発生器、インバータ、ＮＡＮＤ、ＮＯＲ、排他的論理和やその他の論理ゲート、他のメモリ素子、シーケンサ、ステートマシンなどを含む。マルチゲートＮＯＲストリングアレイは、複数のマルチゲートＮＯＲストリングアレイを有する複数のブロックの回路として編成することができる。

本発明の実施形態によれば、垂直ＮＯＲストリング内のＴＦＴの閾値電圧の変動は、同一または別のマルチゲート垂直ＮＯＲストリングアレイ内に１つ以上の電気的にプログラム可能な基準垂直ＮＯＲストリングを提供することによって補償することができる。垂直ＮＯＲストリングに固有のバックグラウンドリーク電流は、読み出し中のＴＦＴの結果を、プログラム可能な参照垂直ＮＯＲストリングで同時に読み出されるＴＦＴの結果と比較することによって、読み出し動作中に実質的に中和することができる。いくつかの実施形態では、垂直ＮＯＲストリングの各ＴＦＴは、各制御ゲートとその対応するチャネル領域との間の容量性結合を増幅し、それによってチャネル領域から電荷トラップ材料（すなわち記憶素子）の消去中に制御ゲートから電荷トラップ材料への電荷注入を減少させることができる。この有利な容量結合は、垂直ＮＯＲストリングの各ＴＦＴに１ビット以上を記憶するのに特に有用である。別の実施形態では、各ＴＦＴの電荷トラップ材料は、格納されたデータのリフレッシュを必要とするより低い保持時間ではあるが、高い書き込み／消去サイクル耐久性を有するように改変された構造を有し得る。しかし、垂直ＮＯＲストリングアレイに要求されるリフレッシュは、従来のダイナミックランダムアクセスメモリ（ＤＲＡＭ）よりもはるかに少ないことになるので、本発明のマルチゲートＮＯＲストリングアレイは、いくつかのＤＲＡＭアプリケーションにおいても動作することができる。このような垂直ＮＯＲストリングを使用すると、従来のＤＲＡＭと比較して実質的により低いビット当たりコスト対ビット性能指数、及び従来のＮＡＮＤストリングアレイと比較して大幅に小さい読み出しレイテンシが可能となる。

別の実施形態では、垂直ＮＯＲストリングは、ＮＲＯＭ／ミラービットＴＦＴストリングとしてプログラムされ、消去され、読み出され得る。

従来技術の垂直ＮＡＮＤストリングではなく垂直ＮＯＲストリングとしてＴＦＴを構成することで、（ｉ）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイのレイテンシに近くものにできる小さい読み出しレイテンシ、（ｉｉ）長いＮＡＮＤフラッシュストリングに関連する読み出し妨害及びプログラム妨害状態から受ける影響の低減及び（ｉｉｉ）ＮＡＮＤフラッシュストリングと比較して、低い１ビット当たりのコストという効果が得られる。

本発明は、添付の図面と併せて、以下の詳細な説明を参照することにより、よりよく理解されよう。

図１Ａは、従来技術における３次元垂直ＮＡＮＤストリング１０１及び１０２を示す図である。 図１Ｂは、従来技術における３次元垂直ＮＡＮＤストリングの基本回路表現１４０を示す図である。 図１Ｃは、ラップアラウンドスタックワード線（本図の１５０）によってアドレス指定される３次元垂直ＮＡＮＤストリングのブロックの３次元表現を示す図である。 図２は、概念化されたメモリ構造１００を示す図であって、本発明の一実施形態によるメモリセルの３次元構成を示しており、これらのメモリセルは、垂直ＮＯＲストリング形態で設けられ、各垂直ＮＯＲストリングは、多数の水平ワード線のうちの１つによって制御されるメモリセルを有する。 図３Ａは、アクティブ列に形成された垂直ＮＯＲストリング３００のＺ−Ｙ平面内の基本回路表現を示す図であり、垂直ＮＯＲストリング３００は不揮発性ストレージＴＦＴの３次元アレイ（配列）を表し、本発明の一実施形態によれば、ローカルソース線（ＬＳＬ）３５５及びローカルビット線（ＬＢＬ）３５４を共有する各ＴＦＴは、それぞれグローバルビット線（ＧＢＬ）３１４及びグローバルソース線（ＧＳＬ）３１３によってアクセスされる。 図３Ｂは、アクティブ列に形成された垂直ＮＯＲストリング３０５のＺ−Ｙ平面内の基本回路表現を示す図であり、垂直ＮＯＲストリング３０５は、不揮発性ストレージＴＦＴの３次元アレイを表し、本発明の一実施形態によれば、寄生キャパシタＣを有する共有ローカルソース線３５５上の電圧（「Ｖ_ｓｓ」）を設定するための専用プリチャージＴＦＴ３７０を含む。 図３Ｃは、１つまたは複数のプログラミングされた閾値電圧を有し、寄生キャパシタ３６０に接続された動的不揮発性ストレージトランジスタ３１７の基本回路表現を示す図であり、キャパシタ３６０は、ソース端子（ソース線）３５５に仮想電圧Ｖ_ｓｓを一時的に保持するようにプリチャージされ、制御ゲート３２３ｐの電圧が閾値電圧を超える電圧まで上昇すると、電圧Ｖ_ｓｓの放電によってトランジスタ３１７の閾値電圧を動的に検出できる。 図４Ａは、本発明の一実施形態のＺ−Ｙ平面内の断面図であり、各列は、図３Ａまたは図３Ｂのいずれかに示す基本回路表現を有する垂直ＮＯＲストリングを形成し得る。 図４Ｂは、本発明の一実施形態のＺ−Ｘ平面内の断面図であり、アクティブ列４３０Ｒ、４３０Ｌ、４３１Ｒ及び４３１Ｌ、電荷トラップ層４３２及び４３４、及びワード線４２３ｐ−Ｌ及び４２３ｐ−Ｒを示す。 図４Ｃは、本発明の一実施形態の垂直ＮＯＲストリング対４９１及び４９２のＺ−Ｘ平面における基本的な回路表現を示す図である。 図５は、本発明の一実施形態のＺ−Ｙ平面内の断面図であり、アクティブ列５３１の垂直ＮＯＲストリング、グローバルビット線５１４−１（ＧＢＬ１）、グローバルソース線５０７（ＧＳＬ１）、及び共通ボディバイアスソース５０６（Ｖ_ｂｂ）の間の接続を示す。 図６Ａは、本発明の一実施形態のＸＹ平面内の断面図であり、図４Ｃに関連して説明したように、垂直ＮＯＲストリング４５１ａのＴＦＴ６８５（Ｔ_Ｌ）及び垂直ＮＯＲストリング対４９１の垂直ＮＯＲストリング４５１ｂのＴＦＴ６８４（Ｔ_Ｒ）を示し、図６Ａにおいては、グローバルビット線６１４−１は、ローカルビット線ＬＢＬ−１に一つおきにアクセスし、トランジスタチャネル領域６５６Ｌの所定の湾曲６７５により、プログラミング中の各制御ゲートと対応するチャネルとの間の容量結合が増幅されている。 図６Ｂは、本発明の一実施形態のＸＹ平面内の断面図であり、図４Ｃに関連して説明したように、垂直ＮＯＲストリング対４９１の垂直ＮＯＲストリング４５１ｂのＴＦＴ６８４（Ｔ_Ｒ）とアクティブ領域を共有する垂直ＮＯＲストリング４５１ａのＴＦＴ６８５（Ｔ_Ｌ）を示し、図６Ｂにおいては、グローバルビット線６１４−１はローカルビット線６５４（ＬＢＬ−１）と一つおき（奇数番目）のビットにアクセスし、グローバルビット線６１４−２はローカルビット線６５７−２（ＬＢＬ−２）の一つおき（偶数番目）のビットをアドレス指定し、ローカルソース線ＬＳＬ−１及びＬＳＬ−２は、仮想電源電圧Ｖ_ｓｓを供給するためにプリチャージされる。 図６Ｃは、本発明の一実施形態のＸ−Ｙ平面内の断面図であり、ワード線群を各々が含む専用ワード線スタック６２３ｐと、（ピラーすなわち柱状部である）ローカル垂直ピラービット線６５４（Ｚ方向に沿って延びる）及びローカル垂直ピラーソース線６５５（Ｚ方向に沿って延びる）とを示しており、各ワード線スタックのワード線群の各ワード線は垂直ＮＯＲストリングのＴＦＴを包み込む（「ラップアラウンド」する）ように延在し、ローカル垂直ピラービット線６５４及びローカル垂直ピラーソース線６５５は、それぞれグローバル水平ビット線６１４及びグローバル水平ソース線６１５によってアクセスされ、また図６Ｃにおいては、隣接するワード線スタック６２３ｐは、エアギャップ６１０または別の誘電体分離によって互いに絶縁されている。 図６Ｄは、本発明の一実施形態のＸ−Ｙ平面内の断面図であり、垂直ＮＯＲストリングが千鳥状に近接して配置された形態を示しており、図６Ｃに示すものと同様に、ワード線スタック６２３ｐが共有され、プリチャージされた寄生キャパシタ６６０の各々が、プリチャージされた仮想供給電圧Ｖ_ｓｓを供給する。 図７Ａは、本発明の一実施形態による、マルチゲートＮＯＲストリングアレイの製造プロセスで形成される中間構造の断面図である。 図７Ｂは、本発明の一実施形態による、マルチゲートＮＯＲストリングアレイの製造プロセスで形成される中間構造の断面図である。 図７Ｃは、本発明の一実施形態による、マルチゲートＮＯＲストリングアレイの製造プロセスで形成される中間構造の断面図である。 図７Ｄは、本発明の一実施形態による、マルチゲートＮＯＲストリングアレイの製造プロセスで形成される中間構造の断面図である。 図８Ａは、本発明の一実施形態の読み出し動作の概略図であり、ここでは、垂直ＮＯＲストリングのローカルソース線（ＬＳＬ）はハードワイヤードされており、図８Ａにおいて、「ＷＬｓ」は選択されたワード線上の電圧を表し、垂直ＮＯＲストリング内の全ての非選択ワード線（「ＷＬ_ＮＳ」）は、読み出し動作中に０Ｖに設定される。 図８Ｂは、ローカルソース線がプリチャージ仮想電圧Ｖ_ｓｓでフロート状態になる実施形態の読み出し動作の概略図であり、図８Ｂにおいては、「ＷＬ_ＣＨＧ」は、プリチャージされたトランジスタ（例えば、図３Ｃのプリチャージされたトランジスタ３１７または３７０）上のゲート電圧を表す。

図２は、垂直ＮＯＲストリングに設けられたメモリセル（または記憶素子）の３次元構成を示す、概念化されたメモリ構造１００を示す。概念化されたメモリ構造１００では、本発明の一実施形態によれば、各垂直ＮＯＲストリングは、対応する水平ワード線によってそれぞれ制御されるメモリセルを含む。基板層（図２の１０１）は、例えば、当業者によく知られている、集積回路を製造するために使用される従来のシリコンウェハであり得る。この詳細な説明では、（図２に示すような）デカルト座標系は、議論を容易化する目的のためのみに採用される。この座標系の下では、基板層（図２の１０１）の表面はＸ−Ｙ平面に平行な平面とみなされる。したがって、本明細書で使用する「水平」という語は、Ｘ−Ｙ平面に平行な任意の方向を指し、「垂直」はＺ方向を指す。

図２において、Ｚ方向の各垂直列は、垂直ＮＯＲストリング（例えば、垂直ＮＯＲストリング１２１）における記憶素子またはＴＦＴを表す。縦方向のＮＯＲストリングは、Ｘ方向に並んだ行として規則的に配列されている。（当然ながら、Ｙ方向に並んだ行の配列としても同様な配置が見られる。）垂直ＮＯＲストリングの記憶素子は、垂直ローカルソース線及び垂直ローカルビット線（図示せず）を共有する。水平ワード線のスタック（例えば、ＷＬ１２３）は、Ｙ方向に沿って延び、各ワード線は、Ｙ方向に沿ってワード線に隣接して位置する垂直ＮＯＲストリングの対応するＴＦＴの制御ゲートとして働く。グローバルソース線（例えば、ＧＳＬ１２２）及びグローバルビット線（例えば、ＧＢＬ１２４）は、一般に、概念化されたメモリ構造１００の底部の下または上部の上のいずれかにおいてＸ方向に沿って延びるように設けられる。あるいは、信号線ＧＳＬ１２２及びＧＢＬ１２４の両方が、概念化されたメモリ構造１００の下か、その上部の上にルーティングされてもよく、これらの信号線の各々は、アクセストランジスタ（図示せず）によって個々の垂直ＮＯＲストリングのローカルソース線及びローカルビット線に選択的に接続することができる。従来技術の垂直ＮＡＮＤストリングとは異なり、本発明の垂直ＮＯＲストリングでは、その記憶素子のいずれか１つに書き込みまたはそこから読み出しするときに、垂直ＮＯＲストリングにおける他の記憶素子のアクティブ化は行われない。図２に示されているように、単に説明のための例示として、概念化されたメモリブロック（メモリ構造）１００は、垂直ＮＯＲストリングの４×５配列からなるマルチゲート垂直ＮＯＲストリングアレイであり、各ＮＯＲストリングは、通常、３２以上の記憶素子とアクセス選択トランジスタを有する。概念的な構造として、メモリブロック（メモリ構造）１００は、本発明のメモリ構造のある目立った特徴を抽象化したものに過ぎない。図２には、各垂直ＮＯＲストリングが複数の記憶素子を有する垂直ＮＯＲストリングの４×５構成として示されているが、本発明のメモリ構造は、Ｘ方向及びＹ方向のいずれかに沿って各行に任意の数の垂直ＮＯＲストリングを有することができ、各垂直ＮＯＲストリングには任意の数の記憶素子が存在し得る。例えば、Ｘ方向とＹ方向の両方に沿って列になして配列された数千の垂直ＮＯＲストリングが存在することができ、各ＮＯＲストリングは、例えば、２、４、８、１６、３２、６４、１２８またはそれ以上の個数の記憶素子を有する。

図２の各垂直方向のＮＯＲストリング（例えば、垂直ＮＯＲストリング１２１）の記憶素子の数は、垂直ＮＯＲストリングに制御ゲートを提供するワード線（例えば、ＷＬ１２３）の数に対応する。ワード線は、それぞれがＹ方向に沿って延びる細長い金属ストリップとして形成される。ワード線は、互いに重ね合わされて積層され、その間の誘電体絶縁層によって互いに電気的に絶縁される。各スタック内のワード線の数は、任意の数であってよいが、好ましくは２の整数乗（すなわち２のｎ乗（ｎは整数））である。ワード線の数に対する２のべき乗の選択は、従来のメモリ設計における慣例的な手法に従う。バイナリアドレスをデコードすることによって、アドレス指定可能な各メモリユニットにアクセスすることが慣例的な手法である。この慣例的な手法を採るか否かは好みの問題であり、従う必要はない。例えば、本発明の範囲内で、概念化されたメモリ構造１００は、Ｘ及びＹ方向の各行に沿って、必ずしも２のｎ乗（ｎは任意の整数）ではない数であるＭ個の垂直ＮＯＲストリングを有することができる。以下に説明されるいくつかの実施形態では、２つの垂直ＮＯＲストリングが垂直ローカルソース線及び垂直ローカルビット線を共有することができるが、２つの垂直ＮＯＲストリングそれぞれの記憶要素は２つの別個のワード線スタックによって制御される。これは、垂直方向のＮＯＲストリングの記憶密度を事実上２倍にする。

図２の概念化されたメモリ構造１００は、単にメモリセルの構成を示すために提供されているので、Ｘ、Ｙ、Ｚのいずれの方向にも特定のスケールで描かれてはいない。

図３Ａは、アクティブな列に形成された垂直ＮＯＲストリング３００のＺ−Ｙ平面における基本的な回路表現を示し、垂直ＮＯＲストリング３００は、不揮発性ストレージＴＦＴの３次元アレイを表し、本発明の一実施形態によれば、各ＴＦＴは、ローカルソース線３５５及びローカルビット線３５４を共有する。この詳細な説明では、用語「アクティブ領域」、「アクティブ列」または「アクティブストリップ」は、アクティブデバイス（例えば、トランジスタまたはダイオード）がその上に存在し得る１つ以上の半導体材料の領域、列、またはストリップを指す。図３Ａに示すように、垂直ＮＯＲストリング３００はＺ方向に沿って延び、垂直ローカルソース線３５５と垂直ローカルドレインすなわちビット線３５４との間に並列に接続されたＴＦＴ３１６及び３１７とを含む。ビット線３５４とソース線３５５は離間しており、その間の領域（すなわち、ボディ領域３５６）は、垂直方向のＮＯＲストリングでＴＦＴのチャネル領域を提供する。記憶素子は、（ボディ領域３５６のなかの）チャネル領域と各水平ワード線３２３ｐとの交差部に形成され、ｐはワード線スタック内のワード線のインデックスであり、この例では、ｐは０から３１までの任意の値をとることができる。ワード線はＹ方向に沿って延びている。ローカルビット線３５４は、ビット線アクセス選択トランジスタ３１１を介して水平グローバルビット線（ＧＢＬ）３１４に接続され、水平グローバルビット線（ＧＢＬ）３１４はＸ方向に沿って延び、ローカルビット線３５４をアクセスビット線供給電圧Ｖ_ｂ１に接続する。ローカルソース線３５５は、水平グローバルソース線（ＧＳＬ）３１３を介してソース電源電圧Ｖ_ｓｓに接続されている。ローカルソース線３５５とＧＳＬ３１３との間を接続するために、任意選択でソース選択トランジスタ（図３Ａには図示せず）を設けることができる。任意選択のソース選択トランジスタは、当業者には知られているように、基板（例えば、図２の半導体基板１０１）に、または基板の上でかつメモリ構造１００の下において実現可能なソースデコード回路によって制御することができる。アクティブ列のボディ領域３５６は、端子３３１で基板バイアス電圧Ｖ_ｂｂに接続され得る。基板バイアス電圧Ｖ_ｂｂは、例えば、消去動作中に使用することができる。Ｖ_ｂｂ供給電圧は、マルチゲート垂直ＮＯＲストリングアレイの全体に印加することができ、または垂直ＮＯＲストリングの１つ以上の行に選択的に印加するようにデコードすることができる。Ｖ_ｂｂ電源電圧をボディ領域３５６に接続する線は、好ましくはワード線の方向に沿って延びる。

図３ｂは、アクティブ列に形成された垂直ＮＯＲストリング３０５のＺ−Ｙ平面内の基本回路表現を示しており、垂直ＮＯＲストリング３０５は、不揮発性ストレージＴＦＴの３次元アレイを表し、これらのＴＦＴは、共有ローカルソース線３５５上の電圧（「Ｖ_ｓｓ」）を瞬時に設定するための、（選択に応じて）専用のプリチャージＴＦＴ３７０を含み、共有ローカルソース線３５５は、本発明の一実施形態によれば寄生容量（キャパシタ３６０によって表される）を有する。図３Ａの垂直ＮＯＲストリング３００とは異なり、垂直ＮＯＲストリング３０５はＧＳＬ３１３を実装しておらず、一時的にＶ_ｓｓボルトの電圧を保持する寄生キャパシタ３６０をプリチャージするプリチャージトランジスタ３７０でＧＳＬを置き換えている。このプリチャージ方式の下では、グローバルソース線（例えば、図３Ａのグローバルソース線３１３）及びそのデコード回路が不要となり、それにより、製造プロセス及び回路レイアウトの両方を単純化し、各垂直ＮＯＲストリニング用に非常にタイトなフットプリントを提供することができる。図３Ｃは、その通常の記憶機能に加えて、専用のプリチャージトランジスタ３７０のプリチャージ機能を実行するために使用することができる不揮発性ストレージＴＦＴ３１７の構造を強調して示す。ＴＦＴ３１７のための動的読み出し動作については、ＴＦＴ３１７の記憶素子３３４にプログラムされるいくつかの閾値電圧のうちの正しいものを感知することと関連して後で説明する。

図４Ａは、並列アクティブ列４３１及び４３２を示すＺ−Ｙ平面内の断面図であり、その各々は、本発明の一実施形態によれば、図３Ａまたは図３Ｂのいずれかに示される基本回路表現を有する垂直ＮＯＲストリングを形成することができる。図４Ａに示すように、アクティブな列４３１及び４３２はそれぞれ、低濃度Ｐドープまたは非ドープのチャネル領域４５６によって分離された垂直Ｎ＋ドープ局所ソース領域４５５及び垂直Ｎ＋ドープローカルドレインすなわちビット線領域４５４を含む。Ｐドープされたチャネル領域４５６、Ｎ＋ドープされたローカルソース領域４５５、及びＮ＋ドープされたローカルドレインまたはビット線領域４５４は、ボディバイアス電圧Ｖ_ｂｂ、ソース電源電圧Ｖ_ｓｓ、及びビット線電圧Ｖ_ｂｌにそれぞれバイアスされる。本発明のいくつかの実施形態では、アクティブストリップが十分に薄い（例えば１０ｎｍ以下）場合など、ボディバイアス電圧Ｖ_ｂｂの使用は任意選択である。十分に薄いアクティブストリップの場合、電圧Ｖ_ｂｂが垂直ＮＯＲストリングに沿ってＴＦＴのチャネル領域に固体供給電圧を供給しないように、アクティブ領域は制御ゲート上の適切な電圧の下で容易に完全空乏化される。アクティブ領域である４３１及び４３２を電気的に絶縁する分離領域４３６は、誘電体絶縁材またはエアギャップのいずれかであり得る。ＷＬ０−ＷＬ３１（及び任意選択でＷＬ_ＣＨＧ）とそれぞれ符合が付されたワード線４２３ｐの垂直スタックは、アクティブな列４３１及び４３２に形成された垂直ＮＯＲストリングにおけるＴＦＴに制御ゲートを提供する。ワード線スタック４２３ｐは、典型的には、酸化シリコン（例えば、ＳｉＯ_２）またはエアギャップで形成された誘電体層４２６によって互いに電気的に絶縁されたＹ方向に沿って延びる細長い金属導体（例えば、タングステン、シリサイドまたはシリサイド）として形成される。ワード線４２３ｐとＰドープされたチャネル領域４５６との間に電荷トラップ材料（図示せず）を設けることによって、不揮発性記憶素子を各ワード線４２３ｐと各Ｐドープチャネル領域４５６との交差部に形成することができる。例えば、図４Ａは、破線のボックス４１６によって、不揮発性記憶素子（またはストレージトランジスタ）Ｔ_０〜Ｔ_３１が形成され得る場所を示す。破線のボックス４７０は、専用のプリチャージトランジスタが形成される場所を示し、全てのトランジスタＴ_０〜Ｔ_３１がオフ状態にあるときに、共通ローカルビット線領域４５４から共通ローカルソース線領域４５５に電荷を転送することを可能にする。

図４Ｂは、本発明の一実施形態による、アクティブな列４３０Ｒ、４３０Ｌ、４３１Ｒ及び４３１Ｌ、電荷トラップ層４３２及び４３４、ならびにワード線スタック４２３ｐ−Ｌ及び４２３ｐ−Ｒを示す、Ｚ−Ｘ平面内の断面図である。図４Ａと同様に、図４Ｂの垂直ワード線スタック４２３ｐ−Ｌ及び４２３ｐ−Ｒの各々は、細い導体のスタックを示し、ここで、ｐはスタック内のワード線（例えば、ワード線ＷＬ_０〜ＷＬ_３１）にラベル付けするインデックスである。図４Ｂに示すように、各ワード線は、ワード線の反対側の（領域４９０内の）隣接するアクティブ列４３０Ｌ及び４３１Ｒ上に形成された垂直ＮＯＲストリングにおける不揮発性ＴＦＴの制御ゲートとして働く。例えば、図４Ｂにおいて、ワード線スタック４２３ｐ−Ｒ内のワード線ＷＬ３１は、アクティブ列４３０Ｌ上のトランジスタ４１６Ｌとアクティブ列４３１Ｒ上のトランジスタ４１６Ｒの両方の制御ゲートとして機能する。隣接するワード線スタック（例えば、ワード線スタック４２３ｐ−Ｌ及び４２３ｐ−Ｒ）は、後述するように、連続するワード線層をエッチングすることによって形成されるトレンチの幅である距離４９５だけ分離される。ワード線層を介してエッチングされたトレンチの内側に、アクティブ列４３０Ｒ及び４３０Ｌ、ならびにそれぞれの電荷トラップ層４３２及び４３４が続いて形成される。電荷トラップ層４３４は、ワード線スタック４２３ｐ−Ｒと垂直アクティブ列４３１Ｒ、４３０Ｌとの間に設けられている。以下で詳述するように、トランジスタ４１６Ｒのプログラミング中、電荷トラップ層４３４に注入された電荷は、破線のボックス４８０内の電荷トラップ層４３４の部分にトラップされる。トラップされた電荷は、ＴＦＴ４１６Ｒの閾値電圧を変化させ、アクティブな列４３１Ｒ上のローカルソース領域４５５とローカルドレイン領域４５４との間に流れる読み出し電流を測定することによって検出することができる（これらの領域は、例えば図４Ａのアクティブな列の直交断面に示される）。いくつかの実施形態では、プリチャージワード線４７８（すなわち、ＷＬ_ＣＨＧ）が、ローカルソース線４５５の寄生容量Ｃを充電するために使用されるプリチャージＴＦＴ４７０の制御ゲートとして設けられる（図３Ｂのキャパシタ３６０及び図４Ａのローカルソース線４５５参照）を接地またはソース電源電圧Ｖ_ｓｓに接続する。便宜上、電荷トラップ層４３４は、プリチャージトランジスタ４７０にも記憶素子を提供するが、それ自体はメモリトランジスタとして使用されない。また、アクティブな列４３１Ｒに形成されたメモリトランジスタＴ_０〜Ｔ_３１のいずれかを用いてプリチャージを行ってもよい。これらのメモリトランジスタのうちの１つ以上は、それらの記憶機能に加えて、プリチャージトランジスタの機能を実行することができる。プリチャージを実行するために、ワード線または制御ゲート上の電圧は、プログラム可能な最高閾値電圧よりも数ボルト高く一時的に上昇し、ローカルビット線４５４に印加される電圧Ｖ_ｓｓをローカルソース線４５５に転送することができる（図４Ａ）。メモリトランジスタＴ_０〜Ｔ_３１がプリチャージ機能を実行することにより、個別の専用プリチャージＴＦＴ４７０の必要性がなくなる。しかし、プリチャージ機能を実行しているときに、このようなメモリＴＦＴの閾値電圧を過度に妨害しないように注意する必要がある。

アクティブな列４３０Ｒ及び４３０Ｌは、図４Ｂでは、エアギャップまたは誘電体絶縁４３３によって分離された２つの別個のアクティブな列として示されているが、隣接する垂直Ｎ＋ローカルソース線は、単一の共有垂直ローカルソース線によって実現されてもよい。同様に、垂直Ｎ＋ローカルドレインすなわちビット線も、単一の共有垂直ローカルビット線によって実現されてもよい。このような構成は、「垂直ＮＯＲストリング対」を提供する。その構成では、アクティブな列４３０Ｌ及び４３０Ｒは、１つのアクティブな列内の２つの枝（ブランチ）（したがって、「ペア」）と見なすことができる。垂直ＮＯＲストリング対は、アクティブな列４３０Ｒ及び４３０Ｌと、反対側のワード線スタック４２３ｐ−Ｌ及び４２３ｐ−Ｒとの間に介在する電荷トラップ層４３２及び４３４を介して二重密度記憶を提供する。実際、アクティブな列４３０Ｒ及び４３０Ｌは、エアギャップまたは誘電体絶縁材４３３を除去することによって１つのアクティブストリングに統合され得るが、単一のアクティブな列の２つの対向する面に実装されるＮＯＲ ＴＦＴストリングの対（ペア）を形成する。このような構成は、アクティブな列の反対面に形成されたＴＦＴが別個のワード線スタックによって制御され、別個の電荷トラップ層４３４及び４３２から形成されるので、同様の倍密度記憶を達成する。別個の薄いアクティブな列４３０Ｒ及び４３０Ｌを別々に維持する（すなわち、それらを１つのアクティブな列にマージする代わりに別々に維持する）ことは有利であり、その理由は、各アクティブな列のＴＦＴが併合された列よりも薄く、したがってそれらのＴＦＴは、適切な制御ゲート電圧条件の下で、より容易に完全に空乏化することができ、アクティブな列（図４Ａ）の垂直ソース領域４５５と垂直ドレイン領域４５４との間のソース−ドレイン副閾値リーク電流を実質的に低減するからである。非常に長い垂直ＮＯＲストリング（例えば、１２８ＴＦＴ以上）であっても、超薄型（したがって抵抗性が高い）アクティブ列を有することが可能であるが、その理由は、垂直ＮＯＲストリングのＴＦＴは並列接続されているため、そして、ストリング中のＴＦＴが直列に接続されているため、ストリング中のＴＦＴのいずれかを感知するために全てスイッチオンする必要があるＮＡＮＤ型ＴＦＴストリングの高抵抗とは対照的に、一度に多くのＴＦＴのうちの１つだけがスイッチオンされるためである。例えば、３２−ＴＦＴ垂直ＮＯＲストリングでは、トランジスタＴ_３０（図４Ａ）を読み出すことが可能となるために、チャネル領域４５６のチャネル長はわずか２０ｎｍでよく、この長さは、ＮＡＮＤストリングの対応するチャネル長（３２倍すなわち６４０ｎｍの長さを有する）と比較して短い。

図４Ｃは、本発明の一実施形態による垂直ＮＯＲストリング対４９１及び４９２のＺ−Ｘ平面における基本的な回路表現を示す。図４Ｃに示すように、垂直ＮＯＲストリングｓ４５１ｂ及び４５２ａは、図４Ｂのアクティブストリップ４３０Ｌ及び４３１Ｒの垂直ＮＯＲストリング用に示された方法で、共通ワード線スタック４２３ｐ−Ｒを共有する。共通接続されたそれぞれのローカルビット線に対して、垂直ＮＯＲストリング対４９１及び４９２には、それぞれアクセス選択トランジスタ４１１を介してグローバルビット線４１４−１（ＧＢＬ１）に、アクセス選択トランジスタ４１４を介してグローバルビット線４１４−２（ＧＢＬ２）が用いられる。それぞれの共通に接続されたローカルソース線のためには、垂直ＮＯＲストリング対４９１及び４９２はそれぞれグローバルソース線４１３−１（ＧＳＬ１）及びグローバルソース線４１３−２（ＧＳＬ２）が用いられる（ソース線選択用のアクセス選択トランジスタも同様に提供されるが、図４Ｃには示されていない）。図４Ｃに示すように、垂直ＮＯＲストリング対４９１は、ローカルソース線４５５、ローカルビット線４５４、及び任意選択のボディ接続４５６を共有する垂直ＮＯＲストリング４５１ａ及び４５１ｂを含む。したがって、垂直ＮＯＲストリング対４９１は、図４Ｂのアクティブ列４３０Ｒ及び４３０Ｌ上に形成された垂直ＮＯＲストリングを表す。ワード線スタック４２３ｐ−Ｌ及び４２３ｐ−Ｒ（この例では、３１≧ｐ≧０）は、垂直ＮＯＲストリング４５１ａ及び垂直ＮＯＲストリング４５１ｂの制御ゲートをそれぞれ提供する。スタック内のゲートを制御するワード線は、基板に形成されたデコード回路によってデコードされ、アドレス指定されたＴＦＴ（すなわちアクティブ化されたワード線）及びアドレスされていないＴＦＴ（すなわち、ストリング中の他の全ての非アクティブ化ワード線）に適切な電圧が印加されることが確実となる。図４Ｃは、図４Ｂのアクティブ列４３０Ｌ及び４３１Ｒ上のストレージトランジスタ４１６Ｌ及び４１６Ｒには、同じワード線スタック４２３ｐ−Ｒがどのように用いられるかを示す。したがって、垂直ＮＯＲストリング対４９１の垂直ＮＯＲストリング４５１ｂ及び垂直ストリング対４９２の垂直ＮＯＲストリング４５２ａは、図４Ｂのアクティブ列４３０Ｌ及び４３１Ｒ上に形成された隣接する垂直ＮＯＲストリングに対応する。垂直ＮＯＲストリング４５１ａのストレージトランジスタ（例えば、ストレージトランジスタ４１５Ｒ）には、ワード線スタック４２３ｐ−Ｌが用いられる。

別の実施形態では、図４Ｃのハードワイヤードグローバルソース線４１３−１、４１３−２が排除され、共有Ｎ＋ローカルソース線４５５（垂直ＮＯＲストリングの両方４５１ａ及び４５１ｂに共通）とその多数の関連するワード線４２３ｐ−Ｌ及び４２３ｐ−Ｒとの間の寄生キャパシタＣによって置き換えられる。３２個のＴＦＴの垂直スタックにおいて、３２本のワード線の各々は寄生キャパシタに寄与して総寄生キャパシタＣを提供し、プリチャージＴＦＴ４７０によって供給される電圧を一時的に保持して仮想ソース源電圧Ｖ_ｓｓ読み出しまたはプログラミング動作の比較的短い持続時間の間に行われる。この実施形態では、キャパシタＣに一時的に保持される仮想ソース電圧は、アクセストランジスタ４１１及びプリチャージトランジスタ４７０を介してグローバルビット線ＧＢＬ１からローカルソース線４５５に供給される。代替的に、それらの記憶機能に加えて、ワード線電圧をプログラムされた最高電圧よりも瞬間的に高くすることによって垂直ＮＯＲストリング内のメモリＴＦＴのうちの１つ以上がローカルソース線４５５をプリチャージするために使用される場合には、専用のプリチャージトランジスタ４７０を省略することができる。しかし、ストレージＴＦＴをこの目的のために使用する場合、ストレージＴＦＴの過剰プログラミングを避けるために注意を払わなければならない。仮想Ｖ_ｓｓ電圧を使用することは、ハードワイヤードグローバルソース線（例えば、ＧＬＳ１、ＧＬＳ２）及びそれらに付随する復号回路及びアクセストランジスタを排除し、それによってプロセスフロー及び設計上の課題を実質的に単純化し、大幅にコンパクトな垂直ＮＯＲストリングを実現するという重要な利点を提供する。

図５は、本発明の一実施形態による、アクティブ列５３１のグローバルＮＯＲ型ビット線５１４−１（ＧＢＬ１）、グローバルソース線５０７（ＧＳＬ１）及び共通ボディバイアスソース５０６（Ｖ_ｂｂ）への垂直ＮＯＲストリングの接続を示すＺＹ平面内の断面図である。図５に示すように、ビット線アクセス選択トランジスタ５１１は、ＧＢＬ１をローカルビット線５５４に接続し、埋め込みコンタクト５５６は、アクティブストリップ上のＰボディ領域を、基板内のボディバイアスソース５０６（Ｖ_ｂｂ）に任意選択で接続する。ビット線アクセス選択トランジスタ５１１は、図５のアクティブ列５３１の上に形成されている。しかし、代替的に、ビット線アクセス選択トランジスタ５１１は、アクティブ列５３１の底部または基板５０５（図５には示されていない）に形成されてもよい。図５において、ビット線アクセス選択トランジスタ５１１は、例えば、アクセス選択ワード線５８５とともに、Ｎ＋／Ｐ−／Ｎ＋ドープされたポリシリコンスタックの独立した島状部に形成することができる。ワード線５８５を選択するために十分に大きな電圧が印加されると、Ｐチャネルが反転され、それによってローカルビット線５５４がＧＢＬ１に接続される。ワード線５８５は、垂直ＮＯＲストリングのＴＦＴへの制御ゲートとして働くワード線５２３ｐと同じ方向（すなわち、Ｙ方向）に沿って延びる。ワード線５８５は、ワード線５２３ｐとは別個に形成することができる。一実施形態では、ＧＢＬ１はＸ方向に沿って（すなわち、ワード線の方向に垂直に）水平に延び、ビット線アクセス選択トランジスタ５１１はローカルビット線５５４へのアクセスを提供し、ローカルビット線５５４は、ＧＢＬ１によって提供される多くの垂直ＮＯＲストリングのただ１つのローカルビット線である。読み出し及びプログラム動作効率を高めるために、マルチゲートＮＯＲストリングアレイにおいて、数千のグローバルビット線を用いて、ワード線５８５によってアクセスされる数千の垂直ＮＯＲストリングのローカルビット線に並列にアクセスすることができる。図５において、ローカルソース線５５５はコンタクト５５７を介してグローバルソース線５１３−１（ＧＳＬ１）に接続され、例えば基板５０５の回路をデコードすることによってデコードされ得る。あるいは、既に説明したように、グローバルソース線は、ローカルソース線５５５に仮想ソース電圧Ｖ_ｓｓを供給し、ＴＦＴ５７０を介してローカルソース線５５５の寄生キャパシタ５６０（すなわち、寄生キャパシタＣ）を一時的にプリチャージすることによって除去することができる。

基板５０５に形成されたサポート回路は、アドレスエンコーダ、アドレスデコーダ、センスアンプ、入出力ドライバ、シフトレジスタ、ラッチ、比較セル、電源線、バイアス及び基準電圧発生器、インバータ、ＮＡＮＤ、ＮＯＲ、排他的論理和やその他の論理ゲート、他のメモリ素子、シーケンサ、ステートマシンなどを含む。マルチゲートＮＯＲストリングアレイは、複数のマルチゲートＮＯＲストリングアレイを有する複数のブロックの回路として編成することができる。

図６Ａは、図４Ｃに関連して上述したように、垂直ＮＯＲストリング対４９１の垂直ＮＯＲストリング４５１ａのＴＦＴ６８５（Ｔ_Ｌ）及び垂直ＮＯＲストリング４５１ｂのＴＦＴ６８４（Ｔ_Ｒ）のを示すＸ−Ｙ平面内の断面図である。
図６に示すように、ＴＦＴ６８４及び６８５は、Ｎ＋ローカルソース領域６５５、及びＮ＋ローカルドレインまたはビット線領域６５４を共有し、両方の領域は、Ｚ方向に沿って細長いピラーをなすように延びる。（Ｎ＋ローカルソース領域６５５は図４Ａのローカルソース線４５５に対応し、Ｎ＋ローカルドレイン領域６５４は図４Ａのローカルビット線４５４に対応する。）この実施形態では、Ｐドープされたチャネル領域６５６Ｌ及び６５６Ｒは、ローカルソースピラー６５５とローカルドレインピラー６５４との間に一対のアクティブストリングを形成し、それらは分離領域６４０によって互いに分離され、Ｚ方向に沿って延びる。ワード線６２３ｐ−Ｌ（ＷＬ３１−０）、６２３ｐ−Ｒ（ＷＬ３１−１）とチャネル領域６５６Ｌ、６５６Ｒの外側との間には電荷トラップ層６３４が形成される。電荷トラップ層６３４は、例えば、トンネル誘電体（例えば、二酸化シリコン）の薄膜、続いて窒化シリコンのような電荷トラップ材料の薄層または非導電性誘電材料に埋め込まれた導電性ナノドット、または分離されたフローティングゲートからなるトランジスタのゲート誘電体材料であり得、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）などのブロッキング誘電体の層または酸化アルミニウムまたは酸化ハフニウムなどの高誘電率膜、またはそのような誘電体の組み合わせがキャップされる（上層をなす）。ソース−ドレイン導電部は、ワード線６２３ｐ−Ｌ及び６２３ｐ−Ｒによってそれぞれ制御され、電荷トラップ層６３４の外側に制御ゲートを形成する。ＴＦＴ６８４（Ｔ_Ｒ）をプログラムまたは読み出しするとき、ワード線６２３ｐ−Ｌに適切な禁止電圧を維持することによってＴＦＴ６８５（Ｔ_Ｌ）をオフにする。同様に、ＴＦＴ６８５（Ｔ_Ｌ）をプログラムまたは読み出しするとき、ワード線６２３ｐ−Ｒに適切な禁止電圧を維持することによってＴＦＴ６８４（Ｔ_Ｒ）をオフにする。

図６Ａに示す実施形態では、ワード線６２３ｐ−Ｌ及び６２３ｐ−Ｒの輪郭形状は、消去時の逆トンネリング効率を低下させ、プログラミング中にＴＦＴ６８４及び６８５へのトンネル効率を高めるような輪郭形状に形成されている。具体的には、当業者に知られているように、チャネル領域６５６Ｒの湾曲６７５によって、プログラミング中にアクティブチャネルのポリシリコンとトンネル誘電体との間の界面における電界を増幅し、消去中にワード線とブロッキング誘電体との間の界面における電界を減少させる。この機能は、マルチレベルセル（ＭＬＣ）構成でＴＦＴトランジスタ１つあたり２ビット以上を格納する場合に特に役立つ。この技術を使用すると、各ＴＦＴに２、３または４ビットまたはそれ以上を格納することができる。実際、ＴＦＴ６８４及び６８５は、記憶状態の連続体を有するアナログストレージＴＦＴとして使用することができる。プログラミングシーケンス（後述する）の後、電子は、破線６８０によって概略的に示されるように、電荷トラップ層６３４にトラップされる。図６Ａにおいて、グローバルビット線６１４−１及び６１４−２は、ワード線６２３ｐ−Ｒ及び６２３ｐ−Ｌに垂直に延び、図４Ｃのビット線４１４−１及び４１４−４に対応する垂直ＮＯＲストリングの上または下のいずれかに設けられる。図２に関連して上述したように、ワード線は、Ｘ方向に沿ってメモリブロック（メモリ構造）１００の全長にわたって延び、グローバルビット線はＹ方向に沿ってメモリブロック（メモリ構造）１００の幅にわたって延びる。重要な点として、図６Ａにおいて、ワード線６２３ｐ−Ｒは、ワード線６２３ｐ−Ｒの反対側の２つの垂直ＮＯＲストリングのＴＦＴ６８４及び６８３によって共有される。したがって、グローバルビット線６１４−１（ＧＢＬ１）はローカルドレインまたはビット線領域６５７−１（「奇数アドレス」）に接触し、ＴＦＴ６８４及び６８３は独立して読み出しまたはプログラムされることを可能にするために、グローバルビット線６１４−２（ＧＢＬ２）は、ローカルドレインまたはビット線領域６５７−２（「偶数アドレス」）に接触する。この効果を達成するために、グローバルビット線６１４−１及び６１４−２に沿ったコンタクトは千鳥状に互い違いに配置され、各グローバルビット線は、Ｘ方向行に沿って１つおきの垂直ＮＯＲストリング対と接触する。

同様に、マルチゲートＮＯＲストリングアレイの底部または上部に位置するグローバルソース線（図６Ａには示されていない）は、グローバルビット線に平行に延び、偶数または奇数アドレスで垂直方向ＮＯＲストリング対のローカルソース線に接触し得る。代替的に、寄生キャパシタＣ（すなわち、キャパシタ６６０）の一時的な仮想電源電圧Ｖ_ｓｓへのプリチャージが使用される場合、グローバルソース線を設ける必要はなく、デコードスキーム及びプロセスの複雑さが単純化される。

図６Ａは、垂直ＮＯＲストリング対が積み重ねられたワード線で提供される可能ないくつかの実施形態のうちの１つのみを示す。例えば、チャネル領域６５６Ｒの湾曲６７５を更に大きな湾曲にすることができる。逆に、図６Ｂの実施形態に示すように、そのような湾曲は完全に除去（すなわち真っ直ぐに）され得る。図６Ｂの実施形態では、図６Ａの分離領域６４０の間隔は、チャネル領域６５６Ｌ及び６５６Ｒを単一の領域６５６（Ｌ＋Ｒ）に併合することによって低減または完全になくなり、デュアルチャネル構成（例えば、ＴＦＴ６８５（Ｔ_Ｌ）及び６８４（Ｔ_Ｒ）が、同じアクティブストリップの対向する面に存在する。）を犠牲にすることなくより大きな面積効率を達成することができる。図６Ａ、図６Ｂの実施形態では、ワード線を共有する垂直ＮＯＲストリングは、互いに対して千鳥状に互い違いに配置され（図示せず）るが、それらは、各垂直ＮＯＲストリングの有効フットプリントを低減させるために、互いに近接して配置することができる。図６Ａ及び図６Ｂは、グローバルビット線６１４−１とＮ＋ドープローカルドレインビット線ピラー６５４（ＬＢＬ−１）との間のコンタクトを介した直接接続を示しているが、このような接続はビット線アクセス選択トランジスタ（例えば図５のビット線アクセス選択トランジスタ５１１、図６Ａ及び図６Ｂには示されていない）を使用して達成することもできる。

図６Ａ及び図６Ｂの実施形態では、Ｎ＋ドープローカルドレイン領域６５４とそれに隣接するローカルＮ＋ドープソース領域６５８（図４Ａの分離領域４３６に対応）との間の誘電体分離を、例えばワード線６２３ｐ−Ｒ及び６２３ｐ−Ｌが２つの背中合わせの電荷トラップ層の厚さよりも小さく、堆積処理中に電荷トラップ層がそれらに併合されるように画定することによって確立することもできる。この結果形成される堆積された電荷トラップ層の併合状態によって所望の誘電体分離が形成される。代替的には、隣接するストリングのＮ＋ピラー６５４から一方のストリングのＮ＋ピラー６５８を隔離するギャップ６７６（エアギャップまたは誘電体充填）を作り出す（すなわち、図４Ａに示すギャップ（分離領域４３６）を作り出す）べく、Ｎ＋ポリシリコンの高アスペクト比のエッチングを用いることによって隣接するアクティブストリング間の分離を達成することができる。

従来技術の垂直ＮＡＮＤストリングと本発明の垂直ＮＯＲストリングとの間の対照的な点を述べると、いずれのタイプのデバイスも、制御ゲートと同様のワード線スタックを有する薄膜トランジスタを使用するが、そのトランジスタの向きが異なっていることであり、従来技術のＮＡＮＤストリングでは、垂直アクティブストリップの各々が、直列に接続された３２個、４８個またはそれ以上の個数のＴＦＴを有し得る。これとは異なり、本発明の垂直ＮＯＲストリングを形成する各アクティブ列は、並列に接続された１組または２組の複数の個数（３２個，４８個またはそれ以上の個数）のＴＦＴを有し得る。従来技術のＮＡＮＤストリングでは、いくつかの実施形態におけるワード線は、一般的には、アクティブストリップを包み込む（「ラップアラウンド」する）ように延在する。本発明の垂直ＮＯＲストリングのいくつかの実施形態では、図４Ｃ、図６Ａ及び図６Ｂに示すように、各アクティブストリップに対して個別に指定された左右のワード線が使用され、それによって各グローバルビット線に対する倍増（すなわちペア）した記憶密度が達成される。本発明の垂直ＮＯＲストリングは、プログラム妨害または読み出し妨害の問題が生じず、従来技術のＮＡＮＤストリングの遅いレイテンシの問題もない。したがって、垂直方向のＮＯＲストリングにおいて、垂直ＮＡＮＤストリングにおけるより多数個のＴＦＴを備えることができる。しかし、垂直ＮＯＲストリングは、長い垂直ソース及びドレイン拡散部（例えば、図４Ａに示すローカルソース領域４５５及びローカルドレイン領域４５４）間の低閾値または他のリークの影響をより受け易い。

本発明の垂直ＮＯＲストリングの２つの追加の実施形態を図６Ｃ及び図６Ｄに示す。これらの実施形態では、各ワード線スタック内の全てのワード線が垂直アクティブストリップを包み込む（ラップアラウンドする）。

図６Ｃでは、垂直方向のＮＯＲストリングが、金属ワード線のスタック及びワード線間の誘電体分離層をエッチングすることによって形成される空隙の内部に形成される。製造プロセスフローは、垂直ＮＯＲストリングにおけるトランジスタが、垂直ＮＡＮＤストリングにおいて直列ではなく、互いに並列に提供されるという点を除いて、従来技術の垂直ＮＡＮＤストリングと同様である。垂直ＮＯＲストリングにおけるトランジスタは、非ドープまたは低濃度ドープされたチャネル領域６５６を備え、垂直ＮＯＲストリングに沿って全てのＴＦＴのための共有ローカルソース線６５５（ＬＳＬ）及び共有ローカルビット線６５４（ドレイン）（ＬＢＬ）を提供する空隙の深さ全体に延びるＮ＋ドープ垂直ピラーによって形成される。電荷蓄積素子となる電荷トラップ領域６３４は、チャネル６５６とワード線スタック６２３ｐとの間に配置され、垂直アクティブストリップに沿って２個、４個、８個、３２個、６４個以上のＴＦＴのスタック（例えば、デバイス６８５（Ｔ_１０））を形成する。図６Ｃの実施形態では、ワード線スタック６２３ｐはＹ方向に延び、個々の水平ストリップ（ＷＬ３１−０）、（ＷＬ３１−１）は、誘電体分離またはエアギャップ６１０によって互いに分離されている。グローバルビット線６１４（ＧＢＬ）及びグローバルソース線６１５（ＧＳＬ）は、ワード線に垂直なＸ方向に沿って行方向に水平に延びている。グローバルビット線６１４の各々は、メモリアレイの下またはその上のいずれかに配置され得るアクセス選択トランジスタ（図５の５１１、ここでは図示せず）を介し、垂直ストリップの行に沿ってローカルビット線ピラー６５４（ＬＢＬ）にアクセスする。同様に、各グローバルソース線６１５は、その行に沿ってローカルソース線ピラーにアクセスする。図６Ａ及び図６Ｂに示された構造は、図６Ｃの実施形態では単一の垂直ＮＯＲストリングによって占められた概ね同じ領域に一対の垂直ＮＯＲストリングを適合させることができ、図６Ｃに示す各垂直ＮＯＲストリングにおける各ＴＦＴは、２つの平行な導電チャネル（すなわち、チャネル領域６５６ａ及び６５６ｂ）を有し、したがって、より多くの電荷を蓄積し、読み出し電流を増加すなわち倍増させることができる。

図６Ｄは、本発明の一実施形態によるラップアラウンドワード線を有するよりコンパクトな垂直ＮＯＲストリングを示す。図６Ｄに示すように、垂直ＮＯＲストリングは千鳥状に近接して配置されているので、ワード線スタック６２３ｐ（ＷＬ３１−０）を、より多くの垂直ＮＯＲストリングによって共有させることができる。この千鳥状配置は、ローカルソース線ピラー６５５（ＬＳＬ）の寄生容量Ｃ（すなわち、キャパシタ６６０）の使用によって可能になる。以下で説明するように、読み出し及びプログラム動作中に仮想電圧Ｖ_ｓｓを一時的に保持するためにキャパシタ６６０をプリチャージすることによって、ハードワイヤードグローバルソース線（例えば、図６ｃのＧＳＬ６１５）が必要なくなる。図６Ｃ及び図６Ｄの垂直ＮＯＲストリングは、従来技術の垂直ＮＡＮＤストリング（例えば、図１ＣのＮＡＮＤストリング）と比較して、それ自体の面積効率は有効に高めないこともあるが、このような垂直ＮＯＲストリングは、垂直ＮＡＮＤストリングよりも非常に長い。例えば、本発明の垂直ＮＯＲストリングは、各スタック内の長さ１２８個分〜５１２個分またはそれ以上のＴＦＴのストリングを十分にサポートすることができるが。そのようなストリングの長さは、直列接続されたＴＦＴストリングに関連する重大な制限を考慮すると、垂直ＮＡＮＤストリングには実用的ではない。

［製造プロセス］
図７Ａ、図７Ｂ、図７Ｃ及び図７Ｄは、本発明の一実施形態による、マルチゲートＮＯＲストリングアレイの製造プロセスで形成される中間構造の断面図である。

図７Ａは、本発明の一実施形態による、低抵抗層７２３ｐが基板７０１上に形成された後の半導体構造７００のＺ−Ｙ平面内の断面図を示す。この例では、ｐは０〜３１の整数であり、３２本のワード線のそれぞれを表す。図７Ａに示すように、半導体構造７００は低抵抗率層７２３−０〜７２３−３１を含む。半導体基板７０１は、例えば、垂直ＮＯＲストリングを形成する前に、メモリ構造７００のための支持回路が形成されているＰドープバルクシリコンウェハを表す。このようなサポート回路は、アナログ及びデジタル論理回路の両方を含むことができる。そのようなサポート回路のいくつかの例は、シフトレジスタ、ラッチ、センスアンプ、比較セル、電源ライン、バイアス及び基準電圧発生器、インバータ、ＮＡＮＤ、ＮＯＲ、排他的ＯＲやその他の論理ゲート、入出力ドライバ、ビット線及びワード線デコーダを含むアドレスデコーダ、他のメモリ素子、シーケンサ及びステートマシンを含み得る。これらのサポート回路を提供するために、当業者に知られているように、従来のＮウェル、Ｐウェル、トリプルウェル（図示せず）、Ｎ^＋拡散領域（例えば領域７０７−０）及びＰ^＋拡散領域（例えば領域７０６）、低電圧トランジスタ及び高電圧トランジスタ、キャパシタ（コンデンサ）、抵抗器、ダイオード及び相互接続部が設けられる。

サポート回路が半導体基板７０１の中及び上に形成された後、絶縁層７０８が設けられ、この絶縁層として例えば厚い二酸化シリコンの堆積または成長され得る。いくつかの実施形態では、グローバルソース線７１３−０を含む１つ以上の金属相互接続層が形成されてもよく、これは所定の方向に沿って延びる水平の細いストリップ（帯状体）として提供され得る。グローバルソース線７１３−０は、エッチングされた開口７１４を介して基板７０１内の回路７０７に接続されている。以下、本明細書では説明を容易にするために、グローバルソース線はＸ方向に沿って延びていると仮定する。金属相互接続線は、１層または複数層の堆積された金属層上にフォトリソグラフィーパターニング及びエッチングを適用することによって形成できる。（あるいは、これらの金属相互接続線は、従来の銅またはタングステンのダマシン配線プロセスなどの従来のダマシン配線プロセスを使用して形成できる。）次いで、厚い誘電体層７０９を堆積し、続いて従来の化学機械研磨（ＣＭＰ）を用いて平坦化する。

導体層７２３−０〜７２３−３１が連続して形成され、各導体層は、その下の層及びその上の層と介在する絶縁層７２６によって絶縁されている。図７Ａでは、３２本の導体層が示されているが、このような層は任意の数だけ設けることができる。実際には、設けることができる導体層の数は、プロセス技術に依存し、例えば複数の導体層及びそれらの間の誘電体分離層７２６を切断することを可能にする、十分に制御された異方性エッチングプロセスが利用可能か否かで決まってくる。例えば、導体層７２３ｐは、まず厚さ１〜２ｎｍの窒化チタン層（ＴｉＮ）を堆積させた後、厚さ１０〜５０ｎｍのタングステン（Ｗ）または類似の高融点金属、またはシリサイド（とりわけニッケル、コバルトまたはタングステンのシリサイド、またはサリサイド等）の層を堆積させ、その後、酸化アルミニウム（Ａｌ_２Ｏ_３）などのエッチング停止材料の薄層を堆積させることによって形成することができる。各導体層は、堆積後にブロック７００でエッチングされるか、または従来のダマシン配線プロセスによるブロックとして堆積される。図７Ａに示す実施形態では、各連続する導体層７２３ｐは、Ｙ方向において、直前の金属層の端部に接してない距離（凹部７２７の凹み）だけ延在して（すなわち、そこから凹んで）いて、全ての導体層は、プロセスの後の段階で構造７００の上部から接触可能となるように形成される。しかし、図７Ａの階段状導体スタックを形成するのに必要なマスキング及びエッチングステップの数を減らすために、個々の導体面を個別にマスクしエッチングして露出した凹部７２７の表面を形成することを必要としない、当業者に公知の他のプロセス技術を用いることによって、複数の導体層に対して同時に凹部７２７の表面を形成することが可能である。導体層が堆積され、エッチングされた後、対応する誘電体分離層７２６が堆積される。誘電体分離層７２６は、例えば、１５ｎｍ〜５０ｎｍの厚さの二酸化シリコンであり得る。従来のＣＭＰは、次の導体層を堆積するために各誘電体層の表面を準備する。ブロック７００のスタック内の導体層の数は、垂直ＮＯＲストリング内の少なくともメモリＴＦＴの数と、それに加えられた追加の導体層に対応し、当該追加の導体層は、プリチャージＴＦＴ（例えば、図５のプリチャージＴＦＴ５７５）などの非メモリＴＦＴの制御ゲートとして、またはビット線アクセス選択ＴＦＴ（例えば、図５の５８５ビット線アクセス選択ＴＦＴ５１１）の制御ゲートとして使用され得る。

誘電体分離層７１０及びハードマスク層７１５が次に堆積される。ハードマスク７１５は、導体層７２３ｐをエッチングして、まだ形成されていないワード線の長いストリップを形成するようにパターン化される。ワード線６２３ｐ−Ｒ、６２３ｐ−Ｌに対するマスキングパターンの一例が図６に示されており、当該パターンは、分離部（ギャップ）６７６の位置で互い向かって接近するワード線内の延長部及び所望の湾曲６７５を生成するための各ワード線内の凹部などのフィーチャを含む。導体層７２３ｐの底部の誘電体層７０９に達するまで、連続した導体層７２３ｐ及びそれらに入り込む誘電体分離層７２６を介して異方性エッチングすることによって深いトレンチが形成される。多数の導体層がエッチングされるので、フォトレジストマスクそれ自体は、多数の連続するエッチングを通じて所望のワード線パターンを保持するのに十分にロバスト（頑強）ではない可能性がある。ロバストなマスクを提供するためには、当業者に知られているように、ハードマスク層７１５（例えば、カーボン）が好ましい。エッチングは、誘電体材料７０９、またはグローバルソース線上のランディングパッド７１３、または基板７０１で終了してもよい。ランディングパッド７１３をエッチングから保護するためのエッチング停止バリア膜（例えば、酸化アルミニウム）を設けることが好都合であり得る。

図７Ｂは、本発明の実施形態による半導体構造７００のＺ−Ｘ平面の断面図であって、図示のように、連続的な導体層７２３ｐ及び対応する誘電体層７２６をエッチングして、誘電体層７０９に達するトレンチ（例えば、深いトレンチ７９５）が形成される。図７Ｂでは、図示のように、導体層７２３ｐが異方性エッチングされて、深いトレンチ７９５によって互いに分離された導体スタック７２３ｐ−Ｒ及び７２３ｐ−Ｌを形成している。この異方性エッチングは高アスペクト比のエッチングである。最良の結果を達成するために、当業者に知られているように、異なる層の材料がエッチングされるので、エッチング化学物質を導体材料エッチングと誘電体エッチングとの間で交互に変えことが必要になり得る。スタックの底部で結果的に形成されるワード線の導体幅及びトレンチ間隔が、スタックの最上部または最上部のワード線の対応する幅及び間隔とほぼ同じとなるように、いずれの層のアンダーカットも回避されるべきなので、多段階エッチングの異方性が重要である。当然のことながら、スタック内の導体層の数が多いほど、多数の連続したエッチングを通じて厳しいパターン許容差を維持することがより困難になる。例えば６４または１２８以上の導体層を介してエッチングすることに伴う困難を軽減するために、エッチングは、例えばそれぞれ３２層のセクションごとに行うことができる。別個にエッチングされた部分は、例えば、非特許文献１に教示されているように、一体に縫合することができる。

導体材料（例えば、タングステンまたは他の加工しにくい材料）の複数の導体層７２３ｐを通して行うエッチングは、介在する絶縁層７２６のエッチングよりもずっと困難で時間がかかる。このため、導体層７２３ｐの複数のエッチングの必要性を排除する代替プロセスを採用することができる。このプロセスは、第１に、当業者に周知であり、図７Ｂの導体層７２３ｐを、容易にエッチング可能な材料の犠牲層に置換することからなる。例えば、絶縁層７２６は二酸化シリコンであってもよく、犠牲層（図７ｂでは７２３ｐとして示される空間を占める）は、窒化シリコンまたは別の高速エッチング誘電材料であってもよい。次に、ＯＮＯＮ（酸化物−窒化物−酸化物−窒化物）交互誘電体層を介して、深いトレンチを異方性エッチングして、デュアル誘電体（二重誘電体）の高いスタックを形成する。製造プロセスの後の段階（後述する）において、これらのスタックは、ポリシリコンのアクティブ垂直ストリップによって支持され、犠牲層を、好ましくは選択的な化学的または等方性エッチングによってエッチング除去可能とする。このようにして形成されたキャビティは、導体材料のコンフォーマルな堆積によって充填され、その結果、介在する絶縁層７２６によって分離された導体層７２３ｐが得られる。

図７Ｂの構造が形成された後、電荷トラップ層７３４及びポリシリコン層７３０が、エッチングされた導体ワード線スタックの垂直側壁にコンフォーマルに連続して堆積される。得られた構造のＺ−Ｘ平面における断面を図７Ｃに示す。図７Ｃに示されているように、電荷トラップ層７３４は、例えば、高誘電率の誘電体膜（例えば、酸化アルミニウム、酸化ハフニウム、または二酸化ケイ素及び窒化ケイ素のいくつかの組み合わせなど）からなる厚さが５〜１５ｎｍのブロッキング誘電体７３２ａを最初に堆積することによって形成される。その後、電荷トラップ材料７３２ｂが４〜１０ｎｍの厚さに堆積される。電荷トラップ材料７３２ｂは、例えば、窒化シリコン、シリコンリッチな酸窒化物、誘電体膜に埋め込まれた導電性ナノドット、または同じ垂直アクティブストリップを共有する隣接するＴＦＴから絶縁された薄い導電性フローティングゲートであってもよい。次いで、電荷トラップ７３２ｂは、２〜１０ｎｍの範囲の厚さの堆積されたコンフォーマルな薄いトンネル誘電体膜（例えば、二酸化シリコン層、または酸化シリコン−窒化シリコン−酸化シリコン（「ＯＮＯ」）三重層）によってキャップされてもよい。電荷トラップ層７３４から形成される記憶素子は、ＳＯＮＯＳ、ＴＡＮＯＳ、ナノドットストレージ、分離フローティングゲート、または当業者に知られている任意の適切な電荷トラッピングサンドイッチ構造のいずれかであり得る。電荷トラップ層７３４の結合厚さは、典型的には１５〜２５ｎｍである。

電荷トラップ層７３４の堆積後、マスキング工程を用いて、トレンチ７９５の底部の電荷トラップ層７３４及び誘電体層７０９を通した異方性エッチングにより、トレンチ７９５の底部にコンタクト開口が形成され、コンタクト開口は、
ソース電源電圧Ｖ_ｓｓのための下部グローバルソース線ランディングパッド７１３（図７Ｂ参照）を、またはグローバルビット線電圧Ｖ_ｂｌ（図示せず）の領域を、またはバックバイアス供給電圧Ｖ_ｂｂに接触するためのＰ＋領域７０６（図７Ｃ参照）を底部としている。一部の実施形態では、このエッチングステップの前に、トレンチ７９５の底部における電荷トラップ材料７３４のコンタクト開口エッチングの間にトンネル誘電体層７３２ｃの垂直表面を保護するために、ポリシリコンの超薄膜（例えば、２〜５ｎｍの厚さ）の堆積を行う。一実施形態では、各グローバルソース線は、垂直ＮＯＲストリング対の行において交互の位置にのみ接続される。例えば、図５において、奇数番目のアドレスワード線については、電気コンタクト（例えば、コンタクト開口５５７）がエッチングされて、Ｎ＋ドープされたローカルソース線（例えば、図５のローカルソース線５５５）をグローバルソース線５１３−１に接続する。同様に、偶数番目のアドレスワード線については、電気コンタクトがエッチングされて、垂直ＮＯＲストリング対の列におけるＮ＋ドープされたローカルソース線をグローバルソース線５１３−２（図５には図示せず）に接続する。寄生キャパシタＣ（すなわち、図５のキャパシタ５６０）を介して仮想Ｖ_ｓｓを使用する実施形態では、トレンチ７９５の底部の電荷トラップ層７３４をエッチングするステップをスキップすることができる。

その後、ポリシリコン薄膜７３０が５〜１０ｎｍの厚さに堆積される。図７Ｃでは、ポリシリコン薄膜７３０が、トレンチ７９５の対向する側壁に、それぞれ７３０Ｒ及び７３０Ｌと表示されている。ポリシリコン薄膜７３０はドープされていないか、または好ましくは、ホウ素を１×１０^１６／ｃｍ^３〜１×１０^１７／ｃｍ^３の範囲のドーピング濃度にドープされ、内部に形成されるＴＦＴがより大きい固有の閾値電圧を有し得るようにされる。トレンチ７９５は、その対向する側壁に電荷トラップ層７３４及びポリシリコン薄膜７３０を収容するのに十分な幅である。ポリシリコン７３０の堆積に続いて、上述したスタック内の犠牲層がエッチング除去され、こうして形成されたキャビティが、コンフォーマルに堆積された導体層７２３ｐで充填される（図７Ｃ）。

図７Ｂに示すように、トレンチ７９５はＹ方向に沿って延びる。独立したワード線スタック７２３ｐ−Ｌ及び７２３ｐ−Ｒの形成後、一実施例では、半導体構造７００は、１６０００個またはそれ以上の個数の並列ワード線スタックを有することができ、それぞれが、各スタックの長手方向に沿って形成された８０００個またはそれ以上の個数のアクティブ列、すなわち１６０００個のＴＦＴ（スタックの両側に８０００個のＴＦＴ）の制御ゲートとして機能する。各スタック内に６４本のワード線があると、このようなマルチゲート垂直ＮＯＲストリングアレイのそれぞれに最終的に１６０億個のＴＦＴが形成される。各ＴＦＴが２つのデータビットを記憶する場合、そのようなマルチゲート垂直ＮＯＲストリングアレイは３２ギガビットのデータを記憶する。このようなマルチゲート垂直ＮＯＲストリングアレイ（それに加えて、スペアアレイ）は、１つの半導体基板上に約３２個形成することができ、これによって１テラビットの集積回路チップを提供することができる。

図７Ｄは、一実施形態における図７Ｃの構造の上側表面のＸ−Ｙ平面における断面図である。ワード線７２３ｐ−Ｌと７２３ｐ−Ｒとの間には、垂直に堆積されたＰドープされたポリシリコン構造（すなわちアクティブな列）の２つの側壁７３０Ｌ及び７３０Ｒが存在する。側壁７３０Ｌと７３０Ｒとの間の深い空隙７４０は、高速エッチング絶縁誘電体材料（例えば、二酸化シリコン、または液体ガラス、または炭素ドープ酸化シリコン）で充填され得る。次いで、上側表面は、従来のＣＭＰを使用して平坦化され得る。次に、フォトリソグラフィー工程により、開口７７６及び７７７が露出され、続いて高アスペクト比の選択エッチングが行われ、露出領域７７６及び７７７において高速エッチング誘電体材料がトレンチ７９５の底に達するまで掘り込まれる。エッチング中の過度のパターン劣化を回避するために、このエッチングステップにおいてハードマスクが必要とされることがある。掘り込まれた空隙は、インサイチュ（in situ）Ｎ＋ドープされた（その場でＮ＋ドープされた）ポリシリコンで充填される。Ｎ＋ドーパントは、露出した空隙内の非常に薄く低濃度ドープされたアクティブポリシリコンピラー７３０Ｌ及び７３０Ｒに拡散してＮ＋ドープされた領域を形成する。あるいは、空隙をインサイチュＮ＋ドープポリシリコンで充填する前に、空隙内の低濃度ドープポリシリコンを、短時間の等方性プラズマエッチングまたは選択的ウェットエッチングによってエッチング除去することができる。次に、ＣＭＰまたは上側表面エッチングにより、上側表面からＮ＋ポリシリコンが除去され、領域７５４（Ｎ＋）及び７５５（Ｎ＋）に高濃度Ｎ＋ポリシリコンのパイロン（塔状部）が残る。これらのＮ＋パイロンは、結果として形成される垂直ＮＯＲストリングにおけるＴＦＴのための共有垂直ローカルソース線及び共有垂直ローカルビット線を形成する。

次に、誘電体分離層が堆積され、フォトリソグラフィー・マスキング及びエッチングステップを使用してパターン化される。エッチングステップにより、垂直ローカルビット線を水平グローバルビット線に接続するコンタクトを開く（例えば、図６に示すように、奇数番目アドレスではコンタクト（ビット線６５７−１に接続）からストリングスまで、偶数番目アドレスでは６５７−２からストリングまで）。低抵抗の金属層（例えば、タングステン）が堆積される。次に、堆積された金属をフォトリソグラフィー及びエッチング工程を用いてパターン化して、グローバルビット線（例えば、図６に示すような、奇数番目アドレスにストリングス用のグローバルビット線６１４−１（ＧＢＬ１）、ストリングング用グローバルビット線６１４−２（ＧＢＬ２））を形成する。あるいは、グローバルビット線は、従来の銅ダマシン配線プロセスを使用して形成することができる。全てのグローバルビット線ならびにワード線スタックの全ての金属層７２３ｐ（図７Ａ）は、エッチングされたビアホールによって、当業者には周知のように、基板内のワード線及びビット線デコード及び感知回路に接続される。スイッチ及び感知回路、デコーダ及び基準電圧源は、個々にまたはビット線及びワード線のいくつかで共有する形でグローバルビット線及びグローバルワード線に設けることができる。

いくつかの実施形態では、ビット線アクセス選択トランジスタ（図５の５１１）及び関連する制御ゲートワード線（例えば、図５のワード線５８５）が、当業者に知られるように独立した垂直Ｎ＋Ｐ−Ｎ＋トランジスタとして形成され、これは、奇数番目及び偶数番目のグローバルビット線（例えば、図６Ａのビット線６１４−１及び６１４−２）を、交互の奇数及び偶数アドレス（例えば、図６Ａのローカルビット線６５７−１及び６５７−２）において垂直ＮＯＲストリングに選択的に接続する。

［読み出し動作］
垂直ＮＯＲストリングのＴＦＴは並列に接続されているので、本発明の全ての実施形態において、アクティブ列（垂直ＮＯＲストリング対が形成されたアクティブな列を含む）内の全てのＴＦＴは、好ましくは、共有ローカルソース線と共有ローカルビット線（例えば、図４Ｃに示すローカルビット線４５４及びローカルソース線４５５）との間の読み出し動作中のリーク電流を抑制するように、エンハンスメントモードにあるべき、すなわち、各ＴＦＴが正のゲート−ソース間閾値電圧を持つべきである。エンハンスメントモードＴＦＴは、約１ＶのネイティブＴＦＴ閾値電圧を目標とする、典型的には１×１０^１６〜１×１０^１７／ｃｍ^３の濃度のホウ素でチャネル領域（例えば、図７ＣのＰチャネル領域７５６）をドーピングすることによって達成される。このようなＴＦＴでは、アクティブ列の垂直ＮＯＲストリング対の非選択ワード線は全て０Ｖに保持される。代替的には、読み出し動作は、共有ローカルＮ＋ドレイン線（例えば、図４Ｃのローカルソース線４５５）上の電圧を約１．５Ｖに上昇させ、共有ローカルＮ＋ドレイン線（例えば、ローカルビット線４５４）を約２Ｖに保ち、選択されていない全てのローカルワード線を０Ｖに保持する。このような構成は、ワード線をソースに対して−１．５Ｖに設定することと等価であり、それによって、例えばＴＦＴがわずかに過剰消去された場合に生じる、わずかに空乏モードの閾値電圧のＴＦＴによるリーク電流を抑制する。

垂直ＮＯＲストリングのＴＦＴを消去した後、過剰消去された（すなわち、空乏モードの閾値電圧を有する）垂直ＮＯＲストリングのＴＦＴをエンハンスメントモードの閾値電圧に戻すために、ソフトプログラミング動作が必要とされ得る。図５では、Ｐチャネルがボディバイアスソース５０６のバックバイアス電圧（Ｖ_ｂｂ）に接続される任意選択のコンタクト５５６が示されている（図４Ｃにボディ接続領域４５６としても示されている）。共有電圧源と共有Ｎ＋ドレイン／ローカルビット線との間のサブスレッショルドリーク電流を低減するために、各アクティブ列内のＴＦＴの閾値電圧を変調するためにＶ_ｂｂに負電圧を使用することができる。いくつかの実施形態では、制御ゲートが０Ｖに保持されるトンネル消去ＴＦＴに対して、消去動作中に正のＶ_ｂｂ電圧を使用することができる。

垂直ＮＯＲストリング対のＴＦＴに記憶されたデータを読み出すために、マルチゲートＮＯＲストリングアレイ内の全てのワード線を０Ｖに保持することによって、垂直ＮＯＲストリング対の両方の垂直ＮＯＲストリング上の全てのＴＦＴが最初に「オフ」状態に置かれる。アドレス指定された垂直ＮＯＲストリングは、デコード回路を使用して、共通のワード線に沿っていくつかの垂直ＮＯＲストリングの中の感知回路を共有することができる。あるいは、各垂直ＮＯＲストリングは、グローバルビット線（例えば、図４ＣのＧＢＬ１）を介して専用の感知回路に直接接続されてもよい。後者の場合、同じワード線平面を共有する１つ以上の垂直ＮＯＲストリングを並列に感知することができる。アドレス指定された垂直ＮＯＲストリングのそれぞれのローカルソース線はＶ_ｓｓ〜０Ｖで設定されるが、この設定は、図８Ａに概略的に示されるようにハードワイヤードグローバルソース線（例えば、図４ＣのＧＳＬ１）を介して行われるか、または図８Ｂに概略的に示されるように、プリチャージ中にＶ_ｂｌ〜０Ｖを瞬間的にフローティングローカルソース線４５５または３５５の寄生容量Ｃ（例えば、キャパシタ４６０またはキャパシタ３６０）に送り込むプリチャージトランジスタ（例えば、図４Ｃのプリチャージトランジスタ４７０または図３Ｃのトランジスタ３１７）を介して仮想Ｖ_ｓｓ〜０Ｖとして行われるかのいずれかである。

プリチャージトランジスタ４７０をオフにした直後に、ローカルビット線（例えば、図４Ｃのローカルビット線４５４）は、ビット線アクセス選択トランジスタ（例えば、図４Ｃのビット線アクセス選択トランジスタ４１１または図５のアクセス選択トランジスタ５１１）を介してＶ_ｂｌ〜２Ｖに設定される。Ｖ_ｂｌ〜２Ｖはまた、アドレス指定された垂直ＮＯＲストリングに対するセンスアンプにおける電圧でもある。このとき、アドレス指定されたワード線は、０Ｖから典型的には約６Ｖまでの小さなインクリメント電圧ステップで上昇するが、奇数番目アドレスＴＦＴ及び偶数番目アドレスＴＦＴの両方の非選択ワード線は、垂直ＮＯＲストリング対の０Ｖのままである。図８ＡのハードワイヤードＶ_ｓｓの実施形態では、アドレス指定されたＴＦＴは一実施例では２．５Ｖの閾値電圧にプログラムされているので、ローカルビット線ＬＢＬの電圧Ｖ_ｂｌは選択されたＴＦＴを介してＷＬ_Ｓが２．５Ｖを超えるとすぐにローカルソース線（Ｖ_ｓｓ）に接続され、選択されたグローバルビット線に対応するセンスアンプで検出される電圧降下（図８Ａに破線矢印で示す）をもたらす。図８Ｂの仮想Ｖ_ｓｓの実施形態では、プリチャージトランジスタワード線ＷＬ_ＣＨＧが瞬間的にオンにされ、読み出しシーケンスの開始時にフローティングローカルソース線ＬＳＬを０Ｖにプリチャージする。次に、選択されたワード線ＷＬ_Ｓは、その電圧インクリメントステップを経て、プログラムされた２．５Ｖを超えるとすぐに、選択されたＴＦＴはそのローカルビット線上の電圧をＶ_ｂｌ〜２Ｖから瞬間的に低下させる。この電圧ディップ（降下）（図８Ｂに破線の矢印で示す）は、選択されたローカルビット線に接続されたグローバルビット線のセンスアンプによって検出される。当業者に知られているように、選択されたＴＦＴのプログラムされた閾値電圧を正確に読み出すための他の代替方式が存在する。仮想電圧Ｖ_ｓｓを一時的に保持するための寄生容量Ｃに依存する実施形態では、垂直スタックが高ければ高いほど容量Ｃは大きくなり、したがってホールド時間は長くなり、選択されたセンスアンプに供給される読み出し信号は大きくなる点は指摘しておくべきであろう。Ｃを更に増加させるために、一実施形態では、容量を増加させることを第１の目的とする１つ以上のダミー導体を垂直ストリングに追加することが可能である。

ＭＬＣ実装（すなわち、各ＴＦＴが２ビット以上を記憶する「マルチレベルセル」実装）の場合、アドレス指定されたＴＦＴは、いくつかの電圧（例えば、１Ｖ（消去状態）、２．５Ｖ、４Ｖまたは５．５Ｖ）のうちの１つにプログラムされている可能性がある。アドレス指定されたワード線ＷＬ_Ｓは、センスアンプでＴＦＴの導通が検出されるまで、電圧インクリメントステップで電圧が上昇する。あるいは、単一のワード線電圧を印加することができ（例えば、最大約６ボルト）、ローカルビット線ＬＢＬ（Ｖ_ｂｌ）の放電率は、記憶されたマルチビットの電圧状態を表すいくつかのプログラム可能な基準電圧からの放電率と比較することができる。このアプローチは、連続した状態に対して拡張することができ、効果的にアナログストレージを提供します。プログラマブル基準電圧は、マルチゲート垂直ＮＯＲストリングアレイ内に配置された専用の基準垂直ＮＯＲストリングに記憶され、読み出し、プログラム中の特性及びバックグラウンドリークが厳密に追跡される。垂直ＮＯＲストリング対では、２つの垂直ＮＯＲストリングのうちの一方のＴＦＴのみを各読み出しサイクルで読み出すことができ、そのとき他方の垂直ＮＯＲストリング上のＴＦＴは「オフ」状態（すなわち、全てのワード線が０Ｖ）に置かれる。読み出しサイクル中、垂直ＮＯＲストリングのＴＦＴのうちの１つだけに読み出し電圧が印加されるので、読み出し妨害条件は本質的に存在しない。

本発明の一実施形態の一例では、６４個のＴＦＴと１個以上のプリチャージＴＦＴが垂直ＮＯＲストリング対の各垂直ＮＯＲストリングに設けられ得る。
各ワード線は、そのローカル垂直Ｎ＋ソース線ピラーとの交差部において、キャパシタを形成する（例えば、図６Ａのキャパシタ６６０を参照）。このようなキャパシタの典型的なの容量は、例えば、１×１０^１８Ｆ（ファラド）である。垂直ＮＯＲストリングの両方の垂直ＮＯＲストリングに全てのキャパシタを含めると、全体的な分布容量Ｃは約１×１０^１６ファラッドになり、この容量は、読み出しサイクル（典型的にプリチャージ動作の直後に１マイクロ秒未満で完了する）中にローカルソース線がプリチャージされたソース電圧（Ｖ_ｓｓ）を保存するのに十分である。ビット線アクセス選択トランジスタ４１１及びプリチャージＴＦＴ４７０による充電時間は数ナノ秒程度であり、この充電時間は読み出しレイテンシに顕著には加わらない。直列接続された多数のＴＦＴが導通することが必要とされるＮＡＮＤストリングの読み出し動作とは異なり、垂直ＮＯＲストリングにおけるＴＦＴからの読み出しは、読み出し動作が垂直ＮＯＲストリングにおけるＴＦＴのうちの１つのみの導通しか伴わない。

本発明の垂直ＮＯＲストリングの読み出しレイテンシに寄与する主な要因が２つ存在し、それは（ａ）グローバルビット線（例えば、図６ＡのＧＢＬ６１４−１）の抵抗Ｒ_ｂｌ及び容量Ｃ_ｂｌに関連するＲＣ時間遅延、及び（ｂ）アドレス指定されたＴＦＴが導通を開始したときのローカルビット線（例えば、ＬＢＬ−１）上の電圧降下Ｖ_ｂｌに対するセンスアンプの応答時間である。グローバルビット線に関連するＲＣ時間遅延は、例えば、１６０００の垂直ＮＯＲストリングの場合、数十ナノセカンド程度である。従来技術の垂直ＮＡＮＤストリング（例えば、図１ＢのＮＡＮＤストリング）のＴＦＴを読み出すための読み出しレイテンシは、３２子以上の直列接続されたＴＦＴ及びグローバルビット線の容量Ｃ_ｂｌを放電する選択トランジスタを通る電流によって決定される。対照的に、本発明の垂直ＮＯＲストリングでは、読み出し電流放電Ｃ_ｂｌは、ビット線アクセス選択トランジスタ４１１と直列の１つのアドレス指定されたトランジスタ（例えば、図４Ａのトランジスタ４１６Ｌ）を介して供給され、これにより、ローカルビット線電圧（Ｖ_ｂｌ）の放電がより迅速になる。この結果、はるかに短いレイテンシが達成される。

図４Ｃでは、一度に１つのＴＦＴ（例えば、垂直ＮＯＲストリング４５１ｂ内のＴＦＴ４１６Ｌ）が読み出されると、垂直ＮＯＲストリング対４９１の垂直ＮＯＲストリング４５１ａ及び４５１ｂのいずれかの他の全てのＴＦＴが「オフ」状態に保持され、それらのワード線は０Ｖに保持される。垂直ＮＯＲストリング対４９２の垂直ＮＯＲストリング４５２ａ内のＴＦＴ４１６Ｒは、ワード線Ｗ３１をＴＦＴ４１６Ｌと共有しているが、垂直ＮＯＲストリング４５２ａにはグローバルビット線４１４−２が用いられるので、ＴＦＴ４１６ＬはＴＦＴ４１６Ｌと同時に読み出され、ストリング４５１ｂには、グローバルビット線４１４−１が用いられる（図６Ａ及び図６Ｂは、グローバルビット線６１４−１及び６１４−２が隣接する垂直ＮＯＲストリング対がどのように提供されるかを示す）。

一実施形態では、ワード線スタックは、３２の平面に設けられた３２本以上のワード線を含む。１つのマルチゲート垂直ＮＯＲストリングアレイでは、各平面は１６０００個のＴＦＴを制御する８０００本のワード線を含み、各ビット線は専用のセンスアンプに接続されていれば１６０００本のグローバルビット線を通して並列に読み出すことができる。あるいは、複数のグローバルビット線がデコード回路を介してセンスアンプを共有する場合、１６０００個のＴＦＴはいくつかの連続した読み出しサイクルにわたって読み出される。大量の放電ＴＦＴを並列に読み出すと、チップの接地電源（Ｖ_ｓｓ）に電圧バウンスが発生し、読み出しエラーが発生する可能性がある。しかし、ローカルソース線にプリチャージされた寄生キャパシタＣを使用する（すなわち、垂直ＮＯＲストリングのための仮想ソース電圧（Ｖ_ｓｓ）を提供する）実施形態は、そのような接地電圧バウンスが排除される点で特に有利である。
これは、垂直ＮＯＲストリングの仮想電源電圧が独立しており、チップの接地電源に接続されていないためである。

［プログラム（書き込み）及びプログラム禁止動作］
アドレス指定されたＴＦＴのプログラミングは、選択されたワード線（例えば、ワード線４２３ｐ−Ｒ）とアクティブチャネル領域（例えば、図４Ａのボディ領域４５６のアクティブチャネル領域）との間に高いプログラミング電圧が印加されたときの、ＴＦＴのチャネル領域（例えば、図４ｂで４３０Ｌとして示すチャネル領域）から電荷トラップ層（例えば、電荷トラップ層４３４）への電子のトンネリング（直接トンネリングまたはファウラー・ノルドハイム・トンネリング）によって達成され得る。トンネリングは非常に効率的であり、ＴＦＴをプログラムするのに必要な電流は殆どないため、低電力消費で数万個のＴＦＴの並列プログラミングを達成することができる。トンネリングによるプログラミングは、例えば、２０Ｖ、１００マイクロ秒のパルスを必要とすることがある。好ましくは、プログラミングは、約１４Ｖで始まり、約２０Ｖの高さになる一連のより短い持続時間の段階的な電圧パルスによって実施される。段階的な電圧パルスを用いることで、ＴＦＴの電気的ストレスが低減し、意図したプログラムされた閾値電圧のオーバーシュートが回避される。

各プログラミング高電圧パルスの後、アドレス指定されたトランジスタは、それがその目標閾値電圧に達したかどうかを調べるために読み出される。目標閾値電圧に達していない場合、選択されたワード線に印加された次のプログラミングパルスは、典型的には数百ｍＶだけインクリメントされる。このプログラムベリファイシーケンスは、０Ｖをアクティブ列（例えば、図４Ｂの列４３０Ｌ）のローカルビット線（例えば、図４Ａのローカルビット線４５４）に印加させた状態で、１つのアドレスされたワード線（すなわち、制御ゲート）に繰り返し印加される。これらの高ワード線プログラミング電圧では、ＴＦＴ４１６Ｌのチャネル領域は反転され、かつ０Ｖに保持されて、電子がＴＦＴ４１６Ｌの電荷蓄積層にトンネリングする。読み出し感知が、アドレス指定されたＴＦＴがその目標閾値電圧に到達したことを示すとき、アドレス指定されたＴＦＴはさらなるプログラミングが禁止されなければならないが、同じワード線を共有する他のＴＦＴは、それらのより高い目標閾値電圧にプログラミングを続けることができる。例えば、垂直ＮＯＲストリング４５１ｂ内のＴＦＴ４１６Ｌをプログラムする場合、垂直ＮＯＲストリング４５１ｂ及び４５１ａ内の他の全てのＴＦＴのプログラミングは、その全てのワード線を０Ｖに保持することによって禁止されなければならない。

目標閾値電圧に達した後、ＴＦＴ４１６Ｌに対してさらなるプログラミングを禁止するために、半選択電圧（すなわち約１０Ｖ）がローカルビット線４５４に印加される。１０Ｖがチャネル領域に印加され、２０Ｖが制御ゲート上に印加された状態では、正味１０Ｖのみが電荷トラップ層に印加されるので、ファウラー・ノルドハイム・トンネリング電流は重要ではなく、最大２０Ｖまでの階段状のパルス電圧の残りのシーケンス中には、ＴＦＴ４１６Ｌに対して有意な更なるプログラミングは行われない。ワード線ＷＬ３１上のプログラミング電圧パルスを上昇させ続けながらローカルビット線４５４を１０Ｖに上昇させることにより、同じ選択されたワード線を共有する垂直ＮＯＲストリング上の全てのＴＦＴは、それらのより高い目標閾値電圧に正しくプログラムされる。数十万個のＴＦＴをマルチレベルセルストレージにおけるそれらの様々な目標閾値電圧状態と並列に正確にプログラムするためには、「プログラム−読み出し−プログラム禁止」のシーケンスが不可欠である。このような個々のＴＦＴの過剰プログラミングのプログラム禁止は、次のより高い目標閾値電圧状態の閾値電圧によるオーバーステアまたはマージを引き起こす可能性がある。ＴＦＴ４１６Ｒ及びＴＦＴ４１６Ｌは同じワード線を共有するが、それらは異なる垂直ＮＯＲストリング対４５２及び４５１に属する。それぞれのビット線電圧がＧＢＬ１及びＧＢＬ２を介して供給され、独立して制御されるので、同じプログラミングパルス電圧シーケンスでＴＦＴ４１６Ｌ及びＴＦＴ４１６Ｒの両方をプログラムすることが可能である。例えば、ＴＦＴ４１６Ｌは、いつでもプログラミングすることができ、またＴＦＴ４１６Ｌは、いつでもプログラミングすることを禁止することができる。垂直ＮＯＲストリング対４９１の垂直ＮＯＲストリングｓ４５１ａ及び４５１ｂは、別々のワード線４２３ｐ−Ｌ及び４２３ｐ−Ｒによってそれぞれ制御されるので、これらのプログラミング及びプログラミング禁止電圧条件を満たすようにでき、各ローカルビット線の電圧は、他の全ての垂直ＮＯＲストリング対とは独立して設定することができる。プログラミング中に、アドレス指定されたワード線スタック内またはアドレス指定されていないワード線スタック内の選択されていないワード線は、０Ｖ、半選択電圧１０Ｖ、またはフロート状態にすることができる。グローバルソース線（例えば、図４ＣのＧＳＬ１）がソースアクセス選択トランジスタ（図４Ｃには図示せず）を介してアクセスされる実施形態では、プログラミング中にアクセス選択トランジスタがオフになり、プログラミング及びプログラミング禁止の間、ローカルソース線４５５の電圧がローカルビット線４５４の電圧に追従する。図４Ｃのキャパシタ４６０によって表されるその寄生容量Ｃによってローカルソース線上の電圧が供給される実施形態についても同様である。図４Ｃの実施形態では、グローバルソース線は存在するがソースアクセス選択トランジスタは存在せず、アドレス指定されたストリングのグローバルソース線４１３−１に印加される電圧は、好ましくは、プログラミング及びプログラミング禁止の間、アドレスされたグローバルビット線４１４−１の電圧を追跡すべきである。

段階的に高くなる電圧プログラミングパルスの各々の後に、ＴＦＴ４１６Ｌ及び４１６Ｒがそれらのそれぞれの目標閾値電圧に達したか否かを判定する読み出しサイクルが続く。目標閾値電圧に達している場合には、ドレイン、ソース及びボディ電圧は１０Ｖに上昇され（あるいは、これらの電圧は１０Ｖに近づくようにフロート状態にされる）、さらなるプログラミングが禁止されるが、ワード線ＷＬ３１は、まだその目標閾値電圧に達していない同一平面上の他のアドレス指定されたＴＦＴをプログラムし続ける。このシーケンスは、全てのアドレス指定されたＴＦＴが正しくプログラムされるように読み出しベリファイされたときに終了する。ＭＬＣの場合、各アドレス指定されたグローバルビット線をいくつかの所定の電圧（例えば、記憶される２ビットデータの４つの異なる状態を表す０Ｖ、１．５Ｖ、３．０Ｖ、または４．５Ｖ）のうちの１つに設定し、次いで、階段状のプログラミングパルス（約２０Ｖまで）をワード線ＷＬ３１に印加することによって、複数の閾値電圧状態のうちの１つのプログラミングを加速することができる。このようにして、アドレス指定されたＴＦＴは、有効なトンネリング電圧（すなわち、それぞれ２０Ｖ、１８．５Ｖ、１７Ｖ、１５．５Ｖ）のうちの所定の１つを受け取り、所定の閾値電圧の１つが単一プログラミングシーケンスでＴＦＴにプログラムされる。その後、個々のＴＦＴレベルで細かい正確なプログラミングパルスを供給することができる。

［高速化全面並列プログラミング］
マルチゲート垂直ＮＯＲストリングアレイの各ローカルソース線に固有の寄生容量Ｃのために、マルチゲート垂直ＮＯＲストリングアレイの全てのローカルソース線は、高電圧パルスシーケンスを適用する前に、全ての垂直ＮＯＲストリングに対して、（例えば、グローバルビット線ＧＢＬ１及びビット線アクセス選択トランジスタ４１１及びプリチャージトランジスタ４７０を介して）瞬間的に印加される０Ｖ（プログラム用）または１０Ｖ（禁止用）を有することができる。この手順は、平面毎にワード線平面をアドレス指定することによって実行することができる。アドレス指定されたワード線平面の各々に対して、他のワード線平面上の全てのワード線を０Ｖに保持しながら、そのアドレス指定されたワード線平面上の多くのまたは全てのワード線にプログラミングパルスシーケンスを印加して、アドレス指定された平面上に多数のＴＦＴを並列にプログラムし、次いで個々の読み出しベリファイが行うことができ、更に必要に応じて、適切にプログラムされたＴＦＴのローカルソース線をプログラミング禁止電圧にリセットすることができる。このアプローチは、プログラミング時間は比較的長い（すなわち、約１００マイクロ秒）が、アドレス指定されたワード線平面を共有する全てのローカルソース線キャパシタをプリチャージまたは読み出しベリファイすることは１０００倍以上高速なので、大きな有利な効果をもたらす。したがって、各ワード線平面に可能な限り多くのＴＦＴを並列にプログラムすることが妥当である。この加速されたプログラミング機能は、シングルビットプログラミングよりもかなり遅いＭＬＣプログラミングで更に大きな有利な効果をもたらす。

［消去動作］
いくつかの電荷トラップ材料では、トラップされた電荷の逆トンネリングによって消去動作が実行され、この消去動作はむしろ遅くなり得るものであり、時には数十ミリ秒の２０Ｖまたはそれ以上のパルスを必要とする。したがって、消去動作は、垂直ＮＯＲストリングアレイレベル（「ブロック消去」）で実施することができ、バックグラウンドで実行されることが多い。典型的な垂直ＮＯＲストリングアレイは６４のワード線平面を有し、各ワード線平面は例えば１６３８４×１６３８４のＴＦＴを制御し、合計約１７億のＴＦＴを有する。したがって、１テラビットチップは、各ＴＦＴに２ビットのデータが格納されている場合、そのような垂直ＮＯＲアレイ配列を約３０個含むことができる。いくつかの実施形態では、ブロック消去は、０Ｖでブロック内の全てのワード線を保持しつつ、垂直ＮＯＲストリング（例えば、図４Ｃのボディ接続４５６及び図５のコンタクト５５６）において全てのＴＦＴによって共有されるＰチャネルに約２０Ｖを印加することによって実行することができる。消去パルスの持続時間は、ブロック内の大部分のＴＦＴが僅かなエンハンスメントモードの閾値電圧、すなわち０Ｖと１Ｖとの間で消去されるようにしなければならない。いくつかのＴＦＴは、オーバーシュートして空乏モード（すなわち、わずかに負の閾値電圧）に消去される。消去コマンドの一部として、過剰消去されたＴＦＴを、消去パルスの終了後にわずかなエンハンスメントモードの閾値電圧に戻すために、ソフトプログラミングが必要とされることがある。エンハンスメントモードにプログラムすることができない空乏モードＴＦＴのうちの１つを含むことがある垂直ＮＯＲストリングは、スペアのストリングによって置き換えるべく不使用にする必要がある可能性がある。

代替的には、消去パルスをボディ（すなわち、Ｐ層）に供給するのではなく、垂直ＮＯＲストリングアレイ内の全ての垂直ＮＯＲストリング対上のローカルソース線及びローカルビット線（例えば、図４Ｃのローカルソース線４５５及びローカルビット線４５４）の電圧が、消去パルスの持続時間の間、全てのワード線平面上の全てのワード線を０Ｖに保持しつつ、約２０Ｖに上昇させる。このスキームでは、グローバルソース線及びグローバルビット線選択デコーダが、それらの接合部で２０Ｖに耐えることができる高電圧トランジスタを使用する必要がある。あるいは、他の全ての平面上のワード線を０Ｖに保持しながら、アドレス指定された平面上の全てのワード線に−２０Ｖパルスを印加することによって、アドレス指定されたワード線平面を共有する全てのＴＦＴを一緒に消去することができる。垂直ＮＯＲストリング対の他の全ての電圧は０Ｖに保持される。これにより、ワード線の１つのアドレス指定れた平面によってタッチされる全てのＴＦＴのＸ−Ｙスライスのみが消去される。

［半揮発性ＮＯＲ ＴＦＴストリング］
垂直ＮＯＲストリングでの使用に適したいくつかの電荷トラップ材料（例えば、酸化物−窒化物−酸化物すなわち「ＯＮＯ」）は、典型的には、何年ものオーダーの長期のデータ保持時間を有するが、比較的耐久性が低い（すなわち、典型的には１万サイクル以下のオーダーの回数の書き込み消去サイクルの後、性能が劣化する）。しかし、いくつかの実施形態では、保持時間は非常に短期間であるが、非常に向上した耐久性（例えば数分または数時間程度の保持時間、数千万回の書き込み消去サイクルが可能な耐久性）をもって電荷を蓄積する電荷トラップ材料を選択することができる。例えば、図７Ｃの実施形態では、典型的には６〜８ｎｍのＳｉＯ_２層のトンネル誘電体層７３２ｃは、約２ｎｍまで薄くすることが可能で、または別の誘電体材料（例えば、ＳｉＮ）に置き換えることが可能である。はるかに薄い誘電体層により、電荷トラップ層への直接トンネリングによって電子を導入するのに、（より高い電圧を必要とするファウラー・ノルドハイム・トンネリングとは異なる）適度な電圧の使用が可能となり、この場合、電子は数分から数時間または数日間トラップされる。電荷トラップ層７３２ｂは、窒化シリコン、薄い誘電体膜に分散された導電性ナノドット、または分離された薄いフローティングゲートを含む他の電荷トラップ膜の組み合わせとすることができる。ブロッキング層７３２ａは、二酸化ケイ素、酸化アルミニウム、酸化ハフニウム、窒化ケイ素、高誘電率誘電体、またはそれらの任意の組み合わせとすることができる。ブロッキング層７３２ａは、電荷トラップ層７３２ｂ内の電子が制御ゲートワード線に逃げることを阻止する。トラップされた電子は、最終的に、超薄トンネル誘電体層の破損の結果として、または逆方向の直接トンネリングによって、アクティブ領域７３０Ｒに漏れ出ることになる。電荷トラップ材料の他の組み合わせを使用することもできるが、組み合わせると、耐久性は高くなるものの、失われた電荷を補充するために定期的な書き込みまたは読み出しリフレッシュ動作を必要とする低保持の「半揮発性」ストレージＴＦＴになる。本発明の垂直ＮＯＲストリングは、比較的高速の読み出しアクセス（すなわち、低レイテンシ）を有するので、現時点では、それをダイナミックランダムアクセスメモリ（ＤＲＡＭ）の使用を必要とするいくつかの用途で使用することができる。本発明の垂直方向ＮＯＲストリングは、３次元スタックに組み込むことができないＤＲＡＭより消費電力がはるかに小さく、ＤＲＡＭが数ミリ秒ごとリフレッシュを必要とするのに対してリフレッシュサイクルは数分または数時間ごとに約１回だけの実行で済むので、ＤＲＡＭよりもビット当たりのコストがはるかに低くなるという顕著な利点を有する。本発明の３次元半揮発性ストレージＴＦＴは、電荷トラップ材料のための適切な材料（例えば、上述のもの）を選択し、プログラム／読み出し／プログラム禁止／消去条件を適切に適合させ、定期的なデータのリフレッシュを組み込むことによって達成される。

［ＮＲＯＭ／ミラービットＮＯＲ ＴＦＴストリング］
本発明の別の実施形態では、垂直ＮＯＲストリングは、当業者に知られている２次元ＮＲＯＭ／ミラービットトランジスタで使用されるチャネルホットエレクトロン注入法を使用してプログラムすることができる。一例として図４Ａの実施形態を使用すると、チャネルホットエレクトロン注入のプログラミング条件は、制御ゲート（すなわちワード線４２３ｐ）で８Ｖ、ローカルソース線４５５で０Ｖ、ローカルドレイン線４５４で５Ｖとすることができる。１ビットを表す電荷は、ローカルビット線４５４との接合部に隣接する（ボディ領域４５６の）チャネル領域の一端の電荷蓄積層に蓄積される。ローカルソース線４５５及びローカルビット線４５４の極性を反転させることによって、第２のビットを表す電荷がプログラムされ、ローカルソース線４５５との接合部の隣のチャネル領域４５６の反対側の端部の電荷蓄積層に記憶される。両方のビットを読み出すためには、当業者には知られるように、プログラミングの逆の順序での読み出しを必要とする。チャネルホットエレクトロンプログラミングは、直接トンネリングまたはファウラー・ノルドハイム・トンネリングによるプログラミングよりもはるかに効率が悪いため、トンネリングで可能な超並列プログラミングに適していない。しかし、各ＴＦＴは２倍のビット密度を持ち、アーカイブメモリなどの用途においては魅力的である。ＮＲＯＭ ＴＦＴの消去は、トラップされた電子の電荷を中和するためのバンド間トンネリング誘起ホットホール注入を利用する従来のＮＲＯＭ消去メカニズムを用いる、すなわちワード線に−５Ｖ、ローカルソース線４５５に０Ｖ、ローカルビット線４５４に５Ｖを供給することによって達成することができる。あるいは、ＮＲＯＭ ＴＦＴは、０Ｖのワード線を有するボディ領域４５６に高い正の基板電圧Ｖ_ｂｂを印加することによって消去することができる。チャネルホットエレクトロン注入プログラムに伴う高いプログラミング電流のため、垂直ＮＲＯＭ ＴＦＴストリングの全ての実施形態は、図３Ａ及び図６Ｃの実施形態のように、ハードワイヤードローカルソース線及びローカルビット線を使用しなければならない。

上記の詳細な説明は、本発明の特定の実施形態を例示するために提供されるものであって、限定することを意図するものではない。本発明の範囲内で多くの変形及び変更が可能である。本発明は、特許請求の範囲の請求項に記載されている。

Claims (75)

1. メモリ構造であって、
   ゲート端子、第１のドレインまたはソース端子、及び第２のドレインまたはソース端子を有する不揮発性ストレージトランジスタであって、そこに記憶されたデータを表す可変閾値電圧を有する、該不揮発性ストレージトランジスタと、
   前記ゲート端子に接続され、読み出し動作中に制御電圧を供給するワード線と、
   前記第１のドレインまたはソース端子をデータ検出回路に接続するビット線と、
   前記第２のドレインまたはソース端子に接続されたソース線であって、読み出し動作中に前記第２のドレインまたはソース端子と前記ゲート端子との間の少なくとも所定の電圧差を維持するのに十分な容量を提供する、該ソース線とを備えることを特徴とするメモリ構造。
2. 請求項１に記載のメモリ構造であって、
   前記読み出し動作の前に前記容量を所定の電圧に充電するためのプリチャージトランジスタを更に備えることを特徴とするメモリ構造。
3. 請求項１に記載のメモリ構造であって、
   前記読み出し動作中、前記制御電圧と所定の電圧差との和が前記可変閾値電圧を超えると、前記制御電圧によって前記不揮発性ストレージトランジスタが容量を放電させることを特徴とするメモリ構造。
4. 請求項１に記載のメモリ構造であって、
   前記容量は、前記ソース線の寄生容量によって提供されることを特徴とするメモリ構造。
5. メモリ構造であって、
   実質的に平坦な表面を有し、メモリ回路をサポートするための回路が形成された半導体基板と、
   前記半導体基板の上に形成された半導体材料の複数のアクティブ列であって、各アクティブ列は、前記半導体基板の平坦な表面に直交する第１の方向に沿って延在し、かつ第１の高濃度ドープ領域、第２の高濃度ドープ領域、及び前記第１の高濃度ドープ領域及び前記第２の高濃度ドープ領域の両方に隣接する１つ以上の低濃度ドープ領域を含み、前記アクティブ列は、第２の方向に沿って延在する複数行のアクティブ列と、第３の方向に沿って延在する複数行のアクティブ列とを有する２次元アレイに配置され、前記第２の方向及び前記第３の方向は、前記半導体基板の前記平坦な表面に平行である、該複数のアクティブ列と、
   各前記アクティブ列における１つ以上の表面上に設けられた電荷トラップ材料と、
   複数のスタックをなす前記アクティブ列同士の間に設けられた複数の導体であって、前記複数のスタックの各々は、前記第３の方向に沿って長手方向に延び、前記アクティブ列、前記電荷トラップ材料及び前記複数の導体は、全体で複数の可変閾値薄膜トランジスタを形成し、前記可変閾値薄膜トランジスタの各々は、前記導体のなかの関連する１つの導体と、アクティブ列の１つの前記低濃度ドープ領域の部分と、前記低濃度ドープ領域の前記部分と前記導体との間の電荷トラップ材料と、第１の高濃度ドープ領域及び第２の高濃度ドープ領域とを含む、該導体とを備えることを特徴とするメモリ構造。
6. 請求項５に記載のメモリ構造であって、
   （ｉ）前記第１の高濃度ドープ領域がビット線を形成し、前記可変閾値薄膜トランジスタの第１のドレイン端子またはソース端子として機能し、前記ビット線は前記第１のドレイン端子またはソース端子を前記半導体基板内の回路に接続し、（ｉｉ）前記関連する導体がワード線を提供し、読み出し動作中に前記可変閾値薄膜トランジスタに制御電圧を供給するためのゲート端子として機能し、（ｉｉｉ）前記第２の高濃度ドープ領域はソース線を形成し、前記可変閾値薄膜トランジスタの第２のドレイン端子またはソース端子として機能し、前記ソース線は、読み出し動作中に前記第２のドレイン端子またはソース端子とゲート端子との間の少なくとも所定の電圧差を維持するのに十分な容量を有することを特徴とするメモリ構造。
7. 請求項６に記載のメモリ構造であって、
   前記読み出し動作の前に前記容量を所定の電圧に充電するためのプリチャージトランジスタを更に備えることを特徴とするメモリ構造。
8. 請求項６に記載のメモリ構造であって、
   前記読み出し動作中、前記制御電圧と所定の電圧差との和が前記可変閾値薄膜トランジスタの可変閾値電圧を超えると、前記制御電圧によって前記可変閾値薄膜トランジスタが容量を放電させることを特徴とするメモリ構造。
9. 請求項５に記載のメモリ構造であって、
   前記半導体材料は、ポリシリコンを含むことを特徴とするメモリ構造。
10. 請求項５に記載のメモリ構造であって、
    前記アクティブ列は、絶縁誘電体材料またはエアギャップによって互いに分離されることを特徴とするメモリ構造。
11. 請求項５に記載のメモリ構造であって、
    あるスタック内の前記複数の導体は、絶縁誘電材体料またはエアギャップによって互いに絶縁されていることを特徴とするメモリ構造。
12. 請求項５に記載のメモリ構造であって、
    前記可変閾値薄膜トランジスタの各々に隣接する前記導体は、前記可変閾値薄膜トランジスタの制御ゲートとして機能することを特徴とするメモリ構造。
13. 請求項５に記載のメモリ構造であって、
    各アクティブ列に関連する前記可変閾値薄膜トランジスタは、１つ以上のＮＯＲ薄膜トランジスタストリングに並列に構成されることを特徴とするメモリ構造。
14. 請求項１３に記載のメモリ構造であって、
    各アクティブ列の前記第１の高濃度ドープ領域及び第２の高濃度ドープ領域は、それぞれ、対応するアクティブ列に関連する前記可変閾値薄膜トランジスタ用の共通のローカルソース線及び共通のローカルドレインまたは共通のローカルビット線として機能し、前記低濃度ドープ領域は、前記ＮＯＲ薄膜トランジスタストリングを含む前記可変閾値薄膜トランジスタの個々のチャネルとして機能することを特徴とするメモリ構造。
15. 請求項１４に記載のメモリ構造であって、
    全ての前記可変閾値薄膜トランジスタが非導通のとき、前記ローカルソース線がフロート状態になり、前記ローカルソース線は、前記アクティブ列の前記可変閾値薄膜トランジスタに仮想電圧源を提供する寄生容量を有することを特徴とするメモリ構造。
16. 請求項１５に記載のメモリ構造であって、
    前記寄生容量が、前記ローカルソース線に容量的に結合された追加の１以上のダミーワード線を設けることによって更に高められていることを特徴とするメモリ構造。
17. 請求項１５に記載のメモリ構造であって、
    前記アクティブ列の１つ以上の可変閾値薄膜トランジスタが、前記寄生容量を所定の電圧に充電する専用のプリチャージトランジスタとして機能すること特徴とするメモリ構造。
18. 請求項１５に記載のメモリ構造であって、
    メモリ回路をサポートするための前記回路は、前記可変閾値薄膜トランジスタの１つに選択的に接続されて、読み出し動作中に前記可変閾値薄膜トランジスタが導通することに起因する電圧降下を検出するための電圧降下検出器を含むことを特徴とするメモリ構造。
19. 請求項１５に記載のメモリ構造であって、
    前記導体は、前記半導体基板の前記平坦な表面にそれぞれ実質的に平行な複数の平面に配置され、プログラミング中に、各アクティブ列の前記ローカルビット線は、プログラミング電圧またはプログラミング禁止電圧に選択的に充電され、その後、プログラミングゲート電圧が選択された平面の導体に印加され、前記選択された平面にない導体は非プログラミングゲート電圧に保持されるように構成されることを特徴とするメモリ構造。
20. 請求項１９に記載のメモリ構造であって、
    プログラミング中、各アクティブ列の前記ローカルビット線は、多状態薄膜トランジスタの複数の閾値電圧を表す複数のプログラミング電圧の１つ、またはプログラミング禁止電圧に選択的に充電され、その後、プログラミングゲート電圧が、選択された平面の前記導体に印加されて、前記複数の閾値電圧を並列にプログラミングし、それらの所定の閾値電圧に達するように読み出されたそれらの薄膜トランジスタのさらなるプログラミングを禁止するように構成されることを特徴とするメモリ構造。
21. 請求項１５に記載のメモリ構造であって、
    前記仮想電圧源を所定の電圧に設定するために、前記アクティブ列のローカルソース線をプリチャージした後、前記可変閾値薄膜トランジスタのプログラミングまたは読み出しが複数のアクティブ列で並列に進行するように構成されることを特徴とするメモリ構造。
22. 請求項２１に記載のメモリ構造であって、
    前記可変閾値薄膜トランジスタのプログラミングまたは読み出し中に、前記仮想電圧源は、導電状態の前記可変閾値薄膜トランジスタに電流を供給し、それにより電流を同時に引き出して共通電圧源を形成することを回避するように構成されることを特徴とするメモリ構造。
23. 請求項１４に記載のメモリ構造であって、
    グローバルソース線を更に備え、各グローバルソース線は、前記第２の方向に沿って延びる導体を含み、前記グローバルソース線は、各アクティブ列の前記共通のローカルソース線を前記半導体基板内の供給回路に選択的に相互接続することを特徴とするメモリ構造。
24. 請求項２３に記載のメモリ構造であって、
    前記グローバルソース線は、前記半導体基板の前記平坦な表面と前記アクティブ列のアレイとの間に提供されることを特徴とするメモリ構造。
25. 請求項２３に記載のメモリ構造であって、
    電荷は、チャネルホットエレクトロン注入プログラミング手法を用いて前記電荷トラップ材料に蓄積されることを特徴とするメモリ構造。
26. 請求項２５に記載のメモリ構造であって、
    データビットは、前記ローカルビット線の近傍の各個別チャネルの一部に隣接し、前記ローカルソース線の近傍の各個別チャネルの一部に隣接する前記電荷トラップ材料に格納されることを特徴とするメモリ構造。
27. 請求項１４に記載のメモリ構造であって、
    前記第２の方向に沿って延びる導体を含むグローバルビット線を更に備え、
    前記グローバルビット線は、各アクティブ列の前記共通のローカルビット線を半導体基板内の供給回路またはセンス回路に選択的に相互接続することを特徴とするメモリ構造。
28. 請求項２７に記載のメモリ構造であって、
    前記グローバルビット線は、前記半導体基板の前記平坦な表面と前記アクティブ列のアレイとの間に設けられることを特徴とするメモリ構造。
29. 請求項２７に記載のメモリ構造であって、
    前記グローバルビット線は、前記アクティブ列のアレイの上に設けられることを特徴とするメモリ構造。
30. 請求項２９に記載のメモリ構造であって、
    各ローカルビット線を前記グローバルビット線の１つに接続するアクセス選択トランジスタを更に含むことを特徴とするメモリ構造。
31. 請求項２３に記載のメモリ構造であって、
    各ローカルソース線を前記グローバルソース線の１つに接続するアクセス選択トランジスタを更に備えることを特徴とするメモリ構造。
32. 請求項５に記載のメモリ構造であって、
    各アクティブ列の前記可変閾値薄膜トランジスタは第１のＮＯＲストリング及び第２のＮＯＲストリングに編成され、各アクティブ列の前記低濃度ドープ領域は第１のチャネル領域及び第２のチャネル領域を含み、前記第１のＮＯＲストリングにおける前記可変閾値薄膜トランジスタの前記低濃度ドープ領域のいくつかの部分は前記第１のチャネル領域から形成され、前記第２のＮＯＲストリングにおける前記可変閾値薄膜トランジスタの前記低濃度ドープ領域のいくつかの部分は、前記第２のチャネル領域から形成されることを特徴とするメモリ構造。
33. 請求項３２に記載のメモリ構造であって、
    前記第２の方向に沿って延びる導体を含むグローバルビット線を更に備え、
    前記第２の方向に沿って延びる前記アクティブ列の各行には、前記グローバルビット線のうち第１のグローバルビット線と第２のグローバルビット線とが用いられ、前記第１のグローバルビット線は、前記複数行のアクティブ列内の１つおきのアクティブ列のローカルビット線に接続し、前記第２のグローバルビット線は、前記第１のグローバルビット線に接続されていない複数行のアクティブ列の前記ローカルビット線に接続することを特徴とするメモリ構造。
34. 請求項３３に記載のメモリ構造であって、
    前記複数行のアクティブ列における隣接するアクティブ列は、共通ワード線としての前記導体の１つを共有することを特徴とするメモリ構造。
35. 請求項３４に記載のメモリ構造であって、
    前記共通ワード線は、前記隣接するアクティブ列のうちの一方のアクティブ列の前記第１のＮＯＲストリングの薄膜トランジスタ、及び前記隣接するアクティブ列のうちの他方のアクティブ列の前記第２のＮＯＲストリングの薄膜トランジスタに対して用いられることを特徴とするメモリ構造。
36. 請求項５に記載のメモリ構造であって、
    前記導体は、前記半導体基板の前記平坦な表面にそれぞれ実質的に平行な複数の平面に配置され、
    各導体は、アクティブ列の隣接する行の間に位置する延長部分を有し、
    前記延長部分は、前記第２の方向に沿って延在し、同一平面上の隣接する前記導体の前記延長部分間の距離は前記電荷トラップ材料の２倍未満であることを特徴とするメモリ構造。
37. 請求項５に記載のメモリ構造であって、
    前記第２の方向に沿って延在する前記複数行のアクティブ列は、分離ギャップによって互いに分離されていることを特徴とするメモリ構造。
38. 請求項５に記載のメモリ構造であって、
    薄膜トランジスタの、前記導体、前記電荷トラップ材料及びチャネルとして機能する前記低濃度ドープ領域は、所定の曲率で湾曲していることを特徴とするメモリ構造。
39. 請求項３８に記載のメモリ構造であって、
    前記所定の曲率は、前記所定の曲率で湾曲が実質的に存在しない場合と比較して、プログラム中に前記可変閾値薄膜トランジスタのチャネルとして機能する前記低濃度ドープ領域から前記電荷トラップ材料への電子のトンネリングがより効率的になり、消去中にワード線の導体から前記電荷トラップ材料への電子のトンネリングは効率が低下するように選択されることを特徴とするメモリ構造。
40. 請求項５に記載のメモリ構造であって、
    各可変閾値薄膜トランジスタはそれぞれ１ビット以上のデータを記憶することを特徴とするメモリ構造。
41. 請求項４０に記載のメモリ構造であって、
    各可変閾値薄膜トランジスタ内に記憶されたデータは、その可変閾値薄膜トランジスタの閾値電圧によって表されることを特徴とするメモリ構造。
42. 請求項４１に記載のメモリ構造であって、
    プログラム可能な基準電圧を表す閾値電圧を各々が有する複数の基準薄膜トランジスタを更に備えることを特徴とするメモリ構造。
43. 請求項４２に記載のメモリ構造であって、
    前記可変閾値薄膜トランジスタ内の閾値電圧と、前記複数のプログラム可能な基準薄膜トランジスタのそれぞれの閾値電圧と比較することによって、前記記憶されたデータを検出することを特徴とするメモリ構造。
44. 請求項４２に記載のメモリ構造であって、
    前記半導体基板内のサポートするための回路が、前記可変閾値薄膜トランジスタにおける放電率と、前記プログラム可能な基準薄膜トランジスタの放電率とを比較することを特徴とするメモリ構造。
45. 請求項４４に記載のメモリ構造であって、
    前記プログラム可能な基準薄膜トランジスタは、１つ以上のマルチゲート垂直ＮＯＲストリングアレイの各々において、１つ以上の基準垂直ＮＯＲストリングに設けられることを特徴とするメモリ構造。
46. 請求項４５に記載のメモリ構造であって、
    前記プログラム可能な基準薄膜トランジスタは、比較される前記可変閾値薄膜トランジスタと同じマルチゲート垂直ＮＯＲストリングアレイ内に配置されることを特徴とするメモリ構造。
47. 請求項４４に記載のメモリ構造であって、
    前記記憶されたデータはアナログデータ値であることを特徴とするメモリ構造。
48. 請求項４７に記載のメモリ構造であって、
    前記アナログデータ値は、プログラムされた閾値電圧の連続した状態の１つを表し、前記記憶されたデータは、前記可変閾値薄膜トランジスタの放電率から導出されることを特徴とするメモリ構造。
49. 請求項５に記載のメモリ構造であって、
    前記電荷トラップ材料は、ブロッキング層、ストレージ層及びトンネル誘電体層を含むことを特徴とするメモリ構造。
50. 請求項４９に記載のメモリ構造であって、
    前記ブロッキング層は、酸化アルミニウム、酸化ハフニウム、二酸化ケイ素、窒化ケイ素またはそれらの組み合わせの１つ以上の膜を含むことを特徴とするメモリ構造。
51. 請求項４９に記載のメモリ構造であって、
    前記ストレージ層は、窒化シリコン、シリコンリッチな酸窒化物、誘電体膜に埋め込まれた導電性ナノドット、分離されたフローティングゲート、またはそれらの組み合わせの１つ以上の膜を含むことを特徴とするメモリ構造。
52. 請求項４９に記載のメモリ構造であって、
    前記トンネル誘電体層は、二酸化シリコン膜、または酸化シリコン−窒化シリコン−酸化シリコン（「ＯＮＯ」）三重層を含むことを特徴とするメモリ構造。
53. 請求項５に記載のメモリ構造であって、
    前記電荷トラップ材料は、各薄膜トランジスタが１分を超えるデータ保持時間及び１０万サイクルを超える書き込み消去耐久性を有するように選択されることを特徴とするメモリ構造。
54. 請求項４９に記載のメモリ構造であって、
    前記トンネル誘電体層は、前記ストレージ層の中への実質的に直接的なトンネリングを可能にし、前記ストレージ層からの直接的なトンネリングを可能にするのに十分な薄さであることを特徴とするメモリ構造。
55. 請求項５４に記載のメモリ構造であって、
    １つ以上の薄膜トランジスタに記憶されたデータは、前記データ保持時間より短い時間間隔以内にリフレッシュされることを特徴とするメモリ構造。
56. メモリ構造を作製するための方法であって、
    半導体基板の中及び上にメモリ回路をサポートするための回路を形成するステップであって、前記半導体基板は平坦な表面を有する。該回路を形成するステップと、
    前記半導体基板の前記平坦な表面上に第１の絶縁層を設けるステップと、
    前記第１の絶縁層に、前記半導体基板の中及び上の前記回路に電気的に接続するためのコンタクトを設けるステップであって、前記コンタクトは、前記第１の絶縁層を貫通して第１の方向に延び、前記第１の方向は前記半導体基板の前記平坦な表面と実質的に直交している、該コンタクトを設けるステップと、
    複数の導体スタックを形成するステップであって、各導体は、長手方向に、前記半導体基板の前記平坦な表面に平行な第２の方向に実質的に延び、前記導体は、介在する絶縁層によって互いに絶縁されており、前記複数の導体スタックは複数のトレンチによって互いに分離されており、前記複数のトレンチは、前記第２の方向に沿った行と、前記半導体基板の前記平坦な表面に平行な第３の方向に沿った行とを有するアレイ状に、前記第１に方向に沿って前記第１の絶縁層に達するように画定される、該複数の導体スタックを形成するステップと、
    前記複数のトレンチの側壁上に電荷トラップ材料の電荷トラップ層を堆積するステップと、
    前記電荷トラップ層の表面上に低濃度にドープされたポリシリコンを堆積するステップと、
    前記複数のトレンチを高速エッチング誘電体層で充填するステップと、
    前記第１の絶縁層に達するシャフトを形成するために、前記高速エッチング誘電体層をフォトリソグラフィーパターニング及び異方性エッチングするステップと、
    前記シャフトの側壁上に高濃度にドープされたポリシリコン層を設けるステップと、
    前記導体スタックの頂部から前記高濃度にドープされたポリシリコンを除去し、前記導体スタックの上に第２の絶縁層を設けるステップとを含むことを特徴とする方法。
57. 請求項５６に記載の方法であって、
    前記高濃度にドープされたポリシリコン層は、実質的に前記シャフトを充填するように設けられることを特徴とする方法。
58. 請求項５６に記載の方法であって、
    前記導体は、低抵抗材料の群から選択された材料を含み、前記低抵抗材料の群は、タングステンまたは他の屈折性金属、Ｎ＋ドープされたポリシリコン、Ｐ＋ドープされたポリシリコン、ニッケルシリサイド、コバルトシリサイド、及びタングステンまたは他のシリサイド及び高濃度にドープされたポリシリコンのシリサイド及びサリサイド、及びそれらの組み合わせからなる群から選択されることを特徴とする方法。
59. 請求項５６に記載の方法であって、
    前記低濃度にドープされたポリシリコンは第１の導電型であり、前記高濃度にドープされたポリシリコンは前記第１の導電型と反対の導電型であることを特徴とする方法。
60. 請求項５６に記載の方法であって、
    前記複数の導体スタックを形成するステップは、
    複数の導体層を形成するステップであって、各導体層は、前記半導体基板の前記平坦な表面に実質的に平行であり前記導体層同士は、介在する絶縁層によって互いに絶縁されている、該複数の導体層を形成するステップと、
    複数のトレンチを形成するために、前記導体及び介在する前記絶縁層のフォトリソグラフィーパターニング及び異方性エッチングを行うステップとを含むことを特徴とする方法。
61. 請求項６０に記載の方法であって、
    前記複数の導体層の各連続する導体層は、その直前の導体層よりも前記第３の方向に沿って延びる距離がより小さいことを特徴とする方法。
62. 請求項６０に記載の方法であって、
    前記導体層の全てが形成された後、各導体層を前記半導体基板の前記回路に接続するために、予め形成された介在する絶縁層を貫通してバイアホールをエッチングすることを特徴とする方法。
63. 請求項６０に記載の方法であって、
    前記導体をパターニングして前記第３の方向に沿って長手方向に延びる導電性ストリップを形成し、前記導電性ストリップの長さに沿った所定の位置において同じ導体層から形成された隣接する導体ストリップ間の距離は、前記電荷トラップ層の２倍未満であることを特徴とする方法。
64. 請求項６０に記載の方法であって、
    前記導体層は、前記第３の方向に沿って長手方向に延びる導体ストリップを形成するようにパターニングされ、各導体ストリップの所定の部分が所定の凹曲面の曲率半径を有することを特徴とする方法。
65. 請求項５６に記載の方法であって、
    前記複数の導体スタックを形成するステップは、
    前記介在する絶縁層として複数の絶縁層を設けるステップであって、前記介在する絶縁層同士は、介在する犠牲層によって互いに分離される、該複数の絶縁層を設けるステップと、
    前記複数の絶縁層の間に形成された前記犠牲層を除去して、前記絶縁層の間にキャビティを形成するステップと、
    前記キャビティに高導電性の導体を充填するステップとを含むことを特徴とする方法。
66. 請求項６５に記載の方法であって、
    前記電荷トラップ層が前記複数のトレンチの側壁上に堆積された後に、前記キャビティ及び前記導体が形成され、前記低濃度にドープされたポリシリコンが前記電荷トラップ層の表面上に堆積されることを特徴とする方法。
67. 請求項６５に記載の方法であって、
    前記絶縁層は二酸化シリコンであり、前記犠牲層は、前記絶縁層及び前記電荷トラップ層に対して高い選択性を有する窒化シリコンまたは他の高速エッチング材料であることを特徴とする方法。
68. 請求項５６に記載の方法であって、
    前記第１の絶縁層の上に相互接続導体層を堆積し、フォトリソグラフィーによりパターニングし、エッチングするステップを更に含むことを特徴とする方法。
69. 請求項６８に記載の方法であって、
    前記相互接続導体層と前記高濃度にドープされたポリシリコンとの間にアクティブ材料を供給して、前記相互接続導体層と前記高濃度にドープされたポリシリコンを接続するアクセストランジスタを形成するステップを更に含むことを特徴とする方法。
70. 請求項５６に記載の方法であって、
    前記電荷トラップ材料は、ブロッキング層、ストレージ層及びトンネル誘電体層を含むことを特徴とする方法。
71. 請求項７０に記載の方法であって、
    前記ブロッキング層は、酸化アルミニウム、酸化ハフニウム、二酸化ケイ素、窒化ケイ素またはそれらの組み合わせの１つ以上の膜を含むことを特徴とする方法。
72. 請求項７０に記載の方法であって、
    前記ストレージ層は、窒化シリコン、シリコンリッチな酸窒化物、誘電体膜に埋め込まれた導電性ナノドット、分離されたフローティングゲート、またはそれらの組み合わせの１つ以上の膜を含むことを特徴とする方法。
73. 請求項７０に記載の方法であって、
    前記トンネル誘電体層は、二酸化シリコン膜、または酸化シリコン−窒化シリコン−酸化シリコン（「ＯＮＯ」）三重層を含むことを特徴とする方法。
74. 請求項７０に記載の方法であって、
    前記ブロッキング層、前記ストレージ層及び前記トンネル誘電体層は、それぞれ１５ｎｍ以下、１０ｎｍ以下、及び１０ｎｍ以下の厚さを有することを特徴とする方法。
75. 請求項７０に記載の方法であって、
    前記トンネル誘電体層は、４ｎｍ以下の厚さを有するシリコン酸化膜またはシリコン窒化膜を含むことを特徴とする方法。

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