DE102020132926A1 - 3d ferroelektrischer speicher - Google Patents

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Abstract

Ein 3D-Speicherarray umfasst Datenspeicherstrukturen, die zumindest teilweise durch einen oder mehrere vertikale Filme bereitgestellt werden, die sich nicht zwischen vertikal benachbarten Speicherzellen erstrecken. Das 3D-Speicherarray umfasst leitfähige Streifen und dielektrische Streifen, die abwechselnd über einem Substrat gestapelt sind. Die leitfähigen Streifen können seitlich von den dielektrischen Streifen eingebeult sein, um Aussparungen zu bilden. In diesen Aussparungen kann ein Datenspeicherfilm angeordnet sein. Jeder Abschnitt des Datenspeicherfilms, der sich außerhalb der Aussparungen befindet, kann effektiv entfernt worden sein, wodurch der Datenspeicherfilm von Ebene zu Ebene innerhalb des 3D-Speicherarrays im Wesentlichen diskontinuierlich ist. Die Datenspeicherfilm innerhalb jeder Schicht kann obere und untere Grenzen haben, die denen eines entsprechenden leitfähigen Streifens entsprechen. Der Datenspeicherfilm kann auch zwischen horizontal benachbarten Speicherzellen diskontinuierlich gestaltet werden.

Description

  • BEUGNAHME AUF VERWANDTE ANWENDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung 63/031,019 , eingereicht am 28. Mai 2020, deren Inhalt vollumfänglich durch Bezugnahme hierin aufgenommen wird.
  • HINTERGRUND
  • Zweidimensionale (2D) Speicherarrays sind in elektronischen Bauteilen weit verbreitet und können z.B. NOR-Flash-Speicherarrays, NAND-Flash-Speicherarrays, DRAM-Arrays (Dynamic Random-Access Memory) und dergleichen umfassen. Allerdings stoßen 2D-Speicherarrays an Skalierungsgrenzen und damit an die Grenzen der Speicherdichte. Dreidimensionale (3D) Speicherarrays sind ein vielversprechender Kandidat für die Erhöhung der Speicherdichte und können z.B. 3D-NAND-Flash-Speicherarrays, 3D-NOR-Flash-Speicherarrays und dergleichen umfassen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den begleitfähigen Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig erhöht oder reduziert sein.
    • 1A zeigt eine perspektivische Ansicht eines ersten 3D-Speicherarrays, das ein 3D-Speicherarray gemäß einigen Aspekten der vorliegenden Lehre ist.
    • 1B zeigt einen vertikalen Querschnitt durch den 3D-Speicher von 1A in der Ebene B.
    • 1C zeigt einen horizontalen Querschnitt durch den 3D-Speicher von 1A in der Ebene C.
    • 2 ist eine Draufsicht einer integrierten Schaltung mit dem 3D-Speicherarray von 1A.
    • 3 zeigt einen Querschnitt durch eine integrierte Schaltung, die das 3D-Speicherarray von 1A umfasst.
    • 4 zeigt ein äquivalentes Schaltbild des 3D-Speicherarrays von 1A.
    • 5A-5B zeigen vertikale und horizontale Querschnitte eines zweiten 3D-Speicherarrays, das ein 3D-Speicherarray gemäß einigen anderen Aspekten der vorliegenden Lehre ist
    • 6A-6B zeigen vertikale und horizontale Querschnitte eines dritten 3D-Speicherarrays, das ein 3D-Speicherarray gemäß einigen anderen Aspekten der vorliegenden Lehre ist
    • 7A-7B zeigen vertikale und horizontale Querschnitte eines vierten 3D-Speicherarrays, das ein 3D-Speicherarray gemäß einigen anderen Aspekten der vorliegenden Lehre ist
    • 8A-8B zeigen vertikale und horizontale Querschnitte eines fünften 3D-Speicherarrays, das ein 3D-Speicherarray gemäß einigen anderen Aspekten der vorliegenden Lehre ist
    • 9A-9B zeigen vertikale und horizontale Querschnitte eines sechsten 3D-Speicherarrays, das ein 3D-Speicherarray gemäß einigen anderen Aspekten der vorliegenden Lehre ist
    • 10A-10B zeigen vertikale und horizontale Querschnitte eines siebten 3D-Speicherarrays, das ein 3D-Speicherarray gemäß einigen anderen Aspekten der vorliegenden Lehre ist
    • 11A-11B zeigen vertikale und horizontale Querschnitte eines achten 3D-Speicherarrays, das ein 3D-Speicherarray gemäß einigen anderen Aspekten der vorliegenden Lehre ist
    • 12A und 12B bis 22A und 22B sind eine Reihe von gepaarten Draufsicht- und Querschnittsdarstellungen, die ein Verfahren zur Herstellung einer Vorrichtung gemäß der vorliegenden Lehre zeigen, die ein 3D-Speicherarray mit Merkmalen des ersten 3D-Speicherarrays umfasst.
    • 23 und 24 zeigen Draufsichten einer Variation des Verfahrens von 12A und 12B bis 22A und 22B zur Bildung eines 3D-Speicherarrays mit Merkmalen des siebten 3D-Speicherarrays.
    • 25 bis 31 zeigen Querschnittsansichten, die ein alternatives Verfahren zur Bildung von Stapeln dielektrischer Streifen und leitfähiger Streifen mit Aussparungen gemäß einigen Aspekten der vorliegenden Lehre zeigen.
    • 32 bis 36 zeigen eine Reihe von Querschnittsansichten, die eine Variation des Verfahrens von 12A und 12B bis 22A und 22B zeigen, wobei diese Variation zur Herstellung eines Speicherarrays mit Merkmalen des zweiten oder dritten 3D-Speicherarrays verwendet werden kann.
    • 37A-37B zeigen eine Draufsicht und eine Querschnittsansicht, die eine Variation des Verfahrens von 12A und 12B bis 22A und 22B zeigen, wobei diese Variation zur Herstellung eines Speicherarrays mit Merkmalen des vierten oder des sechsten 3D-Speicherarrays verwendet werden kann.
    • 38A und 38B bis 44A und 44B zeigen gepaarte Draufsichten und Querschnittsansichten, die eine Variation des Verfahrens von 12A und 12B bis 22A und 22B zeigen, wobei diese Variation zur Herstellung eines Speicherarrays mit Merkmalen des fünften 3D-Speicherarrays verwendet werden kann.
    • 45-48 zeigen Flussdiagramme, die verschiedene Verfahren gemäß der vorliegenden Lehre die zur Bildung von 3D-Speicherarrays zeigen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegende Offenbarung bietet viele verschiedene Ausführungsformen und Beispiele für die Umsetzung verschiedener Merkmale dieser Offenbarung. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten und Anordnungen beschrieben. Dies sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, kann aber auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal gegebenenfalls nicht in direktem Kontakt stehen. Ferner kann die vorliegende Offenbarung Bezugszeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt nicht grundsätzlich eine Beziehung zwischen den verschiedenen hierin diskutierten Ausführungsformen und/oder Konfigurationen vor.
  • Des Weiteren können hier zur Vereinfachung der Beschreibung räumlich relative Begriffe wie „unter“, „unten“, „abwärts“, „über“, „oben“, „aufwärts“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal wie in den Zeichnungen dargestellt zu beschreiben. Die räumlich relativen Begriffe sollen neben der Ausrichtung wie in den Zeichnungen dargestellt auch andere Ausrichtungen der Vorrichtung während Benutzung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Bezeichnungen können ebenfalls entsprechend interpretiert werden.
  • In einem Typ von dreidimensionalen (3D) Speicherarrays stellen vertikale Filme Datenspeicherstrukturen und -kanäle bereit. Vertikal bezieht sich auf eine Ausrichtung des Films relativ zu einer Oberfläche, über der das 3D-Speicherarray angeordnet ist. Die Oberfläche kann die eines Chips sein, der aus einem Halbleiterwafer geschnittenen wird. Ein dünner Film, der auf der Oberfläche gebildet wird, wäre ein horizontaler Film. Eine vertikale Schicht kann nahezu senkrecht zu einer horizontalen Schicht sein. Diese Ausrichtung schränkt die Möglichkeiten für die Strukturierung nach der Abscheidung ein. Die Lithografie kann hochkant auf den Film angewendet werden, aber diese Lithografie schafft eine eindimensionale Strukturierung anstatt einer zweidimensionalen Strukturierung. Eine eindimensionale Strukturierung hinterlässt die vertikalen Datenspeicherfilme kontinuierlich zwischen vertikal benachbarten Zellen.
  • Aufgrund dieser Kontinuität wurden 3D-Speicher mit einer Struktur, die vertikale Datenspeicherfilme umfasst, nur für Speichertypen verwendet, bei denen die Datenspeicherfilme über mehrere Zellen in dem Array kontinuierlich sein können. Ein solcher Speichertyp ist der ferroelektrische Speicher. In ferroelektrischen Speichern umfasst der Datenspeicherfilm elektrische Dipole und ein Programm- oder Löschvorgang kann verwendet werden, um eine Ausrichtung der elektrischen Dipole einzustellen. Die Dipolausrichtung verändert eine Gatespannung, bei der ein zugehöriger Kanal leitfähig wird. Die Dipole in einem Bereich des Films können eine erste Ausrichtung behalten, um eine erste Schwellspannung für eine erste Speicherzelle bereitzustellen, während die Dipole in einem zweiten Bereich des Films eine zweite Ausrichtung behalten können, um eine zweite Schwellspannung für eine zweite Speicherzelle bereitzustellen. Die Dipole diffundieren im Wesentlichen nicht über den Film. Allerdings zeigte sich, dass die Programmierung einer Speicherzelle bei einem 3D-ferroelektrischen Speicherarray eine Schwellspannung für eine vertikal benachbarte Zelle stören kann.
  • Gemäß der vorliegenden Lehre kann das Problem, dass die Programmierung einer Speicherzelle den Programmierzustand einer vertikal benachbarten Speicherzelle in einem 3D-Speicherarray stört, gelöst werden, indem ein Datenspeicherfilm zwischen den Speicherzellen ganz oder teilweise eliminiert wird. Ohne Einschränkung durch die Theorie wird angenommen, dass Dipole in einem ferroelektrischen Film zwischen den Speicherzellen durch den Randbereich eines elektrischen Feldes ausgerichtet werden können, das zum Programmieren einer oder der anderen der vertikal benachbarten Speicherzellen verwendet wird. Mit zunehmender Speicherdichte kann eine Konzentration von ausgerichteten Dipolen in dem Datenspeicherfilm zwischen den Speicherzellen ausreichend werden, um eine Schwellspannung einer oder der anderen Speicherzelle merklich zu beeinflussen. Das Problem der Störung wurde bei Speicherzellen, die horizontal nebeneinander liegen, nicht beobachtet. Somit ist in einigen dieser Lehren der Datenspeicherfilm des 3D-Speicherarrays kontinuierlich zwischen horizontal benachbarten Speicherzellen. Strukturen, die den Datenspeicherfilm zwischen horizontal benachbarten Speicherzellen diskontinuierlich machen, können Platz in das Array einbringen. Wird der Film kontinuierlich belassen, kann die Speicherdichte höher sein.
  • In einem Verfahren zur Herstellung eines 3D-Speicherarrays werden Steuergate-Schichten und dielektrische Schichten abwechselnd abgeschieden, um einen breiten Stapel zu bilden. Gräben werden in dem breiten Stapel gebildet, um eine Reihe von schmalen Stapeln zu bilden, wobei jeder Stapel mehrere Ebenen von leitfähigen Streifen umfasst, die durch dielektrische Streifen vertikal voneinander getrennt sind. Eine oder mehrere Schichten, einschließlich eines Datenspeicherfilms, werden in den Gräben zwischen den schmalen Stapeln abgeschieden, um eine Datenspeicherstruktur zu bilden. Eine Kanalschicht kann über der Datenspeicherstruktur abgeschieden werden. Der Datenspeicherfilm und die Kanalschicht werden seitlich an den schmalen Stapeln (Seiten der Gräben) abgeschieden, wobei der Datenspeicherfilm und die Kanalschicht vertikal verlaufen. Vertikal ausgerichtete leitfähige Leitungen können in den Gräben neben der Kanalschicht gebildet werden. In dem resultierenden Speicherarray sind die Speicherzellen vertikal und horizontal an den Seiten jedes der schmalen Stapel angeordnet.
  • Einige Aspekte der vorliegenden Lehren betreffen ein 3D-Speicherarray, das Datenspeicherstrukturen aufweisen kann, die zumindest teilweise durch einen oder mehrere vertikale Filme bereitgestellt werden, welche sich nicht zwischen vertikal benachbarten Speicherzellen erstrecken. Das Speicherarray umfasst leitfähige Streifen und dielektrische Streifen, die abwechselnd über einem Substrat gestapelt sind. Die leitfähigen Streifen sind seitlich von den dielektrischen Streifen eingebeult (eingedrückt). Mit anderen Worten sind die leitfähigen Streifen in den Stapeln relative zu den dielektrischen Streifen zurückgesetzt, um Einbeulungsbereiche (auch als Aussparungen bezeichnet) zu definieren. Ein Datenspeicherfilm kann in den Einbeulungsbereichen angeordnet sein. Jeder Teil des Datenspeicherfilms, der sich außerhalb der Einbeulungsbereiche befindet, kann effektiv entfernt worden sein, wodurch der Datenspeicherfilm im Wesentlichen diskontinuierlich von Ebene zu Ebene innerhalb des 3D-Speicherarrays ist. Die Datenspeicherfilm innerhalb jeder Schicht kann obere und untere Grenzen haben, die mit denen eines leitfähigen Streifens in dieser Ebene ausgerichtet sind. Der Datenspeicherfilm in jeder Schicht kann eine seitliche Grenze aufweisen, die mit den seitlichen Grenzen der dielektrischen Streifen über und unter der Datenspeicherfilm ausgerichtet ist.
  • In einigen Ausführungsformen ist der Datenspeicherfilm innerhalb der Einbeulungsbereiche enthalten. In einigen Ausführungsformen füllt der Datenspeicherfilm die Einbeulungsbereiche aus. In einigen Ausführungsformen füllen die Datenspeicherstruktur und die Kanalschicht zusammen die Einbeulungsbereiche aus. In einigen Ausführungsformen ist die Kanalschicht von Ebene zu Ebene diskontinuierlich. In einigen Ausführungsformen sind sowohl die Kanalschicht als auch der Datenspeicherfilm in den Einbeulungsbereichen enthalten. In einigen Ausführungsformen liegt die Kanalschicht teilweise innerhalb der Einbeulungsbereiche, teilweise außerhalb der Einbeulungsbereiche und erstreckt sich vertikal durch mehrere Zellen des 3D-Speicherarrays.
  • Einige Aspekte der vorliegenden Lehre betreffen ein Verfahren zur Herstellung einer Speichervorrichtung. Das Verfahren beginnt mit der Abscheidung von Gateschichten und dielektrischen Schichten, um einen anfänglichen Stapel zu bilden. Die Gateschichten können ein Gateelektrodenmaterial oder ein Dummy-Material sein. Gräben werden in dem anfänglichen Stapel gebildet, um eine Reihe von schmalen Stapeln zu bilden, die jeweils abwechselnd leitfähige Streifen und dielektrische Streifen umfassen. Die leitfähigen Streifen werden dann durch einen selektiven Ätzprozess relativ zu den dielektrischen Streifen eingebeult. Das Einkerben der leitfähigen Streifen erzeugt Aussparungen in den schmalen Stapeln. Wenn die leitfähigen Streifen zunächst mit einem Dummy-Material gebildet werden, kann das Dummy-Material vor dem selektiven Ätzprozess durch ein Gateelektrodenmaterial ersetzt werden. Ein Datenspeicherfilm wird so abgeschieden, dass ein erster Abschnitt des Datenspeicherfilms in den Aussparungen abgeschieden wird. In einigen Ausführungsformen wird der Datenspeicherfilm durch Atomlagenabscheidung (ALD) abgeschieden. Ein zweiter Abschnitt des Datenspeicherfilms kann außerhalb der Aussparungen, einschließlich auf den dielektrischen Streifen zwischen den leitfähigen Streifen, abgeschieden werden. In einigen Ausführungsformen wird der zweite Abschnitt des Datenspeicherfilms durch einen anisotropen Ätzprozess wie z.B. Plasmaätzen entfernt. Beim Ätzen kann alleinig der erste Abschnitt des Datenspeicherfilms zurückbleiben, d.h. derjenige Abschnitt, der in den Aussparungen liegt. In einigen Ausführungsformen wird ein isotroper Ätzprozess verwendet, um den Datenspeicherfilm innerhalb der Aussparungen eingebeult zu hinterlassen.
  • Das Verfahren kann mit der Abscheidung beliebiger zusätzlicher Schichten fortfahren, die die Herstellung einer Datenspeicherstruktur und dann einer Kanalschicht vervollständigen. In einigen Ausführungsformen werden die Aussparungen durch die Datenspeicherstruktur gefüllt. In einigen Ausführungsformen wird ein Abschnitt der Kanalschicht in den Aussparungen abgeschieden. In einigen Ausführungsformen wird eine zweite Kanalschicht nach der ersten Kanalschicht abgeschieden. Die zweite Kanalschicht kann mit der ersten Kanalschicht kombiniert werden, um eine gewünschte Kanaldicke bereitzustellen. Vor der Abscheidung der zweiten Kanalschicht kann der anisotrope Ätzprozess oder ein zweiter anisotroper Ätzprozess durchgeführt werden, um einen Abschnitt der ersten Kanalschicht zu entfernen, der außerhalb der Aussparungen liegt. Diese Vorgehensweise kann die Kanalschicht mit einer im Wesentlichen ebenen Oberfläche hinterlassen.
  • In einigen Ausführungsformen werden Stopfen von Interzellen-Dielektrikum periodisch entlang der Länge der Gräben gebildet, bevor die Aussparungen gebildet werden. Die Stopfen trennen horizontal die gewünschten Speicherzellenpositionen. Das Dielektrikum kann abgeschieden werden, um die Gräben zu füllen, das Dielektrikum außerhalb der Gräben kann durch einen Planarisierungsprozess wie CMP entfernt werden, eine Maske kann gebildet werden, und das Dielektrikum kann geätzt werden, um die dielektrischen Stopfen zu definieren. Diese Stopfen können die Aussparungen unterbrechen, die Aussparungen horizontal aufteilen und verhindern, dass der Datenspeicherfilm sich zwischen horizontal benachbarte Zellen erstreckt. Das Verfahren kann verwendet werden, um Datenspeicherfilme bereitzustellen, die diskontinuierlich von Zelle zu Zelle in einem gesamten 3D-Speicherzellen-Array sind. Die diskontinuierliche Ausgestaltung der Datenspeicherstrukturen von Zelle zu Zelle in dem gesamten 3D-Speicherarray erhöht die Vielfalt der Datenspeicherstrukturen, die verwendet werden können. Die Isolierung von Zelle zu Zelle ermöglicht es, dass der Datenspeicherfilm z.B. ein leitfähiges schwebendes Gate oder dergleichen ist.
  • Alternativ können die dielektrischen Stopfen nach der Bildung der Aussparungen, nach der Abscheidung des Datenspeicherfilms oder nach der Abscheidung der Kanalschicht gebildet werden. In all diesen Fällen werden die Gräben letztendlich mit einem Intrazellen-Dielektrikum gefüllt. Öffnungen können in das Intrazellen-Dielektrikum geätzt werden und mit leitfähigem Material gefüllt werden, um vertikale leitfähige Leitungen wie Source-Leitungen und Bitleitungen für die Speicherzellen in dem 3D-Array zu bilden.
  • Einige Aspekte der vorliegenden Lehren betreffen eine Speichervorrichtung mit einem 3D-Array von Speicherzellen, die zwischen zwei benachbarten Metallinterconnectschichten angeordnet sind. Die Metallinterconnectschichten sind vertikal in einer Metallinterconnectstruktur verteilt, die über einem Halbleitersubstrat angeordnet sein kann. Jede der Speicherzellen hat eine Source-Seite, eine Drain-Seite, einen Kanal, der sich zwischen der Source-Seite und der Drain-Seite erstreckt, ein Steuergate und eine Datenspeicherstruktur zwischen dem Steuergate und dem Kanal. Ein Array von Stapeln innerhalb des 3D-Arrays umfasst jeweils mehrere Ebenen von leitfähigen Streifen, die durch dielektrische Streifen voneinander getrennt sind. Die leitfähigen Streifen erstrecken sich in horizontaler Richtung, um mehrere Steuergates zu verbinden. Bitleitungen erstrecken sich vertikal durch das 37D-Array, wobei jede der Bitleitungen mit mehreren Drain-Seiten verbunden ist. Source-Leitungen erstrecken sich ebenfalls vertikal durch das 3D-Array, wobei jede der Source-Leitungen mit mehreren Source-Seiten verbunden ist.
  • Die Speicherzellen in dem 3D-Array sind in einer sich vertikal wiederholenden Struktur verteilt, wobei das 3D-Array vertikal benachbarte Speicherzellen umfasst. Die Datenspeicherstrukturen der vertikal benachbarten Speicherzellen sind diskontinuierlich. In einigen Ausführungsformen sind die Datenspeicherstrukturen diskontinuierlich, indem die Datenspeicherstrukturen in Aussparungen in den Seiten der Stapel gebildet sind. Die Aussparungen sind über den leitfähigen Streifen gebildet. In einigen Ausführungsformen sind die Datenspeicherstrukturen auf den Seiten der leitfähigen Streifen selektiv gezüchtet oder auf andere Weise vertikal diskontinuierlich gestaltet. In einigen Ausführungsformen sind die Datenspeicherstrukturen in dem 3D-Array kontinuierlich zwischen horizontal benachbarten Zellen. In einigen anderen Ausführungsformen sind die Datenspeicherstrukturen in dem 3D-Array sowohl entlang der horizontalen Richtung als auch in jeder anderen Richtung diskontinuierlich. Dielektrische Stopfen können Zwischenräume füllen, die in Gräben zwischen den Stapeln periodisch verteilt sind.
  • 1A zeigt eine perspektivische Ansicht eines ersten 3D-Speicherarrays 100A von Speicherzellen 101A gemäß einigen Aspekten der vorliegenden Lehre. 1B zeigt einen Querschnitt des ersten 3D-Speicherarrays 100A entlang einer Ebene B von 1A. 1C zeigt einen Querschnitt entlang einer Ebene C von 1A. Die Linie BC in 1B und 1C liegt an dem Schnittpunkt der Ebene B und der Ebene C. Die Ebene B ist vertikal. Die Ebene C ist horizontal.
  • Eine Reihe von Stapeln 135A ist innerhalb des ersten 3D-Speicherarrays 100A angeordnet. Jeder der Stapel 135A hat leitfähige Streifen 123A in mehreren Ebenen 141A-D, die durch dielektrische Streifen 131A voneinander getrennt sind. Während dieses Beispiel vier Ebenen 141A-D zeigt, können die Stapel 135A eine größere oder geringere Anzahl von Ebenen haben. Die dielektrischen Streifen 131A haben dielektrische Seitenwände 129A. Die leitfähigen Streifen 123A haben Gate-Seitenwände 125A, die relative zu den dielektrischen Seitenwänden 129A eingebeult (eingedrückt) sind, um Aussparungen 127A in den Stapeln 135A zu erzeugen. Die Aussparungen 127A, die auch als Einbeulungsbereiche bezeichnet werden, sind Bereiche, die den leitfähigen Streifen 123A benachbart sind und einwärts von den dielektrischen Seitenwänden 129A in einem Querschnitt entlang einer vertikalen Richtung, die eine Stapelungsrichtung der Stapel 135A ist. Die Gate-Seitenwände 125A sind konkav und um einen Abstand D1 relative zu den dielektrischen Seitenwänden 129A eingebeult. Source/Drain-Strukturen, die Source-Leitungen 103A und Bitleitungen 119A umfassen, sind vertikal ausgerichtet und zwischen den Stapeln 135A angeordnet.
  • Datenspeicherfilme 111A sind in den Aussparungen 127A angeordnet und füllen diese aus. Die Datenspeicherfilme 111A haben eine obere Grenze 155A, die mit einer oberen Grenze 153A eines benachbarten leitfähigen Streifens 123A ausgerichtet ist. Die Ausrichtung ist eine vertikale Ausrichtung, die sich daraus ergibt, dass die obere Grenze 155A und die obere Grenze 153A horizontal und auf gleicher Höhe liegen. In ähnlicher Weise haben die Datenspeicherfilme 111A eine untere Grenze 161A, die mit einer unteren Grenze 163A des benachbarten leitfähigen Streifens 123A ausgerichtet ist. In den Ebenen 141A-141C stoßen die obere Grenze 153A und die obere Grenze 155A an einen darüber liegenden dielektrischen Streifen 131A. In den Ebenen 141B-141D stoßen die untere Grenze 161A und die untere Grenze 163A an einen darunter liegenden dielektrischen Streifen 131A. Seitenwände 126A der Datenspeicherfilme 111A sind mit den dielektrischen Seitenwänden 129A von vertikal benachbarten dielektrischen Streifen 131A ausgerichtet. Die Seitenwände 126A und die Seitenwände 129A können beide im Wesentlichen vertikal sein und die Ausrichtung kann eine horizontale Ausrichtung sein.
  • Die Speicherzellen 101A können auf jeder der beiden relative zuliegenden Seiten 133A, 133B eines Stapels 135A mit einer ersten Seite 133A und einer zweiten Seite 133B gebildet werden. Die Speicherzellen 101A sind horizontal und vertikal auf der ersten Seite 133A und auf der zweiten Seite 133B angeordnet. Die horizontale Positionierung der Speicherzellen 101A kann von Seite zu Seite variieren, um einen Versatz zwischen den Speicherzellen 101A auf der ersten Seite 133A und den Speicherzellen 101A auf der zweiten Seite 133B zu erreichen, aber die Anordnung der Speicherzellen 101A wiederholt sich von Ebene zu Ebene.
  • Jede der Speicherzellen 101A umfasst ein Steuergate 109A, eine Datenspeicherstruktur 108A, einen Kanal 113A, eine Source-Seite 105A und eine Drain-Seite 117A. Die Steuergates 109A werden von den leitfähigen Leitungen 123A bereitgestellt. Ein einzelner leitfähiger Streifen 123A kann Steuergates 109A für mehrere Speicherzellen 101A bereitstellen, einschließlich Speicherzellen 101A, die entlang einer Länge eines leitfähigen Streifens 123A horizontal benachbart sind, und Speicherzellen 101A, die auf relative zuliegenden Seiten 133A und 133B des leitfähigen Streifens 123A liegen. Der Kanal 113A, die Source-Seite 105A und die Drain-Seite 117A werden allesamt durch eine Kanalschicht 107A bereitgestellt. Die Source-Seite 105A ist ein Abschnitt der Kanalschicht 107A neben einer Source-Leitung 103A. Die Drain-Seite 117A ist ein Abschnitt der Kanalschicht 107A neben einer Bitleitung 119A. Der Kanal 113A ist ein Abschnitt der Kanalschicht 107A zwischen der Source-Seite 105A und der Drain-Seite 117A.
  • Die Kanalschicht 107A erstreckt sich vertikal durch die Ebenen 141A-141D, um Kanäle 113A, Source-Seiten 105A und Drain-Seiten 117A für mehrere Speicherzellen 101A bereitzustellen. In einigen Ausführungsformen ist die Kanalschicht 107A kontinuierlich über eine Länge und eine Höhe eines Stapels 135A. Abschnitte der Kanalschicht 107A können die Kanäle 113A, die Source-Seiten 105A und die Drain-Seiten 117A für alle horizontal und vertikal verteilten Speicherzellen 101A entweder auf der ersten Seite 133A oder der zweiten Seite 133B eines Stapels 135A bereitstellen.
  • 2 zeigt eine Draufsicht des ersten 3D-Speicherarrays 100A in einer integrierten Schaltung 200. 3 zeigt eine Teil-Querschnittsansicht der integrierten Schaltung 200. Wie in diesen Zeichnungen dargestellt, können sich die leitfähigen Streifen 123A über ein Ende des ersten 3D-Speicherarrays 100A hinaus mit schrittweise variierenden Längen erstrecken, um eine Treppenstruktur 206 zu bilden, damit jeder der leitfähigen Streifen 123A durch Durchkontaktierungen 209 mit einem eigenen Wortleitungsdraht 207 in einer darüber liegenden Metallinterconnectschicht 301D gekoppelt werden kann. Source-Leitungsdrähte 201 und Bitleitungsdrähte 203 können auch in der Metallinterconnectschicht 301D gebildet sein. Die Source-Leitungsdrähte 201 und die Bitleitungsdrähte 203 können sich kreuzweise mit Bezug auf den leitfähigen Streifen 123A und den Stapels 135A erstrecken. Jeder der Source-Leitungsdrähte 201 kann über Durchkontaktierungen 205 mit mehreren Source-Leitungen 103A gekoppelt sein. Jeder der Bitleitungsdrähte 203 kann mit den mehreren Bitleitungen 119A gekoppelt sein.
  • 4 zeigt ein äquivalentes Schaltbild 400 des ersten 3D-Speicherarrays 100A. Wie in dem äquivalenten Schaltbild 400 dargestellt, kann jede der Speicherzellen 101A als ein Transistor dienen. Es gibt M Speicherzellen, die entlang jedes der leitfähigen Streifen 123A angeordnet sind. Es gibt K Stapel 135A mit jeweils N Ebenen 141A-141D, was insgesamt K * N leitfähige Streifen 123A ergibt. Jede der Speicherzellen 101A kann individuell adressiert werden, indem ein entsprechender Wortleitungsdraht 207, Bitleitungsdraht 203 und Source-Leitungsdraht 201 ausgewählt wird. Die Anzahl der leitfähigen Streifen 123A, die mit jedem Wortleitungsdraht 207 verbunden sind, die Anzahl der Source-Leitungen 103A, die mit jedem Source-Leitungsdraht 201 verbunden sind, und die Anzahl der Bitleitungen 119A, die mit jedem Bitleitungsdraht 203 verbunden sind, können variiert werden, während dieses Merkmal aufrechterhalten wird.
  • Transistoren haben eine Gate-Schwellspannung, bei der eine Source-Drain-Verbindung von offen auf geschlossen umschaltet. In einer Speicherzelle kann dieser Schwellenwert durch Schreib- und Löschvorgänge variiert werden, um zwei oder mehr verschiedene Schwellspannungen bereitzustellen. Die Datenspeicherstruktur kann zum Beispiel einen Datenspeicherfilm 111A enthalten, der eine Polarisation von elektrischen Dipolen behält. Eine Ausrichtung dieser Dipole kann variiert werden, um eine Schwellspannung an dem Steuergate 109A zu modulieren, bei der ein elektrisches Feld den Kanal 113A leitfähig macht. Eine erste Ausrichtung dieser elektrischen Dipole stellt eine erste Schwellspannung bereit, die eine logische „1“ darstellen kann, und eine zweite Ausrichtung stellt eine zweite Schwellspannung bereit, die eine logische „o“ darstellen kann.
  • In der ersten 3D-Speicheranordnung 100A kann ein Schreibvorgang für eine der Speicherzellen 101A das Einstellen eines zugehörigen Wortleitungsdrahtes 207 auf eine Programmierspannung Vth umfassen, während ein zugehöriger Bitleitungsdraht 203 und ein zugehöriger Source-Leitungsdraht 201 mit Masse verbunden sind. Die Bitleitungsdrähte 203 und die Source-Leitungsdrähte 201 nicht ausgewählter Zellen können schwebend gelassen oder auf eine Spannung wie ½ Vdd eingestellt werden. Vth kann die höchstmögliche Schwellspannung für die Speicherzellen 101A sein. Für einen Löschvorgang kann der zugehörige Wortleitungsdraht 207 auf -Vth gesetzt werden, während der zugehörige Bitleitungsdraht 203 und der zugehörige Source-Leitungsdraht 201 geerdet werden und die anderen Bitleitungsdrähte 203 und Source-Leitungsdrähte 201 auf - ½ Vdd gehalten werden. Ein Lesevorgang kann das Einstellen des Wortleitungsdrahtes 207 auf eine Spannung zwischen der ersten Schwellspannung und der zweiten Schwellspannung, z.B. ½ Vth, das Einstellen des Source-Leitungsdrahtes 201 auf Vdd, das Einstellen des Bitleitungsdrahtes 203 auf Masse und das Bestimmen, ob ein resultierender Strom über oder unter einem Schwellenwert liegt, umfassen.
  • 2-4 zeigen eine Möglichkeit, wie die Speicherzellen 101A in der ersten 3D-Speicheranordnung 100A innerhalb einer integrierten Schaltung 200 gekoppelt werden können, um Lese-, Schreib- und Löschvorgänge zu ermöglichen. Jede andere geeignete Kopplung kann verwendet werden, einschließlich alternativer Kopplungen, die Variationen in der Anzahl der Source-Leitungen 103A, der Bitleitungen 119A und der leitfähigen Streifen 123A verursachen, welche mit jedem Source-Leitungsdraht 201, Bitleitungsdraht 203 und Wortleitungsdraht 207 verbunden sind. 2-3 zeigen, dass alle Verbindungen durch Durchkontaktierungen 209 und Durchkontaktierungen 205 gebildet werden, die mit den Source-Leitungsdrähten 201, Bitleitungsdrähten 203 und Wortleitungsdrähten 207 verbunden sind, welche in der Metallinterconnectschicht 301D über dem ersten 3D-Speicherarray 100A angeordnet sind, aber einige oder alle dieser Verbindungen können mit Drähten in einer Metallinterconnectschicht 301C unter dem ersten 3D-Speicherarray 100A hergestellt werden. Die Verwendung sowohl der Metallinterconnectschicht 301C als auch der Metallinterconnectschicht 301D zur Herstellung dieser Verbindungen kann eine Reduzierung der parasitären Widerstände und Kapazitäten ermöglichen.
  • Wie in 3 dargestellt, kann das erste 3D-Speicherarray 100A zwischen der Metallinterconnectschicht 301C und der Metallinterconnectschicht 301D innerhalb einer Metallinterconnectstruktur 315 über einem Substrat 309 angeordnet sein. Die Metallinterconnectschicht 301C und die Metallinterconnectschicht 301D können die dritte Metallinterconnectschicht und die vierte Metallinterconnectschicht, die vierte Metallinterconnectschicht und die fünfte Metallinterconnectschicht oder jedes andere benachbarte Paar von Metallinterconnectschichten in der Metallinterconnectstruktur 315 sein. Das Substrat 309 kann ein Halbleitersubstrat sein und kann Feldeffekttransistoren (FETs) 307 und andere Vorrichtungen tragen, die für den Betrieb des ersten 3D-Speicherarrays 100A verwendet werden. Diese Vorrichtungen können über Drähte 303 und Durchkontaktierungen 305 innerhalb der Metallinterconnectstruktur 315 mit dem ersten 3D-Speicherarray 100A verbunden sein.
  • Das Substrat 309 kann ein Chip sein, der aus einem Wafer geschnitten wird, z.B. einem Silizium-Wafer oder dergleichen. Das Substrat 309 kann ein Halbleitersubstrat sein, wie z.B. ein Bulk-Halbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen. Andere Substrate wie z.B. ein mehrschichtiges oder Gradientensubstrat können ebenfalls verwendet werden. In einigen Ausführungsformen ist oder enthält das Halbleitermaterial des Substrats 309 Silizium, Germanium, Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid, Galliumindiumarsenidphosphid, Kombinationen davon oder dergleichen. Das Substrat 309 kann ein dielektrisches Material sein oder enthalten. Beispielsweise kann das Substrat 309 ein dielektrisches Substrat sein oder eine dielektrische Schicht auf einem Halbleitersubstrat umfassen. Das dielektrische Material kann ein Oxid wie z.B. Siliziumoxid, ein Nitrid wie z.B. Siliziumnitrid, ein Carbid wie z.B. Siliziumcarbid, Kombinationen davon wie z.B. Siliziumoxynitrid, Siliziumoxycarbid, Siliziumcarbonitrid oder dergleichen, oder jedes andere geeignete Dielektrikum sein.
  • Mit Bezug auf 3 hat das Substrat 309 eine Hauptfläche 308. Eine Richtung D4 verläuft senkrecht zu der Hauptfläche 308. Die Richtung D4 wird hierin als die vertikale Richtung bezeichnet und dient auch als eine Stapelungsrichtung für die Stapel 135A. Eine Richtung D5 ist senkrecht zu der Richtung D4, ist parallel zu der Hauptfläche 308, ist eine Richtung, entlang der sich die leitfähigen Streifen 123A erstrecken, und wird hierin als eine horizontale Richtung bezeichnet.
  • In den Beispielen dieser Offenbarung sind die Speicherzellen von einem Typ, der die Struktur eines Transistors hat, obwohl die Konzepte der vorliegenden Offenbarung für 3D-Speicherarrays mit jedem Typ von Speicherzellen nützlich sind. In einigen Ausführungsformen sind die Speicherzellen 101A ferroelektrische Speicherzellen und der Datenspeicherfilm 111A ist ein ferroelektrisches Material, oder enthält solches, das elektrische Dipole enthält und die Polarisation dieser Dipole behält. Beispiele für ferroelektrische Materialien, die geeignet sein können, umfassen Hafnium-Zirkonium-Oxid (HfZrO), Hafnium-AluminiumOxid (HfAlO), Hafnium-Lanthan-Oxid (HfLaO), Hafnium-Zirkoniumoxid (HfZrO), Hafnium-Ceriumoxid (HfCeO), Hafniumoxid (HfO), Hafnium-Siliziumoxid (HfSiO), Hafnium-Gadoliniumoxid (HFGdO) oder dergleichen. In einigen Ausführungsformen ist das ferroelektrische Material ein dotiertes Hafniumoxid. In einigen Ausführungsformen liegt das dotierte Hafniumoxid in der orthorhombischen Phase vor. In einigen Ausführungsformen ist der Dotierstoff zu einem atomaren Anteil von 50 % oder weniger vorhanden.
  • In einigen Ausführungsformen beträgt die Dicke T1 der Datenspeicherfilm 111A etwa 5 Nanometer bis etwa 20 Nanometer. In einigen Ausführungsformen beträgt die Dicke T1 etwa 5 bis etwa 10 Nanometer. In einigen Ausführungsformen beträgt die Dicke T1 etwa 10 bis etwa 15 Nanometer. Wenn der Datenspeicherfilm 111A ein ferroelektrisches Material ist und die Dicke zu gering ist (z.B. weniger als etwa 5 Nanometer), wird die Polarisation möglicherweise nicht gut behalten und die Zuverlässigkeit ist gering. Wenn die Dicke zu groß ist (z.B. größer als etwa 20 Nanometer), können die Programmier- und Löschspannungen groß sein und die Leistungseffizienz nachteilig beeinflussen.
  • Wenn die Speicherzellen 101A ferroelektrische Speicherzellen sind, kann die Datenspeicherstruktur 108A einen Datenspeicherfilm 111A umfassen, der sich kontinuierlich über mehrere der Speicherzellen 101A erstreckt. In einem ferroelektrischen Speicher kann der Datenspeicherfilm 111A Informationen lokal speichern, ohne von den Datenspeicherfilmen der benachbarten Zellen elektrisch isoliert zu sein. Die Datenspeicherstruktur 108A kann ferner eine Gatedielektrikumschicht (nicht dargestellt) zwischen dem Datenspeicherfilm 111A und dem Kanal 113A umfassen. Die Gatedielektrikumschicht kann als eine separate Schicht abgeschieden werden oder kann sich spontan durch eine Reaktion, wie z.B. eine Reaktion zwischen dem Datenspeicherfilm 111A und der Kanalschicht 107A, bilden. Die Gatedielektrikumschicht kann aus jedem geeigneten Material gebildet werden. Beispielsweise kann die Gatedielektrikumschicht aus Siliziumoxid (z.B. SiO2), Aluminiumoxid (z.B. Al2O3), Siliziumoxynitrid (z.B. SiON), Siliziumnitrid (z.B. Si3N4), Lanthanoxid (z.B. La2O3), Strontium-Titanoxid (z.B. SrTiO3), undotiertes Hafniumoxid (z.B. HfO2), eine Kombination davon oder dergleichen gebildet werden. In einigen Ausführungsformen ist die Gatedielektrikumschicht ein Hoch-k-Dielektrikum, d.h. ein Material mit einer Dielektrizitätskonstante von mehr als etwa 3,9, oder enthält ein solches. In verschiedenen Ausführungsformen hat die Gatedielektrikumschicht eine Dielektrizitätskonstante von etwa 3,9 bis 15, etwa 3,9 bis 10 oder etwa 10 bis 15.
  • In einigen Ausführungsformen beträgt die Dicke der Gatedielektrikumschicht weniger als etwa 2,5 Nanometer. In einigen Ausführungsformen beträgt die Dicke von etwa 1,5 bis etwa 2,5 Nanometer. In einigen Ausführungsformen beträgt die Dicke von etwa 1,5 bis etwa 1,8 Nanometer. In einigen Ausführungsformen beträgt die Dicke von etwa 1,7 bis etwa 2,5 Nanometer. Wenn die Dicke zu gering ist (z.B. etwa 1 Nanometer oder weniger), kann die Datenerhaltung gering sein. Wenn die Dicke zu groß ist (z.B. größer als etwa 2,5 Nanometer), können die Programm- und Löschspannungen zu groß sein oder das Speicherfenster (d.h. die Differenz zwischen der hohen und der niedrigen Schwellspannung) kann zu klein sein. Hohe Programm- und Löschspannungen reduzieren die Leistungseffizienz. Ein kleines Speicherfenster verringert die Zuverlässigkeit.
  • Die Kanalschicht 107A kann ein Halbleiter sein oder einen solchen enthalten. In einigen Ausführungsformen ist die Kanalschicht 107A ein Oxid-Halbleiter oder enthält einen solchen. Zu den Oxid-Halbleitern, die für die Kanalschicht 107A geeignet sein können, zählen unter anderem Zinkoxid (ZnO), Indium-Wolfram-Oxid (InWO), Indium-Gallium-Zink-Oxid (InGaZnO), Indium-Zink-Oxid (InZnO), Indium-Gallium-Zink-Zinn-Oxid (InGaZnSnO oder IGZTO), Indium-Zinn-Oxid (InSnO oder ITO), Kombinationen davon oder dergleichen. In einigen Ausführungsformen ist die Kanalschicht 107A Polysilizium, amorphes Silizium oder dergleichen oder enthält solche. In einigen Ausführungsformen hat die Kanalschicht eine Dicke von etwa 2 nm bis etwa 30 nm. In einigen Ausführungsformen hat die Kanalschicht eine Dicke von etwa 2 nm bis etwa 10 nm. In einigen Ausführungsformen hat die Kanalschicht eine Dicke von etwa 5 nm bis etwa 20 nm.
  • In einigen Ausführungsformen sind die Speicherzellen 101A Floating-Gate-Speicherzellen und die Datenspeicherstruktur 108A ist eine Ladungsspeicherstruktur. In diesen Ausführungsformen umfasst das Programmieren das Speichern oder Entfernen einer Ladung aus einem Datenspeicherfilm 111A zwischen zwei dielektrischen Schichten. Jede der beiden dielektrischen Schichten kann ein Oxid wie z.B. Siliziumoxid, ein Nitrid wie z.B. Siliziumnitrid, ein Carbid wie z.B. Siliziumcarbid, Kombinationen davon wie z.B. Siliziumoxynitrid, Siliziumoxycarbid, Siliziumcarbonitrid oder dergleichen sein. Der Datenspeicherfilm 111A kann auch ein Dielektrikum eines dieser Typen oder eines anderen Typs sein. Beispielsweise kann die Datenspeicherstruktur 108A eine ONO-Struktur sein, bei der die Datenspeicherstruktur 108A eine Nitridschicht ist und zwischen zwei Oxidschichten liegt.
  • Die leitfähigen Streifen 123A sind leitfähige Strukturen, die durch eine oder mehrere Schichten leitfähiger Materialien gebildet sind. Geeignete leitfähige Materialien für die leitfähigen Streifen 123A können dotiertes Polysilizium, leitfähige Materialien auf Kohlenstoffbasis wie Graphen und mikrokristallinen Graphit sowie Metalle enthalten. In einigen Ausführungsformen umfasst das leitfähige Material ein Metall. Die Herstellung der leitfähigen Streifen 123A aus Metall kann eine kompakte Bauweise mit geringem parasitären Widerstand ermöglichen. Einige Beispiele für Metalle, die verwendet werden können, sind Wolfram (W), Kupfer (Cu), Ruthenium (Ru), Molybdän (Mo), Kobalt (Co), Aluminium (Al), Nickel (Ni), Silber (Ag), Gold (Au) und dergleichen sowie Legierungen davon. In einigen Ausführungsformen umfassen die leitfähigen Streifen 123A außerdem eine Diffusionssperrschicht, eine Klebeschicht oder eine andere solche Schicht, die an die angrenzenden dielektrischen Streifen 131A angrenzt. Einige Beispiele für Materialien, die für eine Diffusionssperrschicht oder eine Klebeschicht verwendet werden können, sind Titannitrid (TiN), Tantalnitrid (TaN), Molybdännitrid (MoN), Zirkoniumnitrid (ZrN), Hafniumnitrid (HfN) und dergleichen. In einigen Ausführungsformen erstreckt sich ein Abschnitt der Diffusionssperrschicht oder der Klebeschicht vertikal durch einen zentralen Bereich des leitfähigen Streifens 123A. Dieser vertikale Abschnitt kann anzeigen, dass der leitfähige Streifen durch einen Replacement-Gate-Prozess gebildet wurde, der nachstehend ausführlich beschrieben wird. Der vertikale Abschnitt kann ungefähr die doppelte Dicke eines Abschnitts der Diffusionssperre oder der Klebeschicht aufweisen, der an den dielektrischen Streifen 131A angrenzt. In einigen Ausführungsformen ist das leitfähige Material auf Kohlenstoffbasis. Die Herstellung der leitfähigen Streifen aus kohlenstoffbasierten Leitern erleichtert das Ätzen zur Bildung der Stapel 135A und das Ätzen zur Bildung der Aussparungen 127A.
  • Die Source-Leitungen 103A und die Bitleitungen 119A können auch aus jedem geeigneten leitfähigen Material gebildet werden. Die Beispiele für die leitfähigen Streifen 123A gelten auch für die Source-Leitungen 103A und die Bitleitungen 119A. Wie bei den leitfähigen Streifen 123A können auch die Source-Leitungen 103A und die Bitleitungen 119A eine Klebeschicht oder eine Diffusionssperrschicht umfassen.
  • Ein Intrazellen-Dielektrikum 115A stellt eine Füllung und Isolierung zwischen den Source-Leitungen 103A und den Bitleitungen 119A bereit, die einzelnen Speicherzellen 101A entsprechen. Dielektrische Interzellen-Stopfen 121A stellen eine Füllung und Isolierung zwischen den Source-Leitungen 103A und den Bitleitungen 119A von horizontal benachbarten Speicherzellen 101A bereit. Das Intrazellen-Dielektrikum 115A, die dielektrischen Interzellen-Stopfen 121A und die dielektrischen Streifen 131A können jeweils ein beliebiges geeignetes Dielektrikum sein. Geeignete Dielektrika für diese Strukturen können z.B. Oxide wie Siliziumoxid, Nitride wie Siliziumnitrid, Carbide wie Siliziumcarbid, Kombinationen davon wie Siliziumoxynitrid, Siliziumoxycarbid, Siliziumcarbonitrid oder dergleichen sein. Für das Intrazellen-Dielektrikum 115A und die Interzellen-Dielektrikum-Stopfen 121A können voneinander verschiedene Dielektrika gewählt werden, um eine Ätzselektivität zu erreichen, die die Herstellung erleichtert.
  • In einigen Ausführungsformen betragen eine Höhe H1 der dielektrischen Streifen 131A und eine Höhe H2 der Gate-Streifen 123A jeweils etwa 15 nm bis etwa 90 nm. In einigen Ausführungsformen beträgt die Höhe H1 etwa 15 nm bis etwa 45 nm. In einigen Ausführungsformen beträgt die Höhe H1 etwa 45 nm bis etwa 90 nm. In einigen Ausführungsformen beträgt die Höhe H2 etwa 15 nm bis etwa 30 nm. In einigen Ausführungsformen beträgt die Höhe H2 etwa 30 nm bis etwa 60 nm. In einigen Ausführungsformen ist die Höhe H1 größer als die Höhe H2 . In einigen Ausführungsformen ist die Höhe H2 größer als die Höhe H. In einigen Ausführungsformen ist die Höhe H1 innerhalb des Dreifachen von drei der Höhe H2 . In einigen Ausführungsformen liegt die Höhe H1 innerhalb des Zweifachen der Höhe H2 .
  • Eine Breite W2 der dielektrischen Streifen 131A ist auch eine Breite der Stapel 135A. In einigen Ausführungsformen beträgt die Breite W2 etwa 20 nm bis etwa 200 nm. In einigen Ausführungsformen beträgt die Breite W2 etwa 30 nm bis etwa 160 nm. Die leitfähigen Streifen 123A können schmaler sein. An ihrer schmalsten Stelle entspricht die Breite der leitfähigen Streifen 123A der Breite W2 abzüglich der Dicke T1 des Datenspeicherfilms 111A. An ihrer breitesten Stelle beträgt eine Breite der leitfähigen Streifen 123A die Breite W2 abzüglich des Abstands D1 , um den die Gate-Seitenwände 125A relative zu den dielektrischen Seitenwänden 129A zurückgesetzt sind. In einigen Ausführungsformen liegt der Abstand D1 etwa 2 nm bis etwa 20 nm. In einigen Ausführungsformen beträgt der Abstand D1 etwa 2 nm bis 12 nm. In einigen Ausführungsformen beträgt der Abstand D1 etwa 2 nm bis etwa 6 nm. Die leitfähigen Streifen 123A sind schmäler als die Breite der Stapel 135A.
  • Die Source-Leitungen 103A und die Bitleitungen 119A können ähnliche Größen haben. In einigen Ausführungsformen betragen eine Breite W1 und eine Länge L2 der Source-Leitungen 103A und der Bitleitungen 119A jeweils etwa 20 nm bis etwa 100 nm. In einigen Ausführungsformen betragen die Breite W1 und die Länge L2 jeweils etwa 30 nm bis etwa 80 nm. In einigen Ausführungsformen betragen die Querschnittsflächen der Source-Leitungen 103A und der Bitleitungen 119A in der horizontalen Ebene etwa 500 nm2 bis etwa 10000 nm2. In einigen Ausführungsformen betragen die Flächen etwa 900 nm2 bis etwa 6000 nm2.
  • In einigen Ausführungsformen ist eine Breite D2 zwischen benachbarten Stapeln 135A ungefähr die Breite W1 der Source-Leitungen 103A und der Bitleitungen 119A zuzüglich der doppelten Dicke der Kanalschicht 107A. In einigen Ausführungsformen beträgt die Breite D2 etwa 30 nm bis etwa 200 nm. In einigen Ausführungsformen beträgt die Breite D2 etwa 40 nm bis etwa 140 nm.
  • In einigen Ausführungsformen beträgt die Länge L1 der Kanäle 113A etwa 30 nm bis etwa 200 nm. In einigen Ausführungsformen beträgt die Länge L1 etwa 60 nm bis etwa 150 nm. In einigen Ausführungsformen beträgt ein Abstand S1 zwischen benachbarten Speicherzellen 101A innerhalb einer Ebene 141A-D etwa 30 nm bis etwa 200 nm. In einigen Ausführungsformen beträgt der Abstand S1 etwa 30 nm bis etwa 100 nm. In einigen Ausführungsformen beträgt der Abstand S1 etwa 60 nm bis etwa 200 nm. In einigen Ausführungsformen ist der Abstand S1 zwischen horizontal benachbarten Speicherzellen 101A in einer gegebenen Ebene 141A-D größer als die Höhe H1 , die der Abstand zwischen vertikal benachbarten Speicherzellen 101A ist.
  • 5A und 5B zeigen Querschnitte eines zweiten 3D-Speicherarrays 100B. Das zweite 3D-Speicherarray 100B hat Speicherzellen 101B, ist im Allgemeinen dem ersten 3D-Speicherarray 100A ähnlich und weist entsprechende Merkmale auf mit der Ausnahme, dass das 3D-Speicherarray 100B eine Kanalschicht 107B aufweist, die innerhalb von Aussparungen 127B der Stapel 135B angeordnet ist. Die Dicke der Datenspeicherfilme 111B kann gleichmäßiger im Vergleich zu den Datenspeicherfilmen 111A des ersten 3D-Speicherarrays 100A über die Gate-Seitenwände 125A sein. Das Platzieren der Kanalschicht 107B innerhalb der Aussparungen 127B kann auch nützlich sein, um zu verhindern, dass die Kanalschicht 107B geätzt wird, wenn Öffnungen für die Source-Leitungen 103A und die Bitleitungen 119A gebildet werden.
  • Um Platz für die Kanalschicht 107B zu schaffen, die in den Aussparungen 127B anzuordnen sind, werden die dielektrischen Streifen 131B breiter als die dielektrischen Streifen 131A gestaltet und die Aussparungen 127B werden tiefer als die Aussparungen 127A gestaltet. Der Abstand zwischen benachbarten Stapeln 135B kann kleiner gestaltet werden, damit das zweite 3D-Speicherarray 100B die gleiche Größe aufweist wie ein äquivalentes erstes 3D-Speicherarray 100A. Die Seitenwände 126B der Datenspeicherfilme 111B sind um den Abstand D7 , der eine Dicke der Kanalschicht 107B ist, von den dielektrischen Seitenwänden 129B zurückgesetzt. Die Gate-Seitenwände 125B sind um einen Abstand D6 von den dielektrischen Seitenwänden 129B zurückgesetzt. D6 ist um den Abstand D7 größer als der Abstand D1 . D1 ist der Abstand, um den die Gate-Seitenwände 125A von den dielektrischen Seitenwänden 129A zurückgesetzt sind.
  • Die Datenspeicherstrukturen 108B umfassen die Datenspeicherfilme 111B und können auch zusätzliche Schichten wie z.B. dielektrische Schichten aufweisen. Die Datenspeicherstrukturen 108B füllen zusammen mit den Kanalschichten 107B die Aussparungen 127B. Die Kanalschichten 107B können vollständig in den Aussparungen 127B enthalten sein. Die Kanalschichten 107B haben eine horizontale obere Grenze 156B, die mit einer oberen Grenze 155B der Datenspeicherfilme 111B und mit einer oberen Grenze 153B der leitfähigen Streifen 123B ausgerichtet ist. Die Kanalschichten 107B weisen eine horizontale untere Grenze 160B auf, die mit einer unteren Grenze 161B der Datenspeicherfilme 111B und mit einer unteren Grenze 163B der leitfähigen Streifen 123B ausgerichtet ist. In den Ebenen 141A-141C liegen die obere Grenze 156B, die obere Grenze 155B und die obere Grenze 156B an einem jeweils darüber liegenden dielektrischen Streifen 131B an. In den Ebenen 141B-141D liegen die untere Grenze 160B, die untere Grenze 161B und die untere Grenze 163A an einem jeweils darunter liegenden dielektrischen Streifen 131B an. Die Kanalschichten 107B haben Seitenwände 164B, die mit den dielektrischen Seitenwänden 129B benachbarter dielektrischer Streifen 131B ausgerichtet sind. Die dielektrischen Seitenwände 129B sind eben und senkrecht und sind von den Stapeln 135A nach außen gerichtet. Die Kanalschichten 107B haben auch konvexe, nach innen gerichtete Seitenwände 165B.
  • 6A und 6B zeigen Querschnitte eines dritten 3D-Speicherarrays 100C. Das dritte 3D-Speicherarray 100C hat Speicherzellen 101C und ist im Allgemeinen dem ersten 3D-Speicherarray 100A ähnlich mit der Ausnahme, dass das 3D-Speicherarray 100C Kanalschichten 107C hat, die teilweise innerhalb von Aussparungen 127C von Stapeln 135C und teilweise außerhalb der Aussparungen 127C angeordnet sind. Die Aussparungen 127C sind in den Stapeln 135C gebildet und sind durch die Datenspeicherstrukturen 108C zusammen mit einem Abschnitt der Kanalschicht 107C gefüllt. In einigen Ausführungsformen sind die Seitenwände 126C der Datenspeicherstrukturen 108C relativ zu den dielektrischen Seitenwänden 129C ausgespart. In einigen Ausführungsformen sind die Seitenwände 126C nicht ausgespart und treffen auf die dielektrischen Seitenwände 129C.
  • Die dielektrischen Streifen 131C können die gleiche Breite wie die dielektrischen Streifen 131A aufweisen, die gleiche Breite wie die dielektrischen Streifen 131B aufweisen oder dazwischen sein. Die Aussparungen 127C können ausreichend tief sein, damit das dritte 3D-Speicherarray 100C die gleiche Größe aufweist wie ein erstes 3D-Speicherarray 100A mit gleich großen Source-Leitungen, Bitleitungen und leitfähigen Streifen. Die Datenspeicherfilme 111C können eine gleichmäßigere Dicke aufweisen als die Datenspeicherfilme 111A. Da ein Abschnitt der Kanalschicht 107C außerhalb der Aussparungen 127C liegt, kann es erleichtert werden, die Kanalschicht 107C mit einer gewünschten Dicke bereitzustellen. Die Kanalschicht 107C kann zwei verschiedene Schichten umfassen, nämlich eine in den Aussparungen 127C und eine andere außerhalb der Aussparungen 127C. In einigen Ausführungsformen hat die Kanalschicht 107C eine vertikale Seitenwand 164C, die den Source-Leitungen 103C und den Bitleitungen 119C zugewandt ist, und eine konvexe Seitenwand 165C, die den leitfähigen Streifen 123C zugewandt ist. In einigen Ausführungsformen hat die Kanalschicht 107C eine Form, die mit den Seitenwänden 126C und den dielektrischen Seitenwänden 129C im Wesentlichen konform ist.
  • 7A und 7B zeigen Querschnitte eines vierten 3D-Speicherarrays 100D gemäß einigen anderen Aspekten der vorliegenden Lehre. Das vierte 3D-Speicherarray 100D hat Speicherzellen 101D und viele Elemente, die dem ersten 3D-Speicherarray 100A ähnlich sind, allerdings einen Datenspeicherfilm 111D aufweisen, welcher selektiv auf den leitfähigen Streifen 123D gebildet ist. Die Datenspeicherfilme 111A-111C der 3D-Speicherarrays 100A-100C sind in Aussparungen 127A-127C gebildet, da diese Struktur es ermöglicht, die Datenspeicherfilme 111A-111C durch einen Ätzprozess diskontinuierlich zwischen benachbarten Ebenen 141A-141D zu gestalten. Durch selektive Abscheidung werden die Datenspeicherfilme 111D zwischen benachbarten Ebenen 141A-141D ohne Ätzung diskontinuierlich. Somit müssen die Stapel 135D keine Aussparungen zur Aufnahme der Datenspeicherfilme 111D aufweisen. Die Stapel 135D können um eine Dicke der Datenspeicherfilme 111D schmaler sein als die Stapel 135A, während andere Abmessungen ähnlich denen des ersten 3D-Speicherarrays 100A sind. Da sie durch selektive Abscheidung oder einen Züchtungsprozess gebildet werden, kann jeder Datenspeicherfilm 111D eine obere Grenze 153D haben, die sich um ungefähr eine Dicke der Datenspeicherfilme 111D über einer oberen Grenze 155D eines zugehörigen leitfähigen Streifens 123D erstreckt. Auf ähnliche Weise kann jeder Datenspeicherfilm 111D eine untere Grenze 161D aufweisen, die sich um ungefähr eine Dicke der Datenspeicherfilme 111D unter eine untere Grenze 163D des leitfähigen Streifens 123D erstreckt.
  • 8A und 8B zeigen Querschnitte eines fünften 3D-Speicherarrays 100E gemäß einigen anderen Aspekten der vorliegenden Lehre. Das fünfte 3D-Speicherarray 100E ist dem ersten 3D-Speicherarray 100A im Allgemeinen ähnlich und weist entsprechende Merkmale auf mit Ausnahme der folgenden Unterschiede. In dem fünften 3D-Speicherarray 100E erstrecken sich die Aussparungen 127E nicht entlang der Länge der Stapel 135E. Die Aussparungen 127E erstrecken sich nicht über die dielektrischen Interzellen-Stopfen 121E hinaus. Die Aussparungen 127E haben Enden 114E (Termini) neben den dielektrischen Interzellen-Stopfen 121E angrenzen. Die Aussparungen 127E erstrecken sich zwischen den dielektrischen Interzellen-Stopfen 121E und den leitfähigen Streifen 123E um höchstens einen Abstand D8 , der etwa der Tiefe der Aussparungen 127E entspricht. Die dielektrischen Interzellen-Stopfen 121E können vor einem Ätzprozess gebildet worden sein, der die Aussparungen 127E bildet.
  • Es gibt eine Aussparung 127E für jede der Speicherzellen 101E und die Datenspeicherfilme 111E sind in den Aussparungen 127E enthalten. Folglich sind die Datenspeicherfilme 111E zwischen horizontal benachbarten Speicherzellen 101E, zwischen vertikal benachbarten Speicherzellen 101E und zwischen beliebigen Paaren von Speicherzellen in dem fünften 3D-Speicherarray 100E diskontinuierlich. Da die Datenspeicherfilme 111E diskontinuierlich sind, gibt es mehr Optionen für die Datenspeicherstrukturen 108E im Vergleich zu den Datenspeicherstrukturen 108A. Beispielsweise können die Datenspeicherstrukturen 108E schwebende Gates mit leitfähigen Datenspeicherfilmen 111E sein, auf denen Ladung gespeichert werden kann, um eine Schwellspannung für das Steuergate 109E zu variieren. Die Datenspeicherstruktur 108E kann isolierende Filme zwischen dem Datenspeicherfilm 111E und der Kanalschicht 107E sowie dem Steuergate 109E umfassen.
  • 9A und 9B zeigen Querschnitte eines sechsten 3D-Speicherarrays 100F gemäß einigen anderen Aspekten der vorliegenden Lehre. Das sechste 3D-Speicherarray 100F kombiniert Merkmale des vierten 3D-Speicherarrays 100D und des fünften 3D-Speicherarrays 100E, um Datenspeicherfilme 111F bereitzustellen, die diskontinuierlich sowohl in Bezug auf horizontal benachbarte als auch vertikal benachbarte Speicherzellen 101F sind. Die Speicherzellen 101F umfassen Datenspeicherfilme 108F, die diskontinuierlich zwischen vertikal benachbarten Filmen sind, weil sie selektiv von den leitfähigen Streifen 123F, aber nicht von den dielektrischen Streifen 131F, gezüchtet sind. Die Datenspeicherfilme 111F können eine Pilzform haben, die sich aus der selektiven Züchtung ergibt. Die Datenspeicherfilme 111F von horizontal benachbarten Speicherzellen 101F können durch dielektrische Interzellen-Stopfen 121F voneinander getrennt sein. Die dielektrischen Interzellen-Stopfen 121F können vor den Datenspeicherfilmen 111F gebildet worden sein und können verhindert haben, dass die Datenspeicherfilme 111F in den von den dielektrischen Interzellen-Stopfen 121F belegten Bereichen wachsen. Eine Kanalschicht 107F kann mit Grenzen der Datenspeicherfilme 111F, der dielektrischen Seitenwände 129F und Seiten der dielektrischen Interzellen-Stopfen 121F konform sein. Das Intrazellen-Dielektrikum 115F kann Einkerbungen 175 in der Kanalschicht 107F füllen, um vertikale Seitenwände für Source-Leitungen 103F und Bitleitungen 119F bereitzustellen.
  • 10A und 10B zeigen Querschnitte eines siebten 3D-Speicherarrays 100G gemäß einigen anderen Aspekten der vorliegenden Lehre. Das siebte 3D-Speicherarray 100G ist dem ersten 3D-Speicherarray 100A im Allgemeinen ähnlich und weist entsprechende Merkmale auf mit der Ausnahme der Formen der Source-Leitungen 103G und der Bitleitungen 119G. Paare von Source-Leitungen 103G und Bitleitungen 119G, die einer Speicherzelle 101G entsprechen, haben einander zugewandte Ausbuchtungen 181, wobei ein Abstand D8 zwischen ihnen kleiner als die Kanallänge L2 ist. Die Ausbuchtungen 181 können eine konvexe Form haben und einem elliptischen Bogen zwischen den Kanälen 113G folgen, entsprechend den Speicherzellen 101G auf relative zuliegenden Seiten benachbarter Stapel 135G. Die Aus-buchtungen 181 vergrößern die Querschnittsfläche der Source-Leitungen 103G und Bitleitungen 119G, ohne die Kanallänge L2 zu verringern. Somit können die Formen der Source-Leitungen 103G und der Bitleitungen 119G verwendet werden, um den parasitären Widerstand zu reduzieren oder um das sechste 3D-Speicherarray 100F kompakter als das Speicherarray 100A zu gestalten.
  • 11A und 11B zeigen Querschnitte eines achten 3D-Speicherarrays 100H gemäß einigen anderen Aspekten der vorliegenden Lehre. Das achte 3D-Speicherarray 100H hat Speicherzellen 101H und weist Merkmale auf, die dem ersten 3D-Speicherarray 100A entsprechen. Das achte 3D-Speicherarray 100H hat eine dielektrische Schicht 173, die zwischen der Datenspeicherfilm 111H und dem leitfähigen Streifen 123H angeordnet ist, und eine weitere dielektrische Schicht 171, die zwischen der Datenspeicherfilm 111H und der Kanalschicht 107H angeordnet ist. Die Datenspeicherstruktur 108H kann z.B. eine ONO-Datenspeicherstruktur sein. In einigen Ausführungsformen ist die dielektrische Schicht 171 sowohl auf den dielektrischen Seitenwänden 129H als auch über den Datenspeicherfilmen 111H angeordnet.
  • 12A und 12B bis 22A und 22B sind eine Reihe von gepaarten Draufsicht- und Querschnittsdarstellungen, die ein Verfahren gemäß der vorliegenden Lehre zur Herstellung einer Vorrichtung zeigen, die ein 3D-Speicherarray mit Merkmalen des ersten 3D-Speicherarrays 100A umfasst. Während 12A und 12B bis 22A und 22B mit Bezug auf verschiedene Ausführungsformen eines Verfahrens beschrieben werden, ist es zu verstehen, dass die in 12A und 12B bis 22A und 22B gezeigten Strukturen nicht auf das Verfahren beschränkt sind, sondern unabhängig von dem Verfahren und eigenständig sein können. Während 12A und 12B bis 22A und 22B als eine Reihe von Vorgängen beschrieben sind, kann die Reihenfolge der Vorgänge in anderen Ausführungsformen geändert werden. Während 12A und 12B bis 22A und 22B als eine bestimmte Reihe von Vorgängen gezeigt und beschrieben sind, können einige Vorgänge, die gezeigt und/oder beschrieben werden, in anderen Ausführungsformen entfallen. Ferner können Vorgänge in anderen Ausführungsformen enthalten sein, die nicht dargestellt und/oder beschrieben sind. Während das Verfahren von 12A und 12B bis 22A und 22B mit Bezug auf die Herstellung des ersten 3D-Speicherarrays 100A beschrieben ist, kann das Verfahren zur Herstellung anderer Speicherarrays verwendet werden.
  • Wie in der Draufsicht 1200A von 12A und der Querschnittsansicht 1200B von 12B gezeigt, beginnt das Verfahren mit der Bildung eines breiten Stapels 1205 von alternierenden Gateschichten 1201 und dielektrischen Schichten 1203 über einer dielektrischen Schicht 317. Die dielektrische Schicht 317 kann eine oder mehrere Schichten sein, die über einer Metallinterconnectschicht 301C gebildet sind, wie in 3 gezeigt, könnte aber allgemeiner die oberste Schicht eines beliebigen geeigneten Substrats sein. Die obere und die untere Schicht in dem breiten Stapel 1205 sind Gateschichten 1201, aber jede von ihnen könnte eine dielektrische Schicht 1203 sein.
  • Die dielektrischen Schichten 1203 und die Gateschichten 1201 können durch ein beliebiges geeignetes Verfahren wie chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD) oder dergleichen gebildet werden. In einigen Ausführungsformen sind die Gateschichten 1201 Dummy-Schichten, die nachfolgend durch leitfähiges Material ersetzt werden, um leitfähige Streifen zu schaffen. In einigen Ausführungsformen haben die Gateschichten 1201 die Zusammensetzung von leitfähigen Streifen. In einigen Ausführungsformen sind die Gateschichten 1201 metallisch. Zusätzlich zu den oben genannten Prozessen kann eine metallische Schicht durch Elektroplattieren, stromloses Plattieren oder dergleichen gebildet werden.
  • Wie in der Draufsicht 1300A von 13A und der Querschnittsansicht 1300B von 13B gezeigt, kann eine Maske 1301 gebildet und verwendet werden, um Gräben 1303 zu strukturieren, die den breiten Stapel 1205 in eine Reihe von Stapeln 135A unterteilen. Die Maske 1301 kann eine Hartmaske aus einem beliebigen geeigneten Material sein. Die Maske 1301 kann durch einen CVD-Prozess, einen Aufschleuderprozess oder dergleichen oder einen anderen geeigneten Prozess gebildet werden. Die Maske 1301 kann durch Ätzen durch eine Photoresistmaske (nicht gezeigt) strukturiert werden. Die Photoresistmaske kann durch Fotolithografie strukturiert werden.
  • Die Stapel 135A können leitfähige Streifen 123A, die aus den Gateschichten 1201 gebildet werden, und dielektrische Streifen 131A, die aus den dielektrischen Schichten 1203 gebildet werden, umfassen. Das Verhältnis von Höhe H3 zu Breite D2 ist ein Aspektverhältnis der Gräben 1303. In einigen Ausführungsformen beträgt das Aspektverhältnis etwa 5 bis etwa 15. Die Herstellung von Gräben 1303 mit einem Aspektverhältnis von weniger als etwa 5 kann die Zelldichte des 3D-Speicherarrays 100A beeinträchtigen. Die Herstellung von Gräben 1303 mit einem Aspektverhältnis von mehr als etwa 15 kann ein Verdrehen oder einen Kollaps der Stapel 135A während der Verarbeitung verursachen.
  • Wie in der Draufsicht 1400A von 14A und der Querschnittsansicht 1400B von 14B gezeigt, können die Stapel 135A einem selektiven Ätzprozess unterzogen werden, der Aussparungen 127A bildet. Der Ätzprozess ist selektiv, um das Material der leitfähigen Streifen 123A über dem Material der dielektrischen Streifen 131A zu entfernen. Das Ätzen bewirkt, dass die Gate-Seitenwände 125A relative zu den dielektrischen Seitenwänden 129A eingebeult (eingedrückt) sind. Das Ätzen kann ferner bewirken, dass die Gate-Seitenwände 125A wie dargestellt konkav werden. In einigen Ausführungsformen ist das Ätzen isotrop. In einigen Ausführungsformen ist das Ätzen ein Nassätzen. Ein geeigneter Nassätzprozess kann Phosphorsäure (H3PO4) oder dergleichen verwenden. Eine weitere Möglichkeit ist das Atomlagenätzen mit einer geeigneten Ätzselektivität.
  • Wie in der Draufsicht 1500A von 15A und der Querschnittsansicht 1500B von 15B gezeigt, wird ein Datenspeicherfilm 111A auf den Seiten der Stapel 135A, einschließlich Seiten innerhalb der Gräben 1303, abgeschieden. Der Datenspeicherfilm 111A kann konform auf den Gate-Seitenwänden 125A und den dielektrischen Seitenwänden 129A abgeschieden werden. Der Abscheidungsprozess kann CVD, ALD oder ein anderer geeigneter Prozess sein. Der Datenspeicherfilm 111A kann kontinuierliche Schichten bilden, die sich über die Höhen der Stapel 135A erstrecken. Zusätzliche Schichten können vor oder nach dem Datenspeicherfilm 111A abgeschieden werden, falls dies für die Datenspeicherstrukturen 108A gewünscht wird.
  • Wie in der Draufsicht 1600A von 16A und der Querschnittsansicht 1600B von 16 gezeigt, kann der Datenspeicherfilm 111A geätzt werden, um Abschnitte der Datenspeicherfilm 111A zwischen den Ebenen 141A-141D zu entfernen. Die entfernten Abschnitte umfassen diejenigen, die auf den dielektrischen Seitenwänden 129A abgeschieden sind. Die verbleibenden Abschnitte des Datenspeicherfilms 111A sind in den Aussparungen 127A enthalten. Das Ätzen ist anisotrop. Das anisotrope Ätzen kann ein Plasma-Ätzen oder dergleichen oder ein anderer geeigneter Ätzprozess sein. Ein Nassreinigungsprozess kann dem Plasmaätzen folgen. Der Nassreinigungsprozess kann NH3, HCL, H2O2 oder dergleichen oder andere geeignete Stoffe verwenden. Die Maske 1301 kann das Ätzen an den Stapeln 135A ausrichten.
  • Wie in der Draufsicht 1700A von 17A und der Querschnittsansicht 1700B von 17B gezeigt, können die Kanalschichten 107A auf den Seiten der Stapel 135A abgeschieden werden. Die Kanalschichten 107A können konform auf den Datenspeicherfilmen 111A und den dielektrischen Seitenwänden 129A abgeschieden werden. Der Abscheideprozess kann CVD, ALD oder dergleichen oder ein anderer geeigneter Prozess sein. Die Kanalschichten 107A können über die Höhe der Stapel 135A kontinuierlich sein. Eine oder mehrere zusätzliche Schichten können falls gewünscht vor den Kanalschichten 107A abgeschieden werden, um die Herstellung der Datenspeicherstrukturen 108A zu vervollständigen. In einigen Ausführungsformen werden die Datenspeicherstrukturen 108A durch eine dielektrische Schicht vervollständigt, die während der Abscheidung der Kanalschichten 107A gebildet wird.
  • Wie in der Draufsicht 1800A von 18A und der Querschnittsansicht 1800B von 18B gezeigt, kann ein Intrazellen-Dielektrikum 115A abgeschieden werden, um die Gräben 1303 zu füllen. Der Abscheidungsprozess kann CVD oder ein anderer geeigneter Prozess sein. In einigen Ausführungsformen umfasst die Abscheidung einen fließfähigen CVD-Prozess. Nach der Abscheidung des Intrazellen-Dielektrikums 115A kann ein Planarisierungsprozess verwendet werden, um jegliches Intrazellen-Dielektrikum 115A oder anderes Material über der Maske 1301 zu entfernen.
  • Wie in der Draufsicht 1900A von 19A und der Querschnittsansicht 1900B von 19B gezeigt, kann eine Maske 1903 gebildet und verwendet werden, um eine Struktur für das selektive Ätzen von Öffnungen 1901 in dem Intrazellen-Dielektrikum 115A zu definieren. Die Stapel 135A können während dieses Ätzprozesses von der Maske 1301 abgedeckt werden. Der Ätzprozess kann ein anisotropes Ätzen sein, wie z.B. ein Plasmaätzen. Wie in der Draufsicht 2000A von 20A und der Querschnittsansicht 2000B von 20B dargestellt, kann die Maske 1903 entfernt werden und die Öffnungen 1901 können mit einem Interzellen-Dielektrikum gefüllt werden, um dielektrische Interzellen-Stopfen 121A zu bilden. Die dielektrischen Interzellen-Stopfen 121A werden in den Gräben 1303 (siehe 13B) zwischen den gewünschten Positionen für die Speicherzellen 101A gebildet. Die Öffnungen 1901 können durch einen Abscheidungsprozess wie z.B. CVD mit dielektrischen Interzellen-Stopfen 121A gefüllt werden. In einigen Ausführungsformen ist der CVD-Prozess ein fließfähiger CVD-Prozess. Der fließfähige CVD-Prozess kann eine gute Lückenfüllung bieten, selbst wenn die Öffnungen 1901 ein hohes Aspektverhältnis haben.
  • Wie in der Draufsicht 2100A von 21A und der Querschnittsansicht 2100B von 21B gezeigt, kann eine Maske 2101 gebildet und verwendet werden, um eine Struktur für das selektive Ätzen von Öffnungen 2103 in dem Intrazellen-Dielektrikum 115A zu definieren. Die Maske 2101 kann Öffnungen 2105 aufweisen, die groß genug sind, um zwei der Öffnungen 2103 und einen Stopfen des Interzellen-Dielektrikums 121-A zu überspannen. Das Ätzen kann selektiv sein, um eine viel höhere Ätzrate für das Material des Intrazellen-Dielektrikums 115A im Vergleich zu den dielektrischen Interzellen-Stopfen 121A zu erreichen, wobei die Öffnungen 2103 von den dielektrischen Interzellen-Stopfen 121A begrenzt werden. Dieser Ansatz kann es erleichtern, große Öffnungen 2103 zu erhalten, ohne dass sie zu dicht beieinander liegen. Der Ätzprozess kann ein anisotropes Ätzen sein, wie z.B. ein Plasmaätzen.
  • Wie in der Draufsicht 2200A von 22A und der Querschnittsansicht 2200B von 22B gezeigt, können die Öffnungen 2103 mit leitfähigem Material gefüllt werden, um die Source-Leitungen 103A und die Bitleitungen 119A zu bilden. Das Füllen der Öffnungen 2103 mit leitfähigem Material kann CMP, Elektroplattieren, stromloses Plattieren oder einen anderen geeigneten Prozess umfassen. Überschüssiges leitfähiges Material kann durch einen Planarisierungsprozess wie CMP oder dergleichen entfernt werden. Der CMP-Prozess kann auch die Maske 2101, die Maske 1301 oder beide entfernen. Die resultierende Struktur kann die gleiche sein wie in 1A-1C dargestellt.
  • 23 und 24 zeigen eine Variation des Verfahrens von 12A bis 22B, die zur Herstellung des in 10A und 10B gezeigten siebten 3D-Speicherarrays 100G verwendet werden kann. Wie in der Draufsicht von 23 gezeigt, kann eine Maske 2301, die Öffnungen 2305 aufweisen, welche oval sind, anstelle der Maske 2101 verwendet werden. Die Maske 2101 weist Öffnungen 2105 auf, die rechteckig sind (siehe 21A). Beim Ätzen durch die Maske 2301 entstehen Öffnungen 2303, die neben dem Intrazellen-Dielektrikum 115G gekrümmt sind. Wie in der Draufsicht von 24 gezeigt, kann das Füllen der Öffnungen 2303 mit leitfähigem Material die Struktur erzeugen, die beispielsweise durch das siebte 3D-Speicherarray 100G wie in 10A und 10B gezeigt verkörpert wird.
  • 25 bis 31 zeigen Querschnittsansichten, die eine Variation des Verfahrens von 12A bis 22B zeigen. Bei diesem alternativen Verfahren werden die Stapel 135A freistehend belassen, wie in der Querschnittsansicht 1300B von 13B gezeigt. Wenn sie freistehend belassen werden, können die Stapel 135A sich verdrehen, kollabieren oder sich anderweitig verschieben oder verformen. Das Verfahren bietet ferner die Möglichkeit, die Gateschicht zunächst mit einer Dummy-Schicht zu bilden und diese Schicht anschließend durch das Material der leitfähigen Streifen zu ersetzen.
  • Wie in der Querschnittsansicht 2500 von 25 dargestellt, wird eine Maske 2501 gebildet und zum Ätzen von Gräben 2507 verwendet, die einen breiten Stapel in kleinere Stapel 2505 unterteilen. Der breite Stapel kann derselbe sein wie der breite Stapel 1205 in 12B, oder er kann Dummy-Gateschichten 2503 anstelle der Gateschichten 1201 aufweisen. Die Dummy-Gateschichten 2503 können ein Dielektrikum mit einer anderen Ätzselektivität als die dielektrischen Schichten 1203 sein. Die Dummy-Gateschichten 2503 können alternativ Polysilizium oder dergleichen oder ein anderes geeignetes Material sein. Die Gräben 2507 können die gleichen Abmessungen wie die Gräben 1303 von 13B haben, haben aber die halbe oder geringere Anzahldichte.
  • Wie in der Querschnittsansicht 2600 von 26 dargestellt, können die Dummy-Gateschichten 2503 von den Oberflächen, die neben den Gräben 2507 freigelegt sind, zurückgeätzt werden, um Aussparungen 2601 zu bilden. Der Ätzprozess kann etwa die Hälfte des Volumens der Dummy-Gateschichten 2503 entfernen. Der Ätzprozess kann ein isotropes Ätzen sein. Beispielsweise können die dielektrischen Schichten 1203 Siliziumoxid sein und die Dummy-Gateschichten 2503 können Siliziumnitrid sein, und die Aussparungen 2601 können durch Nassätzen mit Phosphorsäure (H3PO4) gebildet werden.
  • Wie in der Querschnittsansicht 2700 von 27 dargestellt, können die Vertiefungen 2601 durch Abscheiden einer Sperrschicht 2701 und einer Metallschicht 2703 gefüllt werden. Diese Schichten können durch CVD, ALD, Elektroplattieren, stromloses Plattieren oder dergleichen oder durch jeden anderen geeigneten Prozess oder eine Kombination von Prozessen abgeschieden werden. Nach der Abscheidung der Metallschicht 2703 in einer Menge, die ausreicht, um die Aussparungen 2601 vollständig zu füllen, kann überschüssiges Material durch einen anisotropen Ätzprozess entfernt werden.
  • Wie in dem Querschnitt 2800 von 28 dargestellt, werden die Gräben 2507 gefüllt. In diesem Beispiel werden die Gräben durch die in 14A und 14B gezeigten Prozessschritte bis 18A und 18B gefüllt. Diese Prozessschritte bilden die Aussparungen 127A, bilden die Datenspeicherstrukturen 108A einschließlich des Datenspeicherfilms 111A, bilden die Kanalschicht 107A und vervollständigen die Füllung der Gräben 2507 mit dem Intrazellen-Dielektrikum 115A. In einigen anderen Ausführungsformen werden die Gräben 2507 mit dem Interzellen-Dielektrikum, den dielektrischen Interzellen-Stopfen 121A, dem Intrazellen-Dielektrikum 115A, einer Kombination davon oder dergleichen gefüllt.
  • Wie in der Querschnittsansicht 2900 von 29 gezeigt, kann dann eine Maske 2903 gebildet und verwendet werden, um Gräben 2901 in den Stapeln 2505 zu ätzen. Wie in der Querschnittsansicht 3000 von 30 gezeigt, können verbleibende Abschnitte der Dummy-Gateschicht 2503 durch Ätzen entfernt werden, um die Aussparungen 3001 zu bilden. Wie in der Querschnittsansicht 3100 von 31 gezeigt, können die Aussparungen 3001 durch Abscheiden einer zweiten Barriereschicht 3101 und einer zweiten Metallschicht 3103 gefüllt werden und das überschüssige Material kann durch anisotropes Ätzen entfernt werden. Die in 14A und 14B bis 18A und 18B gezeigten Verfahrensschritte können dann wiederholt werden und die Maske 2903 kann entfernt werden, um eine Struktur wie in 18A und 18B gezeigt zu erhalten. Das Verfahren von 25 bis 31, mit oder ohne die Prozessschritte für das Ersetzen des Gates, kann verwendet werden, um andere Strukturen gemäß anderen hierin dargestellten Ausführungsformen und Beispielen zu bilden, um den Vorteil zu bieten, dass ein Verdrehen, Kollaps oder eine andere Verformung verhindert wird, die bei schmalen freistehenden Stapeln auftreten können.
  • 32 bis 36 zeigen eine Reihe von Querschnittsansichten, die eine Variation des Verfahrens von 12A-22B zeigen, die zur Herstellung eines Speicherarrays mit Merkmalen des zweiten 3D-Speicherarrays 100B von 5A-5B verwendet werden kann. Die Variation beginnt mit einer Struktur wie in der Querschnittsansicht 3200 von 32, die der Querschnittsansicht 1400B von 13B sehr ähnlich ist, außer dass die Maske 3201 schmalere Öffnungen als die Maske 1301 hat und die Stapel 135B tiefere Aussparungen 127B haben. Wie in der Querschnittsansicht 3300 von 33 gezeigt, kann ein Datenspeicherfilm 111B auf den Seiten der Stapel 135B abgeschieden werden.
  • Wie in der Querschnittsansicht 3400 von 34 gezeigt, wird der Datenspeicherfilm 111B durch einen oder mehrere Ätzprozesse geätzt, die den Datenspeicherfilm 111B von den dielektrischen Seitenwänden 129B entfernen. Der eine oder die mehreren Ätzprozesse bewirken zudem, dass eine Seitenwand 126B des Datenspeicherfilms 111B um einen Abstand D3 relative zu den dielektrischen Seitenwänden 129B eingebeult wird. Ein erster Ätzprozess kann ein anisotroper Ätzprozess sein, der selektiv nur den Abschnitt des Datenspeicherfilms 111B entfernt, der außerhalb der Aussparungen 127B liegt. Ein zweiter Ätzprozess kann ein isotroper Ätzprozess sein, der bewirkt, dass ein verbleibender Abschnitt des Datenspeicherfilms 111B relative zu den dielektrischen Seitenwänden 129B eingebeult wird.
  • Wie in der Querschnittsansicht 3500 von 35 gezeigt, kann eine Kanalschicht 107B auf den Seiten der Stapel 135B über dem Datenspeicherfilm 111B abgeschieden werden. Wie in der Querschnittsansicht 3600 von 36 dargestellt, kann die Kanalschicht 107B geätzt werden, um die Kanalschicht 107B von den dielektrischen Seitenwänden 129B zu entfernen. Dieses Ätzen hinterlässt die Kanalschicht 107B mit vertikalen Seitenwänden. Vertikale Seitenwände können einen guten Kontakt zwischen der Kanalschicht 107B und den Source-Leitungen 103B und den Bitleitungen 119B fördern (siehe 5A-5B). Der Prozess kann wie in 18A und 18B bis 22A und 22B gezeigt fortfahren, um eine Vorrichtungsstruktur wie in 5A-5B gezeigt zu erzeugen.
  • Ein Speicherarray mit Merkmalen des dritten 3D-Speicherarrays 100C von 6A-6B kann gebildet werden, indem eine weitere Schicht aus Kanalmaterial über der Struktur abgeschieden wird, die in der Querschnittsansicht 3600 von 36 gezeigt ist, bevor mit dem Prozess von 18A und 18B bis 22A und 22B fortgefahren wird. Für das zweite 3D-Speicherarray 100B ist eine Dicke der Kanalschicht 107B auf den Abstand D3 begrenzt, um den der Datenspeicherfilm 111B relative zu den dielektrischen Seitenwänden 129B eingebeult ist. Durch die zusätzliche Abscheidung der Kanalschicht wird diese Grenze aufgehoben. Somit ist bei der Herstellung einer Struktur wie dem dritten 3D-Speicherarray 100C von 6A-6B das isotrope Ätzen zur Aussparung des Datenspeicherfilms 111C relativ zu den dielektrischen Seitenwänden 129C optional.
  • 37A-37B zeigen eine Draufsicht und eine Querschnittsansicht, die eine Variation des Verfahrens von 12A-22B beispielhaft darstellen, wobei diese Variation zur Herstellung eines Speicherarrays mit Merkmalen des in 7A-7B gezeigten vierten 3D-Speicherarrays 100D verwendet werden kann. Ausgehend von der Struktur wie in der Querschnittsansicht 1300B von 13B gezeigt kann ein Datenspeicherfilm 111D selektiv auf Gate-Seitenwänden 125D von leitfähigen Streifen 123D gezüchtet werden, wie in 37A-37B gezeigt. Der Züchtungsprozess ist selektiv, wobei der Datenspeicherfilm 111D nicht auf den dielektrischen Seitenwänden 129D wächst. Der Prozess kann wie in 17A und 17B bis 22A und 22B gezeigt fortfahren, um das vierte 3D-Speicherarray 100D wie in 7A-7B gezeigt herzustellen.
  • In einigen Ausführungsformen umfasst der selektive Züchtungsprozess das Bilden einer selbstorganisierten Monoschicht (SAM) auf den dielektrischen Seitenwänden 129D. Ein ALD-Prozess oder dergleichen kann dann verwendet werden, um den Datenspeicherfilm 111D auf den Gate-Seitenwänden 125D zu züchten, während die SAM das Wachstum auf dem Datenspeicherfilm 111D blockiert. Das SAM kann Moleküle enthalten, die eine Head-Gruppe haben, die bevorzugt an den dielektrischen Seitenwänden 129D adsorbiert wird, und eine Tail-Gruppe, die dem ALD-Prozess widersteht. Der selektive Züchtungsprozess kann eine charakteristische Pilzform fr die Datenspeicherfilme 111D ergeben.
  • In einigen Ausführungsformen umfasst der selektive Züchtungsprozess das Bilden einer Keimschicht für die Züchtung des Datenspeicherfilms 111D auf den Gate-Seitenwänden 125D. In einigen Ausführungsformen umfasst das Bilden der Keimschicht das Bilden von Aussparungen in den Gatestapeln 135D wie die Aussparungen 127A, das Abscheiden der Keimschicht und das anisotrope Ätzen, um die Keimschicht von den dielektrischen Seitenwänden 129D zu entfernen.
  • 38A und 38B bis 44A und 44B zeigen eine Draufsicht und eine Querschnittsansicht, die eine Variation des Verfahrens von 12A-22B beispielhaft darstellen. Diese Variation kann verwendet werden, um das fünfte 3D-Speicherarray 100E wie in 10A-10B gezeigt zu bilden. Das Verfahren kann mit einer Struktur beginnen, wie sie in der Draufsicht 1300A von 13A und der Querschnittsansicht 1300B von 13B dargestellt ist. Wie in der Draufsicht 3800A von 38A und der Querschnittsansicht 3800B von 38B dargestellt, werden die Gräben 1303 zunächst durch Abscheiden des Interzellen-Dielektrikums 3801 gefüllt. Überschüssiges Material kann durch CMP entfernt werden.
  • Wie in der Draufsicht 3900A von 39A und der Querschnittsansicht 3900B von 39B gezeigt, kann eine Maske 3903 gebildet und zum Ätzen von Öffnungen 3901 in das Interzellen-Dielektrikum 3801 verwendet werden. Das verbleibende Interzellen-Dielektrikum 3801 bildet die dielektrischen Interzellen-Stopfen 121E. Die Öffnungen 3901 entsprechen den gewünschten Positionen für die Speicherzellen 101E, wovon jeweils eine auf einer jeweiligen der zwei einander zugewandten Seiten der Öffnungen 3901 zu bilden ist.
  • Wie in der Draufsicht 4000A von 40A und der Querschnittsansicht 4000B von 40B gezeigt, kann das Ätzen innerhalb der Öffnungen 3901 stattfinden, um Aussparungen 127E in den leitfähigen Streifen 123E zu bilden. Die Aussparungen 127E sind durch die dielektrischen Interzell-Stopfen 121E begrenzt, wobei eine Aussparung 127E je für eine gewünschte Position für eine Speicherzelle 101E gebildet wird. Die Aussparungen 127E haben Enden 185, die horizontal mit den dielektrischen Interzellen-Stopfen 121E ausgerichtet sind. Der Prozess kann wie in 15A-15B bis 18A und 18B und weiter wie in 21A-15B bis 22A und 22B gezeigt, oder wie eine hierin beschriebene Variation davon, fortfahren.
  • Wie in der Draufsicht 4100A von 41A und der Querschnittsansicht 4100B von 41B gezeigt, kann ein Datenspeicherfilm 111E in den Öffnungen 3901 abgeschieden werden und dann einem anisotropen Ätzen unterzogen werden. Durch das Ätzen wird der Datenspeicherfilm 111E von den dielektrischen Seitenwänden 129E entfernt. Der verbleibende Datenspeicherfilm 111E ist in den Aussparungen 127E enthalten und kann diese ausfüllen. Die Datenspeicherfilme 111E sind sowohl vertikal als auch horizontal diskontinuierlich innerhalb der dargestellten Struktur.
  • Wie in der Draufsicht 4200A von 42A und der Querschnittsansicht 4200B von 42B gezeigt, kann die Kanalschicht 107E innerhalb der Öffnungen 3901 115E sein und die Öffnungen 3901 können dann mit dem Intrazellen-Dielektrikum 115E gefüllt werden. Da die dielektrischen Interzellen-Stopfen 121E vor der Kanalschicht 107E gebildet werden, wird die Kanalschicht 107E seitlich auf den dielektrischen Interzellen-Stopfen 121E abgeschieden und umschließt das Intrazellen-Dielektrikum 115E innerhalb jeder der Öffnungen 3901.
  • Wie in der Draufsicht 4300A von 43A und der Querschnittsansicht 4300B von 43B gezeigt, kann eine Maske 4303 mit einer Öffnung 4305 gebildet und verwendet werden, um Öffnungen 4301 in dem Intrazellen-Dielektrikum 115E zu ätzen. Anstelle der rechteckigen Öffnungen 4301 wie dargestellt, hat die Maske 4301 in einigen Ausführungsformen ovale Öffnungen wie die Öffnungen 2305 der Maske 2301 wie in 23 dargestellt. Der Ätzprozess kann selektiv sein, um das Material des Intrazellen-Dielektrikums 115E zu entfernen, ohne das Material der Kanalschicht 107E zu entfernen.
  • Wie in der Draufsicht 4400A von 44A und der Querschnittsansicht 4400B von 44B gezeigt, können die Öffnungen 4301 mit leitfähigem Material gefüllt werden, um die Source-Leitungen 103E und die Bitleitungen 119E zu bilden. Ein CMP-Prozess kann überschüssiges leitfähiges Material und die Maske 2101, die Maske 4303, entfernen. Die resultierende Struktur kann die gleiche wie in 8 und 8B gezeigt sein.
  • 45 zeigt ein Flussdiagramm eines Verfahrens 4500, das zur Herstellung eines 3D-Speicherarrays gemäß der vorliegenden Offenbarung verwendet werden kann. Das Verfahren 4500 beginnt mit Vorgang 4501, bei dem ein breiter Stapel alternierender Gateschichten und dielektrischer Schichten gebildet wird, wie in der Querschnittsansicht 1200B von 12B gezeigt.
  • Vorgang 4503 ist das Ätzen von Gräben in den breiten Stapel, um eine Reihe von schmalen Stapeln abwechselnd leitfähiger Streifen und dielektrischer Streifen zu bilden, wie in der Querschnittsansicht 1300B von 13B gezeigt.
  • Die Vorgänge 4505 und 4507 sind optional. Vorgang 4505 ist das Füllen der Gräben zwischen den schmalen Stapeln mit dem Interzellen-Dielektrikum, wie in der Querschnittsansicht 3800B von 38B gezeigt. Vorgang 4507 ist das Strukturieren des Interzellen-Dielektrikums, um dielektrische Interzellen-Stopfen zu bilden, wie in der Querschnittsansicht 3900B von 39B dargestellt.
  • Vorgang 4509 ist das Ätzen der leitfähigen Streifen zur Bildung von Aussparungen in den schmalen Stapeln. Die Querschnittsansicht 1400B von 14B, die Querschnittsansicht 3200 von 32 und die Querschnittsansicht 4000B von 40B bieten verschiedene Beispiele.
  • Vorgang 4511 ist ein optionaler Schritt zur Bildung einer oberen Schicht einer Datenspeicherstruktur. „Oben“ wird in Bezug auf die Anordnung der Schichten in einer horizontalen Speicherzelle verwendet. Insbesondere ist die oberste Schicht eine Schicht oder mehrere Schichten, die zwischen dem Datenspeicherfilm und dem Steuergate gebildet werden. Die in 11A gezeigte dielektrische Schicht 173 ist ein Beispiel.
  • Vorgang 4513 ist das Abscheiden eines Datenspeicherfilms. Die Querschnittsansicht 1500B von 15B und die Querschnittsansicht 3300 von 33 bieten Beispiele.
  • Vorgang 4515 ist das Ätzen, das den Datenspeicherfilm von den dielektrischen Seitenwänden entfernt. Die Querschnittsansicht 1600B von 16B, die Querschnittsansicht 3400 von 34 und die Querschnittsansicht 4100B von 41B bieten verschiedene Beispiele. Das Ätzen kann ein gerichtetes oder anisotropes Ätzen umfassen, das den Datenspeicherfilm von Bereichen außerhalb der Aussparungen entfernt. Das Ätzen kann auch ein isotropes Ätzen umfassen, das bewirkt, dass der Datenspeicherfilm innerhalb der Aussparungen eingebeult wird, wie in der Querschnittsansicht 4100B von 41B gezeigt.
  • Vorgang 4517 ist ein optionaler Schritt zur Bildung einer unteren Schicht der Datenspeicherstruktur. „Unten“ wird in Bezug auf die Anordnung der Schichten in einer horizontalen Speicherzelle verwendet. Insbesondere ist die untere Schicht eine Schicht oder mehrere Schichten, die zwischen dem Datenspeicherfilm und dem Kanal gebildet werden. Die dielektrische Schicht 171 wie in 11A gezeigt ist ein Beispiel.
  • Vorgang 4519 ist das Abscheiden einer Kanalschicht. Die Querschnittsansicht 1700B von 17B, die Querschnittsansicht 3500 von 35 und die Querschnittsansicht 4200B von 42B bieten verschiedene Beispiele.
  • Vorgang 4521 ist ein optionaler Schritt des anisotropen Ätzens, um einen Abschnitt der Kanalschicht zu entfernen, der sich außerhalb der Aussparung befindet. Die Querschnittsansicht 3600 von 36 bietet ein Beispiel.
  • Vorgang 4523 ist ein optionaler Schritt zum Abscheiden einer weiteren Schicht des Kanalmaterials. Die Querschnittsansicht 3600 von 36 zeigt ein Beispiel. Dieser Schritt kann verwendet werden, wenn die Kanalschicht durch den Vorgang 4521 zu dünn wird. Die Kanalschicht 107C wie in der Querschnittsansicht in 6A dargestellt ist ein Beispiel für die nach diesem Schritt hergestellte Kanalstruktur.
  • Vorgang 4535 ist das Abscheiden des Intrazellen-Dielektrikums. Die Querschnittsansicht 1800B von 18B, die Querschnittsansicht 3500 von 35 und die Querschnittsansicht 4200B von 42B bieten Beispiele.
  • Die Vorgänge 4527 und 4529 sind optionale Vorgänge, die verwendet werden können, wenn die optionalen Vorgänge 4505 und 4507 nicht verwendet werden. Vorgang 4527 ist das Ätzen, um das Intrazellen-Dielektrikum von den für die dielektrischen Interzellen-Stopfen gewünschten Positionen zu entfernen. Die Querschnittsansicht 1900B von 19B zeigt ein Beispiel. Vorgang 4527 ist das Wiederauffüllen der resultierenden Öffnungen, um die dielektrischen Interzellen-Stopfen zu bilden. Die Querschnittsansicht 2000B in 20B bietet ein Beispiel.
  • Vorgang 4531 ist das Ätzen zur Bildung von Öffnungen für vertikale Verbinder wie Source-Leitungen und Bitleitungen. Dieses Ätzen kann teilweise durch die dielektrischen Interzellen-Stopfen ausgerichtet werden. Die Draufsicht 2100A von 21A, die Draufsicht 2300 von 23 und die Draufsicht 4300A von 43A bieten verschiedene Beispiele.
  • Vorgang 4532 ist das Füllen der Öffnungen, um vertikale leitfähige Strukturen wie Source-Leitungen und Bitleitungen bereitzustellen. Die Draufsicht 2200A von 22A, die Draufsicht 2400 von 24 und die Draufsicht 4400A von 44A liefern verschiedene Beispiele.
  • 46 zeigt ein Flussdiagramm eines Verfahrens 4600, das ein weiteres Verfahren ist, das zur Herstellung eines 3D-Speicherarrays gemäß der vorliegenden Offenlegung verwendet werden kann. Das Verfahren 4600 umfasst viele der gleichen Vorgänge wie das Verfahren 4500, weist aber Unterschiede auf, wie unten beschrieben.
  • Bei dem Verfahren 4600 ist die Aussparung für einen leitfähigen Streifen in Vorgang 4509 optional. Wenn der Vorgang 4509 enthalten ist, kann das Verfahren 4600 die optionalen Vorgänge 4601 und 4603 verwenden. Vorgang 4601 ist das Abscheiden einer Keimschicht. Vorgang 4603 ist das Ätzen, um die Keimschicht von den dielektrischen Seitenwänden zu entfernen. Abgesehen von dem Unterschied des Materials sind diese Vorgänge wie der Vorgang 4513, das Abscheiden der Datenspeicherschicht, und der Vorgang 4515, das Ätzen der Datenspeicherschicht.
  • Das Verfahren 4600 umfasst den Vorgang 4605, das selektive Züchten eines Datenspeicherfilms auf den Gate-Seitenwänden. Die Querschnittsansicht 3700B von 37B bietet ein Beispiel. Wenn die optionalen Vorgänge 4527 und 4529 verwendet werden, erzeugt der Abschluss des Verfahrens 4600 eine Struktur, wie sie durch das vierte 3D-Speicherarray 100D von 7A-7B beispielhaft dargestellt ist. Wenn stattdessen die optionalen Vorgänge 4505 und 4507 verwendet werden, erzeugt der Abschluss des Verfahrens 4600 eine Struktur, wie sie durch das sechste 3D-Speicherarray 100F in 9A-9B beispielhaft dargestellt ist.
  • 47 zeigt ein Flussdiagramm eines Verfahrens 4700, das ein weiteres Verfahren ist, das zur Herstellung eines 3D-Speicherarrays gemäß der vorliegenden Offenlegung verwendet werden kann. Das Verfahren 4700 umfasst viele der gleichen Vorgänge wie das Verfahren 4500, verwendet aber die in 25-31 dargestellte Art der Verarbeitung.
  • Das Verfahren 4700 umfasst Vorgang 4701, bei dem ein breiter Stapel alternierender Gateschichten und dielektrischer Schichten gebildet wird. Dies kann derselbe Vorgang sein wie der Vorgang 4501, außer dass die Gateschichten Dummy-Gateschichten sein können. Die Querschnittsansicht 1200B von 12B bietet ein Beispiel.
  • Vorgang 4703 ist das Bilden eines ersten Satzes von Gräben. Die Querschnittsansicht 2500 von 25 zeigt ein Beispiel. Die Anzahl dieser Gräben ist halb so groß oder kleiner als die der Gräben, die durch Vorgang 4503 gebildet werden, für den die Querschnittsansicht 1300B von 13B ein Beispiel bietet.
  • Vorgänge 4705 und 4707 sind optionale Schritte, die verwendet werden, wenn die Gateschicht eine Dummy-Schicht ist. Vorgang 4705 ist das Wegätzen eines ersten Abschnitts der Dummy-Schicht. Die Querschnittsansicht 2600 von 26 bietet ein Beispiel. Vorgang 4707 ist das Ersetzen des ersten Abschnitts der Dummy-Schicht durch ein leitfähiges Material. Die Querschnittsansicht 2700 in 27 bietet ein Beispiel.
  • Das Verfahren 4700 fährt mit Vorgängen 4509 bis 4525 fort, die die gleichen sein können wie beim Verfahren 4500, außer dass sie nur innerhalb des ersten Satzes von Gräben wirken. Die Querschnittsansicht 2800 von 28 bietet ein Beispiel.
  • Vorgang 4709 ist das Bilden einer Maske, die den ersten Satz von Gräben abdeckt, und das Ätzen zur Bildung eines zweiten Satzes von Gräben. Die Querschnittsansicht 2900 von 29 bietet ein Beispiel. Wenn die Gateschicht eine Dummy-Gateschicht ist, kann das Verfahren mit einer Wiederholung von Vorgang 4705 und Vorgang 4707 fortfahren, um den Gate-Ersatzprozess abzuschließen. Die Querschnittsansicht 3000 in 30 bietet ein Beispiel.
  • Das Verfahren 4700 fährt mit einer Wiederholung von Vorgang 4509 bis Vorgang 4525 fort. Die Querschnittsansicht 3100 von 31 bietet ein Beispiel. Der Prozess kann mit Vorgang 4527 bis Vorgang 4533 fortfahren, wie in Verbindung mit dem Verfahren 4500 beschrieben.
  • 48 zeigt ein Flussdiagramm eines Verfahrens 4800, das ein weiteres Verfahren ist, das zur Herstellung eines 3D-Speicherarrays gemäß der vorliegenden Offenbarung verwendet werden kann. Während das Verfahren 4700 Vorgang 4527 und Vorgang 4529 verwendet, um die dielektrischen Interzellen-Stopfen nach dem Abscheiden der Kanalschichten zu bilden, verwendet das Verfahren 4800 Vorgang 4505 und Vorgang 4507, um die dielektrischen Interzellen-Stopfen vor dem Aussparen für den leitfähigen Streifen zu bilden. Dadurch können schmale, freistehende Stapel vermieden werden, während weniger Schritte wiederholt werden.
  • Bei dem Verfahren 4800 wird Vorgang 4505 verwendet, um den ersten Satz von Gräben mit dem Interzellen-Dielektrikum zu füllen. Dies kann unmittelbar nach dem optionalen Dummy-Gate-Ersatz erfolgen. Das Verfahren 4800 kann dann direkt zu 4709 übergehen, um den zweiten Satz von Gräben zu bilden und den Dummy-Gate-Ersatz abzuschließen, wenn Dummy-Gateschichten verwendet werden. Das Verfahren 4800 kann mit Vorgang 4505 bis Vorgang 4533 fortfahren, um die Bildung eines 39 Speicherarrays gemäß der vorliegenden Lehre abzuschließen.
  • Während die Verfahren 4500, 4600, 4700 und 4800 von 45-49 hierin als eine Reihe von Vorgängen oder Ereignissen dargestellt und beschrieben sind, ist die dargestellte Reihenfolge solcher Vorgänge oder Ereignisse nicht in einem einschränkenden Sinne zu verstehen. Beispielsweise können einige Vorgänge in einer anderen Reihenfolge und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen als den hier dargestellten und/oder beschriebenen auftreten. Außerdem sind möglicherweise nicht alle dargestellten Vorgänge erforderlich, um einen oder mehrere Aspekte oder Ausführungsformen der hierin enthaltenen Beschreibung zu implementieren, und eine oder mehrere der hier dargestellten Vorgänge können in einer oder mehreren separaten Vorgängen und/oder Phasen ausgeführt werden.
  • Einige Aspekte der vorliegenden Lehren betreffen eine Speichervorrichtung aufweisend mehrere Stapel. Jeder Stapel weist leitfähige Streifen und dielektrische Streifen in abwechselnden Schichten auf. Die leitfähigen Streifen weisen jeweils eine Gate-Seitenwand auf. Die dielektrischen Streifen weisen jeweils dielektrische Seitenwände auf. Die Gate-Seitenwände sind von den dielektrischen Seitenwänden nach innen eingebeult, um Aussparungen in den Stapeln zu bilden. Ein Datenspeicherfilm ist in den Aussparungen angeordnet. Source- und Bitleitungen erstrecken sich entlang einer Stapelungsrichtung der leitfähigen Streifen und der dielektrischen Streifen. Eine Kanalschicht liegt zwischen dem Datenspeicherfilm und den Source- und Bitleitungen.
  • Einige Aspekte der vorliegenden Lehren betreffen eine Speichervorrichtung aufweisend ein dreidimensionales Array von Speicherzellen, die zwischen zwei benachbarten Metallinterconnectschichten in einer Metallinterconnectstruktur angeordnet sind. Jede der Speicherzellen hat eine Source-Seite, eine Drain-Seite, einen Kanal, der sich zwischen der Source-Seite und der Drain-Seite erstreckt, ein Steuergate und einen Datenspeicherfilm zwischen dem Steuergate und dem Kanal. Gate-Streifen erstrecken sich horizontal, um mehrere der Steuergates miteinander zu verbinden. Die leitfähigen Streifen sind in einem Array von Stapeln angeordnet, wobei jeder Stapel mehrere vertikal gestapelte leitfähige Streifen aufweist, die durch dielektrische Streifen voneinander getrennt sind. Bitleitungen und Source-Leitung erstrecken sich vertikal zwischen den Stapeln. Jede der Bitleitungen ist mit mehreren der Drain-Seiten verbunden. Jede der Source-Leitungen ist mit mehreren der Source-Seiten verbunden. Das dreidimensionale Array von Speicherzellen weist eine sich vertikal wiederholende Anordnung von Speicherzellen auf, wobei einige der Speicherzellen vertikal neben anderen Speicherzellen liegen. Die Datenspeicherfilme der vertikal benachbarten Speicherzellen sind diskontinuierlich.
  • Einige Aspekte der vorliegenden Lehre betreffen ein Verfahren zur Herstellung einer Speichervorrichtung, umfassend das Abscheiden alternierender Gateschichten und dielektrischer Schichten zur Bildung eines anfänglichen Stapels, das Ätzen von Gräben in den anfänglichen Stapel zur Bildung einer Reihe schmaler Stapel, das selektive Ätzen der Gateschichten zur Erzeugung von Aussparungen in den schmalen Stapeln, das Abscheiden eines Datenspeicherfilms so, dass sich ein erster Abschnitt des Datenspeicherfilms innerhalb der Aussparungen in den schmalen Stapeln abgeschieden wird, das Abscheiden einer Kanalschicht über dem Datenspeicherfilm, das Füllen der Gräben mit einem Intrazellen-Dielektrikum, das Ätzen von Öffnungen durch das Intrazellen-Dielektrikum und das Füllen der Öffnungen mit leitfähigem Material, um Source-Leitungen und Bitleitungen zu bilden.
  • Vorstehend sind Merkmale mehrerer Ausführungsformen umrissen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung ohne Weiteres als Grundlage für die Entwicklung oder Modifizierung anderer Verfahren und Strukturen verwendet werden kann, um die gleichen Zwecke zu erfüllen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Der Fachmann sollte ferner erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass verschiedene Änderungen, Ersetzungen und Modifikationen hierin vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/031019 [0001]

Claims (20)

  1. Speichervorrichtung aufweisend: mehrere Stapel über einem Substrat, wobei jeder Stapel mehrere Ebenen von leitfähigen Streifen umfasst, die durch dielektrische Streifen voneinander getrennt sind, wobei die leitfähigen Streifen jeweils eine erste Seitenwand aufweisen, wobei die dielektrischen Streifen jeweils eine zweite Seitenwand aufweisen, und wobei die ersten Seitenwände von den zweiten Seitenwänden nach innen eingebeult sind, um Einbeulungsbereiche innerhalb der Stapel zu definieren; einen Datenspeicherfilm, der in einem der Einbeulungsbereiche angeordnet ist; eine leitfähige Leitung, die sich entlang einer Stapelungsrichtung der leitfähigen Streifen und der dielektrischen Streifen erstreckt; und eine Kanalschicht, die zwischen dem Datenspeicherfilm und der leitfähigen Leitung angeordnet ist.
  2. Speichervorrichtung nach Anspruch 1, wobei der Datenspeicherfilm eine Seitenwand in Ausrichtung mit den zweiten Seitenwänden aufweist.
  3. Speichervorrichtung nach Anspruch 1 oder 2, wobei sich die Kanalschicht kontinuierlich in der Stapelungsrichtung über zwei oder mehr der leitfähigen Streifen erstreckt.
  4. Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei ein Abschnitt der Kanalschicht in dem einen der Einbeulungsbereiche angeordnet ist.
  5. Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Kanalschicht innerhalb der Einbeulungsbereiche enthalten ist.
  6. Speichervorrichtung nach einem der vorhergehenden Ansprüche, ferner umfassend: dielektrische Interzellen-Stopfen, die zwischen den Stapeln angeordnet sind, wobei die dielektrischen Interzellen-Stopfen die Einbeulungsbereiche unterteilen.
  7. Speichervorrichtung aufweisend: ein dreidimensionales Array von Speicherzellen, das zwischen zwei benachbarten Metallinterconnectschichten in einer Metallinterconnectstruktur angeordnet ist, wobei jede der Speicherzellen eine Source-Seite, eine Drain-Seite, einen Kanal, der sich zwischen der Source-Seite und der Drain-Seite erstreckt, ein Steuergate und einen Datenspeicherfilm zwischen dem Steuergate und dem Kanal aufweist; ein Array von Stapeln, wobei jeder Stapel mehrere vertikal gestapelte leitfähige Streifen aufweist, die durch dielektrische Streifen voneinander getrennt sind, wobei sich die leitfähigen Streifen horizontal erstrecken, um mehrere der Steuergates bereitzustellen; Bitleitungen, die sich vertikal erstrecken, wobei jede der Bitleitungen mit mehreren der Drain-Seiten verbunden ist; und Source-Leitungen, die sich vertikal erstrecken, wobei jede der Source-Leitungen mit mehreren der Source-Seiten verbunden ist, wobei das dreidimensionale Array von Speicherzellen eine sich vertikal wiederholende Anordnung von Speicherzellen aufweist, wobei das dreidimensionale Array von Speicherzellen vertikal benachbarte Speicherzellen aufweist; und wobei die Datenspeicherfilme der vertikal benachbarten Speicherzellen diskontinuierlich sind.
  8. Speichervorrichtung nach Anspruch 7, wobei die Datenspeicherfilme obere und untere Grenzen in Ausrichtung mit oberen und unteren Grenzen der leitfähigen Streifen aufweisen.
  9. Speichervorrichtung nach Anspruch 7 oder 8, wobei die Kanäle obere und untere Grenzen in Ausrichtung mit oberen und unteren Grenzen der leitfähigen Streifen aufweisen.
  10. Speichervorrichtung nach einem der Ansprüche 7 bis 9, wobei die Kanäle der vertikal benachbarten Speicherzellen durch verschiedene Abschnitte einer Kanalschicht bereitgestellt werden, die kontinuierlich ist.
  11. Speichervorrichtung nach einem der Ansprüche 7 bis 10, wobei der Datenspeicherfilm ein ferroelektrisches Material enthält.
  12. Speichervorrichtung nach einem der Ansprüche 7 bis 11, wobei das dreidimensionale Array von Speicherzellen horizontal benachbarte Speicherzellen mit Steuergates aufweist, die durch einen der leitfähigen Streifen verbunden sind; und wobei die Datenspeicherfilme der horizontal benachbarten Speicherzellen diskontinuierlich sind.
  13. Speichervorrichtung nach einem der Ansprüche 7 bis 12, wobei jeder der leitfähigen Streifen schmaler ist als eine Breite der Stapel.
  14. Speichervorrichtung nach einem der Ansprüche 7 bis 13, wobei jeder der Kanäle eine erste Seite aufweist, die konvex ist und einem der leitfähigen Streifen zugewandt ist.
  15. Speichervorrichtung nach einem der Ansprüche 7 bis 14, wobei jeder der Kanäle eine zweite Seite aufweist, die der ersten Seite gegenüberliegt und planar ist.
  16. Verfahren zur Herstellung einer Speichervorrichtung, umfassend: Bilden einer Reihe von Stapeln, wobei jeder Stapel leitfähige Streifen umfasst, die durch dielektrische Streifen voneinander getrennt sind; selektives Ätzen der leitfähigen Streifen durch Gräben zwischen den Stapeln, um Aussparungen in den Stapeln zu erzeugen; Abscheiden eines Datenspeicherfilms so, dass ein erster Abschnitt des Datenspeicherfilms innerhalb der Aussparungen in den Stapeln abgeschieden wird; Abscheiden einer Kanalschicht über dem Datenspeicherfilm; Füllen der Gräben mit einem zweiten Dielektrikum; Ätzen einer Öffnung durch das zweite Dielektrikum; und Füllen der Öffnungen mit leitfähigem Material, um Source-Leitungen und Bitleitungen zu bilden.
  17. Verfahren nach Anspruch 16, ferner umfassend: Ätzen, um einen zweiten Abschnitt des Datenspeicherfilms zu entfernen, der in den Gräben außerhalb der Aussparungen abgeschieden wird.
  18. Verfahren nach Anspruch 16 oder 17, ferner umfassend: Bilden von dielektrischen Interzellen-Stopfen in den Gräben, bevor die Aussparungen in den schmalen Stapeln erzeugt werden.
  19. Verfahren nach einem der Ansprüche 16 bis 18, ferner umfassend: Ätzen, um einen Abschnitt der Kanalschicht zu entfernen, der in den Gräben außerhalb der Aussparungen abgeschieden wird.
  20. Verfahren nach einem der Ansprüche 16 bis 18, wobei das Abscheiden der Kanalschicht umfasst: Abscheiden einer ersten Schicht von Kanalmaterial; Ätzen, um Kanalmaterial zu entfernen, das in den Gräben außerhalb der Aussparungen abgeschieden wird; und Abscheiden einer zweiten Schicht von Kanalmaterial.
DE102020132926.1A 2020-05-28 2020-12-10 3d ferroelektrischer speicher Pending DE102020132926A1 (de)

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* Cited by examiner, † Cited by third party
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KR20240000740A (ko) * 2022-06-24 2024-01-03 삼성전자주식회사 반도체 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9184175B2 (en) * 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
US9620514B2 (en) * 2014-09-05 2017-04-11 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
JP6867387B2 (ja) * 2015-11-25 2021-04-28 サンライズ メモリー コーポレイション ３次元垂直ｎｏｒフラッシュ薄膜トランジスタストリング
US9929174B1 (en) * 2016-10-28 2018-03-27 Sandisk Technologies Llc Three-dimensional memory device having non-uniform spacing among memory stack structures and method of making thereof
US10566519B2 (en) * 2017-08-18 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a flat bottom electrode via (BEVA) top surface for memory
US10629608B2 (en) * 2018-09-26 2020-04-21 Macronix International Co., Ltd. 3D vertical channel tri-gate NAND memory with tilted hemi-cylindrical structure
CN112930597A (zh) * 2018-10-26 2021-06-08 朗姆研究公司 三端子存储器设备的自对准竖直集成
KR20200076806A (ko) * 2018-12-19 2020-06-30 삼성전자주식회사 수직형 메모리 장치
TWI692038B (zh) * 2019-01-25 2020-04-21 旺宏電子股份有限公司 三維堆疊半導體裝置及其製造方法
US11239254B2 (en) * 2019-08-02 2022-02-01 Sandisk Technologies Llc Three-dimensional memory device containing epitaxial ferroelectric memory elements and methods for forming the same
US11024648B2 (en) * 2019-08-15 2021-06-01 Sandisk Technologies Llc Ferroelectric memory devices including a stack of ferroelectric and antiferroelectric layers and method of making the same
US11211395B2 (en) * 2019-08-30 2021-12-28 Macronix International Co., Ltd. 3D memory array having select lines

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