KR20240000740A - 반도체 장치 - Google Patents

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박소현
윤찬식
최동민
고승보
김효섭
배진국
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차은경
안준혁
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Abstract

반도체 장치는, 기판 상에 형성된 제1 콘택 플러그 구조물; 상기 제1 콘택 플러그 구조물의 측벽에 형성된 하부 스페이서 구조물; 및 상기 제1 콘택 플러그 구조물 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향을 따라 적층된 도전 구조물 및 절연 구조물을 포함하는 비트 라인 구조물을 구비할 수 있으며, 상기 제1 콘택 플러그 구조물은 상기 기판 상면에 접촉하는 도전 패드; 상기 도전 패드 상에 형성된 오믹 콘택 패턴; 및 상기 오믹 콘택 패턴 상에 형성되고 금속을 포함하며, 상대적으로 큰 폭을 갖는 하부, 및 상대적으로 작은 폭을 갖는 상부를 포함하는 도전성 매립 패턴을 구비할 수 있고, 상기 하부 스페이서 구조물은 상기 도전성 매립 패턴의 측벽에 접촉할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게 본 발명은 디램(DRAM) 장치에 관한 것이다.
DRAM 장치에서 비트 라인 구조물 하부에는 액티브 패턴과 접촉하는 도전성 콘택 플러그가 형성되며, 상기 DRAM 장치를 제조하는 공정 시 미스얼라인이 발생하는 경우, 상기 도전성 콘택 플러그가 상기 액티브 패턴과 잘 접촉하지 못하는 문제가 발생한다.
본 발명의 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는데 있다.
상기한 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 제1 콘택 플러그 구조물; 상기 제1 콘택 플러그 구조물의 측벽에 형성된 하부 스페이서 구조물; 및 상기 제1 콘택 플러그 구조물 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향을 따라 적층된 도전 구조물 및 절연 구조물을 포함하는 비트 라인 구조물을 구비할 수 있으며, 상기 제1 콘택 플러그 구조물은 상기 기판 상면에 접촉하는 도전 패드; 상기 도전 패드 상에 형성된 오믹 콘택 패턴; 및 상기 오믹 콘택 패턴 상에 형성되고 금속을 포함하며, 상대적으로 큰 폭을 갖는 하부, 및 상대적으로 작은 폭을 갖는 상부를 포함하는 도전성 매립 패턴을 구비할 수 있고, 상기 하부 스페이서 구조물은 상기 도전성 매립 패턴의 측벽에 접촉할 수 있다.
상기한 과제를 달성하기 위한 다른 실시예들에 따른 반도체 장치는, 기판 상에 형성된 콘택 플러그 구조물; 상기 콘택 플러그 구조물의 측벽에 형성된 하부 스페이서 구조물; 및 상기 콘택 플러그 구조물 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향을 따라 적층된 도전 구조물 및 절연 구조물을 포함하는 비트 라인 구조물을 구비할 수 있으며, 상기 콘택 플러그 구조물은 상기 기판 상면에 접촉하는 오믹 콘택 패턴; 및 상기 오믹 콘택 패턴 상에 형성되고 금속을 포함하며, 상대적으로 큰 폭을 갖는 하부, 및 상대적으로 작은 폭을 갖는 상부를 포함하는 도전성 매립 패턴을 구비할 수 있고, 상기 오믹 콘택 패턴은 상기 도전성 매립 패턴 하부의 측벽의 적어도 일부를 커버할 수 있다.
상기한 과제를 달성하기 위한 또 다른 실시예들에 따른 반도체 장치는, 기판 상에 형성된 기판 상에 형성된 액티브 패턴; 상기 액티브 패턴 상에 형성되며, 상기 액티브 패턴의 상면에 접촉하는 도전 패드, 상기 도전 패드 상에 형성된 오믹 콘택 패턴, 및 상기 오믹 콘택 패턴 상에 형성된 도전성 매립 패턴을 구비하는 콘택 플러그 구조물; 상기 도전 패드의 측벽에 형성된 하부 스페이서 구조물; 상기 오믹 콘택 패턴 및 상기 도전성 매립 패턴의 측벽들 및 상기 하부 스페이서 구조물의 상면에 접촉하는 캐핑 패턴; 상기 캐핑 패턴 상에 형성된 절연성 매립 패턴; 및 상기 콘택 플러그 구조물 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향을 따라 적층된 도전 구조물 및 절연 구조물을 포함하는 비트 라인 구조물을 구비할 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 액티브 패턴과 비트 라인 구조물 사이에 형성되는 콘택 플러그 구조물은 전체적으로 작은 저항을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 2a 및 2b는 도 1의 A-A'선으로 절단한 단면도들이며, 도 2b는 도 2a의 X 영역에 대한 확대 단면도이다.
도 3 내지 도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 25a 및 25b는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들로서, 각각 도 2a 및 2b에 대응하는 도면들이다.
도 26 및 27은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 28a 및 28b는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들로서, 각각 도 25a 및 25b에 대응하는 도면들이다.
도 29 내지 도 31은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 32는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 2a에 대응하는 도면이다.
도 33 내지 도 37은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 38 내지 도 40은 예시적인 실시예들에 따른 반도체 장치들을 설명하기 위한 단면도로서, 도 2a에 대응하는 도면들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 2a 및 2b는 도 1의 A-A'선으로 절단한 단면도들이며, 도 2b는 도 2a의 X 영역에 대한 확대 단면도이다.
이하의 발명의 상세한 설명에서는, 기판(100) 상면에 평행한 수평 방향들 중에서 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 기판(100) 상면에 평행하고 각 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향을 제3 방향(D3)으로 정의하기로 한다. 한편, 기판(100) 상면에 수직한 방향은 수직 방향으로 지칭한다.
상기 반도체 장치는 기판(100) 상에 형성된 액티브 패턴(103), 게이트 구조물(170), 매립 구조물, 비트 라인 구조물(395), 제1 및 제2 콘택 플러그 구조물들, 및 커패시터(670)를 포함할 수 있다.
또한, 상기 반도체 장치는 소자 분리 패턴(112), 도전성 패드 구조물(730), 제1 및 제2 절연 패드막들(750, 760), 제3 절연 패드(775), 상부 스페이서 구조물(915), 제3 캐핑 패턴(940, 도 19 참조), 절연 패턴 구조물, 식각 저지막(630) 및 제4 상부 스페이서(490)를 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
도 3을 함께 참조하면, 액티브 패턴(103)은 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 액티브 패턴(103)의 측벽은 소자 분리 패턴(112)에 의해 커버될 수 있다. 액티브 패턴(103)은 기판(100)과 실질적으로 동일한 물질을 포함할 수 있으며, 소자 분리 패턴(112)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 4를 함께 참조하면, 게이트 구조물(170)은 액티브 패턴(103) 및 소자 분리 패턴(112)의 상부를 관통하여 제1 방향(D1)으로 연장되는 제2 리세스 내에 형성될 수 있다. 게이트 구조물(170)은 상기 제2 리세스의 저면 및 측벽에 형성된 게이트 절연 패턴(120), 상기 제2 리세스의 저면 및 하부 측벽에 형성된 게이트 절연 패턴(120) 부분 상에 형성된 제1 배리어 패턴(130), 제1 배리어 패턴(130) 상에 형성되어 상기 제2 리세스의 하부를 채우는 제1 도전 패턴(140), 제1 배리어 패턴(130) 및 제1 도전 패턴(140)의 상면에 형성된 제2 도전 패턴(150), 및 제2 도전 패턴(150)의 상면 및 게이트 절연 패턴(120)의 상부 내측벽 상에 형성되어 상기 제2 리세스의 상부를 채우는 게이트 마스크(160)를 포함할 수 있다. 이때, 제1 배리어 패턴(130), 제1 도전 패턴(140) 및 제2 도전 패턴(150)은 함께 게이트 전극을 형성할 수 있다.
게이트 절연 패턴(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 배리어 패턴(130)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 제1 도전 패턴(140)은 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있고, 제2 도전 패턴(150)은 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 게이트 마스크(160)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(170)은 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 5 및 6을 함께 참조하면, 예시적인 실시예들에 있어서, 도전성 패드 구조물(730)은 상부에서 보았을 때, 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성되어 격자 형상으로 배치될 수 있다.
예시적인 실시예들에 있어서, 도전성 패드 구조물(730)은 제3 방향(D3)으로 연장되는 각 액티브 패턴들(103)의 단부, 및 이에 제1 방향(D1)으로 인접하는 소자 분리 패턴(112) 부분에 상기 수직 방향을 따라 오버랩되도록 배치될 수 있다.
예시적인 실시예들에 있어서, 도전성 패드 구조물(730)은 상기 수직 방향을 따라 순차적으로 적층된 제1 내지 제3 도전 패드들(700, 710, 720)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 도전 패드(700)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제2 도전 패드(710)는 예를 들어 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등과 같은 금속 실리사이드, 예를 들어 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물, 혹은 예를 들어, 티타늄 실리콘 질화물, 탄탈륨 실리콘 질화물 등과 같은 금속 실리콘 질화물을 포함할 수 있으며, 제3 도전 패드(720)는 예를 들어, 텅스텐, 루테늄 등과 같은 금속을 포함할 수 있다. 이에 따라, 도전성 패드 구조물(730)은 복합막 구조를 가질 수 있다.
도 5, 6 및 8을 함께 참조하면, 예시적인 실시예들에 있어서, 도전성 패드 구조물(730)을 관통하여 액티브 패턴(103)의 상면 혹은 소자 분리 패턴(112)의 상면을 노출시키는 제1 개구(740) 내에는 제1 절연 패드막(750)이 형성될 수 있으며, 제1 절연 패드막(750) 상에는 제2 절연 패드막(760) 및 제3 절연 패드(775)가 순차적으로 적층될 수 있다. 이때, 제1 개구(740)는 제1 방향(D1)으로 연장되는 제1 부분 및 제2 방향(D2)으로 연장되는 제2 부분을 포함할 수 있으며, 이들은 서로 연결될 수 있다. 이에 따라, 제1 개구(740) 내에 형성되는 제1 절연 패드막(750)은 상부에서 보았을 때, 격자 형상으로 배치되는 도전성 패드 구조물(730)을 둘러쌀 수 있다.
예시적인 실시예들에 있어서, 제1 절연 패드막(750) 및 제3 절연 패드(775)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있으며, 제2 절연 패드막(760)은 예를 들어, 하프늄 산화물, 지르코늄 산화물 등과 같은 금속 산화물을 포함할 수 있다.
도 7 및 8을 함께 참조하면, 도전성 패드 구조물(730)을 관통하여, 액티브 패턴(103), 소자 분리 패턴(112), 및 게이트 구조물(170)에 포함된 게이트 마스크(160)의 상면을 노출시키는 제2 개구(805)가 형성될 수 있으며, 제2 개구(805)에 의해 액티브 패턴(103)의 제3 방향(D3)으로의 중앙부의 상면이 노출될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(805)의 저면은 제2 개구(805)에 의해 노출된 액티브 패턴(103)의 상면보다 넓을 수 있다. 이에 따라, 제2 개구(805)는 액티브 패턴(103)에 인접한 소자 분리 패턴(112)의 상면도 함께 노출시킬 수 있다.
제2 개구(805)에 의해 노출된 액티브 패턴(103)의 상부에는 예를 들어, n형 불순물 혹은 p형 불순물을 포함하는 불순물 영역(105)이 형성될 수 있으며, 제2 개구(805) 내에는 상기 매립 구조물이 형성되어 불순물 영역(105)의 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 매립 구조물은 제1 콘택 플러그 구조물, 하부 스페이서 구조물, 제2 캐핑 패턴(860) 및 절연성 매립 패턴(870)을 포함할 수 있다.
상기 제1 콘택 플러그 구조물은 불순물 영역(105) 및 이에 인접하는 소자 분리 패턴(112)의 상면에서 상기 수직 방향을 따라 순차적으로 적층된 제4 도전 패드(830), 제1 오믹 콘택 패턴(840) 및 도전성 매립 패턴(850)을 포함할 수 있다.
제4 도전 패드(830)는 예를 들어, n형 불순물 혹은 p형 불순물을 포함하는 단결정 실리콘, 혹은 n형 불순물 혹은 p형 불순물을 포함하는 폴리실리콘을 포함할 수 있다. 일 실시예에 있어서, 제4 도전 패드(830)의 내부에는 심(seam)이나 보이드(void)가 형성될 수도 있다.
예시적인 실시예들에 있어서, 제4 도전 패드(830)의 저면은 제2 개구(805)에 의해 노출된 액티브 패턴(103)의 상면, 혹은 불순물 영역(105)의 상면보다 넓을 수 있다. 또한, 제4 도전 패드(830)의 상면 역시 제2 개구(805)에 의해 노출된 액티브 패턴(103)의 상면, 혹은 불순물 영역(105)의 상면보다 넓을 수 있다.
제1 오믹 콘택 패턴(840)은 예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다. 도전성 매립 패턴(850)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물, 및/또는 티타늄, 탄탈륨, 텅스텐 등과 같은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 도전성 매립 패턴(850)은 상대적으로 큰 폭을 갖는 하부, 및 상대적으로 작은 폭을 갖는 상부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 콘택 플러그 구조물의 적어도 일부는 도전성 패드 구조물(730)과 동일한 층에 형성될 수 있으며, 이에 따라 상기 수평 방향으로 도전성 패드 구조물(730)와 오버랩될 수 있다.
상기 하부 스페이서 구조물은 상기 제1 콘택 플러그 구조물의 측벽, 구체적으로 제4 도전 패드(830), 제1 오믹 콘택 패턴(840) 및 도전성 매립 패턴(850)의 하부의 측벽들을 커버할 수 있으며, 상기 제1 콘택 플러그 구조물의 측벽으로부터 상기 수평 방향으로 적층된 제2 및 제1 하부 스페이서들(820, 810)을 포함할 수 있다. 이때, 제1 하부 스페이서(810)는 예를 들어, 실리콘 산화물을 포함할 수 있으며, 제2 하부 스페이서(820)는 예를 들어, 실리콘 산탄화물(SiOC)을 포함할 수 있다.
일 실시예에 있어서, 도전성 매립 패턴(850)의 하부의 상면의 높이는 제1 및 제2 하부 스페이서들(810, 820)의 최상면의 높이와 실질적으로 동일할 수 있다.
제2 캐핑 패턴(860)은 도전성 매립 패턴(850) 상부의 측벽 및 도전성 매립 패턴(850) 하부의 상면을 커버할 수 있으며, 제2 캐핑 패턴(860) 상에는 절연성 매립 패턴(870)이 형성될 수 있다. 제2 캐핑 패턴(860)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있으며, 절연성 매립 패턴(870)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
비트 라인 구조물(395)은 상기 매립 구조물 상에서 상기 수직 방향으로 순차적으로 적층된 접착 패턴(245), 제3 도전 패턴(265), 제2 마스크(275), 제3 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 포함할 수 있다. 이때, 접착 패턴(245) 및 제3 도전 패턴(265)은 함께 도전 구조물을 형성할 수 있으며, 제2 마스크(275), 제3 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)은 함께 절연 구조물을 형성할 수 있다. 일 실시예에 있어서, 순차적으로 적층된 제2 마스크(275), 제3 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)은 서로 병합되어 단일의 절연 구조물을 형성할 수도 있다.
접착 패턴(245)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있고, 제3 도전 패턴(265)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 루테늄 등과 같은 금속을 포함할 수 있으며, 각 제2 마스크(275), 제3 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 상기 매립 구조물 및 제3 절연 패드(775) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
접착 패턴(245)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함하는 제3 절연 패드(775)과 예를 들어, 텅스텐과 같은 금속을 포함하는 제3 도전 패턴(265) 사이에 형성되어, 이들이 서로 잘 접착되도록 할 수 있다.
상기 제2 콘택 플러그 구조물은 도전성 패드 구조물(730) 상에서 상기 수직 방향을 따라 순차적으로 적층된 제2 콘택 플러그(930), 제2 오믹 콘택 패턴(500), 및 제3 콘택 플러그(549)를 포함할 수 있다.
제2 콘택 플러그(930)는 제3 도전 패드(720)에 접촉함으로써 액티브 패턴(103)과 전기적으로 연결될 수 있다. 예시적인 실시예들에 있어서, 제2 콘택 플러그(930)는 비트 라인 구조물들(395) 사이에서 제2 방향(D2)을 따라 서로 이격되도록 배치될 수 있으며, 제2 방향(D2)으로 서로 이웃하는 제2 콘택 플러그들(930) 사이에는 제3 캐핑 패턴(940)이 형성될 수 있다. 이때, 제3 캐핑 패턴(940)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
제2 콘택 플러그(930)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제2 오믹 콘택 패턴(500)은 예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.
일 실시예에 있어서, 제3 콘택 플러그(549)는 제3 금속 패턴(545) 및 이의 하면을 커버하는 제2 배리어 패턴(535)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제3 콘택 플러그(549)는 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열될 수 있다. 각 제3 콘택 플러그들(549)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
상부 스페이서 구조물(915)은 비트 라인 구조물(395)의 측벽, 및 상기 매립 구조물에 포함된 제2 캐핑 패턴(860) 및 절연성 매립 패턴(870)의 일부 상면을 커버하는 제1 상부 스페이서(880), 제1 상부 스페이서(880)의 외측벽에 형성된 에어 스페이서(895), 및 제2 상부 스페이서(890)의 외측벽, 및 상기 매립 구조물에 포함된 제2 캐핑 패턴(860) 및 절연성 매립 패턴(870)의 일부 상면을 커버하는 제3 상부 스페이서(900)를 포함할 수 있다.
제1 상부 스페이서(880)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있고, 에어 스페이서(895)는 공기를 포함할 수 있으며, 제3 상부 스페이서(900)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
제4 상부 스페이서(490)는 비트 라인 구조물(395)의 상부 측벽에 형성된 제1 상부 스페이서(880) 부분의 외측벽에 형성될 수 있으며, 에어 스페이서(895)의 상단 및 제3 상부 스페이서(900)의 적어도 일부 상면을 커버할 수 있다.
도 23 및 24를 함께 참조하면, 상기 절연 패턴 구조물은 제3 콘택 플러그(549), 비트 라인 구조물(395)에 포함된 상기 절연 구조물의 일부, 및 제1, 제3 및 제4 스페이서들(880, 900, 490)의 일부를 관통하여, 상부에서 보았을 때, 제3 콘택 플러그(549)를 둘러싸는 제7 개구(547)의 내벽에 형성된 제1 절연 패턴(615), 및 제1 절연 패턴(615) 상에 형성되어 제7 개구(547)의 나머지 부분을 채우는 제2 절연 패턴(620)을 포함할 수 있다. 이때, 에어 스페이서(895)의 상단은 제1 절연 패턴(615)에 의해 닫힐 수 있다.
제1 및 제2 절연 패턴들(615, 620)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
제4 식각 저지막(630)은 제1 및 제2 절연 패턴들(615, 620), 제3 콘택 플러그(549) 및 제3 캐핑 패턴(940) 상에 형성될 수 있다.
커패시터(670)는 제3 콘택 플러그(549) 상에 형성되어, 예를 들어, 실린더 형상 혹은 필라 형상을 갖는 하부 전극(640), 하부 전극(640)의 표면에 형성된 유전막(650), 및 유전막(650) 상에 형성된 상부 전극(660)을 포함할 수 이 있다.
이때, 하부 전극(640)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있고, 유전막(650)은 예를 들어, 금속 산화물을 포함할 수 있으며, 상부 전극(660)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 실리콘-게르마늄(SiGe) 등을 포함할 수 있다. 일 실시예에 있어서, 상부 전극(660)은 금속 혹은 금속 질화물을 포함하는 제1 상부 전극 및 불순물이 도핑된 실리콘-게르마늄(SiGe)을 포함하는 제2 상부 전극을 포함할 수 있다.
상기 반도체 장치는 액티브 패턴(103)의 상면과 오믹 콘택 패턴(840) 사이에 형성된 제4 도전 패드(830)를 포함할 수 있으며, 제4 도전 패드(830)의 저면 및 상면은 액티브 패턴(103)의 상면보다 넓은 면적을 가질 수 있다. 이에 따라 후술하는 바와 같이, 액티브 패턴(103)의 상면의 면적이 작더라도, 오믹 콘택 패턴(840)은 이보다 넓은 면적을 갖는 제4 도전 패드(830) 상에 형성되므로, 보다 용이하게 형성될 수 있다.
특히 도 2b에 도시된 바와 같이, 액티브 패턴(103)의 상면을 노출시키도록 형성되는 제2 개구(805)가 미스얼라인에 의해 액티브 패턴(103)의 상면을 부분적으로만 노출시킴에 따라서, 제2 개구(805)에 의해 노출되는 액티브 패턴(103) 부분의 면적이 매우 작더라도, 상기 노출된 액티브 패턴(103) 부분 상에는 이보다 넓은 면적을 갖는 제4 도전 패드(830)가 형성되므로, 오믹 콘택 패턴(840)은 상대적으로 넓은 면적을 갖는 제4 도전 패드(830) 상에 형성됨으로써 용이하게 형성될 수 있다.
그 결과, 액티브 패턴(103)과 도전성 매립 패턴(850) 사이에 형성되는 오믹 콘택 패턴(840)에 의해서 전체 저항이 감소할 수 있다.
도 3 내지 도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 3, 5, 7, 19 및 23은 평면도들이고, 도 4는 도 3의 A-A'선 및 B-B'선으로 각각 절단한 단면들을 포함하며, 도 6, 8-18, 20-22 및 24는 대응하는 평면도들을 A-A'선으로 절단한 단면도들이다.
이하의 발명의 상세한 설명에서는, 기판(100) 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 기판(100) 상면에 평행하고 각 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향을 제3 방향(D3)으로 정의하기로 한다.
도 3 및 4를 참조하면, 기판(100) 상에 액티브 패턴(103)을 형성하고, 이의 측벽을 커버하는 소자 분리 패턴(112)을 형성할 수 있다.
액티브 패턴(103)은 기판(100)의 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 액티브 패턴(103)은 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 액티브 패턴(103) 및 소자 분리 패턴(112)을 부분적으로 식각하여 제1 방향(D1)으로 연장되는 제2 리세스를 형성할 수 있다.
이후, 상기 제2 리세스 내부에 게이트 구조물(170)을 형성할 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(170)은 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 5 및 6을 참조하면, 액티브 패턴(103) 및 소자 분리 패턴(112) 상에 도전성 패드 구조물(730)을 형성할 수 있다.
도전성 패드 구조물(730)은 상기 수직 방향을 따라 순차적으로 적층된 제1 내지 제3 도전 패드들(700, 710, 720)을 포함할 수 있다.
이후, 식각 공정을 통해 도전성 패드 구조물(730)을 패터닝하여 액티브 패턴(103), 소자 분리 패턴(112) 및 게이트 구조물(170)의 상면을 노출시키는 제1 개구(740)를 형성할 수 있으며, 상기 식각 공정 시 액티브 패턴(103) 및 소자 분리 패턴(112)의 상부도 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 제1 개구(740)는 제1 방향(D1)으로 연장되는 제1 부분 및 제2 방향(D2)으로 연장되는 제2 부분을 포함할 수 있으며, 이들은 서로 연결될 수 있다. 이에 따라 도전성 패드 구조물(730)은 상부에서 보았을 때, 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성되어 격자 형상으로 배치될 수 있다.
예시적인 실시예들에 있어서, 도전성 패드 구조물(730)은 제3 방향(D3)으로 연장되는 각 액티브 패턴들(103)의 단부, 및 이에 제1 방향(D1)으로 인접하는 소자 분리 패턴(112) 부분에 상기 수직 방향을 따라 오버랩되도록 배치될 수 있다.
도 7 및 8을 참조하면, 도전성 패드 구조물(730) 상에 제1 개구(740)를 채우는 절연성 패드막 구조물(780)을 형성할 수 있다.
예시적인 실시예들에 있어서, 절연성 패드막 구조물(780)은 순차적으로 적층된 제1 내지 제3 절연 패드막들(750, 760, 770)을 포함할 수 있으며, 제1 절연 패드막(750)은 제1 개구(740)를 채울 수 있다.
이후, 절연성 패드막 구조물(780) 상에 제1 및 제2 식각 저지막들(790, 800)을 순차적으로 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 식각 저지막(790)은 절연성 패드막 구조물(780)에 포함된 제3 절연 패드막(770)의 상부에 질화 공정을 수행하여, 예를 들어, 실리콘 산질화물(SiON)을 포함하도록 형성될 수 있다. 또한, 제2 식각 저지막(800)은 예를 들어, 화학 기상 증착(CVD) 공정 혹은 원자층 증착(ALD) 공정과 같은 증착 공정을 통해 제1 식각 저지막(790) 상에 형성되어, 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함하도록 형성될 수 있다.
이후, 제2 식각 저지막(800) 상에 제1 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부의 제1 및 제2 식각 저지막들(790, 800), 절연성 패드막 구조물(780), 도전성 패드 구조물(730), 액티브 패턴(103), 소자 분리 패턴(112), 및 게이트 구조물(170)에 포함된 게이트 마스크(160)를 부분적으로 식각함으로써 제2 개구(805)를 형성할 수 있으며, 제2 개구(805)에 의해 액티브 패턴(103)의 상면의 일부가 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 마스크는 상부에서 보았을 때, 원 형상 혹은 타원 형상을 가질 수 있으며, 기판(100) 상에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 상기 각 제1 마스크들은 제1 방향(D1)으로 서로 인접하는 액티브 패턴들(103)의 말단부들 및 이들 사이의 소자 분리 패턴(112) 부분과 상기 수직 방향으로 오버랩될 수 있다.
이후, 상기 노출된 액티브 패턴(103) 부분의 상부에 예를 들어, 이온 주입 공정을 수행하여 불순물 영역(105)을 형성할 수 있다. 불순물 영역(105)은 예를 들어, n형 불순물 혹은 p형 불순물을 포함할 수 있다.
이후, 상기 제1 마스크는 제거될 수 있다.
도 9를 참조하면, 제2 개구(805)의 측벽 및 저면 및 제2 식각 저지막(800)의 상면에 제1 및 제2 하부 스페이서 막들을 순차적으로 형성한 후, 상기 제1 및 제2 하부 스페이서 막들에 대해 이방성 식각 공정을 수행할 수 있다.
이에 따라, 제2 개구(805)의 측벽에는 순차적으로 적층된 제1 및 제2 하부 스페이서들(810, 820)을 포함하는 하부 스페이서 구조물이 형성될 수 있으며, 액티브 패턴(103)의 상면 및 이에 인접한 소자 분리 패턴(112) 부분이 다시 노출될 수 있다.
상기 이방성 식각 공정 시, 상기 노출된 액티브 패턴(103)의 상부 및 이에 인접한 소자 분리 패턴(112) 부분이 부분적으로 제거될 수 있으며, 제2 식각 저지막(800)은 부분적으로 제거되거나 혹은 전부 제거될 수도 있다.
도 10을 참조하면, 제2 개구(805)의 하부를 채우며 n형 불순물 혹은 p형 불순물이 도핑된 단결정 실리콘 혹은 폴리실리콘을 포함하는 제4 도전 패드(830)를 불순물 영역(105) 상에 형성할 수 있다.
일 실시예에 있어서, 제4 도전 패드(830)는 상기 노출된 액티브 패턴(103)의 상부 즉, 불순물 영역(105)을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 형성될 수 있다. 이때, 제4 도전 패드(830)의 상면은 시드로 사용하는 액티브 패턴(103)의 결정면의 방향에 따른 결정면을 가질 수 있으며, 불순물이 도핑된 단결정 실리콘을 포함할 수 있다.
한편, 상기 SEG 공정의 특성 상, 복수의 액티브 패턴들(103) 상에 각각 형성되는 제4 도전 패드들(830)의 상면의 높이가 일정하지 않을 수 있다.
다른 실시예에 있어서, 제4 도전 패드(830)는 제2 개구(805)의 저면 및 측벽, 및 제2 식각 저지막(800)의 상면에 증착 공정을 수행하여 제4 도전 패드막을 증착한 후, 이의 상부를 식각함으로써 형성될 수 있다. 이 경우, 제4 도전 패드(830)는 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제4 도전 패드(830)의 내부에는 심(seam)이나 보이드(void)가 형성될 수도 있다.
또 다른 실시예에 있어서, 상기 SEG 공정, 및 상기 증착 공정 및 상기 식각 공정을 순차적으로 수행하여 제4 도전 패드(830)를 형성할 수도 있다.
이후, 제4 도전 패드(830), 제1 및 제2 하부 스페이서들(810, 820) 및 제2 식각 저지막(800) 상에 제1 희생막(840)을 형성할 수 있으며, 제1 희생막(840)의 상부에 평탄화 공정을 수행할 수 있다.
제1 희생막(840)은 제4 도전 패드(830)와 동일하거나 유사한 물질, 예를 들어, 불순물이 도핑되거나 혹은 도핑되지 않은 폴리실리콘을 포함할 수 있다.
한편, 상기 평탄화 공정은 예를 들어, 기계 화학적 연마(CMP) 공정을 포함할 수 있다.
도 11을 참조하면, 제1 희생막(840) 및 제4 도전 패드(830)의 상부를 제거할 수 있다.
예시적인 실시예들에 있어서, 제1 희생막(840) 및 제4 도전 패드(830)의 상부는 에치 백 공정을 통해 제거될 수 있다. 상기 하부 스페이서 구조물을 형성하기 위한 이방성 식각 공정 시 제2 식각 저지막(800)이 부분적으로 잔류한 경우에는, 상기 잔류하는 제2 식각 저지막(800)이 상기 에치 백 공정 시 모두 제거될 수 있으며, 제1 식각 저지막(790)은 상기 에치 백 공정 시 잔류하여 하부의 절연성 패드막 구조물(780)을 커버할 수 있다.
전술한 바와 같이, 제4 도전 패드(830)가 예를 들어, SEG 공정을 통해 형성되는 경우, 액티브 패턴(103) 상에 형성되는 복수의 제4 도전 패드들(830)은 액티브 패턴(103)이 갖는 결정면에 따라서 다양한 결정면을 가질 수 있으며, 또한 성장 속도에 따라서 그 상면의 높이가 서로 다를 수 있다. 하지만 제4 도전 패드(830) 상에 제1 희생막(840)을 형성한 후, 제1 희생막(840) 및 제4 도전 패드(830)의 상부를 제거하는 공정을 통해서, 복수의 제4 도전 패드들(830)의 상면이 동일한 높이를 갖도록 할 수 있다.
상기 에치 백 공정 후, 추가적인 세정 공정을 더 수행할 수도 있으며, 상기 세정 공정 시, 제2 하부 스페이서(820)는 제1 하부 스페이서(810)를 커버하여 보호하는 역할을 수행할 수 있다.
도 12를 참조하면, 제4 도전 패드(830) 상에 제1 오믹 콘택 패턴(840)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 오믹 콘택 패턴(840)은 제4 도전 패드(830), 제1 및 제2 하부 스페이서들(810, 820), 및 제1 식각 저지막(790) 상에 제1 금속막을 형성하고 열처리하여 상기 제1 금속막과 제4 도전 패드(830)를 서로 반응시킨 후, 미반응 부분을 제거함으로써 형성할 수 있다.
제1 오믹 콘택 패턴(840)은 예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.
도 13을 참조하면, 제1 오믹 콘택 패턴(840) 상에 제2 개구(805)의 나머지 부분을 채우는 도전성 매립 패턴(850)을 형성할 수 있다.
도전성 매립 패턴(850)은 제1 오믹 콘택 패턴(840), 제1 및 제2 하부 스페이서들(810, 820) 및 제1 식각 저지막(790) 상에 제2 개구(805)를 채우는 도전성 매립막을 형성한 후, 이에 대해 에치 백 공정 및/또는 화학 기계적 연마(CMP) 공정을 수행함으로써 제2 개구(805)의 상부에 형성될 수 있다.
도 14를 참조하면, 절연성 패드막 구조물(780) 및 제1 패턴(850) 상에 접착막, 제3 도전막, 제2 마스크 막, 제3 식각 저지막 및 제1 캐핑막을 순차적으로 형성할 수 있으며, 이후, 상기 제1 캐핑막을 패터닝하여 제1 캐핑 패턴(385)을 형성하고, 이를 식각 마스크로 사용하여 상기 제3 식각 저지막, 상기 제2 마스크 막, 상기 제3 도전막 및 상기 접착막을 순차적으로 식각할 수 있다.
상기 식각 공정을 수행함에 따라, 도전성 매립 패턴(850) 및 절연성 패드막 구조물(780) 상에는 순차적으로 적층된 접착 패턴(245), 제3 도전 패턴(265), 제2 마스크(275), 제3 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)이 형성될 수 있다.
접착 패턴(245)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함하는 제3 절연 패드막(770)과 예를 들어, 텅스텐과 같은 금속을 포함하는 제3 도전 패턴(265) 사이에 형성되어, 이들이 서로 잘 접착되도록 할 수 있다.
이하에서는, 순차적으로 적층된 접착 패턴(245), 제3 도전 패턴(265), 제2 마스크(275), 제3 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 함께 비트 라인 구조물(395)로 지칭하기로 한다. 이때, 비트 라인 구조물(395)은 접착 패턴(245) 및 제3 도전 패턴(265)을 포함하는 도전 구조물, 및 상기 도전 구조물 상에 형성되어 제2 마스크(275), 제3 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 포함하는 절연 구조물을 포함할 수 있다. 일 실시예에 있어서, 순차적으로 적층된 제2 마스크(275), 제3 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)은 서로 병합되어 단일의 절연 구조물을 형성할 수도 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 기판(100) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 15를 참조하면, 비트 라인 구조물(395)에 의해 커버되지 않는 도전성 매립 패턴(850), 및 제1 및 제2 하부 스페이서들(810, 820)의 상부를 식각 공정을 통해 제거할 수 있으며, 이에 따라 제3 리세스(420)가 형성될 수 있다.
상기 식각 공정을 통해서, 도전성 매립 패턴(850)은 상대적으로 큰 폭을 갖는 하부, 및 상기 하부 상에 일체적으로 형성되며 상대적으로 작은 폭을 갖는 상부를 포함할 수 있다. 일 실시예에 있어서, 도전성 매립 패턴(850)의 하부의 상면의 높이는 제1 및 제2 하부 스페이서들(810, 820)의 최상면의 높이와 실질적으로 동일할 수 있다.
상기 식각 공정 시 비트 라인 구조물(395)에 의해 커버되지 않는 제3 절연 패드막(770) 부분도 함께 제거될 수 있으며, 이에 따라 제2 절연 패드막(760)의 상면이 노출될 수 있다. 다만 제2 절연 패드막(760)과 비트 라인 구조물(395) 사이에 형성된 제3 절연 패드막(770) 부분은 제3 절연 패드(775)로 잔류할 수 있다.
도 16을 참조하면, 비트 라인 구조물(395), 도전성 매립 패턴(850), 제1 및 제2 하부 스페이서들(810, 820), 제1 및 제2 절연 패드막들(750, 760) 및 제3 절연 패드(775) 상에 예를 들어, 원자층 증착(ALD) 공정을 통해 제2 캐핑막을 형성하고, 상기 제2 캐핑막 상에 제3 리세스(420)를 채우는 절연성 매립막을 형성한 후, 제2 절연 패드막(760)의 상면이 노출될 때까지 식각 공정을 통해 이의 상부를 제거할 수 있다.
상기 식각 공정 시, 제3 리세스(420) 바깥에 형성된 상기 제2 캐핑막 부분도 함께 제거될 수 있으며, 이에 따라 비트 라인 구조물(395)의 상면과 측벽, 제2 절연 패드막(760)의 상면, 및 제3 패드 패턴(775)의 측벽이 노출될 수 있다.
이에 따라, 제3 리세스(420)의 내벽에는 제2 캐핑 패턴(860)이 잔류할 수 있으며, 제2 캐핑 패턴(860) 상에는 절연성 매립 패턴(870)이 형성될 수 있다. 제2 개구(805) 내에 형성된 제1 및 제2 하부 스페이서들(810, 820), 제4 도전 패드(830), 제1 오믹 콘택 패턴(840), 도전성 및 절연성 매립 패턴들(850, 870), 및 제2 캐핑 패턴(860)은 함께 매립 구조물을 형성할 수 있다. 이때, 상기 수직 방향을 따라 순차적으로 적층된 제4 도전 패드(830), 제1 오믹 콘택 패턴(840) 및 도전성 매립 패턴(850)은 함께 제1 콘택 플러그 구조물을 형성할 수 있다.
도 17을 참조하면, 비트 라인 구조물(395), 제2 절연 패드막(760), 제3 패드 패턴(775), 및 상기 매립 구조물이 형성된 기판(100) 상에 제1 및 제2 상부 스페이서 막들을 순차적으로 형성한 후, 이들을 이방성 식각함으로써 비트 라인 구조물(395)의 측벽, 및 상기 매립 구조물에 포함된 제2 캐핑 패턴(860) 및 절연성 매립 패턴(870)의 일부 상면을 커버하는 제1 상부 스페이서(880)를 형성할 수 있으며, 또한 제1 상부 스페이서(880)의 외측벽에 제2 상부 스페이서(890)를 형성할 수 있다.
이후, 비트 라인 구조물(395) 및 제1 및 제2 상부 스페이서들(880, 890)을 식각 마스크로 사용하는 건식 식각 공정을 수행함으로써, 제2 캐핑 패턴(860), 절연성 매립 패턴(870), 제2 절연 패드막(760) 및 제1 절연 패드막(750)을 부분적을 관통하여 제3 도전 패드(720)의 상면을 부분적으로 노출시키는 제3 개구(440)를 형성할 수 있다.
이후, 제1 캐핑 패턴(385) 및 제1 상부 스페이서(880)의 상면, 제2 상부 스페이서(890)의 상면 및 외측벽, 상기 매립 구조물의 일부 상면, 및 제3 개구(440)에 의해 노출된 제1 및 제2 절연 패드막들(750, 760)의 측벽 및 제3 도전 패드(720)의 상면에 제3 상부 스페이서 막을 형성한 후, 이를 이방성 식각하여 제2 상부 스페이서(890)의 외측벽을 커버하는 제3 상부 스페이서(900)를 형성할 수 있다. 이때, 제3 상부 스페이서(900)는 상기 매립 구조물의 일부 상면을 커버할 수도 있다.
비트 라인 구조물(395)의 측벽에 순차적으로 적층된 제1 내지 제3 상부 스페이서들(880, 890, 900)은 함께 예비 상부 스페이서 구조물(910)을 형성할 수 있다.
도 18을 참조하면, 제3 개구(440)를 채우는 제2 희생막(도시되지 않음)을 기판(100) 상에 충분한 높이로 형성한 후, 제1 캐핑 패턴(385)의 상면이 노출될 때까지 그 상부를 평탄화하여 제2 희생 패턴(920)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 희생 패턴(920)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 비트 라인 구조물들(395)에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 제2 희생 패턴(920)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 19 및 20을 참조하면, 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 복수의 제4 개구들을 포함하는 제3 마스크(도시되지 않음)를 제1 캐핑 패턴(385), 제2 희생 패턴(920) 및 예비 상부 스페이서 구조물(910) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 제2 희생 패턴(920)을 식각할 수 있으며, 이에 따라 게이트 구조물(170)의 게이트 마스크(160) 상면을 노출시키는 제5 개구가 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제5 개구는 상기 수직 방향으로 게이트 구조물(170)에 오버랩될 수 있으며, 상기 제5 개구는 제1 방향(D1)으로 서로 인접한 비트 라인 구조물들(395) 사이에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 제3 마스크를 제거한 후, 상기 각 제5 개구들을 채우는 제3 캐핑 패턴(940)을 형성할 수 있다. 상기 제5 개구들의 레이아웃에 따라서, 제3 캐핑 패턴(940)은 제1 방향(D1)으로 서로 인접한 비트 라인 구조물들(395) 사이에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 제3 캐핑 패턴(940)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
한편, 제2 희생 패턴(920)은 비트 라인 구조물들(395) 사이에서 제2 방향(D2)으로 서로 이격되도록 복수 개로 분리되어 잔류할 수 있다.
이후, 잔류하는 제2 희생 패턴들(920)을 제거하여 제3 도전 패드(720)의 상면을 부분적으로 노출시키는 제6 개구들을 형성할 수 있다. 이때, 상기 제6 개구들은 제1 방향(D1)으로 서로 인접한 비트 라인 구조물들(395) 사이에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 상기 제6 개구들을 채우는 제2 콘택 플러그 막을 충분한 높이로 형성하고, 제1 및 제3 캐핑 패턴들(385, 940) 및 예비 상부 스페이서 구조물(910)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다. 이에 따라, 상기 제2 콘택 플러그 막은 비트 라인 구조물들(395) 사이에서 제2 방향(D2)을 따라 제3 캐핑 패턴들(940)에 의해 서로 이격된 복수의 제2 콘택 플러그들(930)로 변환될 수 있다.
제2 콘택 플러그(930)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제3 도전 패드(720)에 접촉함으로써 액티브 패턴(103)과 전기적으로 연결될 수 있다.
도 21을 참조하면, 제2 콘택 플러그(930)의 상부를 제거하여 비트 라인 구조물(395)의 측벽에 형성된 예비 상부 스페이서 구조물(910)의 상부를 노출시킨 후, 노출된 예비 상부 스페이서 구조물(910)의 제2 및 제3 상부 스페이서들(890, 900)의 상부를 제거할 수 있다.
제2 콘택 플러그(930)의 상부는 예를 들어, 에치 백 공정을 통해 제거될 수 있으며, 제2 및 제3 상부 스페이서들(890, 900)의 상부는 예를 들어, 습식 식각 공정을 통해 제거될 수 있다.
이후, 비트 라인 구조물(395), 예비 상부 스페이서 구조물(910), 제2 콘택 플러그(930) 및 제3 캐핑 패턴(940) 상에 제4 상부 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(395)의 상부 측벽에 형성된 제1 상부 스페이서(880) 부분의 외측벽에 제4 상부 스페이서(490)를 형성할 수 있다.
상기 이방성 식각 공정을 통해 형성되는 제4 상부 스페이서(490)는 제2 상부 스페이서(890)의 상면 및 제3 상부 스페이서(900)의 적어도 일부 상면을 커버할 수 있다. 이에 따라, 상기 이방성 식각 공정 시, 제2 콘택 플러그(930)의 상부가 부분적으로 제거될 수 있으며, 제4 상부 스페이서(490)에 의해 커버되지 않는 제3 상부 스페이서(900)의 일부가 함께 제거될 수도 있다.
이후, 일 실시예에 있어서, 비트 라인 구조물(395), 제1 상부 스페이서(880), 제4 상부 스페이서(490), 제2 콘택 플러그(930) 및 제3 캐핑 패턴(940) 상에 제5 상부 스페이서 막(도시되지 않음)을 형성하고, 이를 식각하여 제4 상부 스페이서(490)의 측벽에 제5 상부 스페이서(도시되지 않음)를 형성할 수도 있으며, 이들을 식각 마스크로 사용하는 식각 공정을 수행하여 제2 콘택 플러그(930)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 제2 콘택 플러그(930)의 상면은 제2 및 제3 스페이서들(890, 900)의 최상면보다 낮아질 수 있다.
이후, 제2 콘택 플러그(930)의 상면에 제2 오믹 콘택 패턴(500)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 오믹 콘택 패턴(500)은 비트 라인 구조물(395), 제1 상부 스페이서(880), 제4 상부 스페이서(490), 제2 콘택 플러그(930) 및 제3 캐핑 패턴(940) 상에 제2 금속막을 형성하고, 열처리 공정을 수행하여 상기 제2 금속막과 제2 콘택 플러그(930)에 포함된 실리콘 성분을 서로 반응시킴으로써 형성될 수 있으며, 상기 제2 금속막 중에서 미반응 부분은 제거될 수 있다.
제2 오믹 콘택 패턴(500)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.
도 22를 참조하면, 비트 라인 구조물(395), 제1 상부 스페이서(880), 제4 상부 스페이서(490), 제2 오믹 콘택 패턴(500) 및 제3 캐핑 패턴(940) 상에 제2 배리어 막(530)을 형성한 후, 제2 배리어 막(530) 상에 비트 라인 구조물들(395) 사이의 공간을 채우는 제3 금속막(540)을 형성할 수 있다.
이후, 제3 금속막(540) 상부에 대한 평탄화 공정을 추가적으로 수행할 수도 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 23 및 24를 참조하면, 제3 금속막(540) 및 제2 배리어 막(530)을 패터닝하여 제3 콘택 플러그(549)를 형성할 수 있으며, 제3 콘택 플러그들(549) 사이에는 제7 개구(547)가 형성될 수 있다.
제7 개구(547)는 제3 금속막(540) 및 제2 배리어 막(530)뿐만 아니라, 비트 라인 구조물(395)에 포함된 상기 절연 구조물의 상부, 이의 측벽에 형성된 예비 상부 스페이서 구조물(910) 및 제4 상부 스페이서(490), 및 제3 캐핑 패턴(940)도 함께 부분적으로 제거함으로써 형성될 수 있으며, 이에 따라 제2 상부 스페이서(890)의 상면을 노출시킬 수 있다.
제7 개구(547)가 형성됨에 따라서, 제3 금속막(540) 및 제2 배리어 막(530)은 각각 제3 금속 패턴(545) 및 이의 하면을 커버하는 제2 배리어 패턴(535)으로 변환될 수 있으며, 이들은 함께 제3 콘택 플러그(549)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제3 콘택 플러그(549)는 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열될 수 있다. 각 제3 콘택 플러그들(549)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
기판(100)의 상에서 순차적으로 적층된 제2 콘택 플러그(930), 제2 오믹 콘택 패턴(500), 및 제3 콘택 플러그(549)는 함께 제2 콘택 플러그 구조물을 형성할 수 있다.
이후, 노출된 제2 상부 스페이서(890)를 제거하여, 제7 개구(547)에 연통하는 에어 갭(895)를 형성할 수 있다. 제2 상부 스페이서(890)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 제2 방향(D2)으로 연장되는 비트 라인 구조물(395)의 측벽에 형성된 제2 상부 스페이서(890)는 제7 개구(547)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 기판(100)의 상면에 평행한 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 제7 개구(547)에 의해 노출되어 제3 콘택 플러그(549)에 의해 커버되지 않는 제2 상부 스페이서(890) 부분뿐만 아니라, 제3 콘택 플러그(549)에 의해 커버된 부분까지 모두 제거될 수 있다.
다시 도 1 및 2를 참조하면, 제7 개구(547)의 내벽에 제1 절연 패턴(615)을 형성한 후, 제1 절연 패턴(615) 상에 제7 개구(547)의 나머지 부분을 채우는 제2 절연 패턴(620)을 형성할 수 있으며, 이에 따라 에어 갭(895)의 상단이 이들에 의해 닫힐 수 있다.
에어 갭(895)은 에어 스페이서(895)로 지칭될 수도 있으며, 제1 상부 스페이서(880) 및 제3 상부 스페이서(900)와 함께 상부 스페이서 구조물(915)을 형성할 수 있다.
제1 및 제2 절연 패턴들(615, 620)은 함께 절연 패턴 구조물을 형성할 수 있다.
이후, 제1 및 제2 절연 패턴들(615, 620), 제3 콘택 플러그(549) 및 제3 캐핑 패턴(940) 상에 제4 식각 저지막(630)을 형성하고, 제4 식각 저지막(630) 상에 몰드막(도시되지 않음)을 형성할 수 있다. 상기 몰드막의 일부 및 이의 하부에 형성된 제4 식각 저지막(630) 부분을 식각하여 제3 콘택 플러그(549)의 상면을 노출시키는 제8 개구(도시되지 않음)을 형성할 수 있다.
제3 콘택 플러그(549)가 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 예를 들어, 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열됨에 따라서, 이들을 노출시키는 상기 제8 개구들 역시 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열되도록 형성될 수 있다.
이후, 상기 제8 개구의 측벽, 상기 노출된 제3 콘택 플러그(549)의 상면, 및 상기 몰드막 상에 하부 전극막을 형성하고, 상기 제8 개구의 나머지 부분을 채우는 제3 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막의 상면이 노출될 때까지 상기 하부 전극막 및 상기 제3 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다.
이에 따라, 상기 제8 개구 내에는 실린더 형상을 갖는 하부 전극(640)이 형성될 수 있다. 다만, 상기 제8 개구의 폭이 작은 경우, 하부 전극(640)은 실린더 형상이 아닌 필라(pillar) 형상을 갖도록 형성될 수도 있다.
이후, 잔류하는 상기 제3 희생막 및 상기 몰드막을 예를 들어, LAL 용액을 식각액으로 사용하는 습식 식각 공정을 수행함으로써 제거할 수 있다.
이후, 하부 전극(640)의 표면 및 제4 식각 저지막(630) 상에 유전막(650)을 형성할 수 있다. 유전막(650)은 예를 들어, 금속 산화물을 포함할 수 있다.
이후, 유전막(650) 상에 상부 전극(660)을 형성할 수 있다. 상부 전극(660)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 실리콘-게르마늄(SiGe) 등을 포함할 수 있다. 일 실시예에 있어서, 상부 전극(660)은 금속 혹은 금속 질화물을 포함하는 제1 상부 전극 및 불순물이 도핑된 실리콘-게르마늄(SiGe)을 포함하는 제2 상부 전극을 포함하도록 형성될 수 있다.
순차적으로 적층된 하부 전극(640), 유전막(650) 및 상부 전극(660)은 함께 커패시터(670)를 형성할 수 있다.
이후, 커패시터(670) 상에 상부 배선들을 추가적으로 형성함으로써, 상기 반도체 장치의 제조가 완성될 수 있다.
전술한 바와 같이, 액티브 패턴(103)의 상면을 노출시키는 제2 개구(805)를 형성하고, 제2 개구(805)의 측벽에 상기 하부 스페이서 구조물을 형성한 후, 상기 노출된 액티브 패턴(103) 상면에 제4 도전 패드(830)를 형성할 수 있다. 이후, 실리사이데이션 공정을 수행하여 제4 도전 패드(830) 상에 제1 오믹 콘택 패턴(840)을 형성할 수 있다.
이에 따라, 제2 개구(805)에 의해 노출되는 액티브 패턴(103)의 상면의 면적이 작은 경우, 특히 도 2b에 도시된 바와 같이, 미스얼라인이 발생하여 제2 개구(805)가 액티브 패턴(103)의 상면의 일부만을 노출시키도록 형성되는 경우에, 제4 도전 패드(830)를 형성하지 않으면 상기 실리사이데이션 공정에 의해 형성되는 제1 오믹 콘택 패턴(840)의 면적이 매우 작거나, 경우에 따라서는 아예 형성되지 못할 수도 있다.
하지만 예시적인 실시예들에 있어서, 액티브 패턴(103)의 상면보다 큰 면적의 저면을 갖는 제2 개구(805) 내에 액티브 패턴(103) 상면에 접촉하는 제4 도전 패드(830)를 형성함으로써, 액티브 패턴(103)의 상면의 면적이 작거나, 특히 미스얼라인에 의해 제2 개구(805)에 의해 노출되는 액티브 패턴(103) 상면 부분의 면적이 작은 경우에도, 상대적으로 큰 면적을 갖는 제4 도전 패드(830)의 상부에 상기 실리사이데이션 공정을 수행함으로써, 상대적으로 큰 면적을 갖는 제1 오믹 콘택 패턴(840)을 용이하게 형성할 수 있다.
도 25a 및 25b는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들로서, 각각 도 2a 및 2b에 대응하는 도면들이다. 이때, 도 25b는 도 25a의 X 영역에 대한 확대 단면도이다.
상기 반도체 장치는 매립 구조물을 제외하고는, 도 1 및 2를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 이들에 대한 중복적인 설명은 생략한다.
도 25a 및 25b를 참조하면, 상기 매립 구조물은 제1 콘택 플러그 구조물 및 이의 측벽에 형성된 하부 스페이서 구조물을 포함할 수 있으며, 상기 제1 콘택 플러그 구조물은 액티브 패턴(103)의 상면 및 이에 인접하는 소자 분리 패턴(112)의 상면에 형성된 제2 오믹 콘택 패턴(960) 및 도전성 매립 패턴(850)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 오믹 콘택 패턴(960)은 도전성 매립 패턴(850) 하부의 저면 및 측벽을 커버할 수 있다.
한편, 상기 하부 스페이서 구조물은 제1 하부 스페이서(810)만을 포함할 수 있으며, 제2 오믹 콘택 패턴(960)의 외측벽에 접촉할 수 있다.
상기 반도체 장치에 포함된 제2 오믹 콘택 패턴(960)은 액티브 패턴(103)의 상면의 면적보다 큰 저면을 갖는 제2 개구(805) 내에 형성될 수 있으며, 이에 따라 도 25b에 도시된 바와 같이, 미스얼라인에 의해 제2 개구(805)가 액티브 패턴(103)의 상면의 일부만을 노출시키더라도, 제2 오믹 콘택 패턴(960)은 상기 노출된 액티브 패턴(103) 부분의 상면보다 넓은 면적을 갖도록 형성될 수 있다.
한편, 제2 개구(805) 내에 형성되는 하부 스페이서 구조물은 2중막이 아니라 단일막만을 포함할 수 있으므로 상대적으로 작은 두께를 가질 수 있으며, 이에 따라 제2 오믹 콘택 패턴(960)의 면적 확보 및 도전성 매립 패턴(850)을 형성하기 위한 공간 확보에 유리할 수 있다.
도 26 및 27은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 3 내지 도 24 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 26을 참조하면, 도 1 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 도전성 패드 구조물(730) 상에 제1 개구(740)를 채우는 절연성 패드막 구조물(780)을 형성할 수 있다.
이후, 제1 및 제2 식각 저지막들(790, 800)을 형성하지 않고, 절연성 패드막 구조물(780) 상에 상기 제1 마스크를 형성한 후, 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부의 절연성 패드막 구조물(780), 도전성 패드 구조물(730), 액티브 패턴(103), 소자 분리 패턴(112), 및 게이트 구조물(170)에 포함된 게이트 마스크(160)를 부분적으로 식각함으로써 제2 개구(805)를 형성할 수 있다.
제2 개구(805)에 의해 노출된 액티브 패턴(103)의 상부에 예를 들어, 이온 주입 공정을 수행하여 불순물 영역(105)을 형성하고 상기 제1 마스크를 제거한 후, 제2 개구(805)의 측벽 및 저면 및 제3 절연 패드막(770)의 상면에 제1 하부 스페이서 막을 형성하고 이에 대해 이방성 식각 공정을 수행하여, 제2 개구(805)의 측벽에 제1 하부 스페이서(810)를 형성할 수 있으며, 이에 따라 액티브 패턴(103)의 상면이 노출될 수 있다.
이후, 제2 개구(805)의 저면, 제1 하부 스페이서(810)의 측벽 및 상면, 및 제3 절연 패드막(770)의 상면에 예비 제2 오믹 콘택막(950)을 형성할 수 있다.
예비 제2 오믹 콘택막(950)은 예를 들어, 폴리실리콘을 포함할 수 있으며, 이에 대해 예를 들어, 기상 도핑(Gas Phase Doping: GPD) 공정을 수행하여 불순물을 도핑할 수 있다. 이에 따라, 예비 제2 오믹 콘택막(950)은 예를 들어, n형 불순물 혹은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 27을 참조하면, 예비 제2 오믹 콘택막(950) 상에 제4 금속막을 형성하고 열처리하여 상기 제4 금속막과 예비 제2 오믹 콘택막(950)을 서로 반응시킴으로써, 예비 제2 오믹 콘택막(950)을 제2 오믹 콘택막으로 변화시킬 수 있다.
이후, 상기 제2 오믹 콘택막 상에 제2 개구(805)를 채우는 상기 도전성 매립막을 형성한 후, 이에 대해 에치 백 공정 및/또는 화학 기계적 연마(CMP) 공정을 수행함으로써 제2 개구(805) 내에 도전성 매립 패턴(850) 및 이의 측벽 및 저면을 커버하는 제2 오믹 콘택 패턴(960)을 형성할 수 있다.
다시 도 25a 및 25b를 참조하면, 도 14 내지 도 24 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치의 제조를 완성할 수 있다.
전술한 바와 같이, 액티브 패턴(103)의 상면보다 큰 면적의 저면을 갖는 제2 개구(805)의 저면과 측벽에 액티브 패턴(103) 상면에 접촉하는 예비 제2 오믹 콘택막(950)을 형성하고 이에 대해 실리사이데이션 공정을 수행하여 제2 오믹 콘택 패턴(955)을 형성할 수 있다. 이에 따라, 액티브 패턴(103)의 상면의 면적이 작거나, 특히 도 25b에 도시된 바와 같이, 미스얼라인에 의해 제2 개구(805)에 의해 노출되는 액티브 패턴(103) 상면 부분의 면적이 작은 경우에도, 상대적으로 큰 면적을 갖는 예비 제2 오믹 콘택막(950)에 상기 실리사이데이션 공정을 수행함으로써, 상대적으로 큰 면적을 갖는 제2 오믹 콘택 패턴(960)을 용이하게 형성할 수 있다.
한편, 도 1 내지 도 24를 참조로 설명한 반도체 장치의 제조 방법에서와는 달리, 제2 개구(805) 내에 형성된 제1 희생막(840) 및 제4 도전 패드(830)의 상부를 식각 공정을 통해 제거한 후 이에 대한 세정 공정을 수행하지 않고, 제1 하부 스페이서(810) 상에 예비 제2 오믹 콘택막(950)을 형성하고 이에 대한 실리사이데이션 공정을 통해 제2 오믹 콘택 패턴(960)을 형성하므로, 상기 식각 공정 및/또는 상기 세정 공정 시 제1 하부 스페이서(810)가 손상되는 것을 방지하기 위하여, 별도의 제2 하부 스페이서(820)를 형성할 필요가 없다.
이에 따라, 제2 개구(805) 내에 형성되는 하부 스페이서 구조물은 2중막이 아니라 단일막만을 포함할 수 있으므로 상대적으로 작은 두께를 가질 수 있으며, 도전성 매립 패턴(850)을 형성하기 위한 공간을 더 확보할 수 있다.
도 28a 및 28b는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들로서, 각각 도 25a 및 25b에 대응하는 도면들이다. 이때, 도 28b는 도 28a의 X 영역에 대한 확대 단면도이다.
상기 반도체 장치는 매립 구조물을 제외하고는, 도 25를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 이들에 대한 중복적인 설명은 생략한다.
도 28a 및 28b를 참조하면, 상기 매립 구조물은 제1 콘택 플러그 구조물 및 이의 측벽에 형성된 하부 스페이서 구조물을 포함할 수 있으며, 상기 제1 콘택 플러그 구조물은 액티브 패턴(103)의 상면 및 이에 인접하는 소자 분리 패턴(112)의 상면에 형성된 제3 오믹 콘택 패턴(965) 및 도전성 매립 패턴(850)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 오믹 콘택 패턴(965)은 도전성 매립 패턴(850) 하부의 저면 및 일부 측벽을 커버할 수 있다.
한편, 상기 하부 스페이서 구조물은 제1 및 제2 하부 스페이서들(810, 820)을 포함할 수 있으며, 제3 오믹 콘택 패턴(965)의 외측벽 및 도전성 매립 패턴(850) 하부의 일부 측벽에 접촉할 수 있다.
도 29 내지 도 31은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 1 내지 도 24를 참조로 설명한 공정들, 혹은 도 24 내지 도 27을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 29를 참조하면, 도 1 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제2 개구(805)의 측벽에 제1 및 제2 하부 스페이서들(810, 820)을 포함하는 하부 스페이서 구조물을 형성할 수 있다.
다만, 절연성 패드막 구조물(780) 상에 제1 및 제2 식각 저지막들(790, 800)은 형성하지 않을 수 있다.
이후, 제2 개구(805)의 저면, 제2 하부 스페이서(820)의 측벽 및 상면, 제1 하부 스페이서(810)의 상면, 및 제3 절연 패드막(770)의 상면에 예를 들어, n형 불순물 혹은 p형 불순물이 도핑된 폴리실리콘을 포함하는 예비 제2 오믹 콘택막(950)을 형성할 수 있다.
이후, 예비 제2 오믹 콘택막(950) 상에 제4 희생막(970)을 형성할 수 있다. 제4 희생막(970)은 예를 들어, 스핀-온-하드마스크(Spin-On-Hardmask: SOH), 비정질 탄소막(Amorphous Carbon Layer: ACL) 등을 포함할 수 있다.
도 30을 참조하면, 제4 희생막(970)의 상부를 예를 들어, 에치 백 공정을 통해 제거하여 제4 희생 패턴(965)을 형성함으로써 예비 제2 오믹 콘택막(950)의 상부를 노출시킨 후, 상기 노출된 예비 제2 오믹 콘택막(950)의 상부를 제거하여 예비 제3 오믹 콘택 패턴(955)을 형성할 수 있다.
도 31을 참조하면, 제4 희생 패턴(965)을 예를 들어, 애싱(ashing) 공정 및/또는 스트립(stripping) 공정을 통해 제거한 후, 실리사이데이션 공정을 수행하여 예비 제3 오믹 콘택 패턴(955)을 제3 오믹 콘택 패턴(965)으로 변환시킬 수 있다.
이후, 제2 개구(805)를 채우는 도전성 매립 패턴(850)을 제3 오믹 콘택 패턴(965) 및 제2 하부 스페이서(820) 상에 형성할 수 있다.
다시 도 28을 참조하면, 도 14 내지 도 24 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치의 제조를 완성할 수 있다.
전술한 바와 같이, 액티브 패턴(103)의 상면보다 큰 면적의 저면을 갖는 제2 개구(805)의 저면과 측벽에 액티브 패턴(103) 상면에 접촉하는 예비 제2 오믹 콘택막(950)을 형성하고, 제4 희생 패턴(965)을 사용하여 예비 제2 오믹 콘택막(950)의 상부를 제거하여 예비 제3 오믹 콘택 패턴(955)을 형성한 후, 이에 대해 실리사이데이션 공정을 수행하여 제3 오믹 콘택 패턴(965)을 형성할 수 있다. 이에 따라, 액티브 패턴(103)의 상면의 면적이 작거나, 특히 도 28b에 도시된 바와 같이, 미스얼라인에 의해 제2 개구(805)에 의해 노출되는 액티브 패턴(103) 상면 부분의 면적이 작은 경우에도, 상대적으로 큰 면적을 갖는 예비 제3 오믹 콘택 패턴(955)에 상기 실리사이데이션 공정을 수행함으로써, 상대적으로 큰 면적을 갖는 제3 오믹 콘택 패턴(965)을 용이하게 형성할 수 있다.
한편, 도 25 내지 도 27을 참조로 설명한 반도체 장치의 제조 방법에서와는 달리, 제2 개구(805) 내에 형성된 예비 제2 오믹 콘택막(950) 전체에 대해 실리사이데이션 공정을 수행하여 제2 개구(805)의 측벽 전체에 제2 오믹 콘택 패턴(960)을 형성하는 대신에, 제2 개구(805) 내에 형성된 예비 제2 오믹 콘택막(950)의 상부를 제거하여 형성된 예비 제3 오믹 콘택 패턴(955)에 대해서만 실리사이데이션 공정을 수행하여 제2 개구(805)의 하부 측벽에 제3 오믹 콘택 패턴(965)을 형성할 수 있다.
이에 따라, 제2 개구(805) 내에 형성되는 도전성 매립 패턴(850)의 공간을 더 많이 확보할 수 있다.
도 32는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 2a에 대응하는 도면이다. 상기 반도체 장치는 일부 구성 요소들을 제외하고는, 도 1 및 2를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 이들에 대한 중복적인 설명은 생략한다.
도 32를 참조하면, 액티브 패턴(103), 소자 분리 패턴(112) 및 게이트 구조물(170) 상에는 제5 도전 패드(980) 및 제4 절연 패드(990)가 형성될 수 있다.
예시적인 실시예들에 있어서, 제5 도전 패드(980)는 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성되어 예를 들어, 격자 형상으로 배치될 수 있으며, 제4 절연 패드(990)는 제1 방향(D1)으로 연장되는 제1 연장부 및 제2 방향(D2)으로 연장되는 제2 연장부를 포함할 수 있으며, 이들은 서로 연결될 수 있다. 이에 따라, 각 제5 도전 패드들(980)은 제4 절연 패드(990)에 의해 둘러싸일 수 있다.
예시적인 실시예들에 있어서, 제5 도전 패드(980)는 제3 방향(D3)으로 연장되는 각 액티브 패턴들(103)의 단부, 및 이에 제1 방향(D1)으로 인접하는 소자 분리 패턴(112) 부분에 기판(100) 상면에 수직한 수직 방향을 따라 오버랩되도록 배치될 수 있다.
제5 도전 패드(980)는 예를 들어, 불순물이 도핑된 폴리실리콘, 예를 들어, 텅스텐, 루테늄 등과 같은 금속, 예를 들어 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물, 혹은 그래핀과 같은 도전성 물질을 포함할 수 있다. 일 실시예에 있어서, 제5 도전 패드(980)는 전술한 물질들 중 하나를 포함하는 단일막일 수 있다. 다른 실시예에 있어서, 제5 도전 패드(980)는 전술한 물질들 중 일부를 각각 포함하는 막들이 적층된 복합막일 수도 있다. 도면 상에서는 예시적으로 제5 도전 패드(980)가 상기 도전성 물질을 포함하는 단일막인 것이 도시되어 있다.
제4 절연 패드(990)는 절연성 물질, 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
상기 매립 구조물은 제5 도전 패드(980), 제4 절연 패드(990), 액티브 패턴(103) 상부, 소자 분리 패턴(112) 상부 및 게이트 구조물(170) 상부를 관통하는 제2 개구(805, 도 35 및 36 참조) 내에 형성될 수 있으며, 도 1 및 2에 도시된 것과 동일하게, 상기 제1 콘택 플러그 구조물, 상기 하부 스페이서 구조물, 제2 캐핑 패턴(860) 및 절연성 매립 패턴(870)을 포함할 수 있다.
다만, 도 1 및 2에 도시된 것과는 달리, 상기 제1 콘택 플러그 구조물에 포함된 도전성 매립 패턴(850)은 서로 다른 폭을 갖는 상하부를 포함하는 대신에 일정한 폭을 가질 수 있으며, 제1 오믹 콘택 패턴(840)은 도전성 매립 패턴(850)과 실질적으로 동일한 폭을 가질 수 있다.
한편, 제1 및 제2 하부 스페이서들(810, 820)을 포함하는 상기 하부 스페이서 구조물은 도전성 매립 패턴(850)의 측벽을 커버할 수 있으며, 이들의 상면은 도전성 매립 패턴(850)의 상면과 실질적으로 동일할 수 있다.
이에 따라, 제2 캐핑 패턴(860)은 도전성 매립 패턴(850), 및 제1 및 제2 하부 스페이서들(810, 820)의 상면을 커버할 수 있다.
한편, 상기 매립 구조물 상에는 비트 라인 구조물(395)이 형성될 수 있으며, 제2 개구(805)의 외곽에 형성된 비트 라인 구조물(395) 부분과 제4 절연 패드(990) 사이에는 제5 절연 패드(1005)가 형성될 수 있다. 제5 절연 패드(1005)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
도 33 내지 도 37은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 1 내지 도 24를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 33 및 34를 참조하면, 도 3 및 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 액티브 패턴(103), 소자 분리 패턴(112) 및 게이트 구조물(170)이 형성된 기판(100) 상에 제5 도전 패드(980) 및 제4 절연 패드(990)를 형성할 수 있다.
예시적인 실시예들에 있어서, 기판(100) 상에 제4 도전 패드막을 형성하고, 상기 제5 도전 패드막을 패터닝하여 액티브 패턴(103), 소자 분리 패턴(112) 및 게이트 구조물(170)의 상면을 부분적으로 노출시키는 제9 개구를 형성하면서 제5 도전 패드(980)를 형성한 후, 상기 제9 개구를 채우는 제4 절연 패드(990)를 형성할 수 있다. 이와는 달리, 기판(100) 상에 제4 절연 패드막을 형성하고, 상기 제4 절연 패드막을 패터닝하여 제4 절연 패드(990)를 형성한 후, 제5 도전 패드(980)를 형성할 수도 있다.
예시적인 실시예들에 있어서, 상기 제9 개구는 제1 방향(D1)으로 연장되는 제1 부분 및 제2 방향(D2)으로 연장되는 제2 부분을 포함할 수 있으며, 이들은 서로 연결될 수 있다. 이에 따라 상기 제9 개구 내에 형성되는 제4 절연 패드(990)는 제1 방향(D1)으로 연장되는 제1 연장부 및 제2 방향(D2)으로 연장되는 제2 연장부를 포함할 수 있으며, 이들은 서로 연결될 수 있다. 한편, 제5 도전 패드(980)는 상부에서 보았을 때, 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성되어 예를 들어, 격자 형상으로 배치될 수 있다.
예시적인 실시예들에 있어서, 제5 도전 패드(980)는 제3 방향(D3)으로 연장되는 각 액티브 패턴들(103)의 단부, 및 이에 제1 방향(D1)으로 인접하는 소자 분리 패턴(112) 부분에 기판(100) 상면에 수직한 수직 방향을 따라 오버랩되도록 배치될 수 있다.
도 35 및 36을 참조하면, 제5 도전 패드(980) 및 제4 절연 패드(990) 상에 제5 절연 패드막을 형성하고 이를 패터닝하여 제5 절연 패드막(1000)을 형성한 후, 도 7 및 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
즉, 제5 절연 패드막(1000)을 식각 마스크로 사용하여 하부의 제5 도전 패드(980), 제4 절연 패드(990), 액티브 패턴(103), 소자 분리 패턴(112), 및 게이트 구조물(170)에 포함된 게이트 마스크(160)를 부분적으로 식각함으로써 제2 개구(805)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제5 절연 패드막(1000)은 상부에서 보았을 때, 원 형상 혹은 타원 형상을 가질 수 있으며, 기판(100) 상에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 제5 절연 패드막들(1000)은 제1 방향(D1)으로 서로 인접하는 액티브 패턴들(103)의 말단부들 및 이들 사이의 소자 분리 패턴(112) 부분과 상기 수직 방향으로 오버랩될 수 있다.
도 37을 참조하면, 도 9 내지 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제2 개구(805)에 의해 노출된 액티브 패턴(103) 상부에는 불순물 영역(105)이 형성될 수 있으며, 제2 개구(805) 내에는 상기 제1 콘택 플러그 구조물, 상기 하부 스페이서 구조물, 제2 캐핑 패턴(860) 및 절연성 매립 패턴(870)을 포함하는 상기 매립 구조물이 형성될 수 있다.
상기 매립 구조물 상에는 비트 라인 구조물(395)이 형성될 수 있으며, 제2 개구(805)의 외곽에 형성된 비트 라인 구조물(395) 부분과 제4 절연 패드(990) 사이에는 제5 절연 패드막(1000)이 패터닝되어 형성된 제5 절연 패드(1005)가 형성될 수 있다.
다시 도 32를 참조하면, 도 17 내지 도 24 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치의 제조를 완성할 수 있다.
이때, 제2 콘택 플러그(930)는 제5 도전 패드(980)에 접촉하도록 형성될 수 있다.
도 38 내지 도 40은 예시적인 실시예들에 따른 반도체 장치들을 설명하기 위한 단면도로서, 도 2a에 대응하는 도면들이다. 상기 반도체 장치는 일부 구성 요소들을 제외하고는, 도 1 및 2를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 이들에 대한 중복적인 설명은 생략한다.
도 38을 참조하면, 상기 반도체 장치에 포함된 상기 하부 스페이서 구조물은 제1 및 제2 하부 스페이서들(810, 820) 대신에, 제2 개구(805)의 측벽으로부터 순차적으로 적층된 제3 내지 제5 하부 스페이서들(310, 320, 330)을 포함할 수 있으며, 이에 따라 제4 도전 패드(830)의 측벽에는 상기 수평 방향으로 순차적으로 적층된 제3 내지 제5 하부 스페이서들(310, 320, 330)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 내지 제5 하부 스페이서들(310, 320, 330)은 예를 들어, 실리콘 질화물, 실리콘 산화물 및 실리콘 질화물을 각각 포함할 수 있다.
이와는 달리, 제4 하부 스페이서(320)의 경우 공기(air)를 포함할 수도 있으며, 이에 따라 에어 스페이서일 수도 있다.
한편, 상기 반도체 장치는 도전성 패드 구조물(730)이나, 혹은 제5 도전 패드(980) 및 제4 절연 패드(990)를 포함하지 않을 수 있으며, 이에 따라 상기 제2 콘택 플러그 구조물에 포함된 제2 콘택 플러그(930)는 액티브 패턴(103)에 직접 접촉하여 이에 전기적으로 연결될 수 있다.
또한, 제2 개구(805)의 바깥에 형성된 비트 라인 구조물(395) 부분의 하부에 형성된 제5 절연 패드(1005)와 소자 분리 패턴(112) 혹은 액티브 패턴(103) 사이에는 순차적으로 적층된 제6 및 제7 절연 패드들(1001, 1003)이 더 형성될 수 있다. 이때, 제6 및 제7 절연 패드들(1001, 1003)은 예를 들어, 실리콘 질화물 및 실리콘 산화물을 각각 포함할 수 있다.
도 39를 참조하면, 도 38에 도시된 반도체 장치와 유사하지만 이와는 달리, 상기 하부 스페이서 구조물은 제4 도전 패드(830)의 측벽뿐만 아니라 제1 오믹 콘택 패턴(840)의 측벽도 커버할 수 있으며, 이에 따라 제2 캐핑 패턴(860)은 제1 오믹 콘택 패턴(840)의 상면 및 상기 하부 스페이서 구조물의 상면을 커버할 수 있다.
도 40을 참조하면, 도 39에 도시된 반도체 장치와 유사하지만 이와는 달리, 상기 하부 스페이서 구조물은 제4 도전 패드(830)의 측벽 및 제1 오믹 콘택 패턴(840)의 측벽뿐만 아니라, 도전성 매립 패턴(850) 하부의 측벽도 커버할 수 있으며, 이에 따라 제2 캐핑 패턴(860)은 도전성 매립 패턴(850) 상부의 측벽, 도전성 매립 패턴(850) 하부의 상면, 및 상기 하부 스페이서 구조물의 상면을 커버할 수 있다.
100: 기판 103: 액티브 패턴
105: 불순물 영역 112: 소자 분리 패턴
120: 게이트 절연 패턴 130, 535: 제1 및 제2 배리어 패턴
140, 150, 265: 제1 내지 제3 도전 패턴
160: 게이트 마스크 170: 게이트 구조물
245: 접착 패턴 275: 제2 마스크
310, 320, 330: 제3 내지 제5 하부 스페이서
365: 제3 식각 저지 패턴
385, 860, 940: 제1 내지 제3 캐핑 패턴
395: 비트 라인 구조물 420: 제3 리세스
615, 620; 제1, 제2 절연 패턴
630: 제2 식각 저지막 640, 660: 하부, 상부 전극
650: 유전막 670: 커패시터
700, 710, 720, 830, 980: 제1 내지 제5 도전 패드
730: 도전성 패드 구조물
740, 805, 440, 547: 제1, 제2, 제3, 제7 개구
750, 760, 770: 제1 내지 제3 절연 패드막
775, 990, 1005: 제3 내지 제5 절연 패드
780: 절연성 패드막 구조물
790, 800, 630: 제1, 제2, 제4 식각 저지막
810, 820: 제1, 제2 하부 스페이서
880, 890, 900, 490: 제1 내지 제4 상부 스페이서
895: 에어 스페이서
910: 예비 상부 스페이서 구조물 915: 상부 스페이서 구조물
930, 549: 제2, 제3 콘택 플러그 1000: 제5 절연 패드막
1003, 1005: 제6, 제7 절연 패드

Claims (10)

  1. 기판 상에 형성된 제1 콘택 플러그 구조물;
    상기 제1 콘택 플러그 구조물의 측벽에 형성된 하부 스페이서 구조물; 및
    상기 제1 콘택 플러그 구조물 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향을 따라 적층된 도전 구조물 및 절연 구조물을 포함하는 비트 라인 구조물을 구비하며,
    상기 제1 콘택 플러그 구조물은
    상기 기판 상면에 접촉하는 도전 패드;
    상기 도전 패드 상에 형성된 오믹 콘택 패턴; 및
    상기 오믹 콘택 패턴 상에 형성되고 금속을 포함하며, 상대적으로 큰 폭을 갖는 하부, 및 상대적으로 작은 폭을 갖는 상부를 포함하는 도전성 매립 패턴을 구비하고,
    상기 하부 스페이서 구조물은 상기 도전성 매립 패턴의 측벽에 접촉하는 반도체 장치.
  2. 제1항에 있어서, 상기 도전 패드는 불순물이 도핑된 단결정 실리콘 혹은 불순물이 도핑된 폴리실리콘을 포함하고, 상기 오믹 콘택 패턴은 금속 실리사이드를 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 기판 상에는 액티브 패턴이 형성되고, 상기 도전 패드는 상기 액티브 패턴의 상면에 접촉하며,
    상기 도전 패드의 상면의 면적은 상기 액티브 패턴의 상면의 면적보다 큰 반도체 장치.
  4. 제3항에 있어서, 상기 도전 패드의 저면의 면적은 상기 액티브 패턴의 상면의 면적보다 큰 반도체 장치.
  5. 제3항에 있어서, 상기 액티브 패턴의 상부에는 불순물이 도핑된 불순물 영역이 형성되어 상기 도전 패드의 저면에 접촉하는 반도체 장치.
  6. 제1항에 있어서, 상기 하부 스페이서 구조물은
    상기 제1 콘택 플러그 구조물의 측벽에 접촉하며 실리콘 산탄화물(SiOC)을 포함하는 제2 하부 스페이서; 및
    상기 제2 하부 스페이서의 외측벽에 접촉하며 실리콘 산화물을 포함하는 제1 하부 스페이서를 포함하는 반도체 장치.
  7. 제1항에 있어서, 상기 하부 스페이서 구조물은 상기 도전 패드, 상기 오믹 콘택 패턴 및 상기 도전성 매립 패턴의 하부의 측벽들에 접촉하는 반도체 장치.
  8. 기판 상에 형성된 콘택 플러그 구조물;
    상기 콘택 플러그 구조물의 측벽에 형성된 하부 스페이서 구조물; 및
    상기 콘택 플러그 구조물 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향을 따라 적층된 도전 구조물 및 절연 구조물을 포함하는 비트 라인 구조물을 구비하며,
    상기 콘택 플러그 구조물은
    상기 기판 상면에 접촉하는 오믹 콘택 패턴; 및
    상기 오믹 콘택 패턴 상에 형성되고 금속을 포함하며, 상대적으로 큰 폭을 갖는 하부, 및 상대적으로 작은 폭을 갖는 상부를 포함하는 도전성 매립 패턴을 구비하고,
    상기 오믹 콘택 패턴은 상기 도전성 매립 패턴 하부의 측벽의 적어도 일부를 커버하는 반도체 장치.
  9. 기판 상에 형성된 액티브 패턴;
    상기 액티브 패턴 상에 형성되며,
    상기 액티브 패턴의 상면에 접촉하는 도전 패드;
    상기 도전 패드 상에 형성된 오믹 콘택 패턴; 및
    상기 오믹 콘택 패턴 상에 형성된 도전성 매립 패턴을 구비하는 콘택 플러그 구조물;
    상기 도전 패드의 측벽에 형성된 하부 스페이서 구조물;
    상기 오믹 콘택 패턴 및 상기 도전성 매립 패턴의 측벽들 및 상기 하부 스페이서 구조물의 상면에 접촉하는 캐핑 패턴;
    상기 캐핑 패턴 상에 형성된 절연성 매립 패턴; 및
    상기 콘택 플러그 구조물 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향을 따라 적층된 도전 구조물 및 절연 구조물을 포함하는 비트 라인 구조물을 구비하는 반도체 장치.
  10. 제9항에 있어서, 상기 하부 스페이서 구조물은
    상기 콘택 플러그 구조물의 측벽에 접촉하며 실리콘 질화물을 포함하는 제3 하부 스페이서;
    상기 제3 하부 스페이서의 외측벽에 접촉하며 실리콘 산화물을 포함하는 제2 하부 스페이서; 및
    상기 제2 하부 스페이서의 외측벽에 접촉하며 실리콘 질화물을 포함하는 제1 하부 스페이서를 구비하는 반도체 장치.
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