KR20240074285A - 반도체 장치 - Google Patents

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KR20240074285A
KR20240074285A KR1020220156187A KR20220156187A KR20240074285A KR 20240074285 A KR20240074285 A KR 20240074285A KR 1020220156187 A KR1020220156187 A KR 1020220156187A KR 20220156187 A KR20220156187 A KR 20220156187A KR 20240074285 A KR20240074285 A KR 20240074285A
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윤찬식
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Abstract

반도체 장치는, 기판 상에 형성된 액티브 패턴; 상기 액티브 패턴 상에 형성된 비트 라인 구조물; 상기 비트 라인 구조물의 측벽에 형성된 스페이서 구조물; 및 상기 스페이서 구조물에 접촉하는 하부 콘택 플러그를 포함할 수 있으며, 상기 스페이서 구조물은 상기 하부 콘택 플러그의 상부 측벽을 커버하는 제1 스페이서; 및 상기 하부 콘택 플러그의 하부 측벽 및 저면 일부를 커버하는 제2 스페이서를 포함할 수 있고, 상기 하부 콘택 플러그는 상기 제1 및 제2 스페이서들에 의해 커버되는 연장부; 및 상기 제1 및 제2 스페이서들로부터 돌출되며, 저면이 상기 제2 스페이서의 저면보다 높지 않은 돌출부를 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게 본 발명은 디램(DRAM) 장치에 관한 것이다.
DRAM 장치에 포함된 커패시터는 금속을 포함하는 하부 전극 및 상부 전극, 및 이들 사이에 형성되는 유전막을 포함할 수 있으며, 상기 유전막과 상기 상하부 전극들 사이에 형성되는 자연 산화막에 의해서, 상기 커패시터의 특성이 열화될 수 있다.
본 발명의 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기한 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 액티브 패턴; 상기 액티브 패턴 상에 형성된 비트 라인 구조물; 상기 비트 라인 구조물의 측벽에 형성된 스페이서 구조물; 및 상기 스페이서 구조물에 접촉하는 하부 콘택 플러그를 포함할 수 있으며, 상기 스페이서 구조물은 상기 하부 콘택 플러그의 상부 측벽을 커버하는 제1 스페이서; 및 상기 하부 콘택 플러그의 하부 측벽 및 저면 일부를 커버하는 제2 스페이서를 포함할 수 있고, 상기 하부 콘택 플러그는 상기 제1 및 제2 스페이서들에 의해 커버되는 연장부; 및 상기 제1 및 제2 스페이서들로부터 돌출되며, 저면이 상기 제2 스페이서의 저면보다 높지 않은 돌출부를 포함할 수 있다.
상기한 과제를 달성하기 위한 다른 실시예들에 따른 반도체 장치는 기판 상에 형성된 액티브 패턴; 상기 액티브 패턴 상에 형성된 비트 라인 구조물; 상기 비트 라인 구조물의 측벽에 형성된 스페이서 구조물; 및 상기 스페이서 구조물에 접촉하는 하부 콘택 플러그를 포함할 수 있으며, 상기 스페이서 구조물은 상기 비트 라인 구조물의 측벽에 접촉하는 제1 스페이서; 상기 제1 스페이서의 외측벽에 접촉하는 제2 스페이서; 상기 제2 스페이서의 상부 외측벽에 접촉하는 제3 스페이서; 및 상기 제2 스페이서의 하부 외측벽에 접촉하는 제4 스페이서를 포함할 수 있고, 상기 하부 콘택 플러그는 상기 제3 및 제4 스페이서들에 의해 커버되는 연장부; 및 상기 제3 및 제4 스페이서들로부터 돌출되며, 저면이 상기 제4 스페이서의 저면보다 높지 않은 돌출부를 포함할 수 있다.
상기한 과제를 달성하기 위한 또 다른 실시예들에 따른 반도체 장치는, 기판 상에 형성되고, 상기 기판의 상면에 평행한 제3 방향으로 각각 연장되며, 상기 기판 상면에 평행하고 서로 직교하며 상기 제3 방향과 예각을 이루는 제1 및 제2 방향들을 따라 배치된 액티브 패턴들; 상기 제2 방향으로 각각 연장되어 상기 제2 방향으로 배치된 상기 각 액티브 패턴들의 상기 제3 방향으로의 중앙부 상에 형성되고, 상기 제1 방향으로 배치된 비트 라인 구조물들; 상기 각 비트 라인 구조물들의 상기 제1 방향으로의 각 양 측벽들에 형성된 스페이서 구조물; 상기 스페이서 구조물들 사이에 형성되어 상기 각 액티브 패턴들의 상기 제3 방향으로의 말단부 상에 형성된 콘택 플러그 구조물; 및 상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함할 수 있으며, 상기 하부 콘택 플러그는 상기 스페이서 구조물에 의해 커버되는 연장부; 및 상기 스페이서 구조물로부터 돌출되며, 저면이 상기 스페이서 구조물의 저면보다 높지 않은 돌출부를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 액티브 패턴과 커패시터를 서로 전기적으로 연결시키는 콘택 플러그 구조물이 상기 액티브 패턴과 잘 접촉할 수 있으며, 이에 따라 상기 반도체 장치는 개선된 전기적 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 2a 및 2b는 도 1의 A-A'선으로 절단한 단면도이다.
도 3 내지 도 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 2a 및 2b는 도 1의 A-A'선으로 절단한 단면도이다.
이하의 발명의 상세한 설명에서는, 기판(300)의 상면에 평행한 수평 방향들 중에서 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 기판(300) 상면에 평행하고 각 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향을 제3 방향(D3)으로 정의하기로 한다. 한편, 기판(300) 상면에 수직한 방향은 수직 방향으로 지칭한다.
도 1 및 2a를 참조하면, 상기 반도체 장치는 기판(300) 상에 형성된 액티브 패턴(305), 게이트 구조물(360), 비트 라인 구조물(595), 콘택 플러그 구조물 및 커패시터(830)를 포함할 수 있다.
또한, 상기 반도체 장치는 소자 분리 패턴(310), 스페이서 구조물, 제4 절연 패턴(685), 제1 및 제2 절연 패턴 구조물들(430, 790), 및 금속 실리사이드 패턴(700)을 더 포함할 수 있다.
기판(300)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(300)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
액티브 패턴(305)은 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 액티브 패턴(305)의 측벽은 소자 분리 패턴(310)에 의해 커버될 수 있다. 액티브 패턴(305)은 기판(300)과 실질적으로 동일한 물질을 포함할 수 있으며, 소자 분리 패턴(310)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 5를 함께 참조하면, 게이트 구조물(360)은 액티브 패턴(305) 및 소자 분리 패턴(310)의 상부를 관통하여 제1 방향(D1)으로 연장되는 제2 리세스 내에 형성될 수 있다. 게이트 구조물(360)은 상기 제2 리세스의 저면 및 측벽에 형성된 게이트 절연 패턴(330), 상기 제2 리세스의 저면 및 하부 측벽에 형성된 게이트 절연 패턴(330) 부분 상에 형성된 게이트 전극(340), 및 게이트 전극(340) 상에 형성되어 상기 제2 리세스의 상부를 채우는 게이트 마스크(350)를 포함할 수 있다.
게이트 절연 패턴(330)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 전극(340)은 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 게이트 마스크(350)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(360)은 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 6 및 7을 함께 참조하면, 제1 절연 패턴 구조물(430)을 관통하여 액티브 패턴(305), 소자 분리 패턴(310), 및 게이트 구조물(360)에 포함된 게이트 마스크(350)의 상면을 노출시키는 제1 개구(440)가 형성될 수 있으며, 제1 개구(440)에 의해 액티브 패턴(305)의 제3 방향(D3)으로의 중앙부의 상면이 노출될 수 있다.
예시적인 실시예들에 있어서, 제1 절연 패턴 구조물(430)은 각 액티브 패턴들(305)의 제3 방향(D3)으로의 각 말단부들의 일부 및 이에 인접한 소자 분리 패턴(310) 상에 형성될 수 있으며, 이에 따라 제1 개구(440)는 각 액티브 패턴들(305)의 상기 말단부의 일부를 제외한 나머지 부분들, 이에 인접한 소자 분리 패턴(310) 부분, 및 게이트 구조물(360)의 상부를 노출시킬 수 있으며 이들의 상부를 관통할 수 있다. 이에 따라, 제1 개구(440)의 저면은 제1 개구(440)가 형성되지 않은 액티브 패턴(305) 부분 즉, 액티브 패턴(305)의 제3 방향(D3)으로의 각 말단부들의 일부의 상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 제1 절연 패턴 구조물(430)은 상부에서 보았을 때, 원형, 타원형, 다각형 혹은 꼭짓점이 라운드진 다각형 형상을 가질 수 있다.
제1 절연 패턴 구조물(430)은 상기 수직 방향을 따라 순차적으로 적층된 제1 내지 제3 절연 패턴들(400, 410, 420)을 포함할 수 있다. 이때, 제1 및 제3 절연 패턴들(400, 420)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 절연 패턴(410)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
비트 라인 구조물(595)은 제1 절연 패턴 구조물(430) 상에서 상기 수직 방향으로 순차적으로 적층된 제1 도전 패턴(457), 제1 배리어 패턴(465), 제3 도전 패턴(475), 제2 마스크(485), 식각 저지 패턴(565) 및 캐핑 패턴(585), 혹은 제1 개구(440) 상에서 순차적으로 적층된 제2 도전 패턴(455), 제1 배리어 패턴(465), 제3 도전 패턴(475), 제2 마스크(485), 식각 저지 패턴(565) 및 캐핑 패턴(585)을 포함할 수 있다.
이때, 제1 도전 패턴(457), 제1 배리어 패턴(465) 및 제3 도전 패턴(475), 혹은 제2 도전 패턴(455), 제1 배리어 패턴(465) 및 제3 도전 패턴(475)은 함께 도전 구조물을 형성할 수 있으며, 제2 마스크(485), 식각 저지 패턴(565) 및 캐핑 패턴(585)은 함께 절연 구조물을 형성할 수 있다.
각 제1 및 제2 도전 패턴들(457, 455)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제1 배리어 패턴(465)은 예를 들어, 티타늄 질화물과 같은 금속 질화물 혹은 예를 들어, 티타늄 실리콘 질화물과 같은 금속 실리콘 질화물을 포함할 수 있으며, 제3 도전 패턴(475)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있고, 각 제2 마스크(485), 식각 저지 패턴(565) 및 캐핑 패턴(585)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(595)은 기판(300) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 비트 라인 구조물들(595)은 제3 방향(D3)으로 연장되는 각 액티브 패턴들(305)의 중앙부의 상면에 접촉할 수 있다.
상기 스페이서 구조물은 상부 스페이서 구조물(667) 및 제4 및 제5 스페이서들(635, 690)을 포함할 수 있다.
상부 스페이서 구조물(667)은 비트 라인 구조물(595)의 측벽, 및 이에 제1 방향(D1)으로 인접하는 액티브 패턴(305), 소자 분리 패턴(310) 및 제1 절연 패턴 구조물(430)의 상면을 커버하는 제1 스페이서(615), 제1 스페이서(615)의 외측벽에 형성된 에어 스페이서(628), 및 에어 스페이서(628)의 상부 외측벽을 커버하는 제3 스페이서(645)를 포함할 수 있다.
한편, 제4 스페이서(635)은 에어 스페이서(628)의 하부 외측벽을 커버할 수 있으며, 그 상면이 제3 스페이서(645)의 저면에 접촉할 수 있다.
제5 스페이서(690)는 비트 라인 구조물(595)의 상부 측벽에 형성된 제1 스페이서(615) 부분의 외측벽에 형성될 수 있으며, 에어 스페이서(628)의 상단 및 제3 스페이서(645)의 상면을 커버할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(615)는 에어 스페이서 (628)보다 얇은 두께, 예를 들어, 대략 5의 두께를 가질 수 있다.
각 제1, 제3, 제4 및 제5 스페이서들(615, 645, 635, 690)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있고, 에어 스페이서(628)는 공기를 포함할 수 있다.
상기 콘택 플러그 구조물은 액티브 패턴(305) 및 소자 분리 패턴(310) 상에서 상기 수직 방향을 따라 순차적으로 적층된 하부 콘택 플러그(675), 금속 실리사이드 패턴(700), 및 상부 콘택 플러그(755)를 포함할 수 있다.
하부 콘택 플러그(675)는 제3 및 제4 스페이서들(645, 635)에 의해 커버되며 상기 수직 방향으로 연장된 연장부, 및 이들로부터 돌출되어 액티브 패턴(305)에 접촉하는 돌출부를 포함할 수 있다. 구체적으로, 하부 콘택 플러그(675)의 상기 연장부는 상부 측벽이 제3 스페이서(645)에 의해 커버될 수 있으며, 상기 연장부의 하부 측벽 및 저면은 제4 스페이서(635)에 의해 커버될 수 있다. 예시적인 실시예들에 있어서, 하부 콘택 플러그(675)의 상기 돌출부는 제4 스페이서(635)로부터 돌출될 수 있으며, 그 저면은 제4 스페이서(635)의 저면보다 높지 않을 수 있다.
한편, 도 5b를 참조하면, 하부 콘택 플러그(675)의 상기 돌출부의 저면은 제4 스페이서(635)의 저면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그(675)의 상기 돌출부는 액티브 패턴(305)의 제3 방향(D3)으로의 각 말단부들의 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 하부 콘택 플러그(675)는 제1 방향(D1)으로 서로 이격된 비트 라인 구조물들(595) 사이에서 제2 방향(D2)을 따라 서로 이격되도록 배치될 수 있으며, 제2 방향(D2)으로 서로 이웃하는 하부 콘택 플러그들(675) 사이에는 제4 절연 패턴(685)이 형성될 수 있다. 이때, 제4 절연 패턴(685)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
하부 콘택 플러그(675)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 금속 실리사이드 패턴(700)은 예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다.
상부 콘택 플러그(755)는 제2 금속 패턴(745) 및 이의 하면을 커버하는 제2 배리어 패턴(735)을 포함할 수 있다. 제2 금속 패턴(745)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있으며, 제2 배리어 패턴(735)은 예를 들어, 티타늄 질화물과 같은 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상부 콘택 플러그(755)는 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(755)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
도 23 및 24를 함께 참조하면, 제2 절연 패턴 구조물(790)은 상부 콘택 플러그(755), 비트 라인 구조물(595)에 포함된 상기 절연 구조물의 일부, 및 상부 스페이서 구조물(667)의 일부를 관통하여, 상부에서 보았을 때, 상부 콘택 플러그(755)를 둘러싸는 제5 개구(760)의 내벽에 형성된 제5 절연 패턴(770), 및 제5 절연 패턴(770) 상에 형성되어 제5 개구(760)의 나머지 부분을 채우는 제6 절연 패턴(780)을 포함할 수 있다. 이때, 에어 스페이서(628)의 상단은 제5 절연 패턴(770)에 의해 닫힐 수 있다.
제5 및 제6 절연 패턴들(770, 780)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
커패시터(830)는 순차적으로 적층된 하부 전극(800), 유전막(810) 및 상부 전극(820)을 포함할 수 있으며, 하부 전극(800)은 상부 콘택 플러그(755)의 상면에 접촉할 수 있다.
각 하부 전극(800) 및 상부 전극(820)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 유전막(810)은 예를 들어, 금속 산화물을 포함할 수 있다.
상기 반도체 장치에서, 비트 라인 구조물들(595) 중 제1 비트 라인 구조물은 액티브 패턴들(305) 중 제1 액티브 패턴의 중앙부 상에 형성될 수 있고, 상기 제1 비트 라인 구조물의 측벽에는 상기 스페이서 구조물들 중 제1 스페이서 구조물이 형성될 수 있으며, 상기 제1 스페이서 구조물에 접촉하는 하부 콘택 플러그(675)의 상기 돌출부는 액티브 패턴들(305) 중 상기 제1 액티브 패턴과 제1 방향(D1)으로 이웃하는 제2 액티브 패턴의 제3 방향(D3)으로의 말단부에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 비트 라인 구조물에 접촉하는 상기 제1 액티브 패턴의 중앙부 상면은 상기 제2 액티브 패턴의 최상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 비트 라인 구조물들 중 상기 제1 비트 라인 구조물과 제1 방향(D1)으로 이웃하는 제2 비트 라인 구조물은 상기 제2 액티브 패턴의 중앙부 상에 형성되고, 상기 제2 비트 라인 구조물의 측벽에는 상기 스페이서 구조물들 중 제2 스페이서 구조물이 형성될 수 있으며, 상기 제2 스페이서 구조물과 상기 제2 액티브 패턴의 최상면 사이에는 제1 절연 패턴 구조물(430)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 절연 패턴 구조물(430)은 상기 제2 액티브 패턴의 제3 방향(D3)으로의 말단부의 일부 상에만 형성될 수 있으며, 제1 절연 패턴 구조물(430)은 상기 말단부의 나머지 부분에는 상기 수직 방향으로 오버랩되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 스페이서 구조물에 포함된 제3 스페이서(645)는 제1 절연 패턴 구조물(430)의 측벽을 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 스페이서 구조물에 포함된 제4 스페이서(635)는 상기 제2 액티브 패턴의 제3 방향(D3)으로의 말단부의 상부 측벽을 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 액티브 패턴의 측벽을 커버하는 소자 분리 패턴(310) 부분은 제1 절연 패턴 구조물(430)의 저면에 접촉할 수 있다.
후술하는 바와 같이, 하부 콘택 플러그(675)의 상기 돌출부는 액티브 패턴(305)의 상면과 잘 접촉하도록 용이하게 형성될 수 있으며, 이에 따라 상기 콘택 플러그 구조물과 액티브 패턴(305) 사이의 전기적 연결 관계가 양호할 수 있다. 따라서 상기 반도체 장치는 개선된 전기적 특성을 확보할 수 있다.
도 3 내지 도 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 3, 6, 10, 19 및 23은 평면도들이고, 도 4, 7-9, 11-18, 20-22 및 24-25는 대응하는 평면도들의 A-A'선을 따라 각각 절단한 단면도들이며, 도 5는 도 3의 B-B'선을 따라 절단한 단면도이다.
도 3 내지 도 5를 참조하면, 기판(300)의 상부를 제거하여 제1 리세스를 형성한 후, 상기 제1 리세스를 채우는 소자 분리 패턴(310)을 형성할 수 있다.
기판(300) 상에 소자 분리 패턴(310)이 형성됨에 따라서, 소자 분리 패턴(310)에 의해 측벽이 커버되는 액티브 패턴(305)이 정의될 수 있다. 예시적인 실시예들에 있어서, 액티브 패턴(305)은 제3 방향(D3)으로 연장될 수 있으며, 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 기판(300) 상에 형성된 액티브 패턴(305) 및 소자 분리 패턴(310)을 부분적으로 식각하여 제1 방향(D1)으로 연장되는 제2 리세스를 형성한 후, 상기 제2 리세스 내부에 게이트 구조물(360)을 형성할 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(360)은 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 6 및 7을 참조하면, 액티브 패턴(305), 소자 분리 패턴(310) 및 게이트 구조물(360) 상에 절연막 구조물 및 제1 도전막을 순차적으로 적층하고, 상기 제1 도전막 상에 제1 마스크(900)를 형성한 후, 제1 마스크(900)를 식각 마스크로 사용하는 식각 공정을 수행하여 상기 제1 도전막 및 상기 절연막 구조물을 식각할 수 있으며, 상기 식각 공정 시 액티브 패턴(305), 소자 분리 패턴(310) 및 게이트 구조물(360)의 상부도 함께 식각될 수 있다.
이에 따라, 액티브 패턴(305), 소자 분리 패턴(310) 및 게이트 구조물(360) 상에는 상기 수직 방향을 따라 순차적으로 적층된 제1 절연 패턴 구조물(430), 예비 제1 도전 패턴(450) 및 제1 마스크(900)를 포함하는 적층 구조물이 형성될 수 있으며, 상기 적층 구조물이 형성되지 않은 액티브 패턴(305), 소자 분리 패턴(310) 및 게이트 구조물(360) 상에는 제1 개구(440)가 형성될 수 있다. 이때, 제1 절연 패턴 구조물(430)은 상기 수직 방향으로 순차적으로 적층된 제1 내지 제3 절연 패턴들(400, 410, 420)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제3 절연 패턴들(400, 420)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 절연 패턴(410)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다. 한편, 예비 제1 도전 패턴(450)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 적층 구조물은 상부에서 보았을 때, 원형, 타원형, 다각형 혹은 꼭짓점이 라운드진 다각형 형상을 가질 수 있으며, 기판(300) 상에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 상기 각 적층 구조물들은 제1 방향(D1)으로 서로 인접하는 액티브 패턴들(305)의 서로 대향하는 제3 방향(D3)으로의 말단들과 상기 수직 방향으로 부분적으로 오버랩될 수 있으며, 이에 따라 제1 개구(440)는 상기 적층 구조물에 의해 커버되지 않은 액티브 패턴(305) 부분을 노출시킬 수 있다.
도 8을 참조하면, 상기 적층 구조물들이 형성된 기판(300) 상에 제2 도전막을 형성한 후, 예를 들어, 에치 백 공정을 통해 상기 제2 도전막의 상부를 제거할 수 있으며, 이에 따라 제1 개구(440) 내에 예비 제2 도전 패턴(452)이 형성될 수 있다.
예비 제2 도전 패턴(452)은 액티브 패턴(305), 소자 분리 패턴(310) 및 게이트 구조물(360) 상에 형성되어 상기 적층 구조물에 포함된 제1 절연 패턴 구조물(430) 및 예비 제1 도전 패턴(450)을 둘러쌀 수 있다. 예시적인 실시예들에 있어서, 예비 제2 도전 패턴(452)의 상면은 예비 제1 도전 패턴(450)의 상면과 실질적으로 동일한 높이에 형성될 수 있다. 예비 제2 도전 패턴(452)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 예비 제1 도전 패턴(450)과 병합될 수도 있다.
도 9를 참조하면, 상기 적층 구조물에 포함된 제1 마스크(900)를 제거하여 제1 절연 패턴 구조물(430)의 상면을 노출시킨 후, 상기 노출된 제1 절연 패턴 구조물(430)의 상면 및 예비 제2 도전 패턴(452)의 상면에 제1 배리어 막(460), 제3 도전막(470), 제2 마스크 막(480), 식각 저지막(560) 및 캐핑막(580)을 순차적으로 적층할 수 있다.
도 10 및 도 11을 참조하면, 캐핑막(580)을 식각하여 캐핑 패턴(585)을 형성한 후, 이를 식각 마스크로 사용하여 식각 저지막(560), 제2 마스크 막(480), 제3 도전막(470), 제1 배리어 막(460) 및 예비 제1 및 제2 도전 패턴들(450, 452)을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 캐핑 패턴(585)은 제2 방향(D2)으로 각각 연장되고 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 식각 공정을 수행함에 따라서, 제1 절연 패턴 구조물(430) 상에는 순차적으로 적층된 제1 도전 패턴(457), 제1 배리어 패턴(465), 제3 도전 패턴(475), 제2 마스크(485), 식각 저지 패턴(565) 및 캐핑 패턴(585)이 형성될 수 있으며, 제4 개구(440) 상에는 순차적으로 적층된 제2 도전 패턴(455), 제1 배리어 패턴(465), 제3 도전 패턴(475), 제2 마스크(485), 식각 저지 패턴(565) 및 캐핑 패턴(585)이 형성될 수 있다.
이하에서는, 순차적으로 적층된 제1 도전 패턴(457), 제1 배리어 패턴(465), 제3 도전 패턴(475), 제2 마스크(485), 식각 저지 패턴(565) 및 캐핑 패턴(585), 혹은 순차적으로 적층된 제2 도전 패턴(455), 제1 배리어 패턴(465), 제3 도전 패턴(475), 제2 마스크(485), 식각 저지 패턴(565) 및 캐핑 패턴(585)을 함께 비트 라인 구조물(595)로 지칭하기로 한다.
이때, 제1 도전 패턴(457), 제1 배리어 패턴(465) 및 제3 도전 패턴(475), 혹은 제2 도전 패턴(455), 제1 배리어 패턴(465) 및 제3 도전 패턴(475)은 함께 도전 구조물을 형성할 수 있으며, 제2 마스크(485), 식각 저지 패턴(565) 및 캐핑 패턴(585)은 함께 절연 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(595)은 기판(300) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 비트 라인 구조물들(595)은 제3 방향(D3)으로 연장되는 각 액티브 패턴들(305)의 중앙부의 상면에 접촉할 수 있다.
도 12를 참조하면, 비트 라인 구조물(595), 제1 절연 패턴 구조물(430), 액티브 패턴(305), 소자 분리 패턴(310) 및 게이트 구조물(360) 상에 제1 스페이서 막(610)을 형성한 후, 제1 스페이서 막(610) 상에 제2 스페이서 막(620)을 형성할 수 있다.
제1 스페이서 막(610)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있으며, 제2 스페이서 막(620)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 스페이서 막(610)은 제2 스페이서 막(620)보다 얇은 두께, 예를 들어, 대략 5의 두께를 가질 수 있다.
도 13을 참조하면, 제2 스페이서 막(620)에 대해 이방성 식각 공정을 수행할 수 있으며, 비트 라인 구조물(595)의 상면에 형성된 제1 스페이서 막(610) 부분, 제1 절연 패턴 구조물(430)의 측벽, 및 액티브 패턴(305), 소자 분리 패턴(310) 및 게이트 구조물(360) 상에 형성된 제2 스페이서 막(620) 부분이 제거될 수 있으며, 제1 스페이서 막(610)도 부분적으로 제거될 수 있다.
이에 따라, 제1 스페이서 막(610)은 비트 라인 구조물(595)의 상면 및 측벽, 및 이에 인접한 제1 절연 패턴 구조물(430)의 상면 혹은 이에 인접한 액티브 패턴(305), 소자 분리 패턴(310) 및 게이트 구조물(360)의 상면에 잔류하여 제1 스페이서(615)를 형성할 수 있으며, 제2 스페이서 막(620)은 제1 스페이서(615)의 외측벽에 잔류하여 제2 스페이서(625)를 형성할 수 있다.
한편, 제1 개구(440) 내에서 제1 절연 패턴 구조물(430)에 인접한 액티브 패턴(305) 부분 상에 형성된 제1 및 제2 스페이서 막들(610, 620) 부분들은 각각 제1 및 제2 희생 패턴들(617, 627)로 잔류할 수 있으며 이들은 함께 희생 구조물을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 희생 구조물은 제1 방향(D1)으로 서로 이격된 비트 라인 구조물들(595) 사이에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 이들은 제2 방향(D2)으로 일직선 상에 배치되는 대신 지그재그 패턴으로 배치될 수 있다.
도 14를 참조하면, 제1 및 제2 스페이서들(615, 625), 상기 희생 구조물, 액티브 패턴(305), 소자 분리 패턴(310) 및 게이트 구조물(360) 상에 매립막을 형성하고, 이에 대해 예를 들어, 불산, 인산 등을 사용하는 스트립 공정을 수행하여 제1 개구(440) 내에 매립 패턴(630)을 형성할 수 있다.
매립 패턴(630)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
도 15를 참조하면, 제1 및 제2 스페이서들(615, 625), 및 매립 패턴(630) 상에 제3 스페이서 막(640)을 형성할 수 있다.
제3 스페이서 막(640)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
도 16을 참조하면, 제3 스페이서 막(640) 및 매립 패턴(630)에 대해 예를 들어, 건식 식각 공정을 수행할 수 있으며, 이에 따라 상기 희생 구조물에 포함된 제2 희생 패턴(627)의 표면이 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제3 스페이서 막(640)은 제1 및 제2 제2 스페이서들(615, 625) 및 제1 절연 패턴 구조물(430)의 측벽에 형성되는 제3 스페이서(645)로 변환될 수 있으며, 매립 패턴(630)은 제3 스페이서(645)의 아래에 형성되어 제1 및 제2 스페이서들(615, 625)의 측벽, 및 액티브 패턴(305), 소자 분리 패턴(310) 및 게이트 구조물(360)의 상면에 접촉하며, 상기 희생 구조물의 표면을 노출시키는 제4 스페이서(635)로 변환될 수 있다.
도 17a를 참조하면, 예를 들어, 습식 식각 공정을 수행하여 상기 노출된 희생 구조물을 제거할 수 있다.
상기 희생 구조물에 포함된 제2 희생 패턴(627)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하므로 이에 대해 높은 식각률을 갖는 식각액을 사용하여 용이하게 제거될 수 있으며, 제2 희생 패턴(627) 하부에 형성된 제1 희생 패턴(617)은 제2 희생 패턴(627)과는 달리 예를 들어, 실리콘 질화물을 포함하지만 매우 얇은 두께로 형성되므로 용이하게 제거될 수 있다.
이에 따라, 액티브 패턴(305)의 일부 상면을 노출시키는 제2 개구(650)가 형성될 수 있다.
한편, 도 17b를 참조하면, 상기 습식 식각 공정 시, 상기 희생 구조물에 인접한 액티브 패턴(305) 부분도 함께 제거되어 제2 개구(650)의 저면은 제4 스페이서(635)의 저면보다 낮게 형성될 수도 있다.
도 18을 참조하면, 상기 노출된 액티브 패턴(305) 부분 및 제1 내지 제4 스페이서들(615, 625, 645, 635) 상에 비트 라인 구조물들(595) 사이의 공간을 채우는 하부 콘택 플러그 막(670)을 형성할 수 있다.
하부 콘택 플러그 막(670)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 하부 콘택 플러그 막(670)을 형성한 이후에, 이에 대해 예를 들어, 멜팅 레이저 어닐링(Melting Laser Annealing: MLA) 공정을 수행할 수 있다.
도 19 및 20을 참조하면, 하부 콘택 플러그 막(670)의 상부에 대한 평탄화 공정을 수행할 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있으며, 상기 평탄화 공정 시, 비트 라인 구조물(395)의 상면에 형성된 제1 스페이서(615) 부분, 및 제2 및 제3 스페이서들(625, 645)의 상부도 함께 제거될 수 있다.
상기 평탄화 공정을 수행함에 따라서, 하부 콘택 플러그 막(670)은 제1 방향(D1)으로 서로 이웃하는 비트 라인 구조물들(595) 사이에서 제2 방향(D2)으로 각각 연장되는 복수의 하부 콘택 플러그 막들(670)로 분리될 수 있다. 한편, 비트 라인 구조물(595)의 각 양 측벽들에 형성되어 이로부터 상기 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들(615, 625, 645)은 함께 예비 상부 스페이서 구조물(665)을 형성할 수 있으며, 예비 상부 스페이서 구조물(665)은 각 하부 콘택 플러그 막들(675)의 측벽을 커버할 수 있다.
이후, 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)을 따라 서로 이격된 복수의 제3 개구들을 포함하는 제3 마스크(도시되지 않음)를 비트 라인 구조물(595), 예비 상부 스페이서 구조물(665) 및 하부 콘택 플러그(675) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부 콘택 플러그 막(675)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제3 개구들은 상기 수직 방향으로 게이트 구조물(360)들에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 제2 방향(D2)으로 연장되는 하부 콘택 플러그 막(670)은 제2 방향(D2)을 따라 서로 이격되는 복수의 하부 콘택 플러그들(675)로 분리될 수 있다. 또한, 기판(300) 상에는 비트 라인 구조물들(595) 사이에서 게이트 구조물(360)의 상면을 노출시키는 제4 개구가 형성될 수 있다.
상기 제3 마스크를 제거한 후, 상기 제4 개구를 채우는 제4 절연 패턴(685)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제4 절연 패턴(685)은 상기 수직 방향으로 게이트 구조물(360)에 오버랩될 수 있다.
도 21을 참조하면, 하부 콘택 플러그(675)의 상부를 제거하여 비트 라인 구조물(595)의 측벽에 형성된 예비 상부 스페이서 구조물(665)의 상부를 노출시킨 후, 노출된 예비 상부 스페이서 구조물(665)의 제2 및 제3 스페이서들(625, 645)의 상부를 제거할 수 있다.
이후, 하부 콘택 플러그(675)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(675)의 상면은 제2 및 제3 스페이서들(625, 645)의 최상면보다 낮아질 수 있다.
이후, 비트 라인 구조물(595), 예비 상부 스페이서 구조물(665), 제4 절연 패턴(685) 및 하부 콘택 플러그(675) 상에 제5 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(595)의 제1 방향(D1)으로의 각 양 측벽에 형성된 예비 상부 스페이서 구조물(665)의 상부를 커버하는 제5 스페이서(690)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(675)의 상면이 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(675)의 상면에 금속 실리사이드 패턴(700)을 형성할 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴(700)은 캐핑 패턴(585), 제4 절연 패턴(685), 제5 스페이서(690) 및 하부 콘택 플러그(675) 상에 제1 금속막을 형성하고 열처리한 후, 상기 제1 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다.
도 22를 참조하면, 캐핑 패턴(585), 제4 절연 패턴(685), 제5 스페이서(690), 금속 실리사이드 패턴(700) 및 하부 콘택 플러그(675) 상에 제2 배리어 막(730)을 형성한 후, 제2 배리어 막(730) 상에 비트 라인 구조물들(595) 사이의 공간을 채우는 제2 금속막(740)을 형성할 수 있다.
이후, 제2 금속막(740) 상부에 대한 평탄화 공정을 추가적으로 수행할 수도 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 23 및 24를 참조하면, 제2 금속막(740) 및 제2 배리어 막(730)을 패터닝함으로써 상부 콘택 플러그(755)를 형성할 수 있으며, 상부 콘택 플러그들(755) 사이에는 제5 개구(760)가 형성될 수 있다.
제5 개구(760)는 제2 금속막(740) 및 제2 배리어 막(730)뿐만 아니라, 캐핑 패턴(585), 제4 절연 패턴(685), 예비 상부 스페이서 구조물(665) 및 제5 스페이서(690)도 함께 부분적으로 제거함으로써 형성될 수 있다.
상부 콘택 플러그(755)는 제2 금속 패턴(745) 및 이의 하면을 커버하는 제2 배리어 패턴(735)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(755)는 상부에서 보았을 때, 원형, 타원형, 다각형, 모서리가 라운드진 다각형 등의 형상을 가질 수 있으며, 제1 및 제2 방향들(D1, D2)을 따라 예를 들어, 벌집 패턴으로 배열될 수 있다.
한편, 기판(300) 상에 순차적으로 적층된 하부 콘택 플러그(675), 금속 실리사이드 패턴(700), 및 상부 콘택 플러그(755)는 함께 콘택 플러그 구조물을 형성할 수 있다.
도 25를 참조하면, 제5 개구(760)에 의해 노출된 예비 상부 스페이서 구조물(665)에 포함된 제2 스페이서(625)를 제거하여 에어 갭을 형성하고, 제5 개구(760)의 저면 및 측벽에 제5 절연 패턴(770)을 형성한 후, 제5 개구(760)의 나머지 부분을 채우는 제6 절연 패턴(780)을 형성할 수 있다.
제5 및 제6 절연 패턴들(770, 780)은 함께 제2 절연 패턴 구조물(790)을 형성할 수 있다.
제5 절연 패턴(770)에 의해서 상기 에어 갭의 상단이 커버될 수 있으며, 이에 따라 에어 스페이서(628)가 형성될 수 있다. 제1 스페이서(615), 에어 스페이서(628) 및 제3 스페이서(645)는 함께 상부 스페이서 구조물(667)을 형성할 수 있다. 한편, 상부 스페이서 구조물(667) 및 제4 및 제5 스페이서들(635, 690)은 함께 스페이서 구조물로 지칭될 수 있다.
다시 도 1 및 2를 참조하면, 상부 콘택 플러그(745)의 상면에 접촉하는 하부 전극(800)을 형성하고, 하부 전극(800), 제2 절연 패턴 구조물(790) 및 제4 절연 패턴(685) 상에 유전막(810)을 형성한 후, 유전막(810) 상에 상부 전극(820)을 형성할 수 있다.
순차적으로 적층된 하부 전극(800), 유전막(810) 및 상부 전극(820)은 함께 커패시터(830)를 형성할 수 있다.
이후, 커패시터(830) 상에 상부 배선들을 추가적으로 형성함으로써, 상기 반도체 장치의 제조가 완성될 수 있다.
전술한 바와 같이, 비트 라인 구조물(595)이 각 액티브 패턴들(305)의 제3 방향(D3)으로의 중앙부 상면에 접촉하도록 하기 위해서 형성되는 제1 개구(440)는 제1 방향(D1)으로 서로 인접하는 액티브 패턴들(305)의 제3 방향(D3)으로의 말단 부분들을 전체적으로 커버하지 않고 부분적으로만 커버하는 제1 마스크(900)를 식각 마스크로 사용하는 식각 공정을 통해 형성될 수 있다. 이에 따라, 제1 개구(440)는 큰 면적을 갖도록 형성될 수 있으며, 식각 공정을 통해 제1 개구(440) 내에 형성된 예비 제2 도전 패턴(452)을 패터닝하여 비트 라인 구조물(595)을 형성할 때, 제1 개구(440) 내에 예비 제2 도전 패턴(452)의 잔류물이 남지 않을 수 있다.
한편, 제1 개구(440)는 각 액티브 패턴들(305)의 제3 방향(D3)으로의 중앙부뿐만 아니라 말단 부분들도 부분적으로 노출시킬 수 있으며, 비트 라인 구조물(595)의 측벽에 형성된 제2 스페이서 막(620)을 이방성 식각함에 따라서, 상기 노출된 액티브 패턴(305)의 말단 부분의 상면에 제2 희생 패턴(627)이 잔류할 수 있다.
이후, 희생 패턴(627)을 커버하는 매립 패턴(630), 및 그 상부에 제3 스페이서 막(640)을 형성하고 이들을 식각함으로써 각각 형성되는 제4 스페이서(635) 및 제3 스페이서(645)는 제2 희생 패턴(627)을 커버하지 않고 노출시킬 수 있으며, 상기 노출된 제2 희생 패턴(627) 및 그 하부에 형성되어 얇은 두께를 갖는 제1 희생 패턴(617)을 습식 식각 공정을 통해 제거하여 액티브 패턴(305)의 말단 부분을 노출시키는 제2 개구(650)를 형성할 수 있다. 이후, 제2 개구(650)를 채우면서 상기 노출된 액티브 패턴(305)의 말단 부분의 상면에 접촉하는 하부 콘택 플러그(675)를 형성할 수 있다.
제2 희생 패턴들(627)은 비트 라인 구조물들(595)의 측벽에 제2 스페이서 막(620)을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물들(595)의 양 측벽들에 인접한 액티브 패턴(305) 부분들 상에 각각 형성되는 것으로서, 이들 사이에는 크기나 위치의 산포가 크지 않을 수 있다.
예를 들어, 비트 라인 구조물들의 측벽들을 커버하는 스페이서 막을 형성하고 식각 공정을 통해 상기 스페이서 막의 하부를 제거하여 액티브 패턴들의 상면을 노출시키는 개구들을 형성한 후, 상기 개구들을 채우도록 하부 콘택 플러그들이 형성되는 경우에는, 집적도 향상을 위해 상기 비트 라인 구조물들 사이의 거리가 감소함에 따라서, 상기 식각 공정 시 상기 개구들의 크기나 위치의 산포가 크며, 경우에 따라 상기 개구들 중 일부는 상기 액티브 패턴의 상면을 노출시키지 못할 수도 있다. 따라서 상기 하부 콘택 플러그들 중 일부는 상기 액티브 패턴과 전기적으로 연결되지 못하는 불량이 발생할 수 있다.
하지만 예시적인 실시예들에 있어서, 희생 패턴들(627)의 크기나 위치 산포가 크지 않으므로, 이를 제거하여 형성되는 제2 개구들(650) 사이의 크기나 위치 산포도 크지 않을 수 있으며, 또한 희생 패턴들(627)은 건식 식각 공정이 아닌 습식 식각 공정을 통해 제거되므로 용이하게 제거될 수 있다. 이에 따라 제2 개구들(650)은 액티브 패턴(305)의 말단 부분의 상면을 잘 노출시킬 수 있으며, 이들을 채우도록 형성되는 하부 콘택 플러그들(675)과 액티브 패턴(305) 사이의 전기적 연결이 향상될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
300: 기판 305: 액티브 패턴
310: 소자 분리 패턴 330: 게이트 절연 패턴
340: 게이트 전극 350: 게이트 마스크
360: 게이트 구조물
400, 410, 420, 685, 770, 780: 제1 내지 제6 절연 패턴
430, 790: 제1, 제2 절연 패턴 구조물
450, 452: 예비 제1, 제2 도전 패턴
457, 455, 475: 제1 내지 제3 도전 패턴
470: 제3 도전막
460, 730: 제2, 제2 배리어 막 465, 735: 제1, 제2 배리어 패턴
480: 제2 마스크 막 900, 485: 제1, 제2 마스크
560: 식각 저지막 565: 식각 저지 패턴
580: 캐핑막 585: 캐핑 패턴
595: 비트 라인 구조물
610, 620, 640: 제1 내지 제3 스페이서 막
615, 625, 645, 635, 690: 제1 내지 제5 스페이서
617, 627: 제1, 제2 희생 패턴 628: 에어 스페이서
665: 예비 상부 스페이서 구조물 667: 상부 스페이서 구조물
670: 하부 콘택 플러그 막 675: 하부 콘택 플러그
700: 금속 실리사이드 패턴 740: 제2 금속막
745: 제2 금속 패턴 755: 상부 콘택 플러그
800: 하부 전극 810: 유전막
820: 상부 전극 830: 커패시터

Claims (10)

  1. 기판 상에 형성된 액티브 패턴;
    상기 액티브 패턴 상에 형성된 비트 라인 구조물;
    상기 비트 라인 구조물의 측벽에 형성된 스페이서 구조물; 및
    상기 스페이서 구조물에 접촉하는 하부 콘택 플러그를 포함하며,
    상기 스페이서 구조물은
    상기 하부 콘택 플러그의 상부 측벽을 커버하는 제1 스페이서; 및
    상기 하부 콘택 플러그의 하부 측벽 및 저면 일부를 커버하는 제2 스페이서를 포함하며,
    상기 하부 콘택 플러그는
    상기 제1 및 제2 스페이서들에 의해 커버되는 연장부; 및
    상기 제1 및 제2 스페이서들로부터 돌출되며, 저면이 상기 제2 스페이서의 저면보다 높지 않은 돌출부를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 하부 콘택 플러그의 돌출부의 저면은 상기 제2 스페이서의 저면보다 낮은 반도체 장치.
  3. 제1항에 있어서, 상기 스페이서 구조물은
    상기 비트 라인 구조물의 측벽에 접촉하는 제3 스페이서; 및
    상기 제1 스페이서의 외측벽에 접촉하는 제4 스페이서를 더 포함하며,
    상기 제4 스페이서의 상부 외측벽은 상기 제1 스페이서에 접촉하고, 상기 제4 스페이서의 하부 외측벽은 상기 제2 스페이서에 접촉하는 반도체 장치.
  4. 제3항에 있어서, 상기 각 제1 내지 제3 스페이서들은 질화물을 포함하고, 상기 제4 스페이서는 에어를 포함하는 반도체 장치.
  5. 제1항에 있어서, 상기 비트 라인 구조물은 상기 기판의 상면에 평행한 제2 방향으로 연장되고, 상기 기판 상면에 평행하고 상기 제2 방향과 수직한 제1 방향을 따라 서로 이격되도록 복수 개로 형성되며,
    상기 액티브 패턴은 상기 기판 상면에 평행하고 상기 제1 및 제2 방향들과 예각을 이루는 제3 방향으로 연장되고, 상기 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성되며,
    상기 각 비트 라인 구조물들은 상기 제2 방향으로 배치된 상기 각 액티브 패턴들의 상기 제3 방향으로의 중앙부 상에 형성되고,
    상기 스페이서 구조물은 상기 각 비트 라인 구조물들의 상기 제1 방향으로의 각 양 측벽들에 형성된 반도체 장치.
  6. 제5항에 있어서, 상기 비트 라인 구조물들 중 제1 비트 라인 구조물은 상기 액티브 패턴들 중 제1 액티브 패턴의 중앙부 상에 형성되고, 상기 제1 비트 라인 구조물의 측벽에는 상기 스페이서 구조물들 중 제1 스페이서 구조물이 형성되며,
    상기 제1 스페이서 구조물에 접촉하는 상기 하부 콘택 플러그의 상기 돌출부는 상기 액티브 패턴들 중 상기 제1 액티브 패턴과 상기 제1 방향으로 이웃하는 제2 액티브 패턴의 상기 제3 방향으로의 말단부에 접촉하는 반도체 장치.
  7. 제6항에 있어서, 상기 비트 라인 구조물들 중 상기 제1 비트 라인 구조물과 상기 제1 방향으로 이웃하는 제2 비트 라인 구조물은 상기 제2 액티브 패턴의 중앙부 상에 형성되고, 상기 제2 비트 라인 구조물의 측벽에는 상기 스페이서 구조물들 중 제2 스페이서 구조물이 형성되며,
    상기 제2 스페이서 구조물과 상기 제2 액티브 패턴의 최상면 사이에는 절연 패턴 구조물이 형성된 반도체 장치.
  8. 제7항에 있어서, 상기 절연 패턴 구조물은 상기 제2 액티브 패턴의 상기 제3 방향으로의 말단부의 일부 상에만 형성되고, 상기 절연 패턴 구조물은 상기 말단부의 나머지 부분에는 상기 기판 상면에 수직한 수직 방향으로 오버랩되지 않는 반도체 장치.
  9. 기판 상에 형성된 액티브 패턴;
    상기 액티브 패턴 상에 형성된 비트 라인 구조물;
    상기 비트 라인 구조물의 측벽에 형성된 스페이서 구조물; 및
    상기 스페이서 구조물에 접촉하는 하부 콘택 플러그를 포함하며,
    상기 스페이서 구조물은
    상기 비트 라인 구조물의 측벽에 접촉하는 제1 스페이서;
    상기 제1 스페이서의 외측벽에 접촉하는 제2 스페이서;
    상기 제2 스페이서의 상부 외측벽에 접촉하는 제3 스페이서; 및
    상기 제2 스페이서의 하부 외측벽에 접촉하는 제4 스페이서를 포함하고,
    상기 하부 콘택 플러그는
    상기 제3 및 제4 스페이서들에 의해 커버되는 연장부; 및
    상기 제3 및 제4 스페이서들로부터 돌출되며, 저면이 상기 제4 스페이서의 저면보다 높지 않은 돌출부를 포함하는 반도체 장치.
  10. 기판 상에 형성되고, 상기 기판의 상면에 평행한 제3 방향으로 각각 연장되며, 상기 기판 상면에 평행하고 서로 직교하며 상기 제3 방향과 예각을 이루는 제1 및 제2 방향들을 따라 배치된 액티브 패턴들;
    상기 제2 방향으로 각각 연장되어 상기 제2 방향으로 배치된 상기 각 액티브 패턴들의 상기 제3 방향으로의 중앙부 상에 형성되고, 상기 제1 방향으로 배치된 비트 라인 구조물들;
    상기 각 비트 라인 구조물들의 상기 제1 방향으로의 각 양 측벽들에 형성된 스페이서 구조물;
    상기 스페이서 구조물들 사이에 형성되어 상기 각 액티브 패턴들의 상기 제3 방향으로의 말단부 상에 형성된 콘택 플러그 구조물; 및
    상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하며,
    상기 하부 콘택 플러그는
    상기 스페이서 구조물에 의해 커버되는 연장부; 및
    상기 스페이서 구조물로부터 돌출되며, 저면이 상기 스페이서 구조물의 저면보다 높지 않은 돌출부를 포함하는 반도체 장치.
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