KR20240082575A - 반도체 장치 - Google Patents

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KR20240082575A
KR20240082575A KR1020220166329A KR20220166329A KR20240082575A KR 20240082575 A KR20240082575 A KR 20240082575A KR 1020220166329 A KR1020220166329 A KR 1020220166329A KR 20220166329 A KR20220166329 A KR 20220166329A KR 20240082575 A KR20240082575 A KR 20240082575A
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김효섭
안준혁
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삼성전자주식회사
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Abstract

반도체 장치는, 기판 상에 형성된 액티브 패턴; 상기 액티브 패턴 상부에 매립된 게이트 구조물; 상기 액티브 패턴 상에 형성되는 비트 라인 구조물; 상기 비트 라인 구조물의 하부 측벽에 형성된 하부 스페이서 구조물; 상기 하부 스페이서 구조물 상에 형성되며, 상기 비트 라인 구조물의 상부 측벽에 접촉하는 상부 스페이서 구조물; 상기 비트 라인 구조물에 인접한 상기 액티브 패턴 상에 형성된 콘택 플러그 구조물; 및 상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하며, 상기 하부 스페이서 구조물은 상기 비트 라인 구조물의 하부 측벽으로부터 상기 기판의 상면에 평행한 수평 방향으로 순차적으로 적층된 제1 내지 제3 하부 스페이서들을 포함하고, 상기 제1 하부 스페이서는 제1 금속의 산화물을 포함하고, 상기 제2 하부 스페이서는 상기 제1 금속과 다른 제2 금속의 산화물을 포함하며, 제3 하부 스페이서는 질화물을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게 본 발명은 디램(DRAM) 장치에 관한 것이다.
디램(DRAM) 장치에서 비트 라인 구조물은 불순물이 도핑된 폴리실리콘을 포함하는 제1 도전 패턴과 금속을 포함하는 제2 도전 패턴이 적층된 구조를 가질 수 있다. 상기 비트 라인 구조물은 액티브 패턴과 접촉하여 이에 전기적으로 연결될 수 있으며, 상기 비트 라인 구조물의 측벽에는 스페이서 구조물이 형성될 수 있다.
고집적화를 위해서 상기 비트 라인 구조물의 폭이 작아지는 경우에 이를 통해 전류가 원활하게 흐르지 못할 수 있으므로 상기 비트 라인 구조물은 충분한 폭을 확보해야 하지만, 인접한 콘택 플러그와의 전기적 쇼트가 발생할 수 있다.
본 발명의 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기한 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 액티브 패턴; 상기 액티브 패턴 상부에 매립된 게이트 구조물; 상기 액티브 패턴 상에 형성되는 비트 라인 구조물; 상기 비트 라인 구조물의 하부 측벽에 형성된 하부 스페이서 구조물; 상기 하부 스페이서 구조물 상에 형성되며, 상기 비트 라인 구조물의 상부 측벽에 접촉하는 상부 스페이서 구조물; 상기 비트 라인 구조물에 인접한 상기 액티브 패턴 상에 형성된 콘택 플러그 구조물; 및 상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하며, 상기 하부 스페이서 구조물은 상기 비트 라인 구조물의 하부 측벽으로부터 상기 기판의 상면에 평행한 수평 방향으로 순차적으로 적층된 제1 내지 제3 하부 스페이서들을 포함하고, 상기 제1 하부 스페이서는 제1 금속의 산화물을 포함하고, 상기 제2 하부 스페이서는 상기 제1 금속과 다른 제2 금속의 산화물을 포함하며, 제3 하부 스페이서는 질화물을 포함할 수 있다.
상기한 과제를 달성하기 위한 다른 실시예들에 따른 반도체 장치는, 기판 상에 형성된 액티브 패턴; 상기 액티브 패턴 상부에 매립된 게이트 구조물; 상기 액티브 패턴 상에 형성되며, 제1 금속을 포함하는 비트 라인 구조물; 상기 비트 라인 구조물의 측벽에 형성되며, 상기 제1 금속보다 작은 이온화 에너지를 갖는 제2 금속의 산화물을 포함하는 제1 스페이서; 상기 제1 스페이서의 외측벽에 형성되며, 상기 제2 금속과 다른 제3 금속의 산화물을 포함하는 제2 스페이서; 상기 제2 스페이서의 하부 외측벽에 형성되며, 질화물을 포함하는 제3 스페이서; 상기 제2 스페이서의 상부 외측벽에 형성되며, 상기 제3 스페이서 상에 형성되는 제4 스페이서; 상기 제4 스페이서의 외측벽으로부터 상기 기판의 상면에 평행한 수평 방향으로 순차적으로 적층된 제5 및 제6 스페이서들; 상기 비트 라인 구조물에 인접한 상기 액티브 패턴 상에 형성된 콘택 플러그 구조물; 및 상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함할 수 있다.
상기한 과제를 달성하기 위한 또 다른 실시예들에 따른 반도체 장치는, 기판 상에 형성된 액티브 패턴; 상기 액티브 패턴 상부에 매립된 게이트 구조물; 상기 액티브 패턴 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향으로 순차적으로 적층된 제1 도전 패턴, 제2 도전 패턴 및 캐핑 패턴을 포함하는 비트 라인 구조물; 상기 제1 도전 패턴의 측벽을 적어도 부분적으로 커버하며 실리콘 산화물을 포함하는 제1 하부 스페이서; 상기 제1 하부 스페이서의 외측벽을 적어도 부분적으로 커버하며, 제1 금속의 산화물을 포함하는 제2 하부 스페이서; 상기 제2 하부 스페이서의 외측벽에 형성되며, 상기 제1 금속과 다른 제2 금속을 포함하는 제3 하부 스페이서; 상기 제3 하부 스페이서 상에 형성되며, 질화물을 포함하는 제4 하부 스페이서; 상기 제1 내지 제3 하부 스페이서들의 상면 및 상기 비트 라인 구조물의 상부 측벽에 접촉하는 상부 스페이서 구조물; 상기 비트 라인 구조물에 인접한 상기 액티브 패턴 상에 형성된 콘택 플러그 구조물; 및 상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함할 수 있다.
예시적인 실시예들에 따르면, 비트 라인 구조물 내부의 전류 흐름이 원활할 수 있으며, 이에 따라 이를 포함하는 상기 반도체 장치는 개선된 전기적 특성을 가질 수 있다.
또한, 상기 비트 라인 구조물에 포함되며 불순물이 도핑된 폴리실리콘을 포함하는 도전 패턴이 상기 비트 라인 구조물 형성 공정 시 과도하게 식각 되어 끊어지는 네킹(necking) 현상이 방지될 수 있고, 상기 도전 패턴 내에 보이드(void)가 형성되는 것이 방지될 수 있다.
도 1 및 2는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
도 3 내지 도 21은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 22는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 23 및 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 25는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 26은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 27은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
이하의 발명의 상세한 설명에서는, 기판의 상면에 평행한 수평 방향들 중에서 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 상기 기판 상면에 평행하고 각 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향을 제3 방향(D3)으로 정의하기로 한다. 또한, 상기 기판 상면에 수직한 방향을 수직 방향으로 정의한다.
[실시예]
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 1 및 2를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 액티브 패턴(105), 소자 분리 패턴(110), 게이트 구조물(160), 비트 라인 구조물(395), 하부 스페이서 구조물(437), 상부 스페이서 구조물(467), 제7 스페이서(480), 콘택 플러그 구조물 및 커패시터(640)를 포함할 수 있다.
또한, 상기 반도체 장치는 제1 절연 패턴 구조물(235), 제1 마스크(285), 제1 및 제2 식각 저지 패턴들(365, 600) 및 제1 및 제2 캐핑 패턴들(385, 477)을 더 포함할 수 있다.
기판(100)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
액티브 패턴(105)은 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 액티브 패턴(105)의 측벽은 소자 분리 패턴(110)에 의해 커버될 수 있다. 액티브 패턴(105)은 기판(100)과 실질적으로 동일한 물질을 포함할 수 있으며, 소자 분리 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 4를 함께 참조하면, 게이트 구조물(160)은 액티브 패턴(105) 및 소자 분리 패턴(110)의 상부를 관통하여 제1 방향(D1)으로 연장되는 제2 리세스 내에 형성될 수 있다. 게이트 구조물(160)은 상기 제2 리세스의 저면 및 측벽에 형성된 게이트 절연 패턴(130), 상기 제2 리세스의 저면 및 하부 측벽에 형성된 게이트 절연 패턴(130) 부분 상에 형성된 게이트 전극(140), 및 게이트 전극(140) 상에 형성되어 상기 제2 리세스의 상부를 채우는 게이트 마스크(150)를 포함할 수 있다.
게이트 절연 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 전극(140)은 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 게이트 마스크(150)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(160)은 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 5 및 6을 함께 참조하면, 제1 절연막 구조물(230)을 관통하여 액티브 패턴(105), 소자 분리 패턴(110), 및 게이트 구조물(160)에 포함된 게이트 마스크(150)의 상면을 노출시키는 제1 개구(240)가 형성될 수 있으며, 제1 개구(240)에 의해 액티브 패턴(105)의 제3 방향(D3)으로의 중앙부의 상면이 노출될 수 있다.
예시적인 실시예들에 있어서, 제1 개구(240)의 저면은 제1 개구(240)에 의해 노출된 액티브 패턴(105)의 상면보다 넓을 수 있다. 이에 따라, 제1 개구(240)는 액티브 패턴(105)에 인접한 소자 분리 패턴(110)의 상면도 함께 노출시킬 수 있다. 또한, 제1 개구(240)는 액티브 패턴(105)의 상부 및 이에 인접한 소자 분리 패턴(110)의 상부를 관통할 수 있으며, 이에 따라 제1 개구(240)의 저면은 제1 개구(240)가 형성되지 않은 액티브 패턴(105) 부분 즉, 액티브 패턴(105)의 제3 방향(D3)으로의 각 양 가장자리 부분들의 상면보다 낮을 수 있다.
비트 라인 구조물(395)은 제1 개구(240) 혹은 제1 절연 패턴 구조물(235) 상에서 상기 수직 방향으로 순차적으로 적층된 순차적으로 적층된 제1 도전 패턴(255), 제1 배리어 패턴(265), 제2 도전 패턴(275), 제1 마스크(285), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 포함할 수 있다. 이때, 제1 도전 패턴(255), 제1 배리어 패턴(265) 및 제2 도전 패턴(275)은 함께 도전 구조물을 형성할 수 있으며, 제1 마스크(285), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)은 함께 절연 구조물을 형성할 수 있다.
제1 도전 패턴(255)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제1 배리어 패턴(265)은 예를 들어, 티타늄 질화물과 같은 금속 질화물 혹은 예를 들어, 티타늄 실리콘 질화물과 같은 금속 실리콘 질화물을 포함할 수 있으며, 제2 도전 패턴(275)은 예를 들어, 텅스텐과 같은 제1 금속을 포함할 수 있고, 각 제1 마스크(285), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 기판(100)의 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
하부 스페이서 구조물(437)은 제1 개구(240) 내에 형성되어 비트 라인 구조물(395)의 하부 측벽에 접촉할 수 있으며, 상기 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들(415, 425, 435)을 포함할 수 있다. 이때, 제2 스페이서(425)는 제3 스페이서(435)의 측벽 및 저면을 커버할 수 있고, 제1 스페이서(435)는 제2 스페이서(425)의 측벽 및 저면을 커버할 수 있다.
제1 스페이서(415)는 예를 들어, 제2 금속의 산화물을 포함할 수 있고, 제2 스페이서(425)는 제3 금속의 산화물을 포함할 수 있으며, 제3 스페이서(435)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 금속은 예를 들어, 알루미늄(Al)을 포함할 수 있으며, 상기 제3 금속은 예를 들어, 지르코늄(Zr) 혹은 하프늄(Hf)을 포함할 수 있다.
이에 따라, 제1 스페이서(415)는 예를 들어, 알루미늄 산화물을 포함할 수 있고, 제2 스페이서(425)는 예를 들어, 지르코늄 산화물 혹은 하프늄 산화물을 포함할 수 있다.
제1 절연 패턴 구조물(235)은 액티브 패턴(105) 및 소자 분리 패턴(110) 상에서 비트 라인 구조물(395)의 아래에 형성될 수 있으며, 상기 수직 방향을 따라 순차적으로 적층된 제1 내지 제3 절연 패턴들(205, 215, 225)을 포함할 수 있다. 이때, 각 제1 및 제3 절연 패턴들(205, 225)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 절연 패턴(215)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
상기 콘택 플러그 구조물은 액티브 패턴(105) 및 소자 분리 패턴(110) 상에서 상기 수직 방향을 따라 순차적으로 적층된 하부 콘택 플러그(475), 금속 실리사이드 패턴(485), 상부 콘택 플러그(555)를 포함할 수 있다.
하부 콘택 플러그(475)는 액티브 패턴(105)의 제3 방향(D3)으로의 각 양 가장자리 부분들의 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 하부 콘택 플러그(475)는 비트 라인 구조물들(395) 사이에서 제2 방향(D2)을 따라 서로 이격되도록 배치될 수 있으며, 제2 방향(D2)으로 서로 이웃하는 하부 콘택 플러그들(475) 사이에는 제2 캐핑 패턴(477)이 형성될 수 있다. 이때, 제2 캐핑 패턴(477)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
하부 콘택 플러그(475)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 금속 실리사이드 패턴(485)은 예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다.
제2 배리어 패턴(535)과 제2 금속 패턴(545)는 함께 상부 콘택 플러그(555)를 형성할 수 있다.
제2 배리어 패턴(535)은 제2 금속 패턴(545)의 저면을 커버할 수 있으며, 예를 들어, 티타늄 질화물과 같은 금속 질화물을 포함할 수 있고, 제2 금속 패턴(545)는 예를 들어, 텅스텐과 같은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 상부 콘택 플러그(555)는 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(555)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
상부 스페이서 구조물(467)은 비트 라인 구조물(395)의 상부 측벽 및 제3 절연 패턴(225)의 측벽을 커버하는 제4 스페이서(445), 제4 스페이서(445)의 하부 외측벽에 형성된 에어 스페이서(459), 및 에어 스페이서(459)의 외측벽, 제1 절연 패턴 구조물(235)의 측벽, 및 하부 스페이서 구조물(437)의 일부 상면을 커버하는 제6 스페이서(460)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제4 스페이서(445)는 제1 방향(D1)으로의 단면이 "L"자 형상을 가질 수 있다.
각 제4 및 제6 스페이서들(445, 460)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있고, 에어 스페이서(459)는 공기를 포함할 수 있다.
제7 스페이서(480)는 비트 라인 구조물(395)의 상부 측벽에 형성된 제1 스페이서(415) 부분의 외측벽에 형성될 수 있으며, 에어 스페이서(459)의 상단 및 제6 스페이서(460)의 상면을 커버할 수 있다. 제7 스페이서(480)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
도 30 및 31을 함께 참조하면, 제2 절연 패턴 구조물(590)은 상부 콘택 플러그(555), 비트 라인 구조물(395)에 포함된 상기 절연 구조물의 일부, 및 상부 스페이서 구조물(467)의 일부를 관통하여, 상부에서 보았을 때, 상부 콘택 플러그(555)를 둘러싸는 제6 개구(560)의 내벽에 형성된 제4 절연 패턴(570), 및 제4 절연 패턴(570) 상에 형성되어 제6 개구(560)의 나머지 부분을 채우는 제5 절연 패턴(580)을 포함할 수 있다. 이때, 에어 스페이서(459)의 상단은 제4 절연 패턴(570)에 의해 닫힐 수 있다.
각 제4 및 제5 절연 패턴들(570, 580)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
제2 식각 저지 패턴(600)은 제2 절연 패턴 구조물(590) 상에 형성될 수 있다. 제2 식각 저지 패턴(600)은 예를 들어, 실리콘 붕질화물(SiBN)과 같은 절연성 질화물을 포함할 수 있다.
커패시터(640)는 상부 콘택 플러그(555) 상에 형성되어, 예를 들어, 필라 형상 혹은 실린더 형상을 갖는 하부 전극(610), 하부 전극(610)의 표면에 형성된 유전막(620), 및 유전막(620) 상에 형성된 상부 전극(630)을 포함할 수 이 있다.
이때, 하부 전극(610)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있고, 유전막(620)은 예를 들어, 금속 산화물을 포함할 수 있으며, 상부 전극(630)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 실리콘-게르마늄(SiGe) 등을 포함할 수 있다.
예시적인 실시예들에 있어서, n형 불순물이 도핑된 폴리실리콘을 포함하는 제1 도전 패턴(255)을 갖는 비트 라인 구조물(395)의 측벽에는 하부 스페이서 구조물(437)이 형성될 수 있으며, 하부 스페이서 구조물(437)에서 비트 라인 구조물(395)의 측벽에 접촉하는 제1 스페이서(415)는 상기 제2 금속의 산화물을 포함할 수 있고, 제1 스페이서(415)에 접촉하는 제2 스페이서(425)는 상기 제3 금속의 산화물을 포함할 수 있다.
만약, 제1 스페이서(415)가 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함하는 경우에는, 제1 도전 패턴(255)의 전자들이 제1 스페이서(415) 내부로 트랩되어 음전하를 띨 수 있으며, 이에 따라 제1 스페이서(415)에 접촉하는 제1 도전 패턴(255)의 각 양 측부들에는 공핍 영역이 발생한다. 상기 공핍 영역은 비트 라인 구조물(395) 내의 전류의 흐름을 원활하지 않도록 방해하여 비트 라인 구조물(395)의 유효 직경(effective CD)이 감소한다.
상기 유효 직경을 증가시키기 위해서 비트 라인 구조물(395)의 물리적인 직경을 크게 형성할 수 있으나, 이 경우 제1 도전 패턴(255)과 이에 인접한 하부 콘택 플러그(475) 사이에서 전기적 쇼트(electrical short)가 발생할 수 있다.
혹은 상기 유효 직경을 증가시키기 위해서 불순물의 농도를 증가시켜 제1 도전 패턴(255)의 전도성을 증가시킬 수도 있다. 하지만 이 경우, 비트 라인 구조물(395)을 형성하기 위한 식각 공정 시, 제1 도전 패턴(255)이 과도하게 식각되어 제1 도전 패턴(255)이 끊어지거나, 제1 도전 패턴(255)에서 제2 배리어 패턴(265) 쪽으로 실리콘의 확산이 일어나 제1 도전 패턴(255)에 보이드(void)가 형성될 수 있다.
이에 예시적인 실시예들에 있어서, 비트 라인 구조물(395)에 포함된 제1 도전 패턴(255)에 측벽에 형성된 제1 및 제2 스페이서들(415, 425)은 각각 절연성 질화물이 아닌 물질, 예를 들어 알루미늄 산화물 및 하프늄 산화물을 포함할 수 있다.
하프늄 산화물은 홀 트랩(hole trap)을 포함하므로 제2 스페이서(425)는 양전하를 띨 수 있다. 그러나, 제2 스페이서(425)가 실리콘을 포함하는 제1 도전 패턴(255)의 측벽에 직접 접촉하는 경우, 제1 도전 패턴(255)과 제2 스페이서(425)의 계면에 결함(defect)이 생기고, 상기 결함에 의해 전자 트랩(electron trap)의 밀도가 증가할 수 있다. 이에 따라, 전자 트랩이 홀 트랩보다 많이 형성되는 경우에 제2 스페이서(425)는 음전하를 띨 수 있다.
하지만 예시적인 실시예들에 있어서, 실리콘을 포함하는 제1 도전 패턴(255)과 하프늄 산화물을 포함하는 제2 스페이서(625) 사이에는 알루미늄 산화물을 포함하는 제1 스페이서(415)가 개재될 수 있으며, 이에 따라 상기 결함을 감소시킬 수 있어, 제2 스페이서(425) 내에 형성되는 전자 트랩 밀도를 감소시킬 수 있다. 이에 따라 제2 스페이서(425) 안정적으로 양전하를 띨 수 있다. 또한, 제1 도전 패턴(255)과 제2 스페이서(625) 사이에 제1 스페이서(415)가 개재됨에 따라 하프늄(Hf)의 확산으로 인한 부차적인 문제들 역시 예방할 수 있다.
나아가, 알루미늄 산화물을 포함하는 제1 스페이서(415) 자체도 홀 트랩을 포함하므로, 제2 스페이서(625)와 함께 양전하를 띨 수 있다. 이에 따라, 제1 도전 패턴(255)의 측벽에 형성된 각 제1 및 제2 스페이서들(415, 425)이 양전하를 띠게 되므로, 비트 라인 구조물(395)의 유효 직경(effective CD)이 증가할 수 있다.
결국, 비트 라인 구조물(395)의 직경을 증가시키거나 제1 도전 패턴(255)에 포함된 n형 불순물의 농도를 증가시키지 않고도, 비트 라인 구조물(395) 내의 전류의 흐름이 원활하게 형성될 수 있으며, 이에 따라 상기 반도체 장치는 전체적으로 개선된 전기적 특성을 가질 수 있다.
도 3 내지 도 21은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
구체적으로, 도 3, 5, 8, 15 및 19는 평면도들이고, 도 4는 도 3의 A-A'선 및 B-B'선을 따라 각각 절단한 단면도들을 포함하며, 도 6-7, 9-14, 16-18 및 20-21은 대응하는 평면도들의 A-A'선을 따라 각각 절단한 단면도들이다.
도 3 및 4를 참조하면, 기판(100)의 상부를 제거하여 제1 리세스를 형성한 후, 상기 제1 리세스를 채우는 소자 분리 패턴(110)을 기판(100) 상에 형성할 수 있다.
상기 제1 리세스가 형성됨에 따라서 기판(100) 상에 액티브 패턴(105)이 정의될 수 있으며, 소자 분리 패턴(110)은 액티브 패턴(105)의 측벽을 커버할 수 있다.
이후, 기판(100) 상에 형성된 액티브 패턴(105) 및 소자 분리 패턴(110)을 부분적으로 식각하여 제1 방향(D1)으로 연장되는 제2 리세스를 형성한 후, 상기 제2 리세스 내부에 게이트 구조물(160)을 형성할 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(160)은 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 5 및 6을 참조하면, 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 구조물(160) 상에 제1 절연막 구조물(230)을 형성할 수 있다. 제1 절연막 구조물(230)은 순차적으로 적층된 제1 내지 제3 절연막들(200, 210, 220)을 포함할 수 있다.
이후, 제1 절연막 구조물(230)을 패터닝하고, 이를 식각 마스크로 사용하여 하부의 액티브 패턴(105), 소자 분리 패턴(110), 및 게이트 구조물(160)에 포함된 게이트 마스크(150)를 부분적으로 식각함으로써 제1 개구(240)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정 후 잔류하는 제1 절연막 구조물(230)은 상부에서 보았을 때, 원 형상 혹은 타원 형상을 가질 수 있으며, 기판(100) 상에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 제1 절연막 구조물들(230)은 서로 인접하는 액티브 패턴들(105)의 서로 대향하는 제3 방향(D3)으로의 말단들과 상기 수직 방향으로 오버랩될 수 있다.
도 7을 참조하면, 제1 절연막 구조물(230), 및 제1 개구(240)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 구조물(160) 상에 제1 도전막(250), 제1 배리어 막(260), 제2 도전막(270) 및 제1 마스크 막(280)을 순차적으로 적층할 수 있으며, 이들은 함께 도전 구조물 막을 형성할 수 있다. 이때, 제1 도전막(250)은 제1 개구(240)를 채울 수 있다.
도 8 및 9를 참조하면, 상기 도전 구조물 막 상에 식각 저지막 및 제1 캐핑막을 순차적으로 적층한 후, 상기 제1 캐핑막을 식각하여 제1 캐핑 패턴(385)을 형성할 수 있으며, 이를 식각 마스크로 사용하여 상기 식각 저지막, 제1 마스크 막(280), 제2 도전막(270), 제1 배리어 막(260) 및 제1 도전막(250)을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 제1 캐핑 패턴(385)은 제2 방향(D2)으로 각각 연장되고 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 식각 공정을 수행함에 따라서, 제1 개구(240) 상에는 순차적으로 적층된 제1 도전 패턴(255), 제1 배리어 패턴(265), 제2 도전 패턴(275), 제1 마스크(285), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)이 형성될 수 있으며, 제1 개구(240) 바깥의 제1 절연막 구조물(230)의 제2 절연막(210) 상에는 순차적으로 적층된 제3 절연 패턴(225), 제1 도전 패턴(255), 제1 배리어 패턴(265), 제2 도전 패턴(275), 제1 마스크(285), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)이 형성될 수 있다.
이하에서는, 순차적으로 적층된 제1 도전 패턴(255), 제1 배리어 패턴(265), 제2 도전 패턴(275), 제1 마스크(285), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 함께 비트 라인 구조물(395)로 지칭하기로 한다. 이때, 제1 도전 패턴(255), 제1 배리어 패턴(265) 및 제2 도전 패턴(275)은 함께 도전 구조물을 형성할 수 있으며, 제1 마스크(285), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)은 함께 절연 구조물을 형성할 수 있다. 예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 기판(100)의 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 10을 참조하면, 비트 라인 구조물(395)이 형성된 기판(100) 상에 제1 및 제2 스페이서 막들(410, 420)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 스페이서 막들(410, 420)은 예를 들어, 원자층 증착(ALD) 공정, 화학 기상 증착(CVD) 공정 등과 같은 증착 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서 막(410)은 예를 들어, 제2 금속의 산화물을 포함할 수 있고, 제2 스페이서 막(420)은 제3 금속의 산화물을 포함할 수 있다.
도 11을 참조하면, 제1 및 제2 스페이서 막들(410, 420) 상에 제3 스페이서 막(430)을 형성할 수 있다.
제3 스페이서 막(430)은 제1 개구(240)의 나머지 부분을 모두 채울 수 있다. 예시적인 실시예들에 있어서, 제3 스페이서 막(430)은 예를 들어, 원자층 증착(ALD) 공정, 화학 기상 증착(CVD) 공정 등과 같은 증착 공정을 통해 형성될 수 있다. 제3 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 12를 참조하면, 식각 공정을 수행하여, 제1 내지 제3 스페이서 막들(410, 420, 430)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 예를 들어, 인산(H2PO3), SC1 및 불산(HF)을 식각액으로 사용하는 습식 식각 공정에 의해 수행될 수 있으며, 제1 내지 제3 스페이서 막들(410, 420, 430) 중에서 제1 개구(240) 내에 형성된 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 비트 라인 구조물(395)의 표면 대부분, 즉 제1 개구(240) 내에 형성된 부분 이외의 비트 라인 구조물(395) 부분이 모두 노출될 수 있으며, 제1 개구(240) 내에 잔류하는 제1 내지 제3 스페이서 막들(410, 420, 430) 부분은 각각 제1 내지 제3 스페이서들(415, 425, 435)로 잔류할 수 있다. 제1 내지 제3 스페이서들(415, 425, 435)은 함께 하부 스페이서 구조물(437)을 형성할 수 있다.
이후, 상기 노출된 비트 라인 구조물(395) 표면, 제3 절연 패턴(325)의 측벽, 제1 내지 제3 스페이서들(415, 425, 435)의 상면 및 제2 절연막(210)의 상면에 제4 및 제5 스페이서 막들(440, 450)을 순차적으로 형성할 수 있다.
도 13을 참조하면, 제4 및 제5 스페이서 막들(440, 450)을 이방성 식각하여, 비트 라인 구조물(395)의 측벽, 제3 절연 패턴(325)의 측벽, 및 제1 내지 제3 스페이서들(415, 425, 435)의 상면에 제4 및 제5 스페이서들(445, 455)을 각각 형성할 수 있다.
이후, 제1 캐핑 패턴(385) 및 제4 및 제5 스페이서들(445, 455)을 식각 마스크로 사용하는 건식 식각 공정을 추가적으로 수행하여 제1 및 제2 절연막들(200, 210)을 부분적으로 제거할 수 있으며, 상기 건식 식각 공정에 의해서 액티브 패턴(105)의 상부 및 이에 인접한 소자 분리 패턴(110)의 상부 및 게이트 마스크(150)의 상부도 부분적으로 제거되어 제2 개구(457)가 형성될 수 있다.
상기 건식 식각 공정에 의해서, 제1 및 제2 절연막들(200, 210)은 비트 라인 구조물(395) 하부에 각각 제1 및 제2 절연 패턴들(205, 215)로 잔류할 수 있다. 비트 라인 구조물(395) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(205, 215, 225)은 함께 제1 절연 패턴 구조물(235)을 형성할 수 있다.
도 14를 참조하면, 제1 캐핑 패턴(385)의 상면, 제4 스페이서(445)의 상면, 제5 스페이서(455)의 상면 및 외측벽, 하부 스페이서 구조물(437) 상면 일부, 및 제2 개구(457)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 마스크(150)의 상면에 제6 스페이서 막을 형성한 후, 상기 제6 스페이서 막을 이방성 식각하여 제5 스페이서(455)의 외측벽 및 하부 스페이서 구조물(437) 상면 일부에 제6 스페이서(460)를 형성할 수 있다.
비트 라인 구조물(395)의 측벽에 상기 수평 방향을 따라 순차적으로 적층된 제4 내지 제6 스페이서들(445, 455, 460)은 함께 예비 상부 스페이서 구조물(465)로 지칭될 수 있다.
이후, 제2 개구(457)를 채우는 희생막을 기판(100) 상에 충분한 높이로 형성한 후, 제1 캐핑 패턴(385)의 상면이 노출될 때까지 그 상부를 평탄화하여, 제2 개구(457) 내에 희생 패턴(470)을 형성할 수 있다.
예시적인 실시예들에 있어서, 희생 패턴(470)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 비트 라인 구조물들(395)에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 희생 패턴(470)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 15 및 16을 참조하면, 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 복수의 제3 개구들을 포함하는 제2 마스크(도시되지 않음)를 제1 캐핑 패턴(385), 희생 패턴(470) 및 예비 상부 스페이서 구조물(465) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 희생 패턴(470)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제3 개구들은 상기 수직 방향으로 게이트 구조물(160)에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 기판(100) 상에는 비트 라인 구조물들(395) 사이에 게이트 구조물(160)의 상면을 노출시키는 제4 개구가 형성될 수 있다. 상기 식각 공정에 의해서, 제2 방향(D2)으로 연장되는 희생 패턴(470)은 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 분리될 수 있다.
상기 제2 마스크를 제거한 후, 상기 제4 개구를 채우는 제2 캐핑 패턴(477)을 형성할 수 있다.
희생 패턴(470)을 제거하여 액티브 패턴(105)의 상면 및 이에 인접한 소자 분리 패턴(110)의 상부를 노출시키는 제5 개구를 형성한 후, 상기 제5 개구를 채우는 하부 콘택 플러그 막을 제1 및 제2 캐핑 패턴들(385, 477), 희생 패턴(470) 및 예비 상부 스페이서 구조물(465) 상에 형성하고, 이들의 상면이 노출될 때까지 상기 하부 콘택 플러그 막의 상부를 평탄화할 수 있다.
이에 따라, 상기 하부 콘택 플러그 막은 비트 라인 구조물들(395) 사이에서 제2 방향(D2)을 따라 제2 캐핑 패턴(477)에 의해 서로 이격된 복수의 하부 콘택 플러그들(475)로 변환될 수 있다.
도 17을 참조하면, 하부 콘택 플러그(475)의 상부를 제거하여 비트 라인 구조물(395)의 측벽에 형성된 예비 상부 스페이서 구조물(465)의 상부를 노출시킨 후, 노출된 예비 상부 스페이서 구조물(465)의 제5 및 제6 스페이서들(455, 460)의 상부를 제거할 수 있다.
이후, 하부 콘택 플러그(475)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(475)의 상면은 제5 및 제6 스페이서들(455, 460)의 최상면보다 낮아질 수 있다.
이후, 비트 라인 구조물(395), 예비 상부 스페이서 구조물(465), 제2 캐핑 패턴(477) 및 하부 콘택 플러그(475) 상에 제7 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(395)의 제1 방향(D1)으로의 각 양 측벽에 형성된 예비 상부 스페이서 구조물(465)의 상부를 커버하는 제7 스페이서(480)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(475)의 상면이 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(475)의 상면에 금속 실리사이드 패턴(485)을 형성할 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴(485)은 제1 및 제2 캐핑 패턴들(385, 477), 제7 스페이서(480), 및 하부 콘택 플러그(475) 상에 제1 금속막을 형성하고 열처리한 후, 상기 제1 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다.
도 18을 참조하면, 제1 및 제2 캐핑 패턴들(385, 477), 제7 스페이서(480), 금속 실리사이드 패턴(485) 및 하부 콘택 플러그(475) 상에 제2 배리어 막(530)을 형성한 후, 제2 배리어 막(530) 상에 비트 라인 구조물들(395) 사이의 공간을 채우는 제2 금속막(540)을 형성할 수 있다.
이후, 제2 금속막(540) 상부에 대한 평탄화 공정을 추가적으로 수행할 수도 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 19 및 20을 참조하면, 제2 금속막(540) 및 제2 배리어 막(530)을 패터닝함으로써 상부 콘택 플러그(555)를 형성할 수 있으며, 상부 콘택 플러그들(555) 사이에는 제6 개구(560)가 형성될 수 있다.
제6 개구(560)는 제2 금속막(540) 및 제2 배리어 막(530)뿐만 아니라, 제1 및 제2 캐핑 패턴들(385, 477), 예비 스페이서 구조물(465) 및 제4 스페이서(460)도 함께 부분적으로 제거함으로써 형성될 수 있다.
한편, 기판(100) 상에 순차적으로 적층된 하부 콘택 플러그(475), 금속 실리사이드 패턴(485), 및 상부 콘택 플러그(555)는 함께 콘택 플러그 구조물을 형성할 수 있다.
도 21을 참조하면, 제6 개구(560)에 의해 노출된 예비 상부 스페이서 구조물(465)에 포함된 제5 스페이서(455)를 제거하여 에어 갭을 형성하고, 제6 개구(560)의 저면 및 측벽에 제4 절연 패턴(570)을 형성한 후, 제6 개구(560)의 나머지 부분을 채우는 제5 절연 패턴(580)을 형성할 수 있다.
제4 및 제5 절연 패턴들(570, 580)은 함께 제2 절연 패턴 구조물(590)을 형성할 수 있다.
제4 절연 패턴(570)에 의해서 상기 에어 갭의 상단이 커버될 수 있으며, 이에 따라 에어 스페이서(459)가 형성될 수 있다. 제4 스페이서(445), 에어 스페이서(459) 및 제6 스페이서(460)는 함께 상부 스페이서 구조물(467)을 형성할 수 있다.
다시 도 1 및 2를 참조하면, 상부 콘택 플러그(555)의 상면과 접촉하는 커패시터(640)를 형성할 수 있다.
즉, 상부 콘택 플러그(555), 및 제4 및 제5 절연 패턴들(570, 580), 상에 제2 식각 저지 패턴(600) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 상부 콘택 플러그(555)의 상면을 부분적으로 노출시키는 제7 개구를 형성할 수 있다.
상부 콘택 플러그(555)가 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 예를 들어, 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열됨에 따라서, 이들을 노출시키는 상기 제7 개구들 역시 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열되도록 형성될 수 있다.
이후, 상기 제7 개구 내에 예를 들어, 필라 형상의 하부 전극(610)을 형성하고, 상기 몰드막을 제거한 후, 하부 전극(610) 및 제2 식각 저지 패턴(600) 상에 유전막(620) 및 상부 전극(630)을 형성할 수 있다. 순차적으로 적층된 하부 전극(610), 유전막(620) 및 상부 전극(630)은 함께 커패시터(640)를 형성할 수 있다.
다만, 하부 전극(610)은 상기 제7 개구 내에 실린더 형상을 갖도록 형성될 수도 있다.
이후, 커패시터(640) 상에 상부 배선들을 추가적으로 형성함으로써, 상기 반도체 장치의 제조가 완성될 수 있다.
도 22는 예시적인 실시예들에 따른 반도체 장치들을 설명하기 위한 단면도이다.
상기 반도체 장치들은 일부 구성 요소들을 제외하고는 도 1 및 2를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 22를 참조하면, 상기 반도체 장치는 하부 및 상부 스페이서 구조물들(437, 467) 대신에, 비트 라인 구조물(395)의 측벽에 형성된 제1 스페이서(415), 제1 스페이서(415)의 외측벽에 형성된 제2 스페이서(425), 제2 스페이서(425)의 하부 외측벽에 형성된 제3 스페이서(435), 제3 스페이서(425) 상에 형성되어 제2 스페이서(425)의 상부 외측벽을 커버하는 제4 스페이서(445), 제4 스페이서(445)의 하부 외측벽에 형성된 에어 스페이서(459), 에어 스페이서(459)의 외측벽에 형성된 제6 스페이서(460), 및 제4 스페이서(445)의 상부 외측벽, 에어 스페이서(459)의 상면, 제6 스페이서(460)의 상면 및 상부 외측벽에 접촉하는 제7 스페이서(480)를 포함할 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(395)에 포함된 제2 도전 패턴(275)은 예를 들어, 텅스텐과 같은 상기 제1 금속을 포함할 수 있으며, 이에 접촉하는 제1 스페이서(415)는 상기 제1 금속보다 작은 이온화 에너지를 갖는 제4 금속을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제4 금속은 예를 들어, 티타늄, 알루미늄, 하프늄, 지르코늄 등을 포함할 수 있다.
제1 스페이서(415)가 제2 도전 패턴(275)에 포함된 상기 제1 금속보다 작은 이온화 에너지를 갖는 상기 제4 금속을 포함함에 따라서, 제2 도전 패턴(275)의 산화를 방지하는 산소 제거기 역할을 수행할 수 있다.
도 23 및 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 각각 도 12 및 13에 대응하는 도면들이다.
상기 반도체 장치의 제조 방법은 도 3 내지 21 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 중복적인 설명은 생략한다.
먼저 도 2 내지 11를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
도 23을 참조하면, 도 12를 참조로 설명한 공정들과는 달리, 제1 및 제2 스페이서 막들(410, 420)에 대해서는 식각 공정을 수행하지 않고, 제3 스페이서 막(430)에 대해서만 식각 공정을 수행할 수 있다.
이에 따라, 제3 스페이서 막(430)은 제3 스페이서(435)로 변환될 수 있으며, 제3 스페이서(435)는 제1 개구(240) 내에서 제2 스페이서 막(420) 상에 형성될 수 있다.
도 24를 참조하면, 도 13을 참조로 설명한 공정들과는 달리, 제4 및 제5 스페이서 막들(440, 450)과 함께 제1 및 제2 스페이서 막들(410, 420)을 이방성 식각하여 비트 라인 구조물(395)의 측벽에 제1, 제2, 제4 및 제5 스페이서들(415, 425, 445, 455)을 형성할 수 있다.
이후, 도 14 내지 21 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 상기 반도체 장치의 제조를 완성할 수 있다.
도 25는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
상기 반도체 장치는 제8 스페이서(405)를 더 포함하는 것을 제외하고는, 도 1 및 2를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 25를 참조하면, 제1 도전 패턴(255)의 측벽을 커버하는 제8 스페이서(405)가 형성될 수 있다. 이에 따라, 하부 스페이서 구조물(437)은 실리콘 산화물 스페이서(405)의 하부 외측벽 상에 접촉할 수 있으며, 상부 스페이서 구조물(467)은 실리콘 산화물 스페이서(405)의 상부 외측벽에 접촉할 수 있다.
제8 스페이서(405)는 제1 도전 패턴(255)의 측벽뿐만 아니라 이에 인접한 제1 개구(240) 내의 액티브 패턴(105) 가장자리 상부에도 형성될 수 있다.
예시적인 실시예들에 있어서, 제8 스페이서(405)는 실리콘 산화물 혹은 불순물이 도핑된 실리콘 산화물을 포함할 수 있다.
도 26은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 10에 대응하는 도면이다.
상기 반도체 장치의 제조 방법은 도 3 내지 21 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
먼저 도 2 내지 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
도 26을 참조하면, 도 10을 참조로 설명한 공정들과는 달리, 제1 및 제2 스페이서 막들(410, 420)을 형성하기 이전에, 비트 라인 구조물(395)의 측벽에 대한 열처리 공정을 수행할 수 있다.
이에 따라, 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함하는 제1 도전 패턴(255)의 제1 방향(D1)으로의 각 양 측벽들에는 n형 불순물이 도핑된 실리콘 산화물을 포함하는 제8 스페이서(405)가 형성될 수 있으며, 제8 스페이서(405)는 실리콘 성분을 포함하는 액티브 패턴(105)의 상면 일부에도 형성될 수 있다.
이후 도 11 내지 21 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 상기 반도체 장치의 제조를 완성할 수 있다.
도 27은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
상기 반도체 장치는 제8 스페이서(405)의 위치를 제외하고는, 도 25를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 27를 참조하면, 제8 스페이서(405)는 제1 도전 패턴(255)의 측벽 및 제1 개구(240)의 저면을 커버할 수 있다. 이에 따라, 하부 스페이서 구조물(437)은 비트 라인 구조물(395)의 하부 측벽에 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 제8 스페이서(405)는 제1 도전 패턴(255)의 하부 측벽 및 제1 스페이서(415)의 저면을 커버할 수 있다.
도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 10에 대응하는 도면이다.
상기 반도체 장치의 제조 방법은 도 3 내지 21 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
먼저 도 2 내지 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
도 28을 참조하면, 도 10을 참조로 설명한 공정들과는 달리, 제1 및 제2 스페이서 막들(410, 420)을 형성하기 이전에, 비트 라인 구조물(395)이 형성된 기판(100) 상에 증착 공정을 수행하여 제8 스페이서 막(400)을 형성할 수 있다.
이에 따라, 비트 라인 구조물(395)의 측벽에는 순차적으로 적층된 제8 스페이서 막(400) 및 제1 및 제2 스페이서 막들(410, 420)이 형성될 수 있다.
이후 도 11 내지 21 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 상기 반도체 장치의 제조를 완성할 수 있다.
한편, 제8 스페이서(405)은 별도의 열처리 공정 혹은 증착 공정을 수행하지 않더라도, 비트 라인 구조물(395)의 측벽에 자연적으로 형성될 수도 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 240, 457, 560: 제1, 제2, 제6 개구
285: 제1 마스크 105: 액티브 패턴
110: 소자 분리 패턴 130: 게이트 절연 패턴
140: 게이트 전극 150: 게이트 마스크
160: 게이트 구조물 200, 210, 220: 제1 내지 제3 절연막
205, 215, 225, 570, 580: 제1 내지 제5 절연 패턴
240, 440, 560: 제1, 제2, 제6 개구
230: 제1 절연막 구조물 235, 590: 제1, 제2 절연 패턴 구조물
250, 270: 제1, 제2 도전막 255, 275: 제1, 제2 도전 패턴
260, 530: 제1, 제2 배리어 막 265, 535: 제1, 제2 배리어 패턴
280: 제1 마스크 막 365, 600: 제1, 제2 식각 저지 패턴
385, 477: 제1, 제2 캐핑 패턴 395: 비트 라인 구조물
400: 실리콘 산화물 스페이서 막 405: 실리콘 산화물 스페이서
410, 420, 430: 제1 내지 제3 스페이서막
415, 425, 435, 445, 455, 460, 480: 제1 내지 제7 스페이서
437: 하부 스페이서 구조물 459: 에어 스페이서
465: 예비 상부 스페이서 구조물 467: 상부 스페이서 구조물
470: 희생 패턴 475: 하부 콘택 플러그
485: 금속 실리사이드 패턴 540: 제2 금속막
545: 제2 금속 패턴 555: 상부 콘택 플러그
610: 하부 전극 620: 유전막
630: 상부 전극 640: 커패시터

Claims (10)

  1. 기판 상에 형성된 액티브 패턴;
    상기 액티브 패턴 상부에 매립된 게이트 구조물;
    상기 액티브 패턴 상에 형성되는 비트 라인 구조물;
    상기 비트 라인 구조물의 하부 측벽에 형성된 하부 스페이서 구조물;
    상기 하부 스페이서 구조물 상에 형성되며, 상기 비트 라인 구조물의 상부 측벽에 접촉하는 상부 스페이서 구조물;
    상기 비트 라인 구조물에 인접한 상기 액티브 패턴 상에 형성된 콘택 플러그 구조물; 및
    상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하며,
    상기 하부 스페이서 구조물은 상기 비트 라인 구조물의 하부 측벽으로부터 상기 기판의 상면에 평행한 수평 방향으로 순차적으로 적층된 제1 내지 제3 하부 스페이서들을 포함하고,
    상기 제1 하부 스페이서는 제1 금속의 산화물을 포함하고,
    상기 제2 하부 스페이서는 상기 제1 금속과 다른 제2 금속의 산화물을 포함하며,
    제3 하부 스페이서는 질화물을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 하부 스페이서는 상기 비트 라인 구조물의 하부 측벽에 접촉하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 금속은 알루미늄을 포함하는 반도체 장치.
  4. 제1항에 있어서, 상기 제2 금속은 지르코늄 혹은 하프늄을 포함하는 반도체 장치,
  5. 제1항에 있어서, 상기 제2 하부 스페이서는 상기 제3 하부 스페이서의 측벽 및 저면을 커버하고, 상기 제3 하부 스페이서는 상기 제3 하부 스페이서의 측벽 및 저면을 커버하는 반도체 장치.
  6. 제1항에 있어서, 상기 비트 라인 구조물은 상기 기판의 상면에 수직한 수직 방향을 따라 순차적으로 적층된 제1 도전 패턴, 확산 배리어, 제2 도전 패턴 및 캐핑 패턴을 포함하며,
    상기 제1 도전 패턴은 n형 불순물이 도핑된 폴리실리콘을 포함하는 반도체 장치.
  7. 제1항에 있어서, 상기 상부 스페이서 구조물은 상기 비트 라인 구조물의 상부 측벽으로부터 상기 수평 방향으로 순차적으로 적층된 제1 내지 제3 상부 스페이서들을 포함하며,
    상기 각 제1 및 제3 상부 스페이서들은 질화물을 포함하고, 상기 제2 상부 스페이서는 공기를 포함하는 반도체 장치.
  8. 기판 상에 형성된 액티브 패턴;
    상기 액티브 패턴 상부에 매립된 게이트 구조물;
    상기 액티브 패턴 상에 형성되며, 제1 금속을 포함하는 비트 라인 구조물;
    상기 비트 라인 구조물의 측벽에 형성되며, 상기 제1 금속보다 작은 이온화 에너지를 갖는 제2 금속의 산화물을 포함하는 제1 스페이서;
    상기 제1 스페이서의 외측벽에 형성되며, 상기 제2 금속과 다른 제3 금속의 산화물을 포함하는 제2 스페이서;
    상기 제2 스페이서의 하부 외측벽에 형성되며, 질화물을 포함하는 제3 스페이서;
    상기 제2 스페이서의 상부 외측벽에 형성되며, 상기 제3 스페이서 상에 형성되는 제4 스페이서;
    상기 제4 스페이서의 외측벽으로부터 상기 기판의 상면에 평행한 수평 방향으로 순차적으로 적층된 제5 및 제6 스페이서들;
    상기 비트 라인 구조물에 인접한 상기 액티브 패턴 상에 형성된 콘택 플러그 구조물; 및
    상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하는 반도체 장치.
  9. 제8항에 있어서, 상기 제2 금속은 알루미늄을 포함하고, 상기 제3 금속은 하프늄 혹은 지르코늄을 포함하는 반도체 장치.
  10. 기판 상에 형성된 액티브 패턴;
    상기 액티브 패턴 상부에 매립된 게이트 구조물;
    상기 액티브 패턴 상에 형성되며, 상기 기판의 상면에 수직한 수직 방향으로 순차적으로 적층된 제1 도전 패턴, 제2 도전 패턴 및 캐핑 패턴을 포함하는 비트 라인 구조물;
    상기 제1 도전 패턴의 측벽을 적어도 부분적으로 커버하며 실리콘 산화물을 포함하는 제1 하부 스페이서;
    상기 제1 하부 스페이서의 외측벽을 적어도 부분적으로 커버하며, 제1 금속의 산화물을 포함하는 제2 하부 스페이서;
    상기 제2 하부 스페이서의 외측벽에 형성되며, 상기 제1 금속과 다른 제2 금속을 포함하는 제3 하부 스페이서;
    상기 제3 하부 스페이서 상에 형성되며, 질화물을 포함하는 제4 하부 스페이서;
    상기 제1 내지 제3 하부 스페이서들의 상면 및 상기 비트 라인 구조물의 상부 측벽에 접촉하는 상부 스페이서 구조물;
    상기 비트 라인 구조물에 인접한 상기 액티브 패턴 상에 형성된 콘택 플러그 구조물; 및
    상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하는 반도체 장치.
KR1020220166329A 2022-12-02 반도체 장치 KR20240082575A (ko)

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