KR20240036223A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20240036223A
KR20240036223A KR1020220114723A KR20220114723A KR20240036223A KR 20240036223 A KR20240036223 A KR 20240036223A KR 1020220114723 A KR1020220114723 A KR 1020220114723A KR 20220114723 A KR20220114723 A KR 20220114723A KR 20240036223 A KR20240036223 A KR 20240036223A
Authority
KR
South Korea
Prior art keywords
pattern
buried
conductive
insulating
patterns
Prior art date
Application number
KR1020220114723A
Other languages
English (en)
Inventor
박진규
박종영
고태영
김기용
김선두
김재현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220114723A priority Critical patent/KR20240036223A/ko
Priority to US18/233,061 priority patent/US20240090199A1/en
Priority to TW112131226A priority patent/TW202412271A/zh
Priority to CN202311097043.1A priority patent/CN117715412A/zh
Publication of KR20240036223A publication Critical patent/KR20240036223A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 장치는 기판 상에 형성되며, 상기 기판의 상면에 평행하고 서로 직교하는 제1 및 제2 방향들과 예각을 이루는 제3 방향으로 연장된 액티브 패턴; 상기 액티브 패턴의 상기 제3 방향으로의 중앙부 상면에 형성되어, 상부에서 보았을 때 평행사변형 형상을 갖는 도전성 매립 패턴; 상기 제1 방향으로 연장되어 상기 액티브 패턴의 상부에 매립된 게이트 구조물; 및 상기 도전성 매립 패턴 상에 형성되어 상기 제2 방향으로 연장된 비트 라인 구조물을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게 본 발명은 디램(DRAM) 장치에 관한 것이다.
DRAM 장치의 제조 방법에서, 액티브 패턴의 상면을 노출시키는 개구를 형성하고, 상기 개구를 채우는 막 구조물을 형성한 후, 상기 막 구조물을 패터닝하여 비트 라인 구조물을 형성할 수 있다. 상기 개구의 크기가 작은 경우, 상기 개구의 하부에서 상기 막 구조물이 제대로 패터닝되지 못하여 부분적으로 잔류할 수 있으며, 이는 이웃하는 액티브 패턴들 사이의 전기적 쇼트의 원인이 될 수 있다.
본 발명의 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는데 있다.
상기한 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성되며, 상기 기판의 상면에 평행하고 서로 직교하는 제1 및 제2 방향들과 예각을 이루는 제3 방향으로 연장된 액티브 패턴; 상기 액티브 패턴의 상기 제3 방향으로의 중앙부 상면에 형성되어, 상부에서 보았을 때 평행사변형 형상을 갖는 도전성 매립 패턴; 상기 제1 방향으로 연장되어 상기 액티브 패턴의 상부에 매립된 게이트 구조물; 및 상기 도전성 매립 패턴 상에 형성되어 상기 제2 방향으로 연장된 비트 라인 구조물을 포함할 수 있다.
상기한 과제를 달성하기 위한 다른 실시예들에 따른 반도체 장치는 기판 상에 형성되며, 상기 기판의 상면에 평행하고 서로 직교하는 제1 및 제2 방향들과 예각을 이루는 제3 방향으로 각각 연장되고, 상기 제1 및 제2 방향들을 따라 서로 이격된 액티브 패턴들; 상기 기판 상에서 상기 제1 방향으로 각각 연장되어 상기 액티브 패턴들의 상부에 매립되며, 상기 제2 방향으로 서로 이격된 게이트 구조물들; 상기 액티브 패턴들의 상기 제3 방향으로의 중앙부 상면에 각각 형성된 도전성 매립 패턴들; 상기 기판 상에 형성되어 상기 도전성 매립 패턴들의 측벽에 공통적으로 접촉하는 절연성 매립 패턴; 및 상기 도전성 매립 패턴들 및 상기 절연성 매립 패턴 상에 형성되어 상기 제2 방향으로 각각 연장되며, 상기 제1 방향으로 서로 이격된 비트 라인 구조물들을 포함할 수 있다.
상기한 과제를 달성하기 위한 또 다른 실시예들에 따른 반도체 장치는 기판 상에 형성되며, 상기 기판의 상면에 평행하고 서로 직교하는 제1 및 제2 방향들과 예각을 이루는 제3 방향으로 각각 연장되고, 상기 제1 및 제2 방향들을 따라 서로 이격된 액티브 패턴들; 상기 기판 상에 형성되어 상기 액티브 패턴들의 측벽을 커버하는 소자 분리 패턴; 상기 기판 상에서 상기 제1 방향으로 각각 연장되어 상기 액티브 패턴들 및 상기 소자 분리 패턴의 상부에 매립되며, 상기 제2 방향으로 서로 이격된 게이트 구조물들; 상기 액티브 패턴들의 상기 제3 방향으로의 중앙부 상면에 형성되며, 평행사변형의 상면을 갖는 도전성 매립 패턴들; 상기 소자 분리 패턴 상에 형성되어 상기 도전성 매립 패턴들의 측벽에 접촉하는 절연성 매립 패턴; 상기 도전성 매립 패턴들 및 상기 절연성 매립 패턴 상에 형성되어 상기 제2 방향으로 각각 연장되며, 상기 제1 방향으로 서로 이격된 비트 라인 구조물들; 상기 각 비트 라인 구조물들의 측벽에 형성된 스페이서 구조물; 상기 액티브 패턴들의 상기 제3 방향으로의 양 가장자리들 상면에 각각 접촉하는 콘택 플러그 구조물들; 및 상기 콘택 플러그 구조물들 상에 각각 형성된 커패시터들을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 선택적 증착 공정을 통해 액티브 패턴의 상면에만 도전성 매립 패턴을 형성하고 이의 측벽을 커버하는 절연성 매립 패턴을 형성하므로, 상기 도전성 매립 패턴에 의한 전기적 쇼트 현상이나 누설 전류가 감소할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 3 내지 도 23은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 24 내지 도 26은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 27 내지 도 29는 각각 예시적인 실시예들에 따른 반도체 장치들을 설명하기 위한 단면도들 및 평면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 게이트 구조물 및 그 형성 방법, 및 이를 포함하는 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
이하의 발명의 상세한 설명에서는, 기판의 상면에 평행한 수평 방향들 중에서 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 상기 기판 상면에 평행하고 각 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향을 제3 방향(D3)으로 정의하기로 한다. 한편, 상기 기판 상면에 수직한 방향은 수직 방향으로 지칭한다.
[실시예]
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 1 및 2를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 액티브 패턴(103), 게이트 구조물(170), 매립 구조물, 비트 라인 구조물(395), 콘택 플러그 구조물 및 커패시터(580)를 포함할 수 있다.
또한, 상기 반도체 장치는 소자 분리 패턴(112), 스페이서 구조물(445), 제2 캐핑 패턴(450, 도 17 참조), 제4 스페이서(470), 절연 패턴 구조물, 제3 및 제4 절연 패턴들(520, 530) 및 제2 식각 저지막(540)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
도 3 및 4를 함께 참조하면, 액티브 패턴(103)은 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 액티브 패턴(103)의 측벽은 소자 분리 패턴(112)에 의해 커버될 수 있다. 액티브 패턴(103)은 기판(100)과 실질적으로 동일한 물질을 포함할 수 있으며, 소자 분리 패턴(112)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
역시 도 3 및 4를 함께 참조하면, 게이트 구조물(170)은 액티브 패턴(103) 및 소자 분리 패턴(112)의 상부를 관통하여 제1 방향(D1)으로 연장되는 제2 리세스 내에 형성될 수 있다.
게이트 구조물(170)은 상기 제2 리세스의 저면 및 측벽에 형성된 게이트 절연 패턴(120), 상기 제2 리세스의 저면 및 하부 측벽에 형성된 게이트 절연 패턴(120) 부분 상에 형성된 제1 배리어 패턴(130), 제1 배리어 패턴(130) 상에 형성되어 상기 제2 리세스의 하부를 채우는 제1 도전 패턴(140), 제1 배리어 패턴(130) 및 제1 도전 패턴(140)의 상면에 형성된 제2 도전 패턴(150), 및 제2 도전 패턴(150)의 상면 및 게이트 절연 패턴(120)의 상부 내측벽 상에 형성되어 상기 제2 리세스의 상부를 채우는 게이트 마스크(160)를 포함할 수 있다. 이때, 제1 배리어 패턴(130), 제1 도전 패턴(140) 및 제2 도전 패턴(150)은 함께 게이트 전극을 형성할 수 있다.
게이트 절연 패턴(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 배리어 패턴(130)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 제1 도전 패턴(140)은 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있고, 제2 도전 패턴(150)은 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 게이트 마스크(160)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(170)은 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 5 및 6을 함께 참조하면, 예시적인 실시예들에 있어서, 상기 절연 패턴 구조물은 상부에서 보았을 때, 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 절연 패턴 구조물은 제3 방향(D3)으로 연장되는 각 액티브 패턴들(103)의 단부, 및 이에 제1 방향(D1)으로 인접하는 소자 분리 패턴(112) 부분에 상기 수직 방향을 따라 부분적으로 오버랩되도록 배치될 수 있다.
상기 절연 패턴 구조물은 상기 수직 방향을 따라 적층된 제1 및 제2 절연 패턴들(180, 190)을 포함할 수 있다. 제1 절연 패턴(180)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 절연 패턴(190)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
도 10 및 11을 함께 참조하면, 상기 절연 패턴 구조물을 관통하여, 액티브 패턴(103), 소자 분리 패턴(112), 및 게이트 구조물(170)에 포함된 게이트 마스크(160)의 상면을 노출시키는 제1 개구(200)가 형성될 수 있으며, 제1 개구(200)에 의해 액티브 패턴(103)의 제3 방향(D3)으로의 중앙부의 상면이 노출될 수 있다.
예시적인 실시예들에 있어서, 제1 개구(200)의 저면은 제1 개구(200)에 의해 노출된 액티브 패턴(103)의 상면보다 넓을 수 있다. 이에 따라, 제1 개구(200)는 액티브 패턴(103)에 인접한 소자 분리 패턴(112)의 상면도 함께 노출시킬 수 있다. 또한, 제1 개구(200)는 액티브 패턴(103)의 상부 및 이에 인접한 소자 분리 패턴(112)의 상부를 관통할 수 있으며, 이에 따라 제1 개구(200)의 저면은 제1 개구(200)가 형성되지 않은 액티브 패턴(103) 부분 즉, 액티브 패턴(103)의 제3 방향(D3)으로의 각 양 가장자리 부분들의 상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 매립 구조물은 도전성 매립 패턴(225) 및 절연성 매립 패턴(235)을 포함할 수 있다. 도전성 매립 패턴(225)은 제1 개구(200)에 의해 노출된 액티브 패턴(103)의 상면에 형성될 수 있으며, 절연성 매립 패턴(235)은 도전성 매립 패턴(225)의 측벽을 커버하면서 소자 분리 패턴(112) 및 게이트 마스크(160) 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 도전성 매립 패턴(225)은 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 절연성 매립 패턴(235)은 복수의 도전성 매립 패턴들(225)의 측벽에 공통적으로 접촉할 수 있다.
예시적인 실시예들에 있어서, 도전성 매립 패턴(225)은 사각 기둥 형상을 가질 수 있으며, 상부에서 보았을 때, 평행사변형 형상을 가질 수 있다. 즉, 도전성 매립 패턴(225)의 각 상면 및 하면은 평행사변형 형상을 가질 수 있다. 이때, 도전성 매립 패턴(225)은 제2 방향(D2)으로 서로 대향하는 제1 측벽들, 및 제3 방향(D3)에 수직한 제4 방향으로 서로 대향하는 제2 측벽들을 포함할 수 있으며, 상기 제1 및 제2 측벽들은 절연성 매립 패턴(235)에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 도전성 매립 패턴(225) 및 절연성 매립 패턴(235)의 상면의 높이는 상기 절연 패턴 구조물의 상면의 높이와 실질적으로 동일할 수 있다.
도전성 매립 패턴(225)은 예를 들어, 인(P)과 같은 n형 불순물 혹은, 예를 들어, 붕소(B)와 같은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 일 실시예에 있어서, 절연성 매립 패턴(235)은 예를 들어, 실리콘 산화물과 같은 산화물, 예를 들어, 실리콘 질화물과 같은 절연성 질화물, 혹은 예를 들어, 실리콘 산탄화물과 같은 저유전 물질을 포함할 수 있다. 다른 실시예에 있어서, 절연성 매립 패턴(235)은 예를 들어, 알루미늄 산화물(Al2O3), 아연 산화물(ZnO), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 인듐 산화물(In2O3) 등과 같은 금속 산화물을 포함할 수 있다.
도 13 내지 도 15를 함께 참조하면, 비트 라인 구조물(395)은 상기 매립 구조물 및 상기 절연 패턴 구조물 상에서 상기 수직 방향을 따라 순차적으로 적층된 제3 도전 패턴(245), 제2 배리어 패턴(255), 제4 도전 패턴(265), 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 포함할 수 있다. 이때, 제3 도전 패턴(245), 제2 배리어 패턴(255) 및 제4 도전 패턴(265)은 함께 도전 구조물을 형성할 수 있으며, 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)은 함께 절연 구조물을 형성할 수 있다. 일 실시예에 있어서, 순차적으로 적층된 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)은 서로 병합될 수 있으며, 이에 따라 상기 절연 구조물은 단일막을 포함할 수도 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 기판(100) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 상기 매립 구조물에 포함된 도전성 매립 패턴(225)의 상면에 접촉할 수 있다. 일 실시예에 있어서, 비트 라인 구조물(395)의 제1 방향(D1)으로의 제1 폭(W1)은 도전성 매립 패턴(225)의 제1 방향(D1)으로의 제2 폭(W2)보다 작을 수 있다.
평행사변형 형상의 상면 및 하면을 갖는 도전성 매립 패턴(225)의 각 지점에서의 제1 방향(D1)으로의 폭은 일정할 수 있으며, 이를 제2 폭(W2)으로 정의할 수 있다. 혹은, 도전성 매립 패턴(225)의 각 상하면들이 완전한 평행사변형 형상을 갖지 않는 경우에는, 도전성 매립 패턴(225)의 각 부분들에서의 제1 방향(D1)으로의 폭들의 평균값을 제2 폭(W2)으로 정의할 수 있다.
예시적인 실시예들에 있어서, 도전성 매립 패턴(225)의 상면 일부는 비트 라인 구조물(395)에 의해 커버되지 않을 수 있다.
제3 도전 패턴(245)은 예를 들어, n형 혹은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제2 배리어 패턴(255)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있으며, 제4 도전 패턴(265)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 루테늄 등과 같은 금속을 포함할 수 있고, 각 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
상기 콘택 플러그 구조물은 액티브 패턴(103) 상에서 상기 수직 방향을 따라 순차적으로 적층된 하부 콘택 플러그(460), 오믹 콘택 패턴(465) 및 상부 콘택 플러그(505)를 포함할 수 있다.
하부 콘택 플러그(460)는 액티브 패턴(103)의 제3 방향(D3)으로의 각 양 가장자리 부분들의 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 하부 콘택 플러그(460)는 비트 라인 구조물들(395) 사이에서 제2 방향(D2)을 따라 서로 이격되도록 배치될 수 있으며, 제2 방향(D2)으로 서로 이웃하는 하부 콘택 플러그들(460) 사이에는 제2 캐핑 패턴(450)이 형성될 수 있다. 이때, 제2 캐핑 패턴(450)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
하부 콘택 플러그(460)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 오믹 콘택 패턴(465)은 예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.
일 실시예에 있어서, 상부 콘택 플러그(505)는 제2 금속 패턴(495) 및 이의 하면을 커버하는 제3 배리어 패턴(485)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(505)는 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(505)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
스페이서 구조물(445)은 비트 라인 구조물(395)의 측벽 및 상기 매립 구조물의 일부 상면을 커버하는 제1 스페이서(400), 제1 스페이서(400)의 외측벽에 형성된 에어 스페이서(415), 및 에어 스페이서(415)의 외측벽, 상기 매립 구조물의 일부 상면 및 상기 절연 패턴 구조물의 측벽을 커버하는 제3 스페이서(430)를 포함할 수 있다.
제1 스페이서(400)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있고, 에어 스페이서(415)는 공기를 포함할 수 있으며, 제3 스페이서(430)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
제4 스페이서(470)는 비트 라인 구조물(395)의 상부 측벽에 형성된 제1 스페이서(400) 부분의 외측벽에 형성될 수 있으며, 에어 스페이서(415)의 상단 및 제3 스페이서(430)의 상면을 커버할 수 있다. 제4 스페이서(470)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
각 제3 및 제4 절연 패턴들(520, 530)은 예를 들어, 실리콘 산화물과 같은 산화물 혹은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
제2 식각 저지막(540)은 제3 및 제4 절연 패턴들(520, 530), 상부 콘택 플러그(505) 및 제2 캐핑 패턴(450) 상에 형성될 수 있다.
커패시터(580)는 상부 콘택 플러그(505) 상에 형성되어, 예를 들어, 실린더 형상 혹은 필라 형상을 갖는 하부 전극(550), 하부 전극(550)의 표면에 형성된 유전막(560), 및 유전막(560) 상에 형성된 상부 전극(570)을 포함할 수 있다.
이때, 하부 전극(550)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있고, 유전막(560)은 예를 들어, 금속 산화물을 포함할 수 있으며, 상부 전극(570)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 실리콘-게르마늄(SiGe) 등을 포함할 수 있다. 일 실시예에 있어서, 상부 전극(570)은 금속 혹은 금속 질화물을 포함하는 제1 상부 전극 및 불순물이 도핑된 실리콘-게르마늄(SiGe)을 포함하는 제2 상부 전극을 포함할 수 있다.
상기 반도체 장치에서, 액티브 패턴(103)과 비트 라인 구조물(395) 사이에는 도전성 매립 패턴(225)이 형성되어 이들을 서로 전기적으로 연결시킬 수 있으며, 도전성 매립 패턴(225)의 측벽은 절연성 매립 패턴(235)에 의해 커버될 수 있다. 이후 자세히 설명되는 바와 같이, 도전성 매립 패턴(225)은 액티브 패턴(103)의 상면에만 형성될 수 있으며, 이웃하는 액티브 패턴(103)과는 절연성 매립 패턴(235)에 의해 충분히 전기적으로 절연될 수 있으므로, 전기적 쇼트 현상이나 누설 전류가 감소할 수 있다.
도 3 내지 도 23은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
구체적으로, 도 3, 5, 7, 10, 13, 18 및 22는 평면도들이고, 도 4, 6, 8-9, 11-12 및 15는 대응하는 평면도들의 B-B'선 및 C-C'선을 따라 각각 절단한 단면들을 포함하며, 도 16-17, 19-21 및 23은 각각 대응하는 평면도들의 B-B'선을 따라 절단한 단면도들이다. 한편, 도 14는 도 13의 Y 영역에 대한 확대 평면도이다.
도 3 및 4를 참조하면, 기판(100) 상에 액티브 패턴(103)을 형성하고, 이의 측벽을 커버하는 소자 분리 패턴(112)을 형성할 수 있다.
액티브 패턴(103)은 기판(100)의 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 액티브 패턴(103)은 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 액티브 패턴(103) 및 소자 분리 패턴(112)의 상부를 부분적으로 식각하여 제1 방향(D1)으로 연장되는 제2 리세스를 형성한 후, 상기 제2 리세스 내부에 게이트 구조물(170)을 형성할 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(170)은 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 5 및 6을 참조하면, 기판(100) 상에 순차적으로 적층된 제1 및 제2 절연막들을 포함하는 절연막 구조물을 형성하고 이를 패터닝하여, 순차적으로 적층된 제1 및 제2 절연 패턴들(180, 190)을 포함하는 절연 패턴 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 절연 패턴 구조물은 상부에서 보았을 때, 원 형상 혹은 타원 형상을 가질 수 있으며, 기판(100) 상에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 상기 각 절연막 구조물들은 서로 인접하는 액티브 패턴들(103)의 서로 대향하는 제3 방향(D3)으로의 말단들과 기판(100) 상면에 수직한 수직 방향으로 오버랩될 수 있다.
이후, 상기 절연 패턴 구조물을 식각 마스크로 사용하여 하부의 액티브 패턴(103), 소자 분리 패턴(112), 및 게이트 구조물(170)에 포함된 게이트 마스크(160)를 부분적으로 식각함으로써 제1 개구(200)를 형성할 수 있다.
도 7 및 8을 참조하면, 액티브 패턴(103)의 상면에 도전성 매립 패턴(225)을 형성할 수 있다.
예시적인 실시예들에 있어서, 도전성 매립 패턴(225)은 화학 기상 증착(CVD) 공정을 통해 형성될 수 있으며, 실리콘을 포함하는 액티브 패턴(103)의 상면에만 선택적으로 증착될 수 있다. 이때, 도전성 매립 패턴(225)의 상면은 상기 절연 패턴 구조물의 상면과 실질적으로 동일한 높이에 형성되거나 이보다 더 높도록 형성될 수 있다.
예시적인 실시예들에 있어서, 도전성 매립 패턴(225)은 사각 기둥 형상을 가질 수 있다. 이때, 도전성 매립 패턴(225)은 상부에서 보았을 때, 평행사변형 형상을 가질 수 있다. 이에 따라, 도전성 매립 패턴(225)은 제2 방향(D2)으로 서로 대향하는 제1 측벽들, 및 제3 방향(D3)에 수직한 제4 방향으로 서로 대향하는 제2 측벽들을 포함할 수 있다.
상기 선택적 증착 공정은 예를 들어, Si2H6와 같은 실리콘 소스 가스 및 수소(H2) 가스를 함께 사용하여 수행될 수 있으며, 이들 가스의 비율을 적절히 조절함으로써, 도전성 매립 패턴(225)이 실리콘을 포함하는 액티브 패턴(103)의 상면에만 형성될 수 있다.
상기 선택적 증착 공정은 실리콘 소스 가스 및 수소 가스와 함께, 예를 들어, PH3와 같은 n형 불순물 소스 가스, 혹은 예를 들어, BCl3와 같은 p형 불순물 소스 가스를 함께 사용하여 수행될 수 있으며, 이에 따라 도전성 매립 패턴(225)은 예를 들어, 인(P)과 같은 n형 불순물 혹은, 예를 들어 붕소(B)와 같은 p형 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
일 실시예에 있어서, 상기 선택적 증착 공정을 수행하기 이전에, 혹은 이를 수행하는 동안 이와 함께, 절연 물질을 포함하는 소자 분리 패턴(112) 및 상기 절연 패턴 구조물 상에 제1 억제제(inhibitor)(210)를 도포함으로써, 도전성 매립 패턴(225)이 액티브 패턴(103)의 상면에만 형성되도록 할 수 있다. 제1 억제제(210)는 예를 들어, SiH2Cl2, SiHCL3, SiCl4, Cl2 등과 같이 염소(Cl)를 포함하는 가스를 포함할 수 있다.
다른 실시예에 있어서, 상기 선택적 증착 공정 시, 핵생성 지연 (nucleation delay)을 이용하거나, 혹은 원자층 식각(Atomic Layer Etching: ALE) 공정을 함께 수행함으로써, 도전성 매립 패턴(225)이 절연 물질을 포함하는 소자 분리 패턴(112) 및 상기 절연 패턴 구조물 상에는 형성되지 않도록 할 수 있다.
도 9를 참조하면, 제1 억제제(210)를 도포한 경우 이를 제거한 후, 도전성 매립 패턴(225) 및 상기 절연 패턴 구조물 상에 제1 개구(200)를 채우는 절연성 매립막(230)을 형성할 수 있다.
절연성 매립막(230)은 예를 들어, 화학 기상 증착(CVD) 공정 혹은 원자층 증착(ALD) 공정을 통해 형성될 수 있다. 절연성 매립막(230)은 도전성 매립 패턴(225)의 상기 제1 및 제2 측벽들을 커버할 수 있다.
도 10 및 11을 참조하면, 상기 절연 패턴 구조물의 상면이 노출될 때까지 절연성 매립막(230)의 상부를 평탄화할 수 있으며, 이에 따라 제1 개구(200)의 나머지 부분에는 절연성 매립 패턴(235)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 평탄과 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백(etch back) 공정을 포함할 수 있다.
제1 개구(200) 내에 형성된 도전성 매립 패턴(225) 및 절연성 매립 패턴(235)은 함께 매립 구조물을 형성할 수 있다.
도 12를 참조하면, 상기 절연 패턴 구조물 및 상기 매립 구조물 상에 제3 도전막(240), 제2 배리어 막(250), 제4 도전막(260), 제1 마스크 막(270) 및 제1 식각 저지막(360)을 순차적으로 적층할 수 있으며, 제3 도전막(240), 제2 배리어 막(250) 및 제4 도전막(260) 함께 도전 구조물 막을 형성할 수 있다.
도 13 내지 도 15를 참조하면, 제1 식각 저지막(360) 상에 제1 캐핑막을 형성한 후, 이를 패터닝하여 제1 캐핑 패턴(385)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 캐핑 패턴(385)은 제2 방향(D2)으로 각각 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 제1 캐핑 패턴(385)을 식각 마스크로 사용하여 제1 식각 저지막(360), 제1 마스크 막(270), 제4 도전막(260), 제2 배리어 막(250) 및 제3 도전막(240)을 순차적으로 식각할 수 있다.
상기 식각 공정을 수행함에 따라, 상기 매립 구조물 및 상기 절연 패턴 구조물 상에는 순차적으로 적층된 제3 도전 패턴(245), 제2 배리어 패턴(255), 제4 도전 패턴(265), 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)이 형성될 수 있다.
이하에서는, 순차적으로 적층된 제3 도전 패턴(245), 제2 배리어 패턴(255), 제4 도전 패턴(265), 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 함께 비트 라인 구조물(395)로 지칭하기로 한다. 이때, 비트 라인 구조물(395)은 제3 도전 패턴(245), 제2 배리어 패턴(255) 및 제4 도전 패턴(265)을 포함하는 도전 구조물, 및 상기 도전 구조물 상에 형성되어 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 포함하는 절연 구조물을 포함할 수 있다. 예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 기판(100) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 상기 매립 구조물에 포함된 도전성 매립 패턴(225)의 상면에 접촉할 수 있다. 일 실시예에 있어서, 비트 라인 구조물(395)의 제1 방향(D1)으로의 제1 폭(W1)은 도전성 매립 패턴(225)의 제1 방향(D1)으로의 제2 폭(W2)보다 작을 수 있다. 또한, 도전성 매립 패턴(225)의 상면 일부는 비트 라인 구조물(395)에 의해 커버되지 않을 수 있다.
도 16을 참조하면, 비트 라인 구조물(395), 상기 매립 구조물 및 상기 절연 패턴 구조물 상에 제1 스페이서 막을 형성한 후, 상기 제1 스페이서 막 상에 제2 스페이서 막을 형성할 수 있다.
상기 제2 스페이서 막을 이방성 식각하여 비트 라인 구조물(395)의 측벽을 커버하는 제2 스페이서(410)를 상기 제1 스페이서 막 표면 상에 형성한 후, 제1 캐핑 패턴(385) 및 제2 스페이서(410)를 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 액티브 패턴(103)의 상면을 노출시키는 제2 개구(420)를 형성할 수 있으며, 제2 개구(420)에 의해 소자 분리 패턴(112) 상면 및 게이트 마스크(160)의 상면도 부분적으로 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제1 캐핑 패턴(385)의 상면 및 제2 절연 패턴(190)의 상면에 형성된 상기 제1 스페이서 막 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(395)의 측벽을 커버하는 제1 스페이서(400)가 형성될 수 있다. 또한, 상기 절연 패턴 구조물에 포함된 제1 및 제2 절연 패턴들(180, 190)도 비트 라인 구조물(395)에 인접한 부분을 제외한 나머지 부분이 제거될 수 있다.
이후, 제1 캐핑 패턴(385) 상면, 제2 스페이서(410)의 외측벽, 및 제2 개구(420)에 의해 노출된 액티브 패턴(103), 소자 분리 패턴(112) 및 게이트 마스크(160)의 상면에 제3 스페이서 막을 형성한 후, 상기 제3 스페이서 막을 이방성 식각하여 비트 라인 구조물(395)의 측벽을 커버하는 제3 스페이서(430)를 형성할 수 있다.
비트 라인 구조물(395)의 측벽에 상기 수평 방향을 따라 순차적으로 적층된 제1 스페이서(400), 제2 스페이서(410) 및 제3 스페이서(430)는 함께 예비 스페이서 구조물(440)로 지칭될 수 있다.
도 17을 참조하면, 제2 개구(420)를 채우는 제1 희생막(600)을 충분한 높이로 형성한 후, 제1 캐핑 패턴(385)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 제1 희생막(600)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 비트 라인 구조물들(395)에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 제1 희생막(600)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 18 및 19를 참조하면, 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 복수의 제3 개구들을 포함하는 제2 마스크(도시되지 않음)를 제1 캐핑 패턴(385) 및 제1 희생막(600) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 제1 희생막(600)을 식각할 수 있으며, 이에 따라 게이트 구조물(170)에 포함된 게이트 마스크(160) 상면을 노출시키는 제4 개구가 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제3 개구들은 상기 수직 방향으로 게이트 구조물(170)에 오버랩될 수 있으며, 상기 제4 개구는 제1 방향(D1)으로 서로 인접한 비트 라인 구조물들(395) 사이에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 제2 마스크를 제거한 후, 상기 각 제4 개구들을 채우는 제2 캐핑 패턴(450)을 형성할 수 있다. 상기 제4 개구들의 레이아웃에 따라서, 제2 캐핑 패턴(450)은 제1 방향(D1)으로 서로 인접한 비트 라인 구조물들(395) 사이에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
한편, 제1 희생막(600)은 비트 라인 구조물들(395) 사이에서 제2 방향(D2)으로 서로 이격되도록 복수 개로 분리되어 잔류할 수 있다.
이후, 잔류하는 제1 희생막들(600)을 제거하여 액티브 패턴(103) 및 소자 분리 패턴(112)의 상면을 부분적으로 노출시키는 제5 개구(425)를 형성할 수 있다. 이때, 제5 개구(425)는 제1 방향(D1)으로 서로 인접한 비트 라인 구조물들(395) 사이에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 제5 개구(425)를 채우는 하부 콘택 플러그 막을 충분한 높이로 형성하고, 제1 및 제2 캐핑 패턴들(385, 450)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다. 이에 따라, 상기 하부 콘택 플러그 막은 비트 라인 구조물들(395) 사이에서 제2 방향(D2)을 따라 제2 캐핑 패턴들(450)에 의해 서로 이격된 복수의 하부 콘택 플러그들(460)로 변환될 수 있다.
도 20을 참조하면, 하부 콘택 플러그(460)의 상부를 제거하여 비트 라인 구조물(395)의 측벽에 형성된 예비 스페이서 구조물(440)의 상부를 노출시킨 후, 노출된 예비 스페이서 구조물(440)에 포함된 제2 스페이서(410) 및 제3 스페이서(430)의 상부를 제거할 수 있다.
하부 콘택 플러그(460)의 상부는 예를 들어, 에치 백 공정을 통해 제거될 수 있으며, 제2 스페이서(410) 및 제3 스페이서(430)의 상부는 예를 들어, 습식 식각 공정을 통해 제거될 수 있다.
이후, 비트 라인 구조물(395), 예비 스페이서 구조물(440), 하부 콘택 플러그(460) 및 제2 캐핑 패턴(450) 상에 제4 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(395)의 상부 측벽에 형성된 제1 상부 스페이서(400) 부분의 외측벽에 제4 스페이서(470)를 형성할 수 있다.
상기 이방성 식각 공정을 통해 형성되는 제4 스페이서(470)는 제2 스페이서(410)의 상면 및 제3 스페이서(430)의 상면을 커버할 수 있다.
이후, 하부 콘택 플러그(460)의 상부를 추가적으로 제거할 수 있으며, 이에 따라 하부 콘택 플러그(460)의 상면은 제2 스페이서(410) 및 제3 스페이서(430)의 최상면보다 낮아질 수 있다.
이후, 하부 콘택 플러그(460)의 상면에 오믹 콘택 패턴(465)을 형성할 수 있다. 예시적인 실시예들에 있어서, 오믹 콘택 패턴(465)은 비트 라인 구조물(395), 제1 스페이서(400), 제4 스페이서(470), 하부 콘택 플러그(460) 및 제2 캐핑 패턴(450) 상에 제1 금속막을 형성하고 이에 대해 열처리 공정을 수행하여, 상기 제1 금속막과 하부 콘택 플러그(460)에 포함된 실리콘 성분을 서로 반응시킴으로써 형성될 수 있으며, 상기 제1 금속막 중에서 미반응 부분은 제거될 수 있다.
도 21을 참조하면, 비트 라인 구조물(395), 제1 스페이서(400), 제4 스페이서(470), 오믹 콘택 패턴(465) 및 제2 캐핑 패턴(450) 상에 제3 배리어 막(480)을 형성한 후, 제3 배리어 막(480) 상에 비트 라인 구조물들(395) 사이의 공간을 채우는 제2 금속막(490)을 형성할 수 있다.
이후, 제2 금속막(490) 상부에 대한 평탄화 공정을 추가적으로 수행할 수도 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 22 및 23을 참조하면, 제2 금속막(490) 및 제3 배리어 막(480)을 패터닝하여 상부 콘택 플러그(505)를 형성할 수 있으며, 상부 콘택 플러그들(505) 사이에는 제6 개구(510)가 형성될 수 있다.
제6 개구(510)는 제2 금속막(490) 및 제3 배리어 막(480)뿐만 아니라, 비트 라인 구조물(395)에 포함된 상기 절연 구조물의 상부, 이의 측벽에 형성된 예비 스페이서 구조물(440) 및 제4 스페이서(470), 및 제2 캐핑 패턴(450)도 함께 부분적으로 제거함으로써 형성될 수 있으며, 이에 따라 제2 스페이서(410)의 상면을 노출시킬 수 있다.
제6 개구(510)가 형성됨에 따라서, 제2 금속막(490) 및 제3 배리어 막(480)은 각각 제2 금속 패턴(495) 및 이의 하면을 커버하는 제3 배리어 패턴(485)으로 변환될 수 있으며, 이들은 함께 상부 콘택 플러그(505)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(505)는 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(505)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
기판(100)의 상에서 순차적으로 적층된 하부 콘택 플러그(460), 오믹 콘택 패턴(465) 및 상부 콘택 플러그(505)는 함께 콘택 플러그 구조물을 형성할 수 있다.
이후, 노출된 제2 스페이서(410)를 제거하여, 제6 개구(510)에 연통하는 에어 갭(415)를 형성할 수 있다. 제2 스페이서(410)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 제2 방향(D2)으로 연장되는 비트 라인 구조물(395)의 측벽에 형성된 제2 스페이서(410)는 제6 개구(510)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 상기 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 제6 개구(510)에 의해 노출되어 상부 콘택 플러그(505)에 의해 커버되지 않는 제2 스페이서(410) 부분뿐만 아니라, 상부 콘택 플러그(505)에 의해 커버된 부분까지 모두 제거될 수 있다.
에어 갭(415)은 에어 스페이서(415)로 지칭될 수도 있으며, 제1 스페이서(400) 및 제3 스페이서(430)와 함께 스페이서 구조물(445)을 형성할 수 있다.
다시 도 1 및 2를 참조하면, 제6 개구(510)의 내벽에 제3 절연 패턴(520)을 형성한 후, 제6 개구(510)의 나머지 부분을 채우는 제4 절연 패턴(530)을 형성할 수 있으며, 이에 따라 에어 갭(415)의 상단이 이들에 의해 닫힐 수 있다.
이후, 제3 및 제4 절연 패턴들(520, 530), 상부 콘택 플러그(505) 및 제2 캐핑 패턴(450) 상에 제2 식각 저지막(540)을 형성하고, 제2 식각 저지막(540) 상에 몰드막(도시되지 않음)을 형성할 수 있다. 상기 몰드막의 일부 및 이의 하부에 형성된 제2 식각 저지막(540) 부분을 식각하여 상부 콘택 플러그(505)의 상면을 노출시키는 제7 개구(도시되지 않음)을 형성할 수 있다.
상부 콘택 플러그(505)가 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 예를 들어, 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열됨에 따라서, 이들을 노출시키는 상기 제7 개구들 역시 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열되도록 형성될 수 있다.
이후, 상기 제7 개구의 측벽, 상기 노출된 상부 콘택 플러그(505)의 상면, 및 상기 몰드막 상에 하부 전극막을 형성하고, 상기 제7 개구의 나머지 부분을 채우는 제2 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막의 상면이 노출될 때까지 상기 하부 전극막 및 상기 제2 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다.
이에 따라, 상기 제7 개구 내에는 실린더 형상을 갖는 하부 전극(550)이 형성될 수 있다. 다만, 상기 제7 개구의 폭이 작은 경우, 하부 전극(550)은 실린더 형상이 아닌 필라(pillar) 형상을 갖도록 형성될 수도 있다.
이후, 잔류하는 상기 제2 희생막 및 상기 몰드막을 예를 들어, LAL 용액을 식각액으로 사용하는 습식 식각 공정을 수행함으로써 제거할 수 있다.
이후, 하부 전극(550)의 표면 및 제2 식각 저지막(540) 상에 유전막(560)을 형성할 수 있다.
이후, 유전막(560) 상에 상부 전극(570)을 형성할 수 있다. 일 실시예에 있어서, 상부 전극(570)은 금속 혹은 금속 질화물을 포함하는 제1 상부 전극 및 불순물이 도핑된 실리콘-게르마늄(SiGe)을 포함하는 제2 상부 전극을 포함하도록 형성될 수 있다.
순차적으로 적층된 하부 전극(550), 유전막(560) 및 상부 전극(570)은 함께 커패시터(580)를 형성할 수 있다.
이후, 커패시터(580) 상에 상부 배선들을 추가적으로 형성함으로써, 상기 반도체 장치의 제조가 완성될 수 있다.
전술한 바와 같이, 선택적 증착 공정을 통해 제1 개구(200)에 의해 노출된 액티브 패턴(103)의 상면에 도전성 매립 패턴(225)을 형성한 후, 제1 개구(200)의 나머지 부분을 채우는 절연성 매립 패턴(235)을 형성할 수 있으며, 이에 따라 도전성 매립 패턴(225)은 액티브 패턴(103)의 상면에만 형성될 수 있고, 이에 인접한 소자 분리 패턴(112)의 상면에는 형성되지 않을 수 있다. 특히, 제1 억제제(210)를 사용하거나 원자층 식각(ALE) 공정을 병행함으로써, 도전성 매립 패턴(225)이 액티브 패턴(103)의 상면에만 형성될 가능성을 증가시킬 수 있다.
따라서 도전성 매립 패턴(225)이 소자 분리 패턴(112)의 상면에도 형성되어, 서로 이웃하는 액티브 패턴들(103) 사이에 전기적 쇼트 현상이 발생하거나 누설 전류가 증가하는 현상이 감소될 수 있다.
예를 들어, 제1 개구(200)가 형성된 액티브 패턴(103), 소자 분리 패턴(112) 및 상기 절연 패턴 구조물 상에 비트 라인 구조물(395)을 형성하기 위한 막 구조물을 증착하고 이를 패터닝하여 비트 라인 구조물(395)을 형성하는 경우, 제1 개구(200)의 폭이 작아서 제1 개구(200)의 하부에 형성된 상기 막 구조물이 잘 패터닝되지 않을 수 있으며, 이에 따라 제1 개구(200)의 가장자리 하부에는 상기 막 구조물의 일부가 잔류하여 전기적 쇼트나 누설 전류의 원인이 될 수 있다.
하지만 예시적인 실시예들에 있어서, 선택적 증착 공정을 통해 제1 개구(200)에 의해 노출된 액티브 패턴(103)의 상면에만 도전성 매립 패턴(225)을 형성하고, 제1 개구(200)의 나머지 부분을 채우도록 절연성 매립 패턴(235)을 형성하므로, 제1 개구(200)의 크기가 작더라도, 도전성 매립 패턴(225)에 의한 전기적 쇼트 현상이나 누설 전류가 감소할 수 있다.
도 24 내지 도 26은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
상기 반도체 장치의 제조 방법은 도 3 내지 도 23 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 중복적인 설명은 생략한다.
도 24를 참조하면, 도 3 내지 도 6을 참조로 설명한 공정들을 수행한 후, 상기 절연 패턴 구조물 및 소자 분리 패턴(112)의 상면에 절연성 매립막(230)을 형성할 수 있다.
예시적인 실시예들에 있어서, 절연성 매립막(230)은 원자층 증착(ALD) 공정을 통해 형성될 수 있으며, 절연 물질을 포함하는 상기 절연 패턴 구조물 및 소자 분리 패턴(112)의 표면에만 선택적으로 증착될 수 있다. 절연성 매립막(230)은 예를 들어, 알루미늄 산화물(Al2O3), 아연 산화물(ZnO), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 인듐 산화물(In2O3) 등과 같은 금속 산화물을 포함할 수 있다.
일 실시예에 있어서, 상기 선택적 증착 공정을 수행하기 이전에 혹은 이를 수행하는 동안, 실리콘을 포함하는 액티브 패턴(103) 상에 제2 억제제(inhibitor)(215)를 도포함으로써, 절연성 매립막(230)이 상기 절연 패턴 구조물 및 소자 분리 패턴(112)의 표면에만 형성되도록 할 수 있다. 제2 억제제(210)는 예를 들어, Hacac (acetyacetone), octadecyltrichlorosilane (ODTS), 1-octadecene, tris(dimethylamino)silane (3DMAS), methoxytrimethylsilane (MOTMS), hexafluoroacetylacetone (Hfhac) 등을 포함할 수 있다.
다른 실시예에 있어서, 상기 선택적 증착 공정 시, 핵생성 지연을 이용하거나, 혹은 원자층 식각(ALE) 공정을 함께 수행함으로써, 절연성 매립막(230)이 실리콘을 포함하는 액티브 패턴(103)의 상면에는 형성되지 않도록 할 수 있다.
예를 들어, 절연성 매립막(230)이 알루미늄 산화물(Al2O3)을 포함하도록 형성되는 경우, 전구체 및 반응 물질(reactant)로서 각각 TMA 및 H2O를 사용하는 원자층 증착(ALD) 공정을 통해 절연성 매립막(230)이 상기 절연 패턴 구조물 및 소자 분리막(112)의 표면에 형성될 수 있으며, 이때 전구체 및 반응 물질로서 각각 DMAC 및 HF를 사용하는 원자층 식각(ALE) 공정을 함께 수행함으로써, 절연성 매립막(230)이 액티브 패턴(103)의 상면에는 형성되지 않을 수 있다.
절연성 매립막(230)이 아연 산화물(ZnO)을 포함하도록 형성되는 경우, 전구체 및 반응 물질로서 각각 DEZ 및 H2O를 사용하는 원자층 증착(ALD) 공정을 통해 절연성 매립막(230)이 상기 절연 패턴 구조물 및 소자 분리 패턴(112)의 표면에 형성될 수 있으며, 이때 전구체 및 반응 물질로서 각각 Hacac 및 O2 플라스마를 사용하거나, 혹은 각각 TMA 및 HF를 사용하는 원자층 식각(ALE) 공정을 함께 수행함으로써, 절연성 매립막(230)이 액티브 패턴(103)의 상면에는 형성되지 않을 수 있다.
절연성 매립막(230)이 티타늄 산화물(TiO2)을 포함하도록 형성되는 경우, 전구체 및 반응 물질로서 각각 TiCl4 및 H2O를 사용하는 원자층 증착(ALD) 공정을 통해 절연성 매립막(230)이 상기 절연 패턴 구조물 및 소자 분리 패턴(112)의 표면에 형성될 수 있으며, 이때 전구체 및 반응 물질로서 각각 WF6 및 BCl3를 사용하는 원자층 식각(ALE) 공정을 함께 수행함으로써, 절연성 매립막(230)이 액티브 패턴(103)의 상면에는 형성되지 않을 수 있다.
절연성 매립막(230)이 하프늄 산화물(HfO2)을 포함하도록 형성되는 경우, 전구체 및 반응 물질로서 각각 TDEAHf (TEMAHf 혹은 HfCl4도 가능) 및 H2O를 사용하는 원자층 증착(ALD) 공정을 통해 절연성 매립막(230)이 상기 절연 패턴 구조물 및 소자 분리 패턴(112)의 표면에 형성될 수 있으며, 이때 전구체 및 반응 물질로서 각각 DMAC 및 HF를 사용하는 원자층 식각(ALE) 공정을 함께 수행함으로써, 절연성 매립막(230)이 액티브 패턴(103)의 상면에는 형성되지 않을 수 있다.
도 25를 참조하면, 제2 억제제(215)를 도포한 경우 이를 제거한 후, 액티브 패턴(103) 및 절연성 매립막(230) 상에 제1 개구(200)를 채우는 도전성 매립막(220)을 형성할 수 있다.
도전성 매립막(220)은 예를 들어, 화학 기상 증착(CVD) 공정 혹은 원자층 증착(ALD) 공정을 통해 형성될 수 있다.
도 26을 참조하면, 상기 절연 패턴 구조물의 상면이 노출될 때까지 도전성 매립막(220) 및 절연성 매립막(230)의 상부를 평탄화함으로써, 제1 개구(200) 내에 도전성 매립 패턴(225) 및 절연성 매립 패턴(235)을 포함하는 매립 구조물을 형성할 수 있다.
이후, 도 12 내지 도 23 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치의 제조를 완성할 수 있다.
전술한 바와 같이, 선택적 증착 공정을 통해 제1 개구(200)에 의해 노출된 소자 분리 패턴(112)의 상면 및 상기 절연 패턴 구조물의 상면에 절연성 매립막(220)을 형성하고, 제1 개구(200)의 나머지 부분을 채우는 도전성 매립막 (230)을 형성한 후, 이들을 평탄화하여 절연성 매립 패턴(235) 및 도전성 매립 패턴(225)을 형성할 수 있으며, 이에 따라 도전성 매립 패턴(225)은 액티브 패턴(103)의 상면에만 형성될 수 있고, 이에 인접한 소자 분리 패턴(112)의 상면에는 형성되지 않을 수 있다. 특히, 제2 억제제(215)를 사용하거나 원자층 식각(ALE) 공정을 병행함으로써, 도전성 매립 패턴(225)이 액티브 패턴(103)의 상면에만 형성될 가능성을 증가시킬 수 있다.
따라서 제1 개구(200)의 크기가 작더라도, 도전성 매립 패턴(225)이 소자 분리 패턴(112)의 상면에도 형성되어, 서로 이웃하는 액티브 패턴들(103) 사이에 전기적 쇼트 현상이 발생하거나 누설 전류가 증가하는 현상이 감소될 수 있다.
도 27 내지 도 29는 각각 예시적인 실시예들에 따른 반도체 장치들을 설명하기 위한 단면도들 및 평면도이다.
구체적으로 도 27 및 28은 도 2의 X 영역에 대한 확대 단면도들이며, 도 29는 도 14에 대응하는 확대 평면도이다.
상기 각 반도체 장치들은 도전성 매립 패턴(225)과 비트 라인 구조물(395) 사이의 관계를 제외하고는 도 1 및 2를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 27을 참조하면, 도전성 매립 패턴(225) 상에 형성되는 비트 라인 구조물(395)이 미스얼라인에 의해서, 도전성 매립 패턴(225)에 제1 방향(D1)으로 인접한 절연성 매립 패턴(235) 부분의 상면에도 부분적으로 형성될 수 있다.
즉, 도전성 매립 패턴(225)은 비트 라인 구조물(395)을 형성하기 위한 패터닝 공정 시 함께 형성되는 것이 아니라, 그 이전에 별도의 공정을 통해 형성되므로, 비트 라인 구조물(395) 형성을 위한 상기 패터닝 공정 시 미스얼라인이 발생하는 경우, 비트 라인 구조물(395)은 도전성 매립 패턴(225)의 상면에만 형성되지 못하고, 이에 제1 방향(D1)으로 인접한 절연성 매립 패턴(235) 부분의 상면에도 부분적으로 형성될 수 있다.
하지만, 비트 라인 구조물(395)과 도전성 매립 패턴(225)이 서로 접촉하기만 하면, 도전성 매립 패턴(225)을 통해 비트 라인 구조물(395)과 액티브 패턴(103)은 서로 전기적으로 연결될 수 있다. 또한, 도전성 매립 패턴(225)은 여전히 절연성 매립 패턴(235)에 의해 그 측벽이 커버되므로, 전술한 전기적 쇼트 현상의 감소 및 누설 전류의 감소 효과는 유지될 수 있다.
도 28 및 29를 참조하면, 비트 라인 구조물(395)의 제1 방향(D1)으로의 제1 폭(W1)이 도전성 매립 패턴(225)의 제1 방향(D1)으로의 제2 폭(W2)과 실질적으로 동일할 수 있다.
다만, 도전성 매립 패턴(225)은 평행사변형 형상의 각 상하면들을 가지므로, 도전성 매립 패턴(225)의 상면의 일부는 비트 라인 구조물(395)에 의해 커버되지 않을 수 있다.
한편, 본 발명의 개념은 반드시 위에 한정되지는 않으며, 비트 라인 구조물(395)의 제1 방향(D1)으로의 제1 폭(W1)은 도전성 매립 패턴(225)의 제1 방향(D1)으로의 제2 폭(W2)보다 클 수도 있다. 다만 이 경우에도, 비트 라인 구조물(395)의 제1 방향(D1)으로의 제1 폭(W1)은 도전성 매립 패턴(225)의 제1 방향(D1)으로의 최대폭인 제3 폭(W3)보다는 작거나 같을 수 있다.
100: 기판 103: 액티브 패턴
112: 소자 분리 패턴 120: 게이트 절연 패턴
130, 255, 485: 제1 내지 제3 배리어 패턴
140, 150, 245, 265: 제1 내지 제4 도전 패턴
160: 게이트 마스크 170: 게이트 구조물
180, 199, 520, 530: 제1 내지 제4 절연 패턴
200, 420, 425, 510: 제1, 제2, 제5, 제6 개구
220: 도전성 매립막 225: 도전성 매립 패턴
230: 절연성 매립막 235: 절연성 매립 패턴
240, 260: 제3, 제4 도전막 250, 480: 제2, 제3 배리어 막
270: 제1 마스크 막 275: 제1 마스크
360, 540: 제1, 제2 식각 저지막 365: 제1 식각 저지 패턴
385, 450: 제1, 제2 캐핑 패턴
395: 비트 라인 구조물
400, 410, 430, 470: 제1 내지 제4 스페이서
415: 에어 스페이서
440: 예비 스페이서 구조물 445: 스페이서 구조물
460, 505: 하부, 상부 콘택 플러그 465: 오믹 콘택 패턴
490: 제2 금속막 495: 금속 패턴
550, 570: 하부, 상부 전극 560: 유전막
580: 커패시터 600: 제1 희생막

Claims (10)

  1. 기판 상에 형성되며, 상기 기판의 상면에 평행하고 서로 직교하는 제1 및 제2 방향들과 예각을 이루는 제3 방향으로 연장된 액티브 패턴;
    상기 액티브 패턴의 상기 제3 방향으로의 중앙부 상면에 형성되어, 상부에서 보았을 때 평행사변형 형상을 갖는 도전성 매립 패턴;
    상기 제1 방향으로 연장되어 상기 액티브 패턴의 상부에 매립된 게이트 구조물; 및
    상기 도전성 매립 패턴 상에 형성되어 상기 제2 방향으로 연장된 비트 라인 구조물을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 비트 라인 구조물의 상기 제1 방향으로의 폭은 상기 도전성 매립 패턴의 상기 제1 방향으로의 폭보다 작은 반도체 장치.
  3. 제1항에 있어서, 상기 비트 라인 구조물의 상기 제1 방향으로의 폭은 상기 도전성 매립 패턴의 상기 제1 방향으로의 최대폭보다 작거나 같은 반도체 장치.
  4. 제1항에 있어서, 상기 도전성 매립 패턴의 측벽에 형성된 절연성 매립 패턴을 더 포함하는 반도체 장치.
  5. 제4항에 있어서, 상기 절연성 매립 패턴은 금속 산화물을 포함하는 반도체 장치.
  6. 제4항에 있어서, 상기 액티브 패턴은 상기 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성되고, 이에 대응하여 상기 도전성 매립 패턴들은 상기 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성되며,
    상기 절연성 매립 패턴은 상기 복수의 도전성 매립 패턴들의 측벽에 공통적으로 접촉하는 반도체 장치.
  7. 제6항에 있어서, 상기 각 도전성 매립 패턴들은 상기 기판 상면에 평행하고 상기 제3 방향에 수직한 제4 방향으로 서로 대향하는 제1 측벽들, 및 상기 제2 방향으로 서로 대향하는 제2 측벽들을 포함하며,
    상기 각 도전성 매립 패턴들의 상기 제1 및 제2 측벽들은 상기 절연성 매립 패턴의 측벽에 접촉하는 반도체 장치.
  8. 제1항에 있어서,
    상기 액티브 패턴의 상기 제3 방향으로의 각 양 가장자리들 상면에 접촉하는 콘택 플러그 구조물; 및
    상기 콘택 플러그 구조물 상에 형성된 커패시터를 더 포함하는 반도체 장치.
  9. 기판 상에 형성되며, 상기 기판의 상면에 평행하고 서로 직교하는 제1 및 제2 방향들과 예각을 이루는 제3 방향으로 각각 연장되고, 상기 제1 및 제2 방향들을 따라 서로 이격된 액티브 패턴들;
    상기 기판 상에서 상기 제1 방향으로 각각 연장되어 상기 액티브 패턴들의 상부에 매립되며, 상기 제2 방향으로 서로 이격된 게이트 구조물들;
    상기 액티브 패턴들의 상기 제3 방향으로의 중앙부 상면에 각각 형성된 도전성 매립 패턴들;
    상기 기판 상에 형성되어 상기 도전성 매립 패턴들의 측벽에 공통적으로 접촉하는 절연성 매립 패턴; 및
    상기 도전성 매립 패턴들 및 상기 절연성 매립 패턴 상에 형성되어 상기 제2 방향으로 각각 연장되며, 상기 제1 방향으로 서로 이격된 비트 라인 구조물들을 포함하는 반도체 장치.
  10. 기판 상에 형성되며, 상기 기판의 상면에 평행하고 서로 직교하는 제1 및 제2 방향들과 예각을 이루는 제3 방향으로 각각 연장되고, 상기 제1 및 제2 방향들을 따라 서로 이격된 액티브 패턴들;
    상기 기판 상에 형성되어 상기 액티브 패턴들의 측벽을 커버하는 소자 분리 패턴;
    상기 기판 상에서 상기 제1 방향으로 각각 연장되어 상기 액티브 패턴들 및 상기 소자 분리 패턴의 상부에 매립되며, 상기 제2 방향으로 서로 이격된 게이트 구조물들;
    상기 액티브 패턴들의 상기 제3 방향으로의 중앙부 상면에 형성되며, 평행사변형의 상면을 갖는 도전성 매립 패턴들;
    상기 소자 분리 패턴 상에 형성되어 상기 도전성 매립 패턴들의 측벽에 접촉하는 절연성 매립 패턴;
    상기 도전성 매립 패턴들 및 상기 절연성 매립 패턴 상에 형성되어 상기 제2 방향으로 각각 연장되며, 상기 제1 방향으로 서로 이격된 비트 라인 구조물들;
    상기 각 비트 라인 구조물들의 측벽에 형성된 스페이서 구조물;
    상기 액티브 패턴들의 상기 제3 방향으로의 양 가장자리들 상면에 각각 접촉하는 콘택 플러그 구조물들; 및
    상기 콘택 플러그 구조물들 상에 각각 형성된 커패시터들을 포함하는 반도체 장치.
KR1020220114723A 2022-09-13 2022-09-13 반도체 장치 KR20240036223A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020220114723A KR20240036223A (ko) 2022-09-13 2022-09-13 반도체 장치
US18/233,061 US20240090199A1 (en) 2022-09-13 2023-08-11 Semiconductor devices
TW112131226A TW202412271A (zh) 2022-09-13 2023-08-18 半導體元件
CN202311097043.1A CN117715412A (zh) 2022-09-13 2023-08-29 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220114723A KR20240036223A (ko) 2022-09-13 2022-09-13 반도체 장치

Publications (1)

Publication Number Publication Date
KR20240036223A true KR20240036223A (ko) 2024-03-20

Family

ID=90140963

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220114723A KR20240036223A (ko) 2022-09-13 2022-09-13 반도체 장치

Country Status (4)

Country Link
US (1) US20240090199A1 (ko)
KR (1) KR20240036223A (ko)
CN (1) CN117715412A (ko)
TW (1) TW202412271A (ko)

Also Published As

Publication number Publication date
TW202412271A (zh) 2024-03-16
US20240090199A1 (en) 2024-03-14
CN117715412A (zh) 2024-03-15

Similar Documents

Publication Publication Date Title
US11837545B2 (en) Semiconductor memory device
US20220028740A1 (en) Vertical memory devices and methods of manufacturing the same
US20190326316A1 (en) Vertical memory devices and methods of manufacturing the same
KR20210091478A (ko) 반도체 장치
CN109494253B (zh) 垂直场效应晶体管和包括其的半导体器件
KR20200138540A (ko) 반도체 소자 및 그 제조 방법
KR20210002137A (ko) 수직형 메모리 장치
US11716839B2 (en) Semiconductor devices
KR20230160525A (ko) 반도체 장치 및 그 제조방법
KR20240036223A (ko) 반도체 장치
US20230063527A1 (en) Gate structures and semiconductor devices including the same
US11901358B2 (en) Semiconductor device with gate electrode with flat upper surface and no protruding portion and methods of manufacturing the same
US20240049454A1 (en) Semiconductor devices
US20230422488A1 (en) Semiconductor devices
US20230006050A1 (en) Gate structures and semiconductor devices including the same
KR20240020797A (ko) 반도체 장치
KR20230065576A (ko) 반도체 장치
KR20230146262A (ko) 반도체 장치
KR20240015486A (ko) 반도체 장치
KR20220073231A (ko) 반도체 장치
KR20240053312A (ko) 커패시터 구조물의 형성 방법
JP2024061654A (ja) キャパシタ構造物、及び当該キャパシタ構造物を含む半導体装置
CN117377312A (zh) 半导体器件
CN115548017A (zh) 包括源/漏层的半导体器件及其制造方法