CN117715412A - 半导体器件 - Google Patents

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CN117715412A CN202311097043.1A CN202311097043A CN117715412A CN 117715412 A CN117715412 A CN 117715412A CN 202311097043 A CN202311097043 A CN 202311097043A CN 117715412 A CN117715412 A CN 117715412A
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semiconductor device
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patterns
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朴珍圭
朴钟英
高泰永
金基龙
金善斗
金宰铉
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Abstract

一种半导体器件包括：第一有源图案，所述第一有源图案位于衬底上，所述第一有源图案在相对于第一方向和第二方向具有锐角的第三方向上延伸，所述第一方向和所述第二方向与所述衬底的上表面基本上平行并且彼此基本上垂直；第一导电填充图案，所述第一导电填充图案位于所述第一有源图案的中部的上表面上，所述第一导电填充图案具有平行四边形的形状；栅极结构，所述栅极结构在所述第一有源图案的上部中在所述第一方向上延伸；以及位线结构，所述位线结构位于所述第一导电填充图案上并且在所述第二方向上延伸。

Description

半导体器件
相关申请的交叉引用
本申请基于于2022年9月13日在韩国知识产权局提交的韩国专利申请No.10-2022-0114723并且要求其优先权，该韩国专利申请的公开内容通过引用整体地并入本文。
技术领域
本公开的示例实施例涉及一种半导体器件。更具体地，本公开的示例实施例涉及一种动态随机存取存储器(DRAM)器件。
背景技术
在制造动态随机存取存储器(DRAM)器件的方法中，可以形成开口以暴露有源图案的上表面，可以形成层结构以填充开口，并且可以对层结构进行图案化以形成位线结构。如果开口具有小尺寸，则层结构不能被图案化在开口的下部中以保留在其中，并且可能引起邻近的有源图案之间的电短路。
本背景技术部分中公开的信息在实现本申请的实施例的过程之前或期间已经为发明人所知或者由发明人推导出，或者是在实现实施例的过程中获取的技术信息。因此，它可以包含没有形成已经为公众所知的现有技术的信息。
发明内容
提供了一种具有改进的电特性的半导体器件。
额外方面将在接下来的描述中被部分地阐述，并且部分地将根据描述而清楚，或者可以通过对所呈现的实施例的实践来习得。
根据示例实施例的一个方面，一种半导体器件可以包括：第一有源图案，所述第一有源图案位于衬底上，所述第一有源图案在相对于第一方向和第二方向具有锐角的第三方向上延伸，所述第一方向和所述第二方向与所述衬底的上表面基本上平行并且彼此基本上垂直；第一导电填充图案，所述第一导电填充图案位于所述第一有源图案的中部的上表面上，所述第一导电填充图案具有平行四边形的形状；栅极结构，所述栅极结构在所述第一有源图案的上部中在所述第一方向上延伸；以及位线结构，所述位线结构位于所述第一导电填充图案上并且在所述第二方向上延伸。
根据示例实施例的一个方面，一种半导体器件可以包括：有源图案，所述有源图案位于衬底上并且在第一方向和第二方向上间隔开，所述第一方向和所述第二方向与所述衬底的上表面基本上平行并且彼此基本上垂直，其中，每一个所述有源图案在相对于所述第一方向和所述第二方向具有锐角的第三方向上延伸；栅极结构，所述栅极结构在所述有源图案的上部中在所述第一方向上延伸，所述栅极结构在所述第二方向上间隔开；导电填充图案，所述导电填充图案位于所述有源图案的中部的相应上表面上；绝缘填充图案，所述绝缘填充图案位于所述衬底上，所述绝缘填充图案接触所述导电填充图案的侧壁；以及位线结构，所述位线结构位于所述导电填充图案和所述绝缘填充图案上，其中，所述位线结构均在所述第二方向上延伸并且在所述第一方向上间隔开。
根据示例实施例的一个方面，一种半导体器件可以包括：有源图案，所述有源图案位于衬底上并且在第一方向和第二方向上间隔开，所述第一方向和所述第二方向与所述衬底的上表面基本上平行并且彼此基本上垂直，其中，每一个所述有源图案在相对于所述第一方向和所述第二方向具有锐角的第三方向上延伸；隔离图案，所述隔离图案位于所述衬底上，所述隔离图案设置在所述有源图案的侧壁上；栅极结构，所述栅极结构各自在所述有源图案的上部中和在所述隔离图案中在所述第一方向上延伸，所述栅极结构在所述第二方向上间隔开；导电填充图案，所述导电填充图案位于所述有源图案的中部的相应上表面上，其中，每一个所述导电填充图案包括具有平行四边形形状的上表面；绝缘填充图案，所述绝缘填充图案位于所述隔离图案上，所述绝缘填充图案接触所述导电填充图案的侧壁；位线结构，所述位线结构位于所述导电填充图案和所述绝缘填充图案上，其中，所述位线结构均在所述第二方向上延伸并且在所述第一方向上间隔开；间隔物结构，所述间隔物结构位于每一个所述位线结构的侧壁上；接触插塞结构，所述接触插塞结构接触所述有源图案的相对的边缘部分的相应上表面；以及至少一个电容器，所述至少一个电容器位于每一个所述接触插塞结构上。
附图说明
根据以下结合附图进行的描述，本公开的某些示例实施例的上述及其他方面、特征和优点将是更清楚的，在附图中：
图1是图示了根据示例实施例的半导体器件的图；
图2是根据示例实施例的沿着图1的线B-B'截取的截面图；
图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22和图23是图示了根据示例实施例的制造半导体器件的方法的图；
图24、图25和图26是图示了根据示例实施例的制造半导体器件的方法的截面图；
图27、图28和图29是图示了根据示例实施例的半导体器件的图。
具体实施方式
在下文中，将参考附图详细地描述本公开的示例实施例。在附图中相同的附图标记用于相同的部件，并且将省略对其的冗余描述。本文中描述的实施例是示例实施例，因此，本公开不限于此，并且可以被以各种其他形式实现。
如本文所使用的，诸如“……中的至少一者”的表述当在元素的列表之前时，修饰整个元素列表，而不修饰列表中的单个元素。例如，表述“a、b和c中的至少一者”应当被理解为包括仅a、仅b、仅c、a和b二者、a和c二者、b和c二者、或a、b和c中的全部。
将理解，尽管术语“第一”、“第二”和/或“第三”可以在本文中用于描述各种材料、层(膜)、区域、电极、焊盘、图案、结构和工艺，但是这些材料、层(膜)、区域、电极、焊盘、图案、结构和工艺不应当受这些术语限制。这些术语仅用于将一种材料、层(膜)、区域、电极、焊盘、图案、结构和工艺与另一材料、层(膜)、区域、电极、焊盘、图案、结构和工艺区分开。因此，在不背离发明构思的教导的情况下，下面讨论的第一材料、层(膜)、区域、电极、焊盘、图案、结构和工艺能够被称为第二或第三材料、层(膜)、区域、电极、焊盘、图案、结构和工艺。
如本文所公开的，与衬底的上表面基本上平行的水平方向当中的彼此基本上垂直的两个方向可以被分别称为第一方向D1和第二方向D2，并且水平方向当中相对于第一方向D1和第二方向D2具有锐角的方向可以被称为第三方向D3。另外地，与衬底的上表面基本上垂直的方向可以被称为垂直方向。
图1是图示了根据示例实施例的半导体器件的图。图2是根据示例实施例的沿着图1的线B-B'截取的截面图。
参考图1和图2，半导体器件可以包括有源图案103、栅极结构170、填充结构221、位线结构395、接触插塞结构和电容器580。
半导体器件还可以包括隔离图案112、间隔物结构445、第二覆盖图案450(参考图17)、第四间隔物470、绝缘图案结构191、第三绝缘图案520和第四绝缘图案530以及第二蚀刻停止层540。
衬底100可以包括硅、锗、硅-锗、或诸如GaP、GaAs或GaSb的III-V族化合物半导体。在示例实施例中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
参考图1和图2以及图3和图4，有源图案103可以在第三方向D3上延伸，并且多个有源图案103可以在第一方向D1和第二方向上D2上彼此间隔开。有源图案103的侧壁可以被绝缘图案112覆盖。有源图案103可以包括与衬底100的材料基本上相同的材料，并且隔离图案112可以包括氧化物(例如，氧化硅)。
参考图1和图2以及图3和图4，栅极结构170可以形成在沿第一方向D1延伸穿过有源图案103和隔离图案112的上部的凹陷(recess)中。
栅极结构170可以包括位于凹陷的底部和侧壁上的栅极绝缘图案120、位于栅极绝缘图案120的位于凹陷的底部和下侧壁上的一部分上的第一阻挡图案130、位于第一阻挡图案130上并且填充凹陷的下部的第一导电图案140、以及位于第一阻挡图案130和第一导电图案140的上表面上的第二导电图案150。栅极结构170可以包括位于第二导电图案150的上表面和栅极绝缘图案120的上内侧壁上从而填充凹陷的上部的栅极掩模(mask)160。第一阻挡图案130、第一导电图案140和第二导电图案150可以共同形成栅电极。
栅极绝缘图案120可以包括氧化物(例如，氧化硅)，第一阻挡图案130可以包括金属氮化物(例如，氮化钛、氮化钽等)，第一导电图案140可以包括例如金属、金属氮化物、金属硅化物等，第二导电图案150可以包括例如掺杂多晶硅，并且栅极掩模160可以包括氮化物(例如，氮化硅)。
在示例实施例中，栅极结构170可以在第一方向D1上延伸，并且多个栅极结构170可以在第二方向D2上彼此间隔开。
参考图1和图2以及图5和图6，在示例实施例中，多个绝缘图案结构可以在第一方向D1和第二方向上D2上彼此间隔开。
在示例实施例中，绝缘图案结构191可以在垂直方向上与有源图案103在第三方向D3上延伸的端部交叠，并且在第一方向D1上，与隔离图案112的和有源图案103的端部相邻的部分交叠。
在示例实施例中，绝缘图案结构191可以包括沿垂直方向顺序地堆叠的第一绝缘图案180和第二绝缘图案190。第一绝缘图案180可以包括氧化物(例如，氧化硅)，并且第二绝缘图案190可以包括绝缘氮化物(例如，氮化硅)。
参考图1和图2以及图10和图11，第一开口200可以延伸穿过绝缘图案结构191，以暴露有源图案103、隔离图案112和栅极结构170的上表面，并且有源图案103在第三方向D3上的中部的上表面可以通过第一开口200被暴露。
在示例实施例中，第一开口200的下表面的面积可以大于有源图案103的通过第一开口200暴露的上表面的面积。因此，第一开口200还可以暴露隔离图案112的与有源图案103相邻的部分的上表面。另外地，第一开口200可以延伸穿过有源图案103的上部和与其相邻的隔离图案112的上部，因此第一开口200的底部可以低于有源图案103的上面未形成有第一开口200的一部分的上表面(即，第一开口200的底部可以低于有源图案103的每一个相对端部的上表面)。
在示例实施例中，填充结构221可以包括导电填充图案225和绝缘填充图案235。导电填充图案225可以形成在有源图案103的通过第一开口200暴露的上表面上，并且绝缘填充图案235可以形成在隔离图案112和栅极掩模160上，以覆盖导电填充图案225的侧壁。
在示例实施例中，多个导电填充图案225可以在第一方向D1和第二方向D2上彼此间隔开，并且绝缘填充图案235可以接触多个导电填充图案225的侧壁。
在示例实施例中，导电填充图案225可以具有方形柱(pillar)的形状，并且在俯视图中可以具有平行四边形的形状。也就是说，导电填充图案225的下表面和上表面中的每一者可以具有平行四边形的形状。导电填充图案225可以包括在第二方向D2上彼此相对的第一侧壁和在第四方向上彼此相对的第二侧壁，所述第四方向与衬底100的上表面基本上平行并且与第三方向D3基本上垂直。导电填充图案225的第一侧壁和第二侧壁可以被绝缘填充图案235覆盖。
在示例实施例中，导电填充图案225和绝缘填充图案235的上表面可以与绝缘图案结构191的上表面基本上共面。
导电填充图案225可以包括掺杂有例如诸如磷的n型杂质或诸如硼的p型杂质的多晶硅。在示例实施例中，绝缘填充图案235可以包括氧化物(例如，氧化硅)、绝缘氮化物(例如，氮化硅)或低k电介质材料(例如，碳氧化硅)。或者，绝缘填充图案235可以包括金属氧化物(例如，氧化铝、氧化锌、氧化钛、氧化铪、氧化铟等)。
参考图1和图2以及图13至图15，位线结构395可以包括在填充结构221和绝缘图案结构191上沿垂直方向顺序地堆叠的第三导电图案245、第二阻挡图案255、第四导电图案265、第一掩模275、第一蚀刻停止图案365和第一覆盖图案385。第三导电图案245、第二阻挡图案255和第四导电图案265可以共同形成导电结构266，并且第一掩模275、第一蚀刻停止图案365和第一覆盖图案385可以形成绝缘结构366。在示例实施例中，顺序地堆叠的第一掩模275、第一蚀刻停止图案365和第一覆盖图案385可以彼此合并以形成单个绝缘结构。
在示例实施例中，位线结构395可以在衬底100上沿第一方向D2延伸，并且多个位线结构395可以在第一方向D1上彼此间隔开。
在示例实施例中，位线结构395可以接触填充结构221中包括的导电填充图案225的上表面。在示例实施例中，位线结构395在第一方向D1上的第一宽度W1可以小于导电填充图案225在第一方向D1上的第二宽度W2。
具有平行四边形形状的下表面和上表面的导电填充图案225在第一方向D1上的宽度可以是恒定的，并且该宽度可以被称为第二宽度W2。或者，如果导电填充图案225的下表面和上表面不具有平行四边形形状，则导电填充图案225在第一方向D1上的宽度的平均值可以被称为第二宽度W2。
在示例实施例中，导电填充图案225的上表面的一部分可以不被位线结构395覆盖。
第三导电图案245可以包括掺杂有n型杂质或p型杂质的多晶硅，第二阻挡图案255可以包括金属氮化物(例如，氮化钛、氮化钽、氮化钨等)，第四导电图案265可以包括金属(例如，钨、钛、钽、钌等)，并且第一掩模275、第一蚀刻停止图案365和第一覆盖图案385中的每一者可以包括绝缘氮化物(例如，氮化硅)。
接触插塞结构可以包括在有源图案103上沿垂直方向顺序地堆叠的下接触插塞460、欧姆接触图案465和上接触插塞505。
下接触插塞460可以接触有源图案103在第三方向D3上的每一个相对的边缘部分的上表面。在示例实施例中，多个下接触插塞460可以在位线结构395中的在第一方向D1上邻近的位线结构之间在第二方向D2上彼此间隔开，并且第二覆盖图案450可以形成在下接触插塞460中的在第二方向D2上邻近的接触插塞之间。第二覆盖图案450可以包括绝缘氮化物(例如，氮化硅)。
下接触插塞460可以包括例如掺杂的多晶硅，欧姆接触图案465可以包括例如硅化钛、硅化钴、硅化镍等。
在示例实施例中，上接触插塞505可以包括第二金属图案495和覆盖第二金属图案495的下表面的第三阻挡图案485。在示例实施例中，多个上接触插塞505可以在第一方向D1和第二方向D2上彼此间隔开，并且可以在俯视图中按蜂窝图案或格子图案布置。每一个上接触插塞505可以具有例如圆形、椭圆形或多边形的形状。
间隔物结构445可以包括覆盖位线结构395的侧壁和填充结构221的一部分的上表面的第一间隔物400、位于第一间隔物400的外侧壁上的空气间隔物415、以及覆盖空气间隔物415的外侧壁、填充结构221的一部分的上表面和绝缘图案结构191的侧壁的第三间隔物430。
第一间隔物400可以包括绝缘氮化物(例如，氮化硅)，空气间隔物415可以包括空气，并且第三间隔物430可以包括绝缘氮化物(例如，氮化硅)。
第四间隔物470可以形成在第一间隔物400的位于位线结构395的上侧壁上的一部分的外侧壁上，并且可以覆盖空气间隔物415的顶端和第三间隔物430的上表面。第四间隔物470可以包括绝缘氮化物(例如，氮化硅)。
第三绝缘图案520和第四绝缘图案530中的每一者可以包括氧化物(例如，氧化硅)或绝缘氮化物(例如，氮化硅)。
第二蚀刻停止层540可以形成在第三绝缘图案520和第四绝缘图案530、上接触插塞505和第二覆盖图案450上。
电容器580可以形成在上接触插塞505上，并且可以包括具有柱形状或圆柱形形状的下电极550、位于下电极550的表面上的电介质层560、以及位于电介质层560上的上电极570。
下电极550可以包括例如金属、金属氮化物、金属硅化物、掺杂多晶硅，电介质层560可以包括例如金属氧化物，并且上电极570可以包括例如金属、金属氮化物、金属硅化物、掺杂硅-锗等。在示例实施例中，上电极570可以包括包含金属或金属氮化物的第一电极，以及包括掺杂硅-锗的第二上电极。
在半导体器件中，导电填充图案225可以形成在有源图案103与位线结构395之间，并且可以将有源图案103和位线结构395电连接。导电填充图案225的侧壁可以被绝缘填充图案235覆盖。在示例实施例中，导电填充图案225可以仅形成在有源图案103的上表面上，并且可以通过绝缘填充图案235与邻近有源图案103电绝缘。因此，电短路或漏电流可以减少。
图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22和图23是图示了根据示例实施例的制造半导体器件的方法的图。
具体地，图3、图5、图7、图10、图13、图18和图22是俯视图，图4、图6、图8、图9、图11、图12和图15中的每一者包括沿着对应俯视图的线B-B'和线C-C'截取的截面，并且图16、图17、图19至图21和图23分别是沿着对应俯视图的线B-B'截取的截面图。图14是图13的区域Y的放大俯视图。
参考图3和图4，可以在衬底100上形成有源图案103，并且可以形成隔离图案112以覆盖有源图案103的侧壁。
可以通过去除衬底100的上部以形成第一凹陷来形成有源图案103，并且各自可以在第三方向D3上延伸的多个有源图案103可以被形成为在第一方向D1和第二方向D2上彼此间隔开。
可以对有源图案103和隔离图案112进行部分蚀刻，以形成在第一方向D1上延伸的第二凹陷，并且可以在第二凹陷中形成栅极结构170。在示例实施例中，栅极结构170可以在第一方向D1上延伸，并且多个栅极结构170可以被形成为在第二方向D2上彼此间隔开。
参考图5和图6，可以在衬底100上形成包括顺序地堆叠的第一绝缘层和第二绝缘层的绝缘层结构，并且可以对该绝缘层结构进行图案化，以形成包括第一绝缘图案180和第二绝缘图案190的绝缘图案结构191。
在示例实施例中，绝缘图案结构191在俯视图中可以具有圆形或椭圆形的形状，并且多个绝缘图案结构可以在第一方向D1和第二方向D2上彼此间隔开。每一个绝缘图案结构可以在垂直方向上与有源图案103中的可以在第一方向D1上面向彼此的邻近有源图案在第三方向D3上的边缘部分交叠。
可以使用绝缘图案结构191作为蚀刻掩模对有源图案103、隔离图案112和栅极结构170的栅极掩模160进行部分蚀刻，以形成第一开口200。
参考图7和图8，可以在有源图案103的上表面上形成导电填充图案225。
在示例实施例中，可以通过选择性沉积工艺(例如，化学气相沉积(CVD)工艺)来形成导电填充图案225，在该选择性沉积工艺中，导电填充图案225仅选择性地沉积在包括硅的有源图案103的上表面上。导电填充图案225的上表面可以与绝缘图案结构191的上表面基本上共面或者比绝缘图案结构191的上表面高。
在示例实施例中，导电填充图案225可以具有方形柱的形状。导电填充图案225在俯视图中可以具有平行四边形的形状。因此，导电填充图案225可以具有在第二方向D2上彼此相对的第一侧壁以及在与第三方向D3基本上垂直的第四方向上彼此相对的第二侧壁。
可以使用硅源气体(例如，Si2H6和氢气)来执行选择性沉积工艺，并且通过控制硅源气体与氢气之间的比率，可以仅在包括硅的有源图案103上形成导电填充图案225。
可以使用硅源气体和氢气以及n型杂质源气体(例如，PH3或p型杂质源气体，诸如BCl3)来执行选择性沉积工艺，因此导电填充图案225可以包括掺杂有n型杂质(例如，磷)或p型杂质(例如，硼)的多晶硅。
在示例实施例中，在选择性沉积工艺之前或期间，可以在包括绝缘材料的隔离图案112和绝缘图案结构191上涂布第一抑制剂210，使得导电填充图案225可以仅形成在有源图案103的上表面上。第一抑制剂210可以包括含氯气体(例如，SiH2Cl2、SiHCl3、SiCl4、Cl2等)。
或者，在选择性沉积工艺期间，可以使用成核(nucleation)延迟，或者也可以执行原子层蚀刻(ALE)工艺，使得导电填充图案225可以不形成在隔离图案112和绝缘图案结构191上。
参考图9，如果涂布了第一抑制剂210，则可以去除第一抑制剂210，并且可以在导电填充图案225和绝缘图案结构191上形成绝缘填充层230。
可以通过例如化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来形成绝缘填充层230。绝缘填充层230可以覆盖导电填充图案225的第一侧壁和第二侧壁。
参考图10和图11，可以使绝缘填充层230的上部平坦化，直到绝缘图案结构191的上表面被暴露，因此可以在第一开口200的其余部分中形成绝缘填充图案235。
在示例实施例中，平坦化工艺可以包括化学机械抛光(CMP)工艺和/或回蚀工艺。
第一开口200中的导电填充图案225和绝缘填充图案235可以形成填充结构221。
参考图12，可以在绝缘图案结构191和填充结构221上顺序地堆叠第三导电层240、第二阻挡层250、第四导电层260、第一掩模层270和第一蚀刻停止层360，并且第三导电层240、第二阻挡层250和第四导电层260可以共同形成导电结构层267。
参考图13至图15，可以在第一蚀刻停止层360上形成第一覆盖层，并且可以对该第一覆盖层进行图案化以形成第一覆盖图案385。
在示例实施例中，第一覆盖图案385可以在第二方向D2上延伸，并且多个第一覆盖图案385可以在第一方向D1上彼此间隔开。
可以使用第一覆盖图案385作为蚀刻掩模来顺序地蚀刻第一蚀刻停止层360、第一掩模层270、第四导电层260、第二阻挡层250和第三导电层240。
通过蚀刻工艺，可以在填充结构221和绝缘图案结构191上形成顺序地堆叠的第三导电图案245、第二阻挡图案255、第四导电图案265、第一掩模275、第一蚀刻停止图案365和第一覆盖图案385。
在下文中，顺序地堆叠的第三导电图案245、第二阻挡图案255、第四导电图案265、第一掩模275、第一蚀刻停止图案365和第一覆盖图案385可以被称为位线结构395。位线结构395可以包括具有第三导电图案245、第二阻挡图案255和第四导电图案265的导电结构266，以及具有第一掩模275、第一蚀刻停止图案365和第一覆盖图案385的绝缘结构366。在示例实施例中，位线结构395可以在衬底100上沿第二方向D2延伸，并且多个位线结构395可以在第一方向D1上彼此间隔开。
在示例实施例中，位线结构395可以接触填充结构221中包括的导电填充图案225的上表面。在示例实施例中，位线结构395在第一方向D1上的第一宽度W1可以小于导电填充图案225在第一方向D1上的第二宽度W2。另外地，导电填充图案225的上表面的一部分可以不被位线结构395覆盖。
参考图16，可以在位线结构395、填充结构221和绝缘图案结构191上形成第一间隔物层，并且可以在第一间隔物层上形成第二间隔物层。
可以各向异性地蚀刻第二间隔物层以在第一间隔物层上形成第二间隔物410来覆盖位线结构395的侧壁，并且可以使用第一覆盖图案385和第二间隔物410作为蚀刻掩模来执行干蚀刻工艺，以形成暴露有源图案103的上表面的第二开口420。也可以通过第二开口420部分地暴露隔离图案112和栅极掩模160的上表面。
通过干蚀刻工艺，可以去除第一间隔物层的位于第一覆盖图案385和第二绝缘图案190的上表面上的一部分，因此可以形成覆盖位线结构395的侧壁的第一间隔物400。另外地，也可以去除绝缘图案结构191中包括的第一绝缘图案180和第二绝缘图案190的与位线结构395不相邻的其他部分。
可以在第一覆盖图案385的上表面、第二间隔物410的外侧壁以及有源图案103、隔离图案112和栅极掩模160的通过第二开口420暴露的上表面上形成第三间隔物层。可以各向异性地蚀刻第三间隔物层，以形成覆盖位线结构395的侧壁的第三间隔物430。
在位线结构395的侧壁上沿水平方向顺序地堆叠的第一间隔物400、第二间隔物410和第三间隔物430可以被称为初步间隔物结构440。
参考图17，可以在衬底100上形成第一牺牲层600以填充第二开口420，并且可以使第一牺牲层600平坦化，直到第一覆盖图案385的上表面被暴露。
在示例实施例中，第一牺牲层600可以在第二方向D2上延伸，并且多个第一牺牲层600可以通过位线结构395在第一方向D1上彼此间隔开。第一牺牲层600可以包括氧化物(例如，氧化硅)。
参考图18和图19，可以在第一覆盖图案385和第一牺牲层600上形成包括在第二方向D2上彼此间隔开的多个第三开口的第二掩模，每一个第三开口可以在第一方向D1上延伸，并且可以使用第二掩模作为蚀刻掩模来蚀刻第一牺牲层600，以形成暴露栅极结构170的栅极掩模160的上表面的第四开口。
在示例实施例中，每一个第四开口可以在垂直方向上与栅极结构170交叠，并且多个第四开口可以在沿第一方向D1邻近的位线结构395之间在第二方向D2上彼此间隔开。
在去除第二掩模之后，可以形成第二覆盖图案450以填充每一个第四开口。根据第四开口的布局，多个第二覆盖图案450可以在沿第一方向D1邻近的位线结构395之间在第二方向D2上彼此间隔开。
第一牺牲层600可以被划分成在位线结构395之间在第二方向D2上彼此间隔开的多个部分。
可以去除第一牺牲层600，以形成部分地暴露有源图案103和隔离图案112的上表面的第五开口425。多个第五开口425可以在位线结构395之间在第二方向D2上彼此间隔开。
可以形成下接触插塞层以填充第五开口425，并且可以使下接触插塞层平坦化，直到第一覆盖图案385和第二覆盖图案450的上表面被暴露。因此，下接触插塞可以被划分成在位线结构395之间通过第二覆盖图案450彼此间隔开的多个下接触插塞460。
参考图20，可以去除下接触插塞460的上部，以在位线结构395的侧壁上暴露初步间隔物结构440的上部，并且可以去除初步间隔物结构440的第二间隔物410和第三间隔物430的上部。
可以通过例如回蚀工艺来去除下接触插塞460的上部，并且可以通过例如湿蚀刻工艺来去除第二间隔物410和第三间隔物430的上部。
可以在位线结构395、初步间隔物结构440、下接触插塞460和第二覆盖图案450上形成第四间隔物层，并且可以各向异性地蚀刻第四间隔物层，以在第一间隔物400的位于位线结构395的上侧壁上的一部分的外侧壁上形成第四间隔物470。
第四间隔物470可以覆盖第二间隔物410和第三间隔物430的上表面。
可以进一步去除下接触插塞460的上部，使得下接触插塞460的上表面可以低于第二间隔物410和第三间隔物430的上表面。
可以在下接触插塞460的上表面上形成欧姆接触图案465。在示例实施例中，可以通过以下操作来形成欧姆接触图案465：在位线结构395、第一间隔物400、第四间隔物470、下接触插塞460和第二覆盖图案450上形成第一金属层，并且对第一金属层执行热处理，使得第一金属层和下接触插塞460的硅可以彼此起反应。可以去除第一金属层的未反应部分。
参考图21，可以在位线结构395、第一间隔物400、第四间隔物470、欧姆接触图案465和第二覆盖图案450上形成第三阻挡层480。可以在第三阻挡层480上形成第二金属层490，以填充位线结构395之间的空间。
可以对第二金属层490进一步执行平坦化工艺。平坦化工艺可以包括CMP工艺和/或回蚀工艺。
参考图22和图23，可以对第二金属层490和第三阻挡层480进行图案化以形成上接触插塞505，并且可以在多个上接触插塞505之间形成第六开口510。
在形成第六开口510期间，也可以部分地去除不仅第二金属层490和第三阻挡层480，而且去除位线结构395中包括的绝缘结构366的上部、初步间隔物结构440及其侧壁上的第四间隔物470、以及第二覆盖图案450，因此可以暴露第二间隔物410的上表面。
随着第六开口510被形成，第二金属层490和第三阻挡层480可以被分别变换成可以形成上接触插塞505的第二金属图案495和第三阻挡图案485，该第三阻挡图案485覆盖第二金属图案495的下表面和侧壁。在示例实施例中，多个上接触插塞505可以在第一方向D1和第二方向D2上彼此间隔开，并且可以在俯视图中按蜂窝图案或格子图案布置。每一个上接触插塞505在俯视图中可以具有圆形、椭圆形或多边形的形状。
顺序地堆叠在衬底100上的下接触插塞460、欧姆接触图案465和上接触插塞505可以共同形成接触插塞结构。
可以去除第二间隔物410，以形成连接到第六开口510的气隙415。可以通过例如湿蚀刻工艺来去除第二间隔物410。
在示例实施例中，可以去除通过第六开口510直接暴露的、第二间隔物410的位于在第二方向D2上延伸的位线结构395的侧壁上的第一部分，以及第二间隔物410的在水平方向上与第一部分平行的第二部分。也就是说，可以去除第二间隔物410的通过第六开口510暴露从而未被上接触插塞505覆盖的一部分以及第二间隔物410的被上接触插塞505覆盖的一部分。
参考图1和图2，可以在第六开口510的内壁上形成第三绝缘图案520，并且可以在第三绝缘图案520上形成第四绝缘图案530，以填充第六开口510的其余部分。因此，气隙415的顶端可以被第三绝缘图案520封闭。
气隙415也可以被称为空气间隔物415，并且第一间隔物400、空气间隔物415和第三间隔物430可以共同形成间隔物结构445。
可以在第三绝缘图案520和第四绝缘图案530、上接触插塞505以及第二覆盖图案450上形成第二蚀刻停止层540，并且可以在第二蚀刻停止层540上形成模制层。可以去除模制层的一部分和第二蚀刻停止层540的位于其下方的部分，以形成暴露上接触插塞505的上表面的第七开口。
由于上接触插塞505在俯视图中按蜂窝图案或格子图案布置，因此暴露上接触插塞505的第七开口也可以分别在俯视图中按蜂窝图案或格子图案布置。
可以在上接触插塞505的通过第七开口暴露的上表面、第七开口的侧壁和模制层的上表面上形成下电极层，可以在下电极层上形成第二牺牲层以填充第六开口的其余部分，并且可以使第二牺牲层和下电极层平坦化，直到模制层的上表面被暴露，使得下电极层可以被划分成多个块。
因此，下电极550可以被形成为在第七开口中具有圆柱的形状。然而，如果第七开口具有小宽度，则下电极550可以具有柱的形状。
可以通过使用例如鲎试剂(limulus amebocyte lysate，LAL)溶液作为蚀刻溶液的湿蚀刻工艺来去除第二牺牲层和模制层。
可以在下电极550的表面和第二蚀刻停止层540的上表面上形成电介质层560。
可以在电介质层560上形成上电极570。在示例实施例中，上电极570可以包括包含金属或金属氮化物的第一上电极和包含掺杂硅-锗的第二上电极。
下电极550、电介质层560和上电极570可以共同形成电容器580。
可以在电容器580上进一步形成上布线，使得可以完成半导体器件的制造。
如上面所说明的，在通过选择性沉积工艺来在有源图案103的通过第一开口200暴露的上表面上形成导电填充图案225之后，绝缘填充图案235可以被形成为填充第一开口200的其余部分，因此导电填充图案225可以仅形成在有源图案103的上表面上，而可以不形成在与其相邻的隔离图案112的上表面上。具体地，可以使用第一抑制剂210或者可以执行ALE工艺，使得导电填充图案225可以仅形成在有源图案103的上表面上。
因此，在导电填充图案225也形成在隔离图案112的上表面上的情况下可能发生的电短路或漏电流可以减少。
例如，如果在上面形成有第一开口200的有源图案103、隔离图案112和绝缘图案结构191上沉积层结构，并且对该层结构进行图案化以形成位线结构395，则第一开口200的下部中的层结构可能未被很好地图案化，使得层结构的位于第一开口200的边缘部分中的一部分可以保留，这可能引起电短路或漏电流。
然而，在示例实施例中，导电填充图案225可以通过选择性沉积工艺仅形成在有源图案103的通过第一开口200暴露的上表面上，并且绝缘填充图案235可以被形成为填充第一开口200的其余部分，使得即使第一开口200具有小尺寸，由于导电填充图案225而导致的电短路或漏电流也可以减少。
图24、图25和图26是图示了根据示例实施例的制造半导体器件的方法的截面图。
图24至图26中描绘的方法可以包括与参考图3至图23以及图1和图2说明的那些方法基本上相同或类似的工艺，因此可以省略对其的重复说明。
参考图24，绝缘填充层230可以形成在绝缘图案结构191和隔离图案112上。
在示例实施例中，绝缘填充层230可以通过原子层沉积(ALD)工艺而形成，并且可以被选择性地沉积在可以包括绝缘材料的绝缘图案结构191和隔离图案112的表面上。绝缘填充层230可以包括金属氧化物(例如，氧化铝、氧化锌、氧化钛、氧化铪、氧化铟等)。
在示例实施例中，在选择性沉积工艺之前或期间，可以在包括硅的有源图案103上涂布第二抑制剂215，因此绝缘填充层230可以仅形成在绝缘图案结构191和隔离图案112的表面上。第二抑制剂215可以包括例如乙酰丙酮(Hacac)、十八烷基三氯硅烷(ODTS)、1-十八烯、三(二甲胺基)硅烷(3DMAS)、甲氧基三甲基硅烷(MOTMS)、六氟乙酰丙酮(Hfhac)等。
或者，在选择性沉积工艺期间，可以使用成核延迟，或者也可以执行ALE工艺，使得绝缘填充图案230可以不形成在有源图案103上。
例如，如果绝缘填充层230包括氧化铝，则可以通过分别使用例如三甲基铝(TMA)和H2O作为前体和反应物的ALD工艺来在绝缘图案结构191和隔离图案112的表面上形成绝缘填充层230，并且还可以分别使用例如二甲基氯化铝(DMAC)和铪(Hf)作为前体和反应物来执行ALE工艺，使得绝缘填充层230可以不形成在有源图案103的表面上。
如果绝缘填充层230包括氧化锌，则可以通过分别使用例如二乙基锌(DEZ)和H2O作为前体和反应物的ALD工艺来在绝缘图案结构191和隔离图案112的表面上形成绝缘填充层230，并且还可以分别使用例如Hacac和O2等离子体或TMA和HF作为前体和反应物来执行ALE工艺，使得绝缘填充层230可以不形成在有源图案103的表面上。
如果绝缘填充层230包括氧化钛，则可以通过分别使用例如TiCl4和H2O作为前体和反应物的ALD工艺来在绝缘图案结构191和隔离图案112的表面上形成绝缘填充层230，并且还可以分别使用例如WF6和BCl3作为前体和反应物来执行ALE工艺，使得绝缘填充层230可以不形成在有源图案103的表面上。
如果绝缘填充层230包括氧化铪，则可以通过分别使用例如TDEAHf(TEMAHf或HfCl4)和H2O作为前体和反应物的ALD工艺来在绝缘图案结构191和隔离图案112的表面上形成绝缘填充层230，并且还可以分别使用例如DMAC和HF作为前体和反应物来执行ALE工艺，使得绝缘填充层230可以不形成在有源图案103的表面上。
参考图25，如果涂布了第二抑制剂215，则可以去除第二抑制剂215，并且可以在有源图案103和绝缘填充层230上形成导电填充层220，以填充第一开口200。
可以通过例如CVD工艺或ALD工艺来形成导电填充层220。
参考图26，可以使导电填充层220和绝缘填充层230的上部平坦化，直到绝缘图案结构191的上表面被暴露，使得可以在第一开口200中形成包括导电填充图案225和绝缘填充图案235的填充结构221。
可以执行与参考图12至图23以及图1和图2说明的工艺基本上相同或类似的工艺，以完成半导体器件的制造。
如上面所说明的，可以在隔离图案112和绝缘图案结构191的通过第一开口200暴露的上表面上形成绝缘填充层230，可以在绝缘填充层230上形成导电填充层220以填充第一开口200的其余部分，并且可以使导电填充层220和绝缘填充层230平坦化，以分别形成导电填充图案225和绝缘填充图案235。因此，导电填充图案225可以仅形成在有源图案103上，而可以不形成在与其相邻的隔离图案112的上表面上。具体地，可以使用第二抑制剂215或者也可以执行ALE工艺，使得导电填充图案225可以仅形成在有源图案103的上表面上。
因此，即使第一开口200具有小尺寸，由于导电填充图案225而导致的电短路或漏电流也可以减少。
图27、图28和图29是图示了根据示例实施例的半导体器件的图。具体地，图27和图28是图2的区域X的放大截面图，并且图29是与图14相对应的放大俯视图。
除了导电填充图案225与位线结构395之间的关系之外，图27至图29中描绘的半导体器件可以与图1和图2的半导体器件基本上相同或类似，因此可以省略重复说明。
参考图27，由于位线结构395在导电填充图案225上的错位，所以位线结构395也可以形成在绝缘填充图案235的在第一方向D1上与导电填充图案225相邻的部分的上表面上。
也就是说，导电填充图案225可以不是在用于形成位线结构395的图案化工艺期间形成的，而可以是在图案化工艺之前通过独立的工艺而形成的，因此，如果在图案化工艺期间发生错位，则位线结构395可以不仅形成在导电填充图案225的上表面上，而且也可以形成在绝缘填充图案235的与导电填充图案225相邻的部分的上表面上。
然而，如果仅位线结构395和导电填充图案225接触，则位线结构395可以通过导电填充图案225电连接到有源图案103。另外地，导电填充图案225仍然可以被绝缘填充图案235覆盖，电短路或漏电流可以减少。
参考图28和图29，位线结构395在第一方向D1上的第一宽度W1可以基本上等于导电填充图案225在第一方向D1上的第二宽度W2。
然而，导电填充图案225的下表面和上表面中的每一者可以具有平行四边形的形状，导电填充图案225的上表面的一部分可以不被位线结构395覆盖。
本公开可以不限于以上，位线结构395在第一方向D1上的第一宽度W1可以大于导电填充图案225在第一方向D1上的第二宽度W2。即使在这种情况下，位线结构395在第一方向D1上的第一宽度W1也可以等于或小于可以为导电填充图案225在第一方向D1上的最大宽度的第三宽度W3。
在依照示例实施例的制造半导体器件的方法中，可以通过选择性沉积工艺来仅在有源图案的上表面上形成导电填充图案，并且可以形成绝缘填充图案以覆盖导电填充图案的侧壁。因此，由于导电填充图案而导致的电短路或漏电流可以减少。
不排除以上描述中提供的每一个实施例与本文中也提供或本文中未提供但与本公开一致的另一示例或另一实施例的一个或更多个特征相关联。
虽然已经参考本公开的实施例具体示出和描述了本公开，但是应当理解在不背离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
第一有源图案，所述第一有源图案位于衬底上，所述第一有源图案在相对于第一方向和第二方向具有锐角的第三方向上延伸，所述第一方向和所述第二方向与所述衬底的上表面基本上平行并且彼此基本上垂直；
第一导电填充图案，所述第一导电填充图案位于所述第一有源图案的中部的上表面上，所述第一导电填充图案具有平行四边形的形状；
栅极结构，所述栅极结构在所述第一有源图案的上部中在所述第一方向上延伸；以及
位线结构，所述位线结构位于所述第一导电填充图案上并且在所述第二方向上延伸。
2.根据权利要求1所述的半导体器件，其中，所述位线结构在所述第一方向上的宽度小于所述第一导电填充图案在所述第一方向上的宽度。
3.根据权利要求1所述的半导体器件，其中，在所述第一方向上，所述位线结构的宽度小于或等于所述第一导电填充图案的最大宽度。
4.根据权利要求1所述的半导体器件，所述半导体器件还包括位于所述第一导电填充图案的侧壁上的绝缘填充图案。
5.根据权利要求4所述的半导体器件，其中，所述绝缘填充图案包括金属氧化物。
6.根据权利要求4所述的半导体器件，其中，所述绝缘填充图案包括氧化硅、氮化硅和低k电介质材料中的至少一种。
7.根据权利要求4所述的半导体器件，所述半导体器件还包括：
多个有源图案，所述多个有源图案包括所述第一有源图案，其中，所述多个有源图案在所述第一方向和所述第二方向上间隔开；以及
多个导电填充图案，所述多个导电填充图案包括所述第一导电填充图案，其中，所述多个导电填充图案在所述第一方向和所述第二方向上间隔开，并且
其中，所述绝缘填充图案接触所述多个导电填充图案的侧壁。
8.根据权利要求7所述的半导体器件，其中，所述多个导电填充图案中的每一个导电填充图案包括：
第一侧壁，所述第一侧壁在第四方向上彼此相对；以及
第二侧壁，所述第二侧壁在所述第二方向上彼此相对，
其中，所述第四方向与所述衬底的所述上表面基本上平行并且与所述第三方向基本上垂直，并且
其中，所述多个导电填充图案中的每一个导电填充图案的所述第一侧壁和所述第二侧壁接触所述绝缘填充图案。
9.根据权利要求1所述的半导体器件，其中，所述第一有源图案包括第一边缘部分和与所述第一边缘部分相对的第二边缘部分，并且
其中，所述半导体器件还包括：
接触插塞结构，所述接触插塞结构接触所述第一有源图案的所述第一边缘部分和所述第二边缘部分中的每一者的上表面；以及
电容器，所述电容器位于所述接触插塞结构上。
10.根据权利要求1所述的半导体器件，所述半导体器件还包括间隔物结构，所述间隔物结构包括在所述第一方向上并且在所述位线结构的侧壁上顺序地堆叠的第一间隔物、第二间隔物和第三间隔物，
其中，所述第二间隔物包括空气间隔物。
11.一种半导体器件，所述半导体器件包括：
有源图案，所述有源图案位于衬底上并且在第一方向和第二方向上间隔开，所述第一方向和所述第二方向与所述衬底的上表面基本上平行并且彼此基本上垂直，其中，每一个所述有源图案在相对于所述第一方向和所述第二方向具有锐角的第三方向上延伸；
栅极结构，所述栅极结构在所述有源图案的上部中在所述第一方向上延伸，所述栅极结构在所述第二方向上间隔开；
导电填充图案，所述导电填充图案位于所述有源图案的中部的相应上表面上；
绝缘填充图案，所述绝缘填充图案位于所述衬底上，所述绝缘填充图案接触所述导电填充图案的侧壁；以及
位线结构，所述位线结构位于所述导电填充图案和所述绝缘填充图案上，其中，所述位线结构均在所述第二方向上延伸并且在所述第一方向上间隔开。
12.根据权利要求11所述的半导体器件，其中，每一个所述导电填充图案包括具有上表面的部分，并且
其中，每一个所述导电填充图案的所述部分的所述上表面不接触所述位线结构。
13.根据权利要求11所述的半导体器件，其中，所述位线结构分别对应于所述导电填充图案，并且
其中，在所述第一方向上，每一个所述位线结构的宽度小于或等于相应导电填充图案的最大宽度。
14.根据权利要求11所述的半导体器件，其中，所述绝缘填充图案包括金属氧化物。
15.根据权利要求11所述的半导体器件，其中，每一个所述导电填充图案包括：
第一侧壁，所述第一侧壁在第四方向上彼此相对；以及
第二侧壁，所述第二侧壁在所述第二方向上彼此相对，
其中，所述第四方向与所述衬底的所述上表面基本上平行并且与所述第三方向基本上垂直，并且
其中，每一个所述导电填充图案的所述第一侧壁和所述第二侧壁接触所述绝缘填充图案的侧壁。
16.根据权利要求11所述的半导体器件，其中，每一个所述有源图案包括相对的边缘部分，并且
其中，所述半导体器件还包括：
接触插塞结构，所述接触插塞结构接触每一个所述有源图案的每个相对的边缘部分的上表面；以及
电容器，所述电容器位于所述接触插塞结构上。
17.一种半导体器件，所述半导体器件包括：
有源图案，所述有源图案位于衬底上并且在第一方向和第二方向上间隔开，所述第一方向和所述第二方向与所述衬底的上表面基本上平行并且彼此基本上垂直，其中，每一个所述有源图案在相对于所述第一方向和所述第二方向具有锐角的第三方向上延伸；
隔离图案，所述隔离图案位于所述衬底上，所述隔离图案设置在所述有源图案的侧壁上；
栅极结构，所述栅极结构各自在所述有源图案的上部中和在所述隔离图案中在所述第一方向上延伸，所述栅极结构在所述第二方向上间隔开；
导电填充图案，所述导电填充图案位于所述有源图案的中部的相应上表面上，其中，每一个所述导电填充图案包括具有平行四边形形状的上表面；
绝缘填充图案，所述绝缘填充图案位于所述隔离图案上，所述绝缘填充图案接触所述导电填充图案的侧壁；
位线结构，所述位线结构位于所述导电填充图案和所述绝缘填充图案上，其中，所述位线结构均在所述第二方向上延伸并且在所述第一方向上间隔开；
间隔物结构，所述间隔物结构位于每一个所述位线结构的侧壁上；
接触插塞结构，所述接触插塞结构接触所述有源图案的相对的边缘部分的相应上表面；以及
至少一个电容器，所述至少一个电容器位于每一个所述接触插塞结构上。
18.根据权利要求17所述的半导体器件，其中，所述绝缘填充图案包括金属氧化物。
19.根据权利要求17所述的半导体器件，其中，所述绝缘填充图案接触每一个所述栅极结构的上表面。
20.根据权利要求17所述的半导体器件，其中，每一个所述导电填充图案包括：
第一侧壁，所述第一侧壁在第四方向上彼此相对；以及
第二侧壁，所述第二侧壁在所述第二方向上彼此相对，
其中，所述第四方向与所述衬底的所述上表面基本上平行并且与所述第三方向基本上垂直，并且
其中，每一个所述导电填充图案的所述第一侧壁和所述第二侧壁接触所述绝缘填充图案的侧壁。
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