CN114068685A - 半导体装置 - Google Patents

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任桐贤
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Abstract

提供了一种半导体装置。所述半导体装置包括：基底，包括凹部；栅极绝缘层，位于凹部的表面上；第一栅极图案，位于栅极绝缘层上，并且填充凹部的下部；第二栅极图案，在凹部中位于第一栅极图案上，并且包括具有与第一栅极图案的逸出功不同的逸出功的材料；盖绝缘图案，位于第二栅极图案上，并且填充凹部的上部；泄漏阻挡氧化物层，在凹部在第一栅极图案的上表面上方的上侧壁处位于栅极绝缘层上，并且接触盖绝缘图案的侧壁；以及杂质区，位于基底中并且与凹部的上侧壁相邻，每个杂质区具有比第一栅极图案的上表面高的下表面。

Description

半导体装置
于2020年7月29日在韩国知识产权局提交的发明名称为“半导体装置”的第10-2020-0094372号韩国专利申请通过引用全部包含于此。
技术领域
实施例涉及一种半导体装置。
背景技术
在掩埋沟道阵列晶体管(BCAT)中，栅极结构可以形成在基底的凹部中，使得栅极结构可以掩埋在基底中。
发明内容
实施例可以通过提供一种半导体装置来实现，该半导体装置包括：基底，包括凹部；栅极绝缘层，位于凹部的表面上；第一栅极图案，位于栅极绝缘层上，第一栅极图案填充凹部的下部；第二栅极图案，在凹部中位于第一栅极图案上，第二栅极图案包括具有与第一栅极图案的逸出功不同的逸出功的材料；盖绝缘图案，位于第二栅极图案上，盖绝缘图案填充凹部的上部；泄漏阻挡氧化物层，在凹部的上侧壁处位于栅极绝缘层上，凹部的上侧壁位于第一栅极图案的上表面上方，泄漏阻挡氧化物层接触盖绝缘图案的侧壁；以及杂质区，位于基底中并且与凹部的上侧壁相邻，每个杂质区具有比第一栅极图案的上表面高的下表面。
实施例可以通过提供一种半导体装置来实现，该半导体装置包括：基底，包括凹部；栅极绝缘层，位于凹部的表面上；第一栅极图案，位于栅极绝缘层上，第一栅极图案填充凹部的下部；第二栅极图案，在凹部中位于第一栅极图案上，第二栅极图案包括掺杂有杂质的多晶硅；泄漏阻挡氧化物层，位于栅极绝缘层的处于第二栅极图案的上表面上方的部分上，并且还位于第二栅极图案的上表面上；盖绝缘图案，位于泄漏阻挡氧化物层上，盖绝缘图案填充凹部的上部；以及杂质区，在基底中与凹部的上侧壁相邻，每个杂质区具有比第一栅极图案的上表面高的下表面。
实施例可以通过提供一种半导体装置来实现，该半导体装置包括：基底，包括隔离区域和有源区域；凹部，位于基底中，并且凹部沿第一方向延伸；栅极绝缘层，位于凹部的表面上；第一栅极图案，位于栅极绝缘层上，第一栅极图案填充凹部的下部；第二栅极图案，在凹部中位于第一栅极图案上，第二栅极图案包括具有与第一栅极图案的逸出功不同的逸出功的材料；盖绝缘图案，位于第二栅极图案上，盖绝缘图案填充凹部的上部；泄漏阻挡氧化物层，位于栅极绝缘层的处于凹部的上侧壁上方的部分上，凹部的上侧壁位于第一栅极图案的上表面上方，泄漏阻挡氧化物层至少接触盖绝缘图案的侧壁；第一杂质区和第二杂质区，在基底中与凹部的上侧壁相邻，第一杂质区和第二杂质区中的每个具有比第一栅极图案的上表面高的下表面；位线结构，电连接到第一杂质区；以及电容器，电连接到第二杂质区。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将明显，在附图中：
图1是根据示例实施例的晶体管的剖视图；
图2至图9是根据示例实施例的制造晶体管的方法中的多个阶段的剖视图；
图10是根据示例实施例的晶体管的剖视图；
图11至图13是根据示例实施例的制造晶体管的方法中的多个阶段的剖视图；
图14是根据示例实施例的晶体管的剖视图；
图15至图17是根据示例实施例的制造晶体管的方法中的多个阶段的剖视图；并且
图18是根据示例实施例的包括晶体管的半导体装置的剖视图。
具体实施方式
图1是根据示例实施例的晶体管的剖视图。图1中所示的晶体管可以是凹陷沟道阵列晶体管。
参照图1，基底100可以包括半导体材料(例如硅、锗、硅锗等)或者III-V族化合物半导体(例如GaP、GaAs、GaSb等)。在实施方式中，基底100可以是绝缘体上硅(SOI)基底或绝缘体上锗(GOI)基底。在实施方式中，基底100可以包括硅。如在此所使用的，术语“或”不是排他性术语，例如，“A或B”将包括A、B或者A和B。
基底100可以在用于形成栅极的部分处包括凹部104。在实施方式中，凹部104可以沿与基底的表面平行的第一方向(例如，纵向地)延伸。
栅极绝缘层106可以共形地形成在凹部104的侧壁和底表面上。在实施方式中，栅极绝缘层106可以包括氧化硅。
在实施方式中，栅极绝缘层106可以具有从凹部104的侧壁和底表面起的恒定的或均匀的厚度。在实施方式中，栅极绝缘层106的厚度可以小于
Figure BDA0003088785290000031
在实施方式中，栅极绝缘层106的厚度可以为约
Figure BDA0003088785290000032
至约
Figure BDA0003088785290000033
第一栅极图案112(填充凹部104的下部的第一栅极图案112)可以位于栅极绝缘层106上。第一栅极图案112可以包括金属。在实施方式中，第一栅极图案112可以包括阻挡金属图案108a和金属图案110a。
阻挡金属图案108a可以位于栅极绝缘层106的上表面(例如，内表面)上。金属图案110a可以位于阻挡金属图案108a上，以填充凹部104的下部。在实施方式中，阻挡金属图案108a可以围绕金属图案110a的侧壁和底表面。
在实施方式中，金属图案110a(例如，金属图案110a的材料)可以具有第一逸出功。第一逸出功可以高于包括在基底100中的半导体材料的逸出功。在实施方式中，第一逸出功可以高于硅的逸出功。
在实施方式中，阻挡金属图案108a可以包括例如钛、氮化钛、钽、氮化钽、氮化钨、氮化钨碳等。在实施方式中，金属图案110a可以包括例如钨、铝、铜等。在实施方式中，金属图案110a可以包括钨，并且在这种情况下，第一逸出功可以为约4.58eV。
第一栅极图案112可以从第一栅极图案112的最下表面(例如，与凹部104的底部相邻的最下表面)到第一栅极图案112的顶表面沿竖直方向具有第一高度h1。第一栅极图案112可以包括金属，使得第一栅极图案112可以具有低电阻。
在实施方式中，阻挡界面层114可以位于第一栅极图案112的上表面上。阻挡界面层114可以包括金属氮化物。在实施方式中，金属氮化物可以通过使金属图案110a的上表面氮化来形成。在实施方式中，阻挡界面层114可以包括氮化钨。在实施方式中，阻挡界面层114可以具有约
Figure BDA0003088785290000041
或更小的薄厚度。可以通过阻挡界面层114来减少或防止第一栅极图案112与第二栅极图案(在下面描述)之间的反应或混合。
第二栅极图案116a可以位于阻挡界面层114上。第二栅极图案116a可以包括与第一栅极图案112的材料不同的材料。
在实施方式中，第二栅极图案116a可以具有与第一逸出功不同的第二逸出功。可以形成第二栅极图案116a以减小栅诱导漏极漏电流(GIDL)。在实施方式中，第二栅极图案116a的第二逸出功可以与用作源/漏区的杂质区130中的每个的逸出功基本相似或相等。第二逸出功与杂质区130中的每个的逸出功之间的差可以小于第一逸出功与杂质区130中的每个的逸出功之间的差。
在实施方式中，第二栅极图案116a可以包括掺杂有杂质的半导体材料。在实施方式中，第二栅极图案116a可以包括掺杂有杂质的多晶硅。掺杂在多晶硅中的杂质的导电类型可以与掺杂在杂质区130中的杂质的导电类型相同。
在实施方式中，第二栅极图案116a可以包括具有与杂质区130的逸出功基本相似或相等的逸出功的金属材料。
在实施方式中，第二逸出功可以低于第一逸出功。在实施方式中，第二栅极图案116a可以具有比第一栅极图案112的电阻高的电阻。
第二栅极图案116a可以具有从其底表面到上表面的第二高度h2，并且第二高度h2可以小于第一高度h1。具有低电阻的第一栅极图案112可以具有比第二栅极图案116a的第二高度h2大的第一高度h1，从而可以使晶体管中的栅极的电阻减小。
泄漏阻挡氧化物层118可以位于栅极绝缘层106的比第二栅极图案116a的上表面高的表面上(例如，在第二栅极图案116a的上表面上方向上延伸)，并且也位于第二栅极图案116a的上表面上。
在实施方式中，泄漏阻挡氧化物层118的逸出功可以比定位在其上的盖绝缘图案120的逸出功低。
在实施方式中，泄漏阻挡氧化物层118可以包括例如氧化硅。在实施方式中，泄漏阻挡氧化物层118的逸出功可以与栅极绝缘层106的逸出功基本相似或相同。
在实施方式中，泄漏阻挡氧化物层118可以包括金属氧化物。金属氧化物可以包括例如氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝、氧化钽等。在实施方式中，所述金属氧化物的逸出功可以低于盖绝缘图案120的逸出功，并且高于栅极绝缘层106的逸出功。
在实施方式中，泄漏阻挡氧化物层118的位于栅极绝缘层106上的部分可以具有第一厚度d1，并且泄漏阻挡氧化物层118的位于第二栅极图案116a的上表面上的部分可以具有比第一厚度d1大的第二厚度d2。
在晶体管中，最大电场部分可以是基底100的比第二栅极图案116a的上表面高和/或低并且与第二栅极图案116a的上表面相邻的部分。在实施方式中，在最大电场部分A处可能会频繁地产生GIDL缺陷。
泄漏阻挡氧化物层118可以位于栅极绝缘层106的比第二栅极图案116a的上表面高的或者在第二栅极图案116a的上表面上方的部分上。在实施方式中，可以增大位于凹部104的上侧壁上(在第二栅极图案116a上方)的总氧化物层的厚度。在实施方式中，泄漏阻挡氧化物层118可以位于第二栅极图案116a的上表面上(例如，可以位于第二栅极图案116a与盖绝缘图案120之间)，并且可以增大最大电场部分与第二栅极图案116a之间的氧化物层的厚度。在实施方式中，可以通过泄漏阻挡氧化物层118使GIDL缺陷减小。
泄漏阻挡氧化物层118可以位于栅极绝缘层106的表面(例如，内表面)上和第二栅极图案116a的与最大电场部分A相邻的上表面上，并且可以使基底100中的电场减小。可以使晶体管的GIDL缺陷减小。
泄漏阻挡氧化物层118可以不位于栅极绝缘层106的在第二栅极图案116a的上表面下方(例如，在凹部104中比第二栅极图案116a的上表面深)的部分上(例如，可以不位于第二栅极图案116a的侧面上，并且可以不位于第二栅极图案116a与栅极绝缘层106之间)。第一栅极图案112、阻挡界面层114和第二栅极图案116a堆叠的结构的侧壁和底表面可以仅接触(例如，直接接触)栅极绝缘层106。在实施方式中，可以在不增大栅极绝缘层106的厚度的情况下使晶体管的GIDL缺陷减小。
如果栅极绝缘层106的位于第二栅极图案116a的上表面下方的部分的厚度增大，则凹部的内部宽度会因栅极绝缘层106而减小。第一栅极图案112的宽度会减小，并且第一栅极图案112的电阻会增大。另外，栅极绝缘层106在第二栅极图案116a的上表面下方的厚度会通过晶体管的目标阈值电压来确定，可能难以增大栅极绝缘层106的厚度。
在实施方式中，可以不增大栅极绝缘层106的在第二栅极图案116a的上表面下方的厚度，并且可以使第一栅极图案112的电阻减小。在实施方式中，晶体管可以具有目标阈值电压。
盖绝缘图案120可以位于第二栅极图案116a上。盖绝缘图案120可以完全填充凹部104(例如，凹部104的剩余部分)。盖绝缘图案120可以包括例如氮化硅。
在实施方式中，盖绝缘图案120可以具有从其底表面到上表面的第三高度h3，并且第三高度h3可以大于第二高度h2。
泄漏阻挡氧化物层118可以位于盖绝缘图案120与栅极绝缘层106之间并且位于盖绝缘图案120与第二栅极图案116a之间。泄漏阻挡氧化物层118可以围绕盖绝缘图案120的侧壁和底表面。
在实施方式中，包括栅极绝缘层106、第一栅极图案112、第二栅极图案116a、阻挡界面层114、泄漏阻挡氧化物层118和盖绝缘图案120的栅极结构可以位于凹部104中。
用作源/漏区的杂质区130可以在基底100中与栅极结构的侧面相邻。杂质区130可以位于基底的与凹部104的上侧壁相邻的部分处。
在实施方式中，杂质区130的下表面可以高于第一栅极图案112的上表面。在实施方式中，杂质区130的下表面的水平可以定位在第二栅极图案116a的侧壁的一部分处或与第二栅极图案116a的侧壁的一部分对准。在一些实施方式中，尽管未示出，但是杂质区130的下表面可以高于第二栅极图案116a的上表面。
在这种情况下，杂质区130的逸出功与第二栅极图案116a的逸出功之间的差可以小于杂质区130的逸出功与第一栅极图案112的逸出功之间的差。可以使杂质区130和与杂质区130相邻的第二栅极图案116a之间的电位差减小，从而可以在基底100的位于杂质区130与第二栅极图案116a之间的部分处使GIDL缺陷减小。
在实施方式中，电路可以电连接到晶体管的杂质区130。在实施方式中，当晶体管用作DRAM装置中的存储器单元的一部分时，电容器140可以电连接到晶体管的杂质区130中的一个。在实施方式中，位线可以电连接到晶体管的杂质区130中的一个。
在实施方式中，晶体管可以包括泄漏阻挡氧化物层118，从而可以使GIDL缺陷减小。
图2至图9是根据示例实施例的制造晶体管的方法中的多个阶段的剖视图。
参照图2，可以在基底100上形成硬掩模102。可以使用硬掩模102作为蚀刻掩模来蚀刻基底100的上部，以形成凹部104。
可以在凹部104的表面(例如，内表面)上和硬掩模102上共形地形成栅极绝缘层106。栅极绝缘层106可以包括氧化硅。可以通过热氧化工艺或原子层沉积工艺来形成氧化硅。
在实施方式中，栅极绝缘层106可以具有从凹部104的表面起的预定厚度。
可以在栅极绝缘层106上共形地形成阻挡金属层108。在实施方式中，阻挡金属层108可以包括钛、氮化钛、钽、氮化钽、氮化钨、氮化钨碳等。可以在阻挡金属层108上形成金属层110以填充凹部104。金属层110可以包括例如钨。
参照图3，可以使金属层110、阻挡金属层108和栅极绝缘层106平坦化，直到可以使硬掩模102的上表面暴露。平坦化工艺可以包括例如化学机械抛光(CMP)工艺。栅极绝缘层106可以共形地形成在凹部104的侧壁和底表面上。
此后，可以通过回蚀工艺去除位于凹部104的上部处的金属层110和阻挡金属层108。因此，可以在栅极绝缘层106上形成阻挡金属图案108a和金属图案110a。在回蚀工艺中，可以几乎不蚀刻凹部104的侧壁上的栅极绝缘层106。
阻挡金属图案108a和金属图案110a可以用作第一栅极图案112。第一栅极图案112可以填充凹部104的下部或底部。第一栅极图案112可以具有第一高度。
当执行回蚀工艺时，可能会损坏栅极绝缘层106的比第一栅极图案112高的暴露表面。因此，可能会在栅极绝缘层106的暴露表面处形成表面损伤部分(参照虚线)。
栅极绝缘层106的表面损伤部分可以包括悬空键和颗粒。
参照图4，可以使金属图案110a的上表面氮化，以在第一栅极图案112的上表面上形成阻挡界面层114。阻挡界面层114可以包括金属图案110a中包括的金属的氮化物。
在实施方式中，还可以执行用于修复栅极绝缘层106的表面损伤的表面处理工艺。在实施方式中，表面处理工艺可以包括供应氧自由基或气态氧。在实施方式中，表面处理工艺可以包括使用氧气或臭氧的等离子体工艺。可以执行表面处理工艺，使得阻挡界面层114和金属图案110a不被氧化。在表面处理工艺中，可以通过氧来去除栅极绝缘层106的表面上的悬空键和颗粒。在实施方式中，可以不执行表面处理工艺。
参照图5，可以在阻挡界面层114和硬掩模102上形成半导体层以填充凹部104。在实施方式中，半导体层可以包括掺杂有杂质的多晶硅层116。在下文中，将半导体层描述为多晶硅层116。
在实施方式中，可以在多晶硅层116的沉积工艺期间通过原位掺杂来掺杂杂质。掺杂在多晶硅层116中的杂质可以具有与掺杂在用作晶体管的源/漏区的杂质区中的杂质的导电类型相同的导电类型。
参照图6，可以使多晶硅层116平坦化，直到使硬掩模102的上表面暴露。平坦化工艺可以包括例如化学机械抛光工艺。可以通过回蚀工艺来去除位于凹部104的上部处(例如，与凹部104的开口接近)的多晶硅层116。
因此，可以在阻挡界面层114上形成第二栅极图案116a。第二栅极图案116a的侧壁可以接触(例如，直接接触)栅极绝缘层106。第二栅极图案116a可以形成在凹部104中。可以在第二栅极图案116a上方保持凹部104的开放的内部空间。
第二栅极图案116a可以具有小于第一高度(第一栅极图案112的第一高度)的第二高度。
当执行回蚀工艺时，可能会损坏栅极绝缘层106的比第二栅极图案116a高的或者在第二栅极图案116a上方的暴露表面。因此，可能会在栅极绝缘层106的暴露表面处形成表面损伤部分(参照虚线)。
栅极绝缘层106的表面损伤部分可以包括悬空键和颗粒。
参照图7和图8，可以执行用于修复栅极绝缘层106的表面损伤的表面处理工艺。在实施方式中，表面处理工艺可以包括供应氧自由基或气态氧。在实施方式中，表面处理工艺可以包括使用氧气或臭氧的等离子体工艺。在表面处理工艺中，可以通过氧去除栅极绝缘层106的表面上的悬空键和颗粒。
可以在栅极绝缘层106的表面的比第二栅极图案116a的上表面高的或者在第二栅极图案116a的上表面上方的部分上以及第二栅极图案116a的上表面上共形地形成泄漏阻挡氧化物层118。
在实施方式中，泄漏阻挡氧化物层118可以包括氧化硅。在实施方式中，可以通过热氧化工艺或沉积工艺来形成泄漏阻挡氧化物层118。沉积工艺可以包括原子层沉积工艺。
如图7中所示，可以通过热氧化工艺形成泄漏阻挡氧化物层118。如图8中所示，可以通过沉积工艺形成泄漏阻挡氧化物层118。
在实施方式中，热氧化工艺可以包括原位蒸汽生成(ISSG)工艺、湿法氧化工艺、热自由基氧化工艺或等离子体氧化工艺。在实施方式中，可以通过在800℃或更高的高温下引入氧源气体来执行热氧化工艺。当在高温下执行氧化工艺时，可以通过热来修复栅极绝缘层106的表面损伤部分。
在实施方式中，可以在约25℃至约600℃的温度下使用硅源和氧源来执行沉积工艺。硅源可以包括六氯乙硅烷(HCD)、二氯硅烷(DCS)、SiH4、Si2H6等。氧源可以包括O2、O3、N2O或H2/O2混合气体。
如图7中所示，当执行热氧化工艺时，可以使包括在第二栅极图案116a中的硅氧化，以在第二栅极图案116a的上表面上形成氧化硅。另外，可以在栅极绝缘层106上形成氧化硅，使其具有比第二栅极图案116a的上表面上的氧化硅的厚度小的厚度。因此，形成在第二栅极图案116a上的泄漏阻挡氧化物层118的厚度可以大于形成在栅极绝缘层106上的泄漏阻挡氧化物层118的厚度。另外，第二栅极图案116a的上部可以转变为氧化硅，并且第二栅极图案116a的高度可以略微减小。在实施方式中，基底100的在比第二栅极图案116a的上表面高的位置处接触栅极绝缘层106的部分可以因氧化而消耗，使得凹部104的上部宽度可以略微增大。
如图8中所示，当执行沉积工艺时，可以在栅极绝缘层106、第二栅极图案116a和硬掩模102的表面上形成泄漏阻挡氧化物层118。在沉积工艺中，可以使第二栅极图案116a的上表面自然氧化，从而可以在第二栅极图案116a的上表面上额外形成自然氧化物。因此，形成在第二栅极图案116a上的泄漏阻挡氧化物层118的厚度可以大于形成在栅极绝缘层106上的泄漏阻挡氧化物层118的厚度。在实施方式中，位于栅极绝缘层106上的泄漏阻挡氧化物层118的厚度与位于第二栅极图案116a上的泄漏阻挡氧化物层118的厚度之间的差可以不大。在实施方式中，位于栅极绝缘层106上的泄漏阻挡氧化物层118的厚度与位于第二栅极图案116a上的泄漏阻挡氧化物层118的厚度可以基本相同。
在实施方式中，泄漏阻挡氧化物层118可以包括金属氧化物。在这种情况下，可以通过沉积工艺形成泄漏阻挡氧化物层118。沉积工艺可以包括原子层沉积工艺。
在实施方式中，可以使用热源和氧源来形成泄漏阻挡氧化物层118，并且可以在形成泄漏阻挡氧化物层118期间修复栅极绝缘层106的表面损伤。因此，可以在形成泄漏阻挡氧化物层118期间去除栅极绝缘层106的表面损伤。在实施方式中，在形成泄漏阻挡氧化物层118之前，可以不对由图6中的虚线示出的表面损伤执行用于修复栅极绝缘层106的表面损伤的表面处理工艺。
参照图9，可以在泄漏阻挡氧化物层118上形成盖绝缘层，以完全填充凹部104(例如，凹部104的剩余部分)。此后，可以使盖绝缘层的上表面平坦化，以形成盖绝缘图案120。盖绝缘图案120可以完全填充凹部104的剩余部分。
在平坦化工艺中，可以去除硬掩模102上的泄漏阻挡氧化物层118，并且也可以去除大部分硬掩模102。此后，可以通过清洁工艺去除硬掩模102的剩余部分，并且可以使基底100的表面暴露。
如上所述，包括栅极绝缘层106、第一栅极图案112、阻挡界面层114、第二栅极图案116a、泄漏阻挡氧化物层118和盖绝缘图案的栅极结构可以填充凹部104。
再次参照图1，可以对基底100掺杂杂质，以在与栅极结构的侧面相邻的基底100处形成杂质区130。在实施方式中，杂质区130的下表面可以高于第一栅极图案112的上表面。在实施方式中，杂质区130的下表面的水平可以定位在第二栅极图案116a的侧壁的一部分处或者与第二栅极图案116a的侧壁的一部分相邻。在一些实施方式中，尽管未示出，但是杂质区130的下表面可以高于第二栅极图案116a的上表面。
在实施方式中，可以在参照图2所示地形成凹部104之前执行用于形成杂质区130的掺杂工艺。
如上所述，可以制造图1中所示的晶体管。
图10是根据示例实施例的晶体管的剖视图。除了栅极结构中的泄漏阻挡氧化物层之外，图10中所示的晶体管可以与图1中所示的晶体管基本相同。
参照图10，栅极绝缘层106可以位于凹部104的侧壁和底表面上。
第一栅极图案112可以位于栅极绝缘层106上，以填充凹部104的下部。第一栅极图案112可以包括金属。在实施方式中，第一栅极图案112可以包括阻挡金属图案108a和金属图案110a。
在实施方式中，阻挡界面层114可以位于第一栅极图案112的上表面上。
泄漏阻挡氧化物层124可以位于栅极绝缘层106的比阻挡界面层114的上表面高的部分的表面(例如，内表面)上。在实施方式中，泄漏阻挡氧化物层124可以仅位于凹部104的上侧壁上(而不位于凹部104的下侧壁或底部上)。泄漏阻挡氧化物层124可以不形成在阻挡界面层114的上表面(例如，上表面的中心区域)上。
在实施方式中，泄漏阻挡氧化物层124可以包括例如氧化硅。
在用于形成泄漏阻挡氧化物层124的氧化工艺中，凹部104的上侧壁(例如，基底100的部分)可以因氧化而略微消耗。因此，凹部104的上部宽度可以略微大于凹部104的下部宽度。
第二栅极图案116a可以位于阻挡界面层114上。第二栅极图案116a可以与参照图1所示的第二栅极图案基本相同。
盖绝缘图案120可以位于第二栅极图案116a上。盖绝缘图案120可以完全填充凹部104的剩余部分。
泄漏阻挡氧化物层124可以位于第二栅极图案116a和盖绝缘图案120的侧壁上(例如，位于第二栅极图案116a与栅极绝缘层106之间并且位于盖绝缘图案120与栅极绝缘层106之间)。
在实施方式中，栅极绝缘层106和泄漏阻挡氧化物层124可以堆叠在第二栅极图案116a和盖绝缘图案120的侧壁上。栅极绝缘层106可以位于第一栅极图案112的侧壁和底表面上。可以使位于凹部104的上侧壁上或上侧壁处(在第一栅极图案112上方)的总氧化物层的厚度增大。当堆叠泄漏阻挡氧化物层124时，可以使基底100的最大电场部分与第二栅极图案116a的上表面之间的氧化物层的厚度增大。因此，可以使基底中的电场减小，从而可以使晶体管的GIDL缺陷减小。
如上所述，包括栅极绝缘层106、第一栅极图案112、第二栅极图案116a、阻挡界面层114、泄漏阻挡氧化物层124和盖绝缘图案120的栅极结构可以位于凹部104中。
用作源/漏区的杂质区130可以在基底100中与栅极结构的侧面相邻。
在实施方式中，杂质区130的下表面可以高于第一栅极图案112的上表面。在实施方式中，杂质区130的下表面的水平可以定位在第二栅极图案116a的侧壁的一部分处或者与第二栅极图案116a的侧壁的一部分相邻。在一些实施方式中，尽管未示出，但是杂质区130的下表面可以高于第二栅极图案116a的上表面。
图11至图13是根据示例实施例的制造晶体管的方法中的多个阶段的剖视图。
除了形成泄漏阻挡氧化物层的工艺之外，制造晶体管的工艺可以与参照图2至图9所示的工艺基本相同。因此，可以简要描述或省略重复的部分。
参照图11，首先，可以执行参照图2至图4所示的工艺，以形成图4中所示的结构。
可以选择性地在栅极绝缘层106的比阻挡界面层114的上表面高的表面上形成泄漏阻挡氧化物层124。
在实施方式中，泄漏阻挡氧化物层124可以包括氧化硅。可以通过热氧化工艺形成泄漏阻挡氧化物层124。
可以执行热氧化工艺，使得阻挡界面层114和金属图案110a可以不被氧化。因此，可以不在阻挡界面层114(例如，阻挡界面层114的上表面的内部部分)上形成泄漏阻挡氧化物层124。在实施方式中，热氧化工艺可以包括在等离子体状态下使用氢自由基和氧自由基的自由基氧化工艺。
当执行热氧化工艺时，接触栅极绝缘层106的基底的比阻挡界面层114的上表面高的部分可以因氧化而消耗。因此，凹部104的上部宽度可以略微增大。
在形成泄漏阻挡氧化物层124的工艺中，可以修复栅极绝缘层106的表面损伤。在实施方式中，在形成泄漏阻挡氧化物层124之前，可以不执行用于修复栅极绝缘层106的表面损伤的表面处理工艺。
参照图12，可以在阻挡界面层114和硬掩模102上形成掺杂有杂质的多晶硅层以填充凹部104。此后，可以执行多晶硅层的平坦化和回蚀工艺，以在阻挡界面层114上形成第二栅极图案116a。
用于形成第二栅极图案116a的工艺可以与参照图5和图6所示的工艺基本相同。
在回蚀工艺中，栅极绝缘层106的表面可能会被损坏。在实施方式中，还可以执行用于修复栅极绝缘层106的损坏的表面处理工艺。
参照图13，可以在泄漏阻挡氧化物层124上形成盖绝缘层，以完全填充凹部104的剩余部分。此后，可以使盖绝缘层平坦化，直到使基底100的上表面暴露，以形成盖绝缘图案120。盖绝缘图案120可以完全填充凹部104的剩余部分。
如上所述，可以在凹部104中形成包括栅极绝缘层106、第一栅极图案112、阻挡界面层114、第二栅极图案、泄漏阻挡氧化物层124的栅极结构。
再次参照图10，可以对基底100掺杂杂质，以在与栅极结构的侧面相邻的基底100处形成杂质区130。
因此，可以制造图10中所示的晶体管。
图14是根据示例实施例的晶体管的剖视图。除了栅极结构中的泄漏阻挡氧化物层之外，图14中所示的晶体管可以与图1中所示的晶体管基本相同。
参照图14，栅极绝缘层106可以位于基底100的凹部104的侧壁和底表面上。
第一栅极图案112可以位于栅极绝缘层106上，以填充凹部104的下部。在实施方式中，第一栅极图案112可以包括阻挡金属图案108a和金属图案110a。
在实施方式中，阻挡界面层114可以位于第一栅极图案112的上表面上。
第一泄漏阻挡氧化物层124a可以位于栅极绝缘层106的比阻挡界面层114的上表面高的部分的表面上。在实施方式中，第一泄漏阻挡氧化物层124a可以仅形成在凹部104的上侧壁上。第一泄漏阻挡氧化物层124a可以不形成在阻挡界面层114(例如，阻挡界面层114的上表面的中心部分)上。
在实施方式中，第一泄漏阻挡氧化物层124a可以包括氧化硅。在用于形成第一泄漏阻挡氧化物层124a的氧化工艺中，可以稍微消耗凹部104(例如，基底100的一部分)的侧壁。可以消耗凹部104的上侧壁，并且凹部104的上部宽度可以大于凹部104的下部宽度。
第二栅极图案116a可以位于阻挡界面层114上。第二栅极图案116a可以与参照图1所示的第二栅极图案基本相同。
第二泄漏阻挡氧化物层118a可以位于第一泄漏阻挡氧化物层124a的比第二栅极图案116a的上表面高的表面上，并且也位于第二栅极图案116a的上表面上。
在实施方式中，第二泄漏阻挡氧化物层118a可以包括氧化硅。在实施方式中，第二泄漏阻挡氧化物层118a可以包括金属氧化物。金属氧化物可以包括例如氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝、氧化钽等。
在实施方式中，第二泄漏阻挡氧化物层118a的位于栅极绝缘层106上的部分可以具有第一厚度，并且第二泄漏阻挡氧化物层118a的位于第二栅极图案116a上的部分可以具有比第一厚度大的第二厚度。
盖绝缘图案120可以位于第二栅极图案116a上。盖绝缘图案120可以完全填充凹部104的剩余部分。
如上所述，包括栅极绝缘层106、第一栅极图案112、第二栅极图案116a、阻挡界面层114、第一泄漏阻挡氧化物层124a、第二泄漏阻挡氧化物层118a和盖绝缘图案120的栅极结构可以形成在凹部104中。
用作源/漏区的杂质区130可以形成在与栅极结构的侧面相邻的基底100处。
如上所述，第一泄漏阻挡氧化物层124a可以位于栅极绝缘层106的比阻挡界面层114的上表面高或者在阻挡界面层114的上表面上方的部分上。另外，第一泄漏阻挡氧化物层124a和第二泄漏阻挡氧化物层118a可以位于栅极绝缘层106的比第二栅极图案116a高或者在第二栅极图案116a上方的部分上。
在实施方式中，可以形成第一泄漏阻挡氧化物层124a和第二泄漏阻挡氧化物层118a，并且可以使基底中的电场减小。因此，可以使晶体管的GIDL缺陷减小。
图15至图17是根据示例实施例的制造晶体管的方法中的多个阶段的剖视图。
在制造晶体管的工艺中，用于形成第一泄漏阻挡氧化物层的工艺可以与参照图11所示的工艺类似，并且用于形成第二泄漏阻挡氧化物层的工艺可以与参照图7和图8所示的工艺类似。
参照图15，首先，可以执行参照图2至图4所示的工艺，以形成图4中所示的结构。
此后，可以执行参照图11所示的工艺，以形成第一泄漏阻挡氧化物层124a。可以选择性地在栅极绝缘层106的比阻挡界面层114的上表面高的部分的表面上形成第一泄漏阻挡氧化物层124a。随后，可以执行参照图12所示的工艺，以在阻挡界面层114上形成第二栅极图案116a。
参照图16，可以在第一泄漏阻挡氧化物层124a的比第二栅极图案116a的上表面高的部分的表面上以及第二栅极图案116a的上表面上形成第二泄漏阻挡氧化物层118a。用于形成第二泄漏阻挡氧化物层118a的工艺可以与参照图7和图8所示的工艺基本相同。
参照图17，可以形成盖绝缘图案120以完全填充凹部104的剩余部分。用于形成盖绝缘图案120的工艺可以与参照图9所示的工艺相同。
此后，再次参照图14，可以在与栅极结构的侧面相邻的基底100处形成杂质区130。因此，可以制造图14中所示的晶体管。
在根据示例实施例的晶体管中，可以使栅极结构的电阻减小，并且可以使GIDL缺陷减小。晶体管可以具有优异的操作特性和电特性。
图18是根据示例实施例的包括晶体管的半导体装置的剖视图。
半导体装置可以是包括根据示例实施例的晶体管的DRAM装置。因此，可以省略对晶体管的重复的详细描述。
参照图18，基底可以包括隔离图案142。隔离图案142的一定区域可以用作场区域。隔离图案之间的区域可以用作有源区域。
基底可以包括第一凹部104，并且栅极结构可以形成在第一凹部104中。
在实施方式中，栅极结构可以与图1中所示的栅极结构基本相同。栅极结构可以包括栅极绝缘层106、第一栅极图案112、第二栅极图案116a、阻挡界面层114、泄漏阻挡氧化物层118和盖绝缘图案120。
在实施方式中，栅极结构也可以与图10或图14中所示的栅极结构中的一个基本相同。
在实施方式中，栅极结构可以沿与基底100的表面平行的第一方向(例如，纵向地)延伸。多个栅极结构可以沿与基底100的表面平行并且与第一方向垂直的第二方向布置(例如，间隔开)。
用作源/漏区的杂质区可以形成在栅极结构之间的基底100处。在实施方式中，杂质区可以包括电连接到位线结构430的第一杂质区130a和电连接到电容器442的第二杂质区130b。
垫图案410、第一蚀刻停止图案412和第一导电图案416可以形成在有源区域、隔离图案142和栅极结构上。垫图案410可以包括例如诸如氧化硅的氧化物，并且第一蚀刻停止图案412可以包括例如诸如氮化硅的氮化物。第一导电图案416可以包括例如掺杂有杂质的多晶硅。
第二凹部可以位于包括垫图案410、第一蚀刻停止图案412和第一导电图案416的堆叠结构之间。第二凹部可以在栅极结构之间位于基底100中。第一杂质区130a的上表面可以通过第二凹部的底表面暴露。
第二导电图案418可以形成在第二凹部中。第二导电图案418可以包括例如掺杂有杂质的多晶硅。第二导电图案418可以接触第一杂质区130a。
第三导电图案420可以堆叠在第一导电图案416和第二导电图案418上。第三导电图案420可以包括例如掺杂有杂质的多晶硅。第一导电图案至第三导电图案416、418和420可以包括基本相同的材料，使得第一导电图案至第三导电图案416、418和420可以合并成单个结构。第二阻挡金属图案422、第二金属图案424和硬掩模图案426可以堆叠在第三导电图案420上。
包括第一导电图案416、第二导电图案418、第三导电图案420、第二阻挡金属图案422、第二金属图案424和硬掩模图案426的堆叠结构可以用作位线结构430。在实施方式中，第二导电图案418可以用作位线触点，并且第一导电图案416、第三导电图案420、第二阻挡金属图案422和第二金属图案424可以用作位线。位线结构430可以沿第二方向延伸。多个位线结构可以沿第一方向布置。
在实施方式中，间隔件可以位于位线结构430的侧壁上。
第一层间绝缘层可以填充位线结构430之间的空间。第一层间绝缘层可以包括氧化硅。
接触插塞440可以穿过第一层间绝缘层、第一蚀刻停止图案412和垫图案410。接触插塞440可以接触第二杂质区130b。接触插塞440可以位于位线结构430之间。
电容器442可以电连接到接触插塞440。电容器442可以包括堆叠的下电极442a、介电层442b和上电极442c。下电极442a可以具有圆柱形状或柱形状。
DRAM装置的存储器单元可以包括具有优异特性的晶体管。因此，存储器单元可以具有优异的操作特性和电特性。
根据示例实施例的晶体管还可以用作逻辑装置、闪存装置、磁阻存储器装置和相变存储器装置的开关装置。
通过总结和回顾，根据半导体装置的高度集成，会减小凹部的内部宽度，并且在凹部中形成栅极结构会是困难的。由于栅极结构的宽度会减小，掩埋沟道阵列晶体管中的泄漏电流会增大。因此，掩埋沟道阵列晶体管不会表现出优异的电特性。
一个或更多个实施例可以提供包括掩埋沟道阵列晶体管的半导体装置。
一个或更多个实施例可以提供具有优异电特性的半导体装置。
在示例实施例中，栅极结构可以具有包括第一栅极图案和第二栅极图案的堆叠结构。此外，栅极结构可以包括泄漏阻挡氧化物层。因此，可以减小晶体管中的栅诱导漏极漏电流GIDL。半导体装置可以具有优异的电特性。
在此已经公开了示例实施例，尽管采用了特定术语，但是它们仅以一般和描述性意义上来使用和解释，而不是为了限制的目的。在一些情况下，自提交本申请之时起对本领域普通技术人员将明显的，除非另外具体说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如权利要求中阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底，包括凹部；
栅极绝缘层，位于凹部的表面上；
第一栅极图案，位于栅极绝缘层上，第一栅极图案填充凹部的下部；
第二栅极图案，在凹部中位于第一栅极图案上，第二栅极图案包括具有与第一栅极图案的逸出功不同的逸出功的材料；
盖绝缘图案，位于第二栅极图案上，盖绝缘图案填充凹部的上部；
泄漏阻挡氧化物层，在凹部的上侧壁处位于栅极绝缘层上，凹部的上侧壁位于第一栅极图案的上表面上方，泄漏阻挡氧化物层接触盖绝缘图案的侧壁；以及
杂质区，位于基底中并且与凹部的上侧壁相邻，每个杂质区具有比第一栅极图案的上表面高的下表面。
2.根据权利要求1所述的半导体装置，其中，泄漏阻挡氧化物层包括氧化硅或金属氧化物。
3.根据权利要求1所述的半导体装置，其中，泄漏阻挡氧化物层位于栅极绝缘层在第二栅极图案的上表面上方的表面上，并且还位于第二栅极图案的上表面上。
4.根据权利要求3所述的半导体装置，其中：
泄漏阻挡氧化物层的位于栅极绝缘层的所述表面上的第一部分具有第一厚度，并且
泄漏阻挡氧化物层的位于第二栅极图案的上表面上的第二部分具有比第一厚度大的第二厚度。
5.根据权利要求1所述的半导体装置，其中，泄漏阻挡氧化物层仅位于栅极绝缘层的处于第一栅极图案的上表面上方的部分的表面上。
6.根据权利要求1所述的半导体装置，其中：
泄漏阻挡氧化物层包括第一泄漏阻挡氧化物层和第二泄漏阻挡氧化物层，
第一泄漏阻挡氧化物层位于栅极绝缘层的处于第一栅极图案的上表面上方的部分的表面上，并且
第二泄漏阻挡氧化物层位于第一泄漏阻挡氧化物层的处于第二栅极图案的上表面上方的部分的表面上，并且还位于第二栅极图案的上表面上。
7.根据权利要求1所述的半导体装置，其中，第一栅极图案包括接触栅极绝缘层的阻挡金属图案和位于阻挡金属图案上的金属图案。
8.根据权利要求7所述的半导体装置，其中，金属图案包括钨。
9.根据权利要求1所述的半导体装置，其中，第二栅极图案的逸出功与杂质区的逸出功之间的差比第一栅极图案的逸出功与杂质区的逸出功之间的差小。
10.根据权利要求1所述的半导体装置，其中，第二栅极图案包括掺杂有杂质的多晶硅。
11.根据权利要求1所述的半导体装置，所述半导体装置还包括位于第一栅极图案与第二栅极图案之间的阻挡界面层。
12.根据权利要求11所述的半导体装置，其中，阻挡界面层包括第一栅极图案中包括的金属材料的氮化物。
13.一种半导体装置，所述半导体装置包括：
基底，包括凹部；
栅极绝缘层，位于凹部的表面上；
第一栅极图案，位于栅极绝缘层上，第一栅极图案填充凹部的下部；
第二栅极图案，在凹部中位于第一栅极图案上，第二栅极图案包括掺杂有杂质的多晶硅；
泄漏阻挡氧化物层，位于栅极绝缘层的处于第二栅极图案的上表面上方的部分上，并且还位于第二栅极图案的上表面上；
盖绝缘图案，位于泄漏阻挡氧化物层上，盖绝缘图案填充凹部的上部；以及
杂质区，在基底中与凹部的上侧壁相邻，每个杂质区具有比第一栅极图案的上表面高的下表面。
14.根据权利要求13所述的半导体装置，其中，泄漏阻挡氧化物层包括氧化硅或金属氧化物。
15.根据权利要求13所述的半导体装置，其中：
泄漏阻挡氧化物层的位于栅极绝缘层的表面上的第一部分具有第一厚度，并且
泄漏阻挡氧化物层的位于第二栅极图案的上表面上的第二部分具有比第一厚度大的第二厚度。
16.根据权利要求13所述的半导体装置，所述半导体装置还包括位于泄漏阻挡氧化物层与栅极绝缘层之间的附加泄漏阻挡层，附加泄漏阻挡层位于栅极绝缘层的处于第一栅极图案的上表面上方的部分的表面上。
17.一种半导体装置，所述半导体装置包括：
基底，包括隔离区域和有源区域；
凹部，位于基底中，并且凹部沿第一方向延伸；
栅极绝缘层，位于凹部的表面上；
第一栅极图案，位于栅极绝缘层上，第一栅极图案填充凹部的下部；
第二栅极图案，在凹部中位于第一栅极图案上，第二栅极图案包括具有与第一栅极图案的逸出功不同的逸出功的材料；
盖绝缘图案，位于第二栅极图案上，盖绝缘图案填充凹部的上部；
泄漏阻挡氧化物层，位于栅极绝缘层的处于凹部的上侧壁上方的部分上，凹部的上侧壁位于第一栅极图案的上表面上方，泄漏阻挡氧化物层至少接触盖绝缘图案的侧壁；
第一杂质区和第二杂质区，在基底中与凹部的上侧壁相邻，第一杂质区和第二杂质区中的每个具有比第一栅极图案的上表面高的下表面；
位线结构，电连接到第一杂质区；以及
电容器，电连接到第二杂质区。
18.根据权利要求17所述的半导体装置，其中，泄漏阻挡氧化物层包括氧化硅或金属氧化物。
19.根据权利要求17所述的半导体装置，其中，第一栅极图案包括：
阻挡金属图案，接触栅极绝缘层，以及
金属图案，位于阻挡金属图案上。
20.根据权利要求17所述的半导体装置，其中，第二栅极图案的逸出功与第一杂质区和第二杂质区中的每个的逸出功之间的差比第一栅极图案的逸出功与第一杂质区和第二杂质区中的每个的逸出功之间的差小。
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