CN113471211A - 半导体器件及用于制造其的方法 - Google Patents

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CN113471211A CN202011169746.7A CN202011169746A CN113471211A CN 113471211 A CN113471211 A CN 113471211A CN 202011169746 A CN202011169746 A CN 202011169746A CN 113471211 A CN113471211 A CN 113471211A
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Abstract

本申请提供一种半导体器件以及用于制造其的方法。一种半导体器件包括：衬底，其包括通过隔离层间隔开的有源区和虚设有源区；掩埋字线，其从有源区延伸到虚设有源区；以及接触插塞，其耦接到掩埋字线的边缘部分，其中，有源区的上表面位于比掩埋字线的上表面高的水平处，而虚设有源区的上表面位于比掩埋字线的上表面低的水平处。

Description

半导体器件及用于制造其的方法
相关申请的交叉引用
本申请要求2020年3月31日提交的申请号为10-2020-0039204的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的各个实施例涉及一种半导体器件，并且更具体地，涉及一种包括掩埋字线的半导体器件及用于制造该半导体器件的方法。
背景技术
通常，使用掩埋字线来改善半导体器件中的晶体管的特性是众所周知的。但是，大量的研究和产品开发工作集中在开发新的改进结构上，该改进结构呈现出改进的性能特性。
发明内容
本发明的实施例针对一种包括掩埋字线的半导体器件及用于制造其的方法，该半导体器件呈现出显著地改善的可靠性。
根据本发明的实施例，一种半导体器件包括：衬底，其包括通过隔离层间隔开的有源区和虚设有源区；掩埋字线，其从有源区延伸到虚设有源区；以及接触插塞，其耦接到掩埋字线的边缘部分，其中，有源区的上表面位于比掩埋字线的上表面高的水平处，而虚设有源区的上表面位于比掩埋字线的上表面低的水平处。
根据本发明的另一实施例，一种半导体器件包括：衬底，其包括通过隔离层间隔开的多个有源区和多个虚设有源区；多个掩埋字线，其被掩埋在衬底中并且从有源区延伸到虚设有源区；覆盖层，其覆盖掩埋字线中的每个的边缘部分；以及接触插塞，其耦接到掩埋字线中的每个的边缘部分，其中，所述掩埋字线中的每个的边缘部分包括：掩埋部分，其被掩埋在虚设有源区中；以及突出部分，其形成在掩埋部分之上并且具有比虚设有源区的上表面高的水平。
根据本发明的又一个实施例，一种用于制造半导体器件的方法包括：在衬底中形成有源区和虚设有源区；形成掩埋字线，所述掩埋字线被掩埋在衬底中并且从有源区延伸到虚设有源区；使虚设有源区凹陷到比掩埋字线的边缘部分的上表面低；在凹陷的虚设有源区之上形成覆盖层；以及形成接触插塞，所述接触插塞穿透覆盖层并且耦接到掩埋字线的边缘部分。
根据本发明的另一实施例，一种半导体器件包括：通过隔离层分开的有源区和虚设有源区，所述虚设有源区的上表面位于比有源区的上表面低的位置处；以及掩埋字线，其从有源区延伸到虚设有源区，其中，掩埋字线完全被掩埋在有源区之内，而仅部分被掩埋在虚设有源区中。
通过以下结合附图对本发明的特定实施例的详细描述，将更好地理解本发明的这些以及其他特征和优点。
附图说明
图1是示出根据本发明的一个实施例的半导体器件的平面图。
图2A是示出图1的一部分的放大图。
图2B表示沿图2A所示的线A-A′和线B-B′截取的截面图。
图3是根据本发明的另一实施例的半导体器件的截面图。
图4是根据本发明的另一实施例的半导体器件的截面图。
图5是根据本发明的另一实施例的半导体器件的截面图。
图6A至图6H是示出根据本发明的一个实施例的用于制造半导体器件的方法的示例的截面图。
图7A至图7E是示出根据本发明的另一实施例的用于制造半导体器件的方法的截面图。
图8是根据本发明的另一实施例的半导体器件的截面图。
具体实施方式
下面将参考附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式实施，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例使得本公开将是透彻和完整的，并且将向本领域技术人员充分传达本发明的范围。贯穿本公开，遍及本发明的各个附图和实施例中的相同的附图标记指代相同的部件。将参考附图更详细地描述本发明的各种实施例。附图是各种实施例(和中间结构)的示意图。这样，可以预期由于例如制造技术和/或公差导致的图示的配置和形状的变化。因此，所描述的实施例不应被解释为限于本文中所示出的特定配置和形状，而是可以包括在不脱离所附权利要求书所限定的本发明的精神和范围的配置和形状上的偏差。
附图不一定按比例绘制，并且在某些情况下，比例可能已被夸大，以便清楚地示出实施例的特征。当第一层被称为在第二层“上”或在衬底“上”时，不仅指第一层直接形成在第二层或衬底上的情况，还指第三层存在于第一层与第二层或衬底之间的情况。
还将理解的是，当一个元件被称为“连接至”或“耦接至”另一元件时，它可以直接位于另一元件上、直接连接至或直接耦接至另一元件，或可能存在一个或多个中间元件。此外，连接/耦接可以不限于物理连接，还可以包括非物理连接，例如无线连接。
另外，还将理解的是，当一个元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。
当第一元件被称为在第二元件“之上”时，其不仅指第一元件直接形成在第二元件上的情况，而且还指第三元件存在于第一元件与第二元件之间的情况。
应理解，附图是所描述的器件的简化示意图，并且可能不包括众所周知的细节，以避免混淆本发明的特征。
还应注意，存在于一个实施例中的特征可以与另一实施例的一个或多个特征一起使用，而不脱离本发明的范围。
图1是示出根据本发明的一个实施例的半导体器件100的平面图。图2A是示出图1的一部分100A的放大图。图2B表示沿图2A所示的线A-A′和线B-B′截取的截面图。
参考图1、图2A和图2B，半导体器件100可以包括衬底101，该衬底101设置有通过隔离层102彼此间隔开的多个有源区103和多个虚设有源区103D。半导体器件100还可以包括：掩埋字线104，其被掩埋在衬底101中并且从有源区103延伸到虚设有源区103D；以及接触插塞110，其耦接到掩埋字线104的边缘部分104D。掩埋字线104完全掩埋在有源区103内，而仅部分掩埋在虚设有源区103D内。
有源区103可以全部具有相同的形状。从顶视图的角度看，各个有源区103可以具有岛状。各个有源区103可以沿A-A′方向延伸。各个有源区103可以具有长轴和短轴，并且长轴的长度可以大于短轴的长度。虚设有源区103D可以具有相同的长度或不同的长度。各个虚设有源区103D可以沿着B-B′方向延伸。B-B'方向可以与A-A′方向相同。各个虚设有源区103D可以具有长轴和短轴，并且长轴的长度可以大于短轴的长度。各个虚设有源区103D可以大于各个有源区103。例如，各个虚设有源区103D和各个有源区103可以以相同的方向性延伸，但是各个虚设有源区103D可以比各个有源区103延伸得长。如上所述，虚设有源区103D可以具有沿着B-B′方向伸长的线状。有源区103也可以具有沿着A-A′方向伸长的线状。虚设有源区103D的线状可以比有源区103的线状明显长。有源区的线状在下文中也可以称为短岛状。各个有源区103可以具有足够大的尺寸以使得其中放置有两个掩埋字线104，并且各个虚设有源区103D可以具有足够大的尺寸以使得其中放置有至少三个或更多掩埋字线104。在本发明的一些实施例中，两个字线可以布置在每个虚设有源区103D中，但是在这种情况下，各个虚设有源区103D也可以大于各个有源区103。各个有源区103可以具有第一长度D1，并且各个虚设有源区103D可以具有第二长度D2。第二长度D2可以大于第一长度D1。
有源区103的上表面T1可以位于比虚设有源区103D的上表面T2高的水平处。有源区103的上表面T1可以位于比掩埋字线104的上表面L1高的水平处。虚设有源区103D的上表面T2可以位于比掩埋字线104的边缘部分104D的上表面L2低的水平处。掩埋字线104的边缘部分104D的上表面L2可以位于比有源区103的上表面T1低的水平处。
掩埋字线104的边缘部分104D可以包括掩埋在虚设有源区103D中的掩埋部分BP和形成在掩埋部分BP之上的突出部分PP。掩埋字线104的边缘部分104D的上表面L2可以由突出部分PP的上表面提供。突出部分PP的上表面L2可以位于比虚设有源区103D的上表面T2高的水平处。突出部分PP的上表面L2可以位于比有源区103的上表面T1低的水平处。掩埋部分BP的上表面和虚设有源区103D的上表面T2可以位于相同的水平处。突出部分PP的高度可以大于掩埋部分BP的高度。突出部分PP可以包括侧壁和上表面L2。
突出部分PP的侧壁和上表面L2可以被覆盖层107覆盖。掩埋部分BP的底表面和侧壁可以被栅极电介质层106覆盖。栅极电介质层106可以延伸以覆盖突出部分PP的侧壁。覆盖层107可以在栅极电介质层106之上覆盖突出部分PP的侧壁。覆盖层107可以延伸以覆盖隔离层102的上表面。覆盖层107可以覆盖掩埋字线104的上部，但是可以被掩埋在衬底101中并且从有源区103延伸到虚设有源区103D。
层间电介质层109可以形成在覆盖层107上方。接触插塞110可以穿透层间电介质层109和覆盖层107以耦接到掩埋字线104的边缘部分104D。接触插塞110可以耦接到掩埋字线104的边缘部分104D的突出部分PP。金属导线111可以形成在接触插塞110上方。金属导线111可以被形成为与接触插塞110直接接触。
相邻的接触插塞110可以设置在同一轴线或不同轴线上。例如，返回参考图1，接触插塞110可以被设置成以之字形布置。
根据本发明的上述实施例，可以通过形成比有源区103长的虚设有源区103D来抑制字线104的弯曲。
由于虚设有源区103D的上表面T2低于掩埋字线104的边缘部分104D的上表面L2，因此接触插塞110与虚设有源区103D之间的物理距离会增大。这可以防止接触插塞110与虚设有源区103D之间的短路。由于在掩埋字线104的边缘部分104D之间间隙填充覆盖层107，因此可以进一步防止接触插塞110与虚设有源区103D之间的短路。由于在相邻的掩埋字线104的边缘部分104D之间间隙填充有覆盖层107，因此也可以抑制接触插塞110的底部的扩大。
返回参考图2B，掩埋字线104可以包括诸如金属氮化物的金属基材料、金属、诸如掺杂多晶硅的掺杂半导体材料，或其组合。合适的金属的示例可以包括钨、铜、铝、钛、钽等。合适的金属氮化物的示例可以包括氮化钛、氮化钨、氮化钽等。例如，掩埋字线104以及掩埋字线104的边缘部分104D可以全部包括金属基材料。在此，掩埋字线的边缘部分104D可以具有比掩埋字线104低的表面。
图3是根据本发明的另一实施例的半导体器件的截面图。图3的半导体器件可以包括一些与图2B所示的半导体器件相似的元件。在下文中，可以省略任何重复的组成元件的详细描述。
参考图3，跨越有源区103的掩埋字线104′可以包括金属基材料104A和半导体材料104B的叠层。掩埋字线104'的边缘部分104D'也可以包括金属基材料104A。掩埋部分BP和突出部分PP可以全部由金属基材料104A形成，所述掩埋部分BP和突出部分PP形成跨越虚设有源区103D的掩埋字线104′的边缘部分104D′。
有源区103的上表面T1可以位于比虚设有源区103D的上表面T2高的水平处。有源区103的上表面T1可以位于比掩埋字线104′的上表面L1′高的水平处。虚设有源区103D的上表面T2可以位于比掩埋字线104′的边缘部分104D′的上表面L2低的水平处。掩埋字线104′的边缘部分104D′的上表面L2可以位于比有源区103的上表面T1低的水平处。
掩埋字线104′的边缘部分104D′可以包括掩埋在虚设有源区103D中的掩埋部分BP和位于掩埋部分BP之上的突出部分PP。掩埋字线104′的边缘部分104D′的上表面L2可以由突出部分PP的上表面提供。突出部分PP的上表面L2可以位于比虚设有源区103D的上表面T2高的水平处。突出部分PP的上表面L2可以位于比有源区103的上表面T1低的水平处。掩埋部分BP的上表面和虚设有源区103D的上表面T2可以位于相同的水平处。突出部分PP的高度可以大于掩埋部分BP的高度。突出部分PP可以包括侧壁和上表面L2。突出部分PP的上表面L2可以低于半导体材料104B的上表面L1′。
突出部分PP的上表面L2可以被覆盖层107覆盖。掩埋部分BP的底表面和侧壁可以被栅极电介质层106覆盖。栅极电介质层106可以延伸以覆盖突出部分PP的侧壁(如图3所示)。覆盖层107可以覆盖在突出部分PP的侧壁之上的栅极电介质层106。掩埋字线104′完全被掩埋在有源区103之内，而仅部分被掩埋在虚设有源区103D中。
图4是根据本发明的另一实施例的半导体器件的截面图。图4的半导体器件可以包括一些与图3所示的半导体器件相似的元件。在下文中，可以省略对任何重复的组成元件的详细描述。
参考图4，跨越有源区103的掩埋字线104′可以包括金属基材料104A和半导体材料104B的叠层。掩埋字线104′的边缘部分104D′也可以包括金属基材料104A。掩埋部分BP和突出部分PP可以由金属基材料104A形成，所述掩埋部分BP和突出部分PP形成跨越虚设有源区103D的掩埋字线104′的边缘部分104D′。接触插塞110′可以耦接到掩埋字线104′的边缘部分104D′，更具体地，耦接到边缘部分104D′的突出部分PP。接触插塞110′的宽度W1可以大于掩埋字线104′的边缘部分104D′的宽度W2。
接触插塞110′的底部可以包括与掩埋字线104′的边缘部分104D′重叠的第一部分CB1和与覆盖层107重叠的第二部分CB2。例如，接触插塞110′的第一部分CB1可以与掩埋字线104′的边缘部分104D′的突出部分PP上表面重叠并且直接接触，并且接触插塞110′的第二部分CB2可以与覆盖层107重叠并且直接接触。掩埋字线104′完全被掩埋在有源区103之内，而仅部分被掩埋在虚设有源区103D中。
图5是根据本发明的另一实施例的半导体器件的截面图。图5的半导体器件可以包括一些与图3和图4所示的半导体器件相似的元件。在下文中，可以省略对任何重复的组成元件的详细描述。
参考图5，跨越有源区103的掩埋字线104′可以包括金属基材料104A和半导体材料104B的叠层。掩埋字线104'的边缘部分104D′也可以包括金属基材料104A。掩埋部分BP和突出部分PP可以全部由金属基材料104A形成，所述掩埋部分BP和突出部分PP形成跨越虚设有源区103D的掩埋字线104′的边缘部分104D′。
接触插塞110″可以耦接到掩埋字线104′的边缘部分104D′。接触插塞110″的宽度W1可以大于掩埋字线104′的边缘部分104D′的宽度W2。
接触插塞110″的底部可以包括与掩埋字线104′的边缘部分104D′重叠的第一部分CB1和与覆盖层107重叠的第二部分CB2′。接触插塞110″的第二部分CB2′可以与突出部分PP的一个侧壁重叠。接触插塞110″可以与边缘部分104D′的突出部分PP的上表面直接接触，并且也可以与栅极电介质层106的上部直接接触，所述栅极电介质层106的上部覆盖边缘部分104D′的突出部分PP的侧壁之一的上部。掩埋字线104′完全被掩埋在有源区103之内，而仅部分被掩埋在虚设有源区103D中。
图6A至图6H是示出根据本发明的一个实施例的制造半导体器件的方法的截面图。图6A至图6H示出了用于制造图3所示的半导体器件的方法的示例。
参考图6A，可以在衬底11中形成隔离层12。可以由隔离层12限定多个有源区13。可以通过浅沟槽隔离(STI)工艺来形成隔离层12。例如，可以刻蚀衬底11以形成隔离沟槽(未示出)。隔离沟槽可以用电介质材料填充以形成隔离层12。隔离层12可以包括氧化硅、氮化硅或其组合。可以使用化学气相沉积(CVD)工艺或其他沉积工艺来利用电介质材料填充隔离沟槽。可以另外使用诸如化学机械抛光(CMP)的平坦化工艺。每个有源区13可以具有相同的形状。从顶视图的角度来看，各个有源区13可以具有被隔离层12包围的岛状。各个有源区13可以在对角线方向上延伸。各个有源区13可以具有长轴和短轴。长轴的长度可以大于短轴的长度。
衬底11可以包括第一区域R1和第二区域R2。有源区13可以形成在第一区域R1中。多个虚设有源区13D可以形成在第二区域R2中。虚设有源区13D和有源区13可以具有不同的尺寸。虚设有源区13D可以具有相同的长度或不同的长度。各个虚设有源区13D可以具有沿着对角线方向延伸的线状。各个虚设有源区13D可以大于各个有源区13。例如，各个虚设有源区13D和各个有源区13可以在相同的方向上延伸，但是各个虚设有源区13D可以比各个有源区13延伸得长。如上所述，虚设有源区13D可以具有较长的细长形状(相对于有源区13)的线状，而有源区13可以具有较短的细长形状(相对于虚设有源区13D)，被称为岛状。如稍后将描述的，各个有源区13可以具有足够大的尺寸以在其中放置两个字线，并且各个虚设有源区13D可以具有足够大的尺寸以在其中放置至少三个字线。在一些实施例中，两个字线可以被设置在各个虚设有源区13D中，但是在这种情况下，各个虚设有源区13D也可以大于各个有源区13。
参考图6B，可以在衬底11中形成多个沟槽15。沟槽15可以形成为横穿有源区13和隔离层12的线状。可以通过使用硬掩模层14作为刻蚀掩模对衬底11进行刻蚀工艺来形成沟槽15。硬掩模层14可以形成在衬底11之上并且可以具有多个线状开口。硬掩模层14可以由相对于衬底11具有刻蚀选择性的材料形成。例如，硬掩模层14可以由诸如超低温氧化物(ULTO)或四乙基原硅酸盐(TEOS)的氧化硅制成。沟槽15可以形成为具有比隔离层12的底表面浅的深度。沟槽15可以具有足以增大随后将要形成的字线的平均横截面积的深度。结果，可以减小字线的电阻。如图6B所示的沟槽15的底边缘是平坦的。然而，根据本发明的另一实施例的沟槽15的底边缘(未示出)可以具有曲率。相邻沟槽15可以通过彼此间隔开而彼此平行。
尽管未示出，但是可以在形成沟槽15之后形成鳍区域(未示出)。为了形成鳍区域，可以选择性地使在沟槽15之下的隔离层12凹陷。结果，在沟槽15之下的有源区13可以包括鳍区域，该鳍区域位于比凹陷的隔离层12高的水平处。
沟槽15可以形成在第一区域R1中。沟槽15可以各自包括位于第二区域R2中的沟槽边缘部分15D,并且沟槽边缘部分15D可以指位于第二区域R2中的沟槽15。可以通过刻蚀虚设有源区13D和隔离层12来形成沟槽边缘部分15D。
位于隔离层12中的沟槽15可以比位于有源区13和虚设有源区13D中的沟槽15深。沟槽边缘部分15D可以具有在跨越虚设有源区13D的方向上延伸的细长形状。
参考图6C，可以在沟槽15的表面上形成栅极电介质层16。在形成栅极电介质层16之前，可以修复(cure)在沟槽15的表面上的刻蚀损伤。例如，在通过热氧化处理形成牺牲氧化物之后，可以去除牺牲氧化物。例如，栅极电介质层16可以包括氧化硅。
例如，可以通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成栅极电介质层16。通过沉积方法形成的栅极电介质层16可以包括例如高k材料、氧化硅、氮化硅、氧氮化硅或它们的组合。高k材料可以包括例如含铪材料。含铪材料可以包括氧化铪、氧化铪硅(hafnium silicon oxide)、氮氧化铪硅(hafnium silicon oxynitride)或它们的组合。根据本发明的另一个实施例，高k材料可以包括氧化镧、氧化铝镧、氧化锆、氧化锆硅(zirconium silicon oxide)、氮氧化锆硅(zirconium silicon oxynitride)、氧化铝或它们的组合。至于高k材料，可以选择性地使用其他已知的高k材料。栅极电介质层16可以包括氧化硅和高k材料的叠层，其中高k材料可以包括具有比氧化硅的氧原子表面密度高的材料。
根据本发明的另一实施例，可以通过热氧化工艺来形成栅极电介质层16。
根据本发明的另一实施例，可以通过顺序地执行ULTO沉积工艺和高温氧化工艺来形成栅极电介质层16。ULTO沉积工艺可以指的是超低温氧化硅的沉积。可以在大约400℃的温度下沉积超低温氧化硅(ULTO)。高温氧化工艺可以是在沉积超低温氧化硅(ULTO)之后在大约1050℃的温度下执行的氧化工艺。如上所述，可以通过ULTO沉积工艺和高温氧化工艺的联用来抑制有源区13的临界尺寸的减小。
栅极电介质层边缘部分16D可以形成在沟槽边缘部分15D之上。栅极电介质层边缘部分16D可以是栅极电介质层16的一部分，并且可以指位于第二区域R2中的栅极电介质层16。可以与形成栅极电介质层16同时地形成栅极电介质层边缘部分16D。栅极电介质层边缘部分16D和栅极电介质层16可以由相同的材料形成。栅极电介质层边缘部分16D和栅极电介质层16可以具有相同的厚度。
参考图6D，可以形成字线17。字线17可以部分地填充在栅极电介质层16之上的沟槽15。字线17可以被称为掩埋字线。字线17可以包括下栅极层18和上栅极层19。上栅极层19可以形成在下栅极层18之上。上栅极层19的上表面可以位于比硬掩模层14的上表面低的水平处。
下栅极层18可以填充在栅极电介质层16之上的沟槽15的底部。下栅极层18可以包括低电阻金属材料。下栅极层18可以包括例如钨。下栅极层18可以例如通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。根据本发明的另一实施例，下栅极层18可以包括高功函数材料。例如，下栅极层18可以包括高功函数金属或高功函数多晶硅。高功函数多晶硅可以包括例如P型多晶硅。高功函数金属可以包括例如富氮的氮化钛(TiN)。为了形成下栅极层18，可以在用下栅极材料(未示出)间隙填充沟槽15之后执行下栅极材料的凹陷工艺。可以通过干法刻蚀工艺(例如，回蚀工艺)来执行凹陷工艺。可以使用等离子体来执行回蚀工艺。可以通过下栅极材料的回蚀工艺来形成下栅极层18。根据本发明的另一实施例，可以通过首先执行平坦化工艺以暴露硬掩模层14的上表面以及然后随后执行回蚀工艺来执行凹陷工艺。可以使下栅极层18的上表面凹陷到比有源区13的上表面低。
为了形成上栅极层19，在沉积上栅极材料(未示出)以填充在下栅极层18之上的沟槽15之后，可以执行上栅极材料的凹陷工艺。上栅极材料可以例如通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。可以通过干法刻蚀工艺(例如，回蚀工艺)执行上栅极材料的凹陷工艺。可以通过对上栅极材料的回蚀工艺来形成上栅极层19。根据本发明的另一实施例，可以通过执行平坦化工艺以暴露硬掩模层14的上表面以及然后随后执行回蚀工艺来执行上栅极材料的凹陷工艺。上栅极层19的上表面可以位于比有源区13的上表面低的水平处。
上栅极层19可以具有比下栅极层18低的功函数。上栅极层19可以具有比硅的中间禁带(mid-gap)功函数小的功函数。上栅极层19可以被称为低功函数栅极层。上栅极层19可以包括低功函数金属或低功函数多晶硅。低功函数多晶硅可以包括例如N型多晶硅。低功函数金属可以包括例如富钛的氮化钛(TiN)。在本发明的该实施例中，上栅极层19可以是掺杂有N型杂质的多晶硅。
形成在第一区域R1中的字线17可以延伸以位于第二区域R2中。字线17可以包括位于第二区域R2中的字线边缘部分17D。字线边缘部分17D可以部分地填充在栅极电介质层边缘部分16D之上的沟槽边缘部分15D。字线边缘部分17D和字线17可以同时形成。字线边缘部分17D和字线17可以由相同的材料制成。字线边缘部分17D和字线17可以具有相同的高度。字线边缘部分17D可以包括下栅极层边缘部分18D和位于下栅极层边缘部分18D之上的上栅极层边缘部分19D。下栅极层边缘部分18D可以是下栅极层18的一部分，并且可以指位于第二区域R2中的下栅极层18。上栅极层边缘部分19D可以是上栅极层19的一部分，并且可以指位于第二区域R2中的上栅极层19。字线边缘部分17D可以对应于图1至图5所示的掩埋字线104的边缘部分104D和104D′。
位于隔离层12中的字线17可以比位于有源区13和虚设有源区13D中的字线17深。字线边缘部分17D可以具有在跨越虚设有源区13D的方向上延伸的细长形状。
参考图6E，可以形成掩模层20。掩模层20可以形成在第一区域R1中。掩模层20可以包括光致抗蚀剂图案或硬掩模材料。第二区域R2可以通过掩模层20暴露。掩模层20可以暴露第二区域R2的刻蚀目标部分22。刻蚀目标部分22可以指具有比下栅极层边缘部分18D的底表面高的水平的结构。
可以执行使用掩模层20的刻蚀工艺，并且可以通过刻蚀工艺去除刻蚀目标部分22。例如，可以刻蚀硬掩模层14、上栅极层边缘部分19D、栅极电介质层边缘部分16D的一部分以及隔离层12的一部分。通过刻蚀目标部分22的刻蚀工艺，可以在第二区域R2中形成高度降低的隔离层12′和高度降低的栅极电介质层边缘部分16D′。随着上栅极层边缘部分19D被去除，下栅极层边缘部分18D可以保留在第二区域R2中。下栅极层边缘部分18D可以填充高度降低的沟槽边缘部分15D′。
另外，使用掩模层20的刻蚀工艺可以刻蚀虚设有源区13D的一部分。结果，可以形成高度降低的虚设有源区13D′。高度降低的虚设有源区13D′可以简称为凹陷的虚设有源区13D′。
凹陷的虚设有源区13D′的上表面21可以位于比下栅极层边缘部分18D的上表面L1低的水平处，并且凹陷的虚设有源区13D′的上表面21可以位于比下栅极层边缘部分18D的底表面L2高的水平处。栅极电介质层边缘部分16D′可以覆盖下栅极层边缘部分18D的底表面和侧壁。栅极电介质层边缘部分16D′的上表面和下栅极层边缘部分18D的上表面可以位于相同的水平处。
如上所述，为了使虚设有源区13D′凹陷，可以相对于下栅极层边缘部分18D选择性地刻蚀虚设有源区13D′。
参考图6F，在去除掩模层20之后，可以形成覆盖层23。覆盖层23可以包括电介质材料。例如，覆盖层23可以包括氮化硅。在一个实施例中，覆盖层23可以具有氧化物-氮化物-氧化物(ONO)结构。
覆盖层23可以形成在第一区域R1和第二区域R2两者中。形成在第二区域R2中的覆盖层23可以被简称为覆盖层边缘部分23D。覆盖层边缘部分23D可以覆盖凹陷的虚设有源区13D′的上表面。覆盖层边缘部分23D可以覆盖下栅极层边缘部分18D的上表面。覆盖层边缘部分23D可以覆盖栅极电介质层边缘部分16D′的一部分侧壁。覆盖层边缘部分23D可以覆盖隔离层12′的上表面和一部分侧壁。
形成在第一区域R1中的覆盖层23可以直接接触上栅极层19。形成在第二区域R2中的覆盖层边缘部分23D可以直接接触下栅极层边缘部分18D。
如上所述，可以在第二区域R2中在相邻的下栅极层边缘部分18D之间填充覆盖层边缘部分23D。
参考图6G，可以在覆盖层23之上形成层间电介质层24。例如，层间电介质层24可以包括氧化硅。
随后，可以通过刻蚀层间电介质层24和覆盖层边缘部分23D来形成一个或多个接触孔25A和25B。接触孔25A和25B可以形成在第二区域R2中。接触孔25A和25B可以落在下栅极层边缘部分18D的上表面上。接触孔25A可以落在跨越凹陷的虚设有源区13D′的下栅极层边缘部分18D的上表面上。接触孔25B可以落在掩埋在隔离层12′中的下栅极层边缘部分18D的上表面上。
参考图6H，可以形成金属导线27，该金属导线27通过接触孔25A和25B耦接至下栅极层边缘部分18D。金属导线27可以通过接触插塞26电连接到下栅极层边缘部分18D。接触插塞26可以填充接触孔25A和25B。
根据本发明的上述实施例，通过将虚设有源区13D'形成得较长，可以抑制字线17的弯曲。
由于通过使用掩模层20降低了虚设有源区13D'的高度，可以增大接触孔25A和25B与虚设有源区13D′之间的物理距离。因此，可以防止接触孔25A和25B与虚设有源区13D′之间的短路。由于下栅极层边缘部分18D之间的覆盖层边缘部分23D是间隙填充的空间，因此可以进一步防止接触孔25A和25B与虚设有源区13D′之间的短路。由于相邻的下栅极层边缘部分18D之间的覆盖层边缘部分23D被间隙填充，所以也可以抑制接触孔25A和25B的扩大。
作为比较示例，当省略虚设有源区13D和13D′时，可以在第二区域R2中仅形成隔离层12。因此，由隔离层12引起的应力可能会导致与接触插塞26耦接的字线17的边缘部分的弯曲。字线的弯曲可能导致相邻字线之间的短路。相反，在本发明的该实施例中，尽管字线边缘部分17D′经受了由隔离层12引起的应力，但是虚设有源区13D′能够支撑字线边缘部分17D′，从而抑制字线边缘部分17D′的弯曲。
作为比较示例，当在相邻的下栅极层边缘部分18D之间没有间隙填充覆盖层边缘部分23D时，在接触孔25A和25B与相邻的字线边缘部分17D′之间可能发生短路。相反，在本发明的该实施例中，在相邻的下栅极层边缘部分18D之间的覆盖层边缘部分23D被间隙填充。因此，即使接触孔25A和25B的底部的临界尺寸增大，也可以抑制与相邻的字线边缘部分17D′的短路。
图7A至图7E是示出根据本发明的另一实施例的用于制造半导体器件的方法的截面图。
首先，可以通过图6A至图6C所示的一系列工艺来形成栅极电介质层16。
随后，如图7A所示，可以形成字线27。字线27可以部分地填充在栅极电介质层16之上的沟槽15。字线27可以被称为掩埋字线。字线27可以包括单个栅极层。字线27的上表面可以位于比硬掩模层14的上表面低的水平处。
字线27可以包括低电阻金属材料。字线27可以包括例如钨。字线27可以包括高功函数材料。字线27可以包括高功函数金属或高功函数多晶硅。高功函数多晶硅可以包括例如P型多晶硅。高功函数金属可以包括例如富氮的氮化钛(TiN)。为了形成字线27，可以用栅极材料(未示出)间隙填充沟槽15，以及然后可以使栅极材料凹陷。可以通过干法刻蚀工艺(例如，回蚀工艺)来执行凹陷工艺。可以使用等离子体来执行回蚀工艺。字线27可以通过栅极材料的回蚀工艺形成。根据本发明的另一实施例，可以通过执行平坦化工艺以暴露硬掩模层14的上表面以及然后执行回蚀工艺来执行凹陷。可以使字线27的上表面凹陷到比有源区13的上表面低的水平。在本发明的该实施例中，字线27可以包括TiN/W叠层。
形成在第一区域R1中的字线27可以延伸以位于第二区域R2中。字线27可以包括位于第二区域R2中的字线边缘部分27D。字线边缘部分27D可以部分地填充在栅极电介质层边缘部分16D之上的沟槽边缘部分15D。字线边缘部分27D和字线27可以同时形成。字线边缘部分27D和字线27可以由相同的材料制成。字线边缘部分27D和字线27可以具有相同的高度。
位于隔离层12中的字线27可以比位于有源区13和虚设有源区13D中的字线27深。字线边缘部分27D可以具有在跨越虚设有源区13D的方向上延伸的细长形状。
参考图7B，可以形成掩模层20。掩模层20可以形成在第一区域R1中。掩模层20可以包括光致抗蚀剂图案或硬掩模材料。第二区域R2可以通过掩模层20暴露。掩模层20可以暴露第二区域R2的刻蚀目标部分22。刻蚀目标部分22可以指的是位于比字线边缘部分27D的上表面高的水平处的结构。
可以执行使用掩模层20的刻蚀工艺，并且可以通过刻蚀工艺去除刻蚀目标部分22。例如，可以刻蚀硬掩模层14、字线边缘部分27D的一部分、栅极电介质层边缘部分16D的一部分以及隔离层12的一部分。通过刻蚀目标部分22的刻蚀工艺，可以在第二区域R2中形成高度降低的隔离层12′和高度降低的栅极电介质层边缘部分16D′。随着字线边缘部分27D的一部分被去除，高度降低的字线边缘部分27D′可以保留在第二区域R2中。字线边缘部分27D′可以填充高度降低的沟槽边缘部分15D′。
另外，使用掩模层20的刻蚀工艺可以刻蚀虚设有源区13D的一部分。结果，可以形成高度降低的虚设有源区13D′。高度降低的虚设有源区13D′可以被简称为凹陷的虚设有源区13D′。
凹陷的虚设有源区13D′的上表面21可以位于比字线边缘部分27D′的上表面L1低的水平处，并且凹陷的虚设有源区13D′的上表面21可以位于比字线边缘部分27D′的底表面L2高的水平处。栅极电介质层边缘部分16D′可以覆盖字线边缘部分27D′的底表面和侧壁。栅极电介质层边缘部分16D′的上表面和字线边缘部分27D′的上表面可以位于相同的水平处。
字线边缘部分27D′可以具有比字线27低的上表面。
参考图7C，在去除掩模层20之后，可以形成覆盖层23。覆盖层23可以包括电介质材料。覆盖层23可以包括氮化硅。覆盖层23可以具有氧化物-氮化物-氧化物(ONO)结构。
覆盖层23可以形成在第一区域R1和第二区域R2两者中。形成在第二区域R2中的覆盖层23可以被简称为覆盖层边缘部分23D。覆盖层边缘部分23D可以覆盖凹陷的虚设有源区13D′的上表面。覆盖层边缘部分23D可以覆盖字线边缘部分27D′的上表面。覆盖层边缘部分23D可以覆盖栅极电介质层边缘部分16D′的一部分侧壁。覆盖层边缘部分23D可以覆盖隔离层12′的上表面和一部分侧壁。
形成在第一区域R1中的覆盖层23可以直接接触字线27。形成在第二区域R2中的覆盖层边缘部分23D可以直接接触字线边缘部分27D′。
如上所述，在第二区域R2中，可以填充在相邻的字线边缘部分27D′之间的覆盖层边缘部分23D。
参考图7D，可以在覆盖层23之上形成层间电介质层24。层间电介质层24可以包括氧化硅。
随后，可以通过刻蚀层间电介质层24和覆盖层边缘部分23D来形成一个或多个接触孔25A和25B。接触孔25A和25B可以形成在第二区域R2中。接触孔25A和25B可以落在字线边缘部分27D′的上表面上。接触孔25A可以落在跨越凹陷的虚设有源区13D′的字线边缘部分27D′的上表面上。接触孔25B可以落在掩埋在隔离层12′中的字线边缘部分27D′的上表面上。
参考图7E，可以形成金属导线27，该金属导线27通过接触孔25A和25B耦接到字线边缘部分27D′。金属导线27可以通过接触插塞26电连接到字线边缘部分27D′。接触插塞26可以填充接触孔25A和25B。
图8是根据本发明的另一实施例的半导体器件200的截面图。
参考图8，半导体器件200可以是存储单元的一部分，并且该存储单元可以包括DRAM存储单元。
半导体器件200可以包括位线结构BL，该位线结构BL位于比掩埋字线104高的水平处。位线结构BL可以被取向为与掩埋字线104的取向交叉的方向(未示出)，并且电容器CAP位于比位线结构BL高的水平处，同时耦接到有源区103的一部分。电容器CAP可以通过储存节点接触插塞(SNC)耦接到有源区103的一部分。位线结构BL可以通过位线接触插塞BLC耦接到有源区103的另一部分。
掩埋字线104可以对应于根据本发明的上述实施例的字线104、17和27。因此，掩埋字线104可以包括字线边缘部分104D。
根据本发明的实施例，可以通过将虚设有源区形成地较长来抑制字线的弯曲。
根据本发明的实施例，由于降低了虚设有源区的高度，因此可以防止在接触孔与虚设有源区之间的短路。
根据本发明的实施例，由于在字线边缘部分之间的覆盖层边缘部分被间隙填充，因此可以进一步防止在接触孔与虚设有源区之间的短路。
根据本发明的实施例，由于覆盖层边缘部分在相邻的字线边缘部分之间，因此可以抑制接触孔的扩大。
根据本发明的实施例，可以改善在接触插塞与字线之间的连接，因此可以改善半导体器件的电特性和可靠性。
尽管已经关于特定实施例描述了本发明，但是对本领域技术人员而言显而易见的是，在不脱离如所附权利要求书所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (27)

1.一种半导体器件，包括：
衬底，其包括通过隔离层间隔开的有源区和虚设有源区；
掩埋字线，其从所述有源区延伸到所述虚设有源区；以及
接触插塞，其耦接到所述掩埋字线的边缘部分，
其中，所述有源区的上表面位于比所述掩埋字线的上表面高的水平处，而所述虚设有源区的上表面位于比所述掩埋字线的上表面低的水平处。
2.根据权利要求1所述的半导体器件，其中，所述掩埋字线的所述边缘部分包括掩埋在所述虚设有源区中的掩埋部分以及形成在所述掩埋部分之上的突出部分，以及
其中，所述突出部分的上表面位于比所述虚设有源区的上表面高的水平处。
3.根据权利要求2所述的半导体器件，还包括：
覆盖层，其覆盖所述突出部分的侧壁和上表面；以及
其中所述接触插塞穿过所述覆盖层耦接到所述突出部分的上表面。
4.根据权利要求3所述的半导体器件，其中，所述接触插塞的底部包括：
第一部分，其与所述掩埋字线的边缘部分重叠；以及
第二部分，其与所述覆盖层重叠。
5.根据权利要求4所述的半导体器件，其中，所述接触插塞的所述第二部分延伸以与所述掩埋字线的所述突出部分的一个侧壁重叠。
6.根据权利要求3所述的半导体器件，其中，所述覆盖层延伸以覆盖所述隔离层的上表面。
7.根据权利要求3所述的半导体器件，其中，所述覆盖层包括氮化硅。
8.根据权利要求1所述的半导体器件，其中，所述掩埋字线包括金属基材料、掺杂的半导体材料、金属氮化物、金属或它们的组合。
9.根据权利要求1所述的半导体器件，其中，所述掩埋字线的所述边缘部分包括金属基材料，并且所述掩埋字线包括所述金属基材料和在所述金属基材料之上的半导体材料。
10.根据权利要求1所述的半导体器件，其中，所述接触插塞的宽度大于所述掩埋字线的所述边缘部分的宽度。
11.根据权利要求1所述的半导体器件，其中，所述虚设有源区具有比所述有源区延伸得长的形状。
12.一种半导体器件，包括：
衬底，其包括通过隔离层间隔开的多个有源区和多个虚设有源区；
多个掩埋字线，其被掩埋在所述衬底中并且从所述有源区延伸到所述虚设有源区；
覆盖层，其覆盖所述掩埋字线中的每个的边缘部分；以及
接触插塞，其耦接到所述掩埋字线中的每个的所述边缘部分，
其中，所述掩埋字线中的每个的所述边缘部分包括：
掩埋部分，其被掩埋在所述虚设有源区中；以及
突出部分，其形成在所述掩埋部分之上，并且具有比所述虚设有源区的上表面高的水平。
13.根据权利要求12所述的半导体器件，其中，所述覆盖层覆盖所述突出部分的侧壁和上表面。
14.根据权利要求12所述的半导体器件，其中，所述接触插塞的底部包括：
第一部分，其与所述掩埋字线中的每个的边缘部分重叠；以及
第二部分，其与所述覆盖层重叠。
15.根据权利要求14所述的半导体器件，其中，所述接触插塞的所述第二部分延伸以与所述掩埋字线中的每个的所述突出部分的一个侧壁重叠。
16.根据权利要求12所述的半导体器件，其中，所述覆盖层延伸以覆盖所述隔离层的上表面。
17.根据权利要求12所述的半导体器件，其中，所述覆盖层包括氮化硅。
18.根据权利要求12所述的半导体器件，其中，所述掩埋字线中的每个的所述边缘部分包括金属基材料，并且所述掩埋字线包括所述金属基材料和在所述金属基材料之上的半导体材料。
19.根据权利要求12所述的半导体器件，其中，所述覆盖层覆盖所述掩埋字线的上部，并且所述覆盖层被掩埋在所述衬底中以及从所述有源区延伸到所述虚设有源区。
20.根据权利要求12所述的半导体器件，其中，所述接触插塞的宽度大于所述掩埋字线中的每个的所述边缘部分的宽度。
21.根据权利要求12所述的半导体器件，还包括：
位线结构，其位于比所述掩埋字线高的水平处，并且与所述掩埋字线交叉；
电容器，其位于比所述位线结构高的水平处，并且耦接到所述有源区的一部分。
22.一种半导体器件，包括：
通过隔离层分开的有源区和虚设有源区，所述虚设有源区的上表面位于比所述有源区的上表面低的位置处；以及
掩埋字线，其从所述有源区延伸到所述虚设有源区，
其中，所述掩埋字线完全被掩埋在所述有源区之内，而仅部分被掩埋在所述虚设有源区中。
23.一种用于制造半导体器件的方法，包括：
在衬底中形成有源区和虚设有源区；
形成掩埋字线，所述掩埋字线被掩埋在所述衬底中并且从所述有源区延伸到所述虚设有源区；
使所述虚设有源区凹陷为比所述掩埋字线的边缘部分的上表面低；
在凹陷的虚设有源区之上形成覆盖层；以及
形成接触插塞，所述接触插塞穿透所述覆盖层并且耦接到所述掩埋字线的所述边缘部分。
24.根据权利要求23所述的方法，其中，使所述虚设有源区凹陷为比所述掩埋字线的所述边缘部分的上表面低的步骤包括：
形成覆盖其中形成有所述有源区和所述掩埋字线的衬底的上部的掩模层；以及
通过使用所述掩模层对其中形成有所述虚设有源区和所述掩埋字线的所述边缘部分的衬底进行刻蚀。
25.根据权利要求24所述的方法，其中，相对于所述掩埋字线的所述边缘部分选择性地刻蚀所述虚设有源区，以便使所述虚设有源区凹陷。
26.根据权利要求23所述的方法，其中，所述虚设有源区包括硅，并且所述掩埋字线的所述边缘部分包括金属基材料。
27.根据权利要求23所述的方法，其中，所述虚设有源区包括硅，并且所述掩埋字线的所述边缘部分包括金属基材料和在所述金属基材料之上的半导体材料，以及
在使所述虚设有源区凹陷的情况下刻蚀所述半导体材料。
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