KR20160030654A - 트랜지스터, 상기 트랜지스터를 포함하는 전자장치 및 그 제조방법 - Google Patents

트랜지스터, 상기 트랜지스터를 포함하는 전자장치 및 그 제조방법 Download PDF

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KR20160030654A
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이형석
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Abstract

전자장치가 제공된다. 본 발명의 실시예에 따른 전자장치는 반도체 메모리를 포함하는 전자장치로서, 상기 반도체 메모리는, 적어도 일부가 기판에 매립되는 게이트; 상기 게이트 양측 기판에 형성된 접합부; 및 상기 게이트 일측의 상기 접합부에 연결된 메모리 소자를 포함하고, 상기 접합부는, 밑면이 각뿔형태로 돌출된 리세스; 상기 리세스 아래 기판에 형성된 불순물영역; 및 상기 리세스에 갭필된 콘택패드를 포함할 수 있다.

Description

트랜지스터, 상기 트랜지스터를 포함하는 전자장치 및 그 제조방법{TRANSISTOR, ELECTRONIC DEVICE HAVING TRANSISTOR AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와 전자장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는 신뢰성이 향상된 트랜지스터, 이 트랜지스터를 포함하는 반도체 메모리, 이 반도체 메모리를 포함하는 전자장치 및 그 제조방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 전자장치는 반도체 메모리를 포함하는 전자장치로서, 상기 반도체 메모리는, 적어도 일부가 기판에 매립되는 게이트; 상기 게이트 양측 기판에 형성된 접합부; 및 상기 게이트 일측의 상기 접합부에 연결된 메모리 소자를 포함하고, 상기 접합부는, 밑면이 각뿔형태로 돌출된 리세스; 상기 리세스 아래 기판에 형성된 불순물영역; 및 상기 리세스에 갭필된 콘택패드를 포함할 수 있다. 또한, 본 발명의 실시예에 따른 전자장치는 상기 접합부는 상기 불순물영역과 상기 콘택패드 사이에 개재된 오믹콘택을 더 포함할 수 있다.
상기 게이트는, 상기 기판에 형성된 트렌치 표면에 형성된 게이트절연막; 상기 게이트절연막 상에서 상기 트렌치를 일부 갭필하는 게이트전극; 및 상기 게이트전극 상에서 나머지 상기 트렌치를 갭필하는 게이트실링막을 포함할 수 있다. 상기 불순물영역의 가장자리 일부가 상기 게이트전극과 중첩될 수 있다. 상기 기판은 단결정 상태의 반도체기판을 포함하고, 상기 리세스의 밑면은 상기 기판에서 표면밀도가 가장 큰 결정면이 배제된 것일 수 있다. 상기 기판은 표면의 결정면이 (100) 평면인 단결정 실리콘을 포함하고, 상기 리세스의 밑면은 상기 단결정 실리콘에서 표면밀도가 가장 큰 결정면인 (111) 평면이 배제된 것일 수 있다. 상기 불순물영역은 상기 리세스의 밑면 형태에 대응하는 형상을 갖고, 상기 리세스 밑면으로부터 일정한 두께를 가질 수 있다. 상기 불순물영역은 깔데기 형태를 가질 수 있다. 상기 메모리 소자는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변저항소자를 포함할 수 있다. 상기 가변저항소자는 두 자성체 사이에 터널베리어가 개재된 자기터널접합을 포함할 수 있다. 상기 가변저항소자는 금속산화물, 상변화 물질 또는 강유전 물질을 포함할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 전자장치 제조방법은 단결정 상태를 갖는 기판을 준비하는 단계; 적어도 일부가 상기 기판에 매립되는 게이트를 형성하는 단계; 상기 게이트 양측 기판에 밑면이 각뿔형태로 돌출된 리세스를 형성하는 단계; 상기 리세스 아래 기판에 불순물영역을 형성하는 단계; 및 상기 리세스를 갭필하는 콘택패드를 형성하는 단계를 포함할 수 있다. 또한, 상기 콘택패드를 형성하기 이전에, 상기 리세스 밑면 상에 오믹콘택을 형성하는 단계를 더 포함할 수 있다.
상기 게이트를 형성하는 단계는, 상기 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면에 게이트절연막을 형성하는 단계; 상기 트렌치를 일부 갭필하는 게이트전극을 형성하는 단계; 및 상기 게이트전극 상에서 나머지 상기 트렌치를 갭필하는 게이트실링막을 형성하는 단계를 포함할 수 있다. 상기 불순물영역을 형성하는 단계에서, 상기 불순물영역의 가장자리 일부가 상기 게이트전극과 중첩되도록 형성할 수 있다. 상기 불순물영역은 상기 기판에 수직하게 불순물을 이온주입하여 형성할 수 있다. 상기 리세스를 형성하는 단계는, 상기 기판에 제1리세스를 형성하는 단계; 복수회의 경사이온주입을 실시하여 상기 제1리세스 아래 기판에 비정질영역을 형성하는 단계; 및 상기 비정질영역을 제거하여 밑면이 각뿔형태로 돌출된 제2리세스를 형성하는 단계를 포함할 수 있다. 상기 비정질영역은 상기 단결정 기판에서 표면밀도가 가장 큰 결정면의 집합체일 수 있다. 상기 단결정 기판 표면의 결정면은 (100) 평면을 포함하고, 상기 비정질영역은 상기 단결정 기판에서 표면밀도가 가장 큰 결정면인 (111) 평면의 집합체일 수 있다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 트랜지스터는 다수의 활성영역을 포함하는 기판; 상기 다수의 활성영역 사이에서 적어도 일부가 상기 기판에 매립되는 게이트; 상기 다수의 활성영역 상에 형성되는 콘택패드; 및 상기 콘택패드와 인접한 상기 다수의 활성영역은 상부의 불순물영역을 포함하고, 상기 상부는 각뿔형태일 수 있다. 또한, 상기 콘택패드와 상기 다수의 활성영역 사이에 게재된 오믹콘택을 더 포함할 수 있다.
상기 게이트는, 상기 다수의 활성영역 사이의 기판에 형성된 트렌치 표면에 형성되는 게이트절연막; 상기 게이트절연막 상에서 상기 트렌치를 일부 갭필하는 게이트전극; 및 상기 게이트전극 상에서 나머지 상기 트렌치를 갭필하는 게이트실링막을 포함할 수 있다. 상기 불순물영역의 가장자리 일부가 상기 게이트전극과 중첩될 수 있다. 상기 기판은 단결정 상태의 반도체기판을 포함하고, 상기 다수의 활성영역 상부는 상기 기판에서 표면밀도가 가장 큰 결정면이 배제된 것일 수 있다. 상기 기판은 표면의 결정면이 (100) 평면인 단결정 실리콘을 포함하고, 상기 다수의 활성영역 상부는 상기 단결정 실리콘에서 표면밀도가 가장 큰 결정면인 (111) 평면이 배제된 것일 수 있다. 상기 불순물영역은 상기 다수의 활성영역 상부에 대응하는 형상을 갖고, 상기 다수의 활성영역 상부로부터 일정한 두께를 가질 수 있다. 상기 불순물영역은 깔데기 형태를 가질 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치는 밑면이 각뿔형태로 돌출된 리세스, 불순물영역 및 콘택패드를 포함하는 접합부를 구비함으로써, 장치의 신뢰성을 향상시킬 수 있다.
도 1 및 도 2는 본 발명의 실시예에 따른 트랜지스터를 도시한 평면도 및 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 트랜지스터 제조방법을 도시한 공정단면도.
도 4 및 도 5는 본 발명의 실시예에 따른 트랜지스터를 포함하는 반도체 메모리를 도시한 평면도 및 단면도.
도 6은 본 발명의 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도.
도 7은 본 발명의 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도.
도 8은 본 발명의 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도.
도 9는 본 발명의 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도.
도 10은 본 발명의 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1층이 제2층 상에 있거나 또는 기판상에 있는 경우, 제1층이 제2층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1층과 제2층 사이 또는 제1층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 도시한 평면도이다. 그리고, 도 2는 본 발명의 실시예에 따른 트랜지스터를 도 1에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다. 참고로, A-A'절취선 및 B-B'절취선의 교차점은 접합부(120)의 중심에 해당하며, 리세스(120) 밑면(122)의 꼭지점(즉, 각뿔의 꼭지점)에 대응한다.
도 1 및 도 2에 도시된 바와 같이, 실시예에 따른 트랜지스터는 기판(101)에 적어도 일부가 매립된 매립형 게이트(110), 매립형 게이트(110) 양측 기판(101)에 형성된 접합부(120)를 예컨대, 소스 및 드레인을 포함할 수 있다.
이하, 실시예에 따른 트랜지스터를 구성하는 각 요소들에 대하여 보다 자세히 설명하기로 한다.
실시예에 따른 트랜지스터는 단결정 상태(single crystal state)를 갖는 기판(101) 및 기판(101)에 형성되어 활성영역(103)을 정의하는 소자분리막(102)을 포함할 수 있다. 활성영역(103)은 다수의 돌출된 활성영역을 포함할 수 있고, 다수의 돌출된 활성영역 상부는 각뿔형태를 가질 수 있다. 다수의 돌출된 활성영역은 접합부(120)에 대응하는 위치에 배치될 수 있다.
기판(101)은 단결정 상태를 갖는 반도체기판일 수 있으며, 실리콘 함유 재료를 포함할 수 있다. 즉, 반도체기판은 단결정의 실리콘 함유 재료를 포함할 수 있다. 일례로, 기판(101)은 단결정 벌크 실리콘기판이거나, 또는 지지기판, 매몰절연층 및 단결정 실리콘층이 순차적으로 적층된 SOI(Silicon On Insulator) 기판일 수 있다.
단결정 상태를 갖는 기판(101)의 표면(또는 상부면)은 밀러지수(Miller Indices)로 설명되는 소정의 결정면(crystal plane)을 가질 수 있다. 일례로, 기판(101) 표면의 결정면은 (100) 평면일 수 있다. 참고로, 결정면은 '격자면(lattice plane)'이라 불리기도 하며, 공간격자를 이루는 격자점 중 일직선상에 있지 않은 세 격자점으로 결정되고, 다른 격자점이 전혀 실려 있지 않은 평면을 의미한다. 그리고, 실리콘기판에서 (100) 평면은 다른 결정면 대비 전하이동도 등의 특성이 우수한 것으로 알려져 있다.
복수의 활성영역(103)을 정의하는 소자분리막(102)은 STI(Shallow Trench Isolation) 공정을 통해 형성된 것일 수 있다. 따라서, 소자분리막(102)은 기판(101)에 형성된 소자분리 트렌치 및 소자분리 트렌치에 갭필된 절연막을 포함할 수 있다. 절연막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 이상을 포함할 수 있다. 소자분리막(102)에 의해 정의된 복수의 활성영역(103)은 장축과 단축을 갖는 바타입(bar type) 또는 라인타입(line type)일 수 있다. 그리고, 활성영역(103)에서 상부가 각뿔형태인 다수의 돌출된 활성영역은 필라타입(Pillar type)일 수 있다.
또한, 실시예에 따른 트랜지스터는 적어도 일부가 기판(101)에 매립된 매립형 게이트(110)를 포함할 수 있다. 매립형 게이트(110)는 게이트 구조물의 일부 또는 전부가 기판(101)에 매립된 형태를 갖는 구조물을 의미한다. 일례로, 매립형 게이트(110)는 기판(101)에 형성된 트렌치(111), 트렌치(111) 표면에 형성된 게이트절연막(112), 게이트절연막(112) 상에서 트렌치(111)를 일부 갭필하는 게이트전극(113), 게이트전극(113) 상에서 나머지 트렌치(111)를 갭필하는 게이트실링막(114)을 포함할 수 있다. 트렌치(111)는 활성영역(103)과 소자분리막(102)을 동시에 가로지르는 형태를 가질 수 있다. 소자분리막(102)에 형성된 트렌치(111)의 깊이는 활성영역(103)에 형성된 트렌치(111)의 깊이와 동일하거나, 또는 더 깊을 수 있다. 게이트절연막(112)은 트렌치(111) 표면 전체에 형성되거나, 또는 게이트전극(113)에 대응하는 트렌치(111) 표면에만 형성될 수 있다. 게이트전극(113)은 금속성물질 예컨대, 텅스텐(W)을 포함할 수 있다. 게이트절연막(112) 및 게이트실링막(114)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 다중막일 수 있다.
또한, 실시예에 따른 트랜지스터는 매립형 게이트(110) 양측 활성영역(103)의 기판(101)에 형성된 접합부(120)를 포함할 수 있으며, 접합부(120)는 매립형 게이트(110) 양측 활성영역(103)의 기판(101)에 형성되고 밑면(122)이 각뿔형태로 돌출된 리세스(121)를 포함할 수 있다.
각뿔형태로 돌출된 밑면(122)을 갖는 리세스(121)는 불순물영역(123)과 콘택패드(125) 사이의 콘택면적을 증가시켜 이들 사이의 콘택저항을 감소시키는 역할을 수행할 수 있다. 불순물영역(123)과 콘택패드(125) 사이의 콘택저항이 감소함에 따라 접합부(120)의 전체 저항을 감소시킬 수 있다. 각뿔은 바닥면이 다각형이고, 옆면이 삼각형인 뿔 모양의 입체도형을 의미한다. 따라서, 바타입 또는 라인타입 활성영역(103)에 형성되는 리세스(121)의 밑면(122)은 사각뿔형태로 돌출된 것일 수 있다.
또한, 리세스(121)의 밑면(122)은 불순물 이온주입 및 어닐을 포함한 불순물영역(123) 형성공정에서 이온주입시 발생된 격자손상을 포함한 결함이 어닐시 치유되지 않고 잔류하는 것을 방지하기 위해 각뿔형태로 돌출된 것일 수 있다. 구체적으로, 각뿔의 옆면에 대응하는 리세스(121)의 밑면(122)은 기판(101) 표면의 결정면을 기준으로 가장 큰 표면밀도(surface density, atoms/cm2)를 갖는 결정면을 포함하지 않을 수 있다. 즉, 리세스(121)의 밑면(122)은 가장 큰 표면밀도를 갖는 결정면이 배제됨에 따라 각뿔형태로 돌출된 형상일 수 있다. 일례로, 기판(101) 표면의 결정면이 (100) 평면인 경우에 가장 큰 표면밀도를 갖는 결정면은 (111) 평면이며, 리세스(121) 밑면(122)의 결정면은 (111) 평면을 포함하지 않는다. 참고로, 실리콘기판(101)에서 (111) 평면은 다른 결정면 대비 표면밀도가 크기 때문에 물리적/전기적 특성이 상대적으로 열악한 것으로 알려져 있다.
또한, 실시예에 따른 트랜지스터는 매립형 게이트(110) 양측 활성영역(103)의 기판(101)에 형성된 접합부(120)를 포함할 수 있으며, 접합부(120)는 리세스(121) 아래 기판(101)에 형성된 불순물영역(123), 리세스(121) 밑면(122) 상에 형성된 오믹콘택(124) 및 오믹콘택(124) 상에 형성되어 리세스(121)를 갭필하는 콘택패드(125)를 포함할 수 있다.
리세스(121) 아래 기판(101)에 형성된 불순물영역(123)은 기판(101)에 비소(As), 인(P)을 포함한 N형 불순물 또는 붕소(B)를 포함한 P형 불순물을 이온주입하여 형성된 것일 수 있다. 불순물영역(123)은 리세스(121) 밑면(122) 형상(또는 단차)를 따라 형성되어 기하학적인 형태를 가질 수 있다. 아울러, 불순물영역(123)은 리세스(121) 밑면(122) 기준으로 일정한 두께(또는 깊이)를 가질 수 있다. 예컨대, 각뿔형태의 밑면(122) 형태에 대응하는 형상을 갖는 불순물영역은 깔데기 형태일 수 있다. 일정한 두께로 리세스(121) 밑면(122) 형상을 따라 형성된 불순물영역(123)은 기판(101) 표면에 평행한 방향에서(즉, 수평방향에서) 가장자리의 일부만이 게이트전극(113)과 중첩될 수 있다. 즉, 수평방향에서 접합부(120)의 중심에 위치하는 불순물영역(123)은 게이트전극(113)과 중첩되지 않고, 접합부(120)의 가장자리에 위치하는 불순물영역(123) 일부가 게이트전극(113)과 중첩될 수 있다. 이를 통해, 게이트전극(113)과 불순물영역(123) 사이의 전계에 기인한 특성 열화를 방지할 수 있다. 참고로, 리세스(121) 밑면(122)이 평판형태인 경우에는 수평방향에서 접합부(120)의 중심 및 가장자리의 불순물영역(123)이 모두 게이트전극(113)과 중첩된다. 이에 반해, 실시예에 따른 불순물영역(123)은 가장자리 일부만이 게이트전극(113)과 중첩됨에 따라 게이트전극(113)과 중첩되는 불순물영역(123)의 볼륨을 감소시킬 수 있다. 이를 통해, 불순물영역(123)과 게이트전극(113) 사이의 전계를 감소시킬 수 있으며, 불순물영역(123)이 고농도 영역과 저농도 영역을 포함하는 LDD(lightly doped drain) 구조를 채용한 것과 유사한 효과를 구현할 수 있다.
오믹콘택(124)은 불순물영역(123)과 콘택패드(125) 사이의 콘택저항을 감소시키는 역할을 수행함과 동시에 불순물영역(123) 내 불순물의 외확산을 방지하는 베리어(barrier)로 작용할 수 있다. 밑면(122)이 각뿔형태로 돌출된 리세스(121)와 더불어서 오믹콘택(124)에 의해 불순물영역(123)과 콘택패드(125) 사이의 콘택저항을 더욱더 감소시킬 수 있다. 따라서, 접합부(120)의 전체 저항도 더욱더 감소시킬 수 있다. 오믹콘택(124)은 금속실리사이드를 포함할 수 있다. 금속실리사이드는 티타늄실리사이드를 포함할 수 있다.
콘택패드(125)는 밑면(122)이 각뿔형태로 돌출된 리세스(121)를 포함하는 접합부(120)에 연결될 도전체(미도시) 예컨대, 플러그와 접합부(120) 사이의 콘택마진(예컨대, 정렬마진)을 확보함과 동시에 접합부(120) 전체 저항을 감소시키는 역할을 수행할 수 있다. 콘택패드(125)는 금속성막을 포함할 수 있다. 일례로, 콘택패드(125)는 티타늄질화막(TiN)을 포함할 수 있다.
상술한 실시예에 따른 트랜지스터는 밑면(122)이 각뿔형태로 돌출된 리세스(121), 리세스(121)의 밑면(122) 형상을 따라 형성된 불순물영역(123), 오믹콘택(124) 및 콘택패드(125)를 포함하는 접합부(120)를 구비함으로써, 트랜지스터 소스/드레인의 저항을 현저히 감소시킴과 동시에 장치 신뢰성을 향상시킬 수 있다.
이하에서는 도 3a 내지 도 3e를 참조하여 도 2에 도시된 트랜지스터의 제조방법에 대한 일례를 설명하기로 한다. 도 3a 내지 도 3e는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 도 1에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 단결정 상태를 갖는 기판(11)을 준비한다. 기판(11)은 단결정 상태의 반도체기판일 수 있으며, 실리콘 함유 재료를 포함할 수 있다. 따라서, 기판(11)은 단결정의 실리콘기판일 수 있다. 구체적으로, 기판(11)으로 단결정 벌크 실리콘기판 또는 지지기판, 매몰절연층 및 단결정 실리콘층이 순차적으로 적층된 SOI 기판을 사용할 수 있다.
여기서, 단결정 상태를 갖는 기판(11)의 표면(또는 상부면)은 밀러지수로 설명되는 소정의 결정면을 가질 수 있다. 일례로, 기판(11) 표면의 결정면은 (100) 평면일 수 있다.
다음으로, 기판(11)에 활성영역(13)을 정의하는 소자분리막(12)을 형성한다. 소자분리막(12)은 STI(Shallow Trenh Isolation) 공정으로 형성할 수 있다. STI 공정은 기판(11)을 선택적으로 식각하여 소자분리 트렌치를 형성하고, 소자분리 트렌치에 절연물질을 갭필하는 일련의 공정을 의미한다. 소자분리막(12)에 의하여 정의된 활성영역(13)은 장축 및 단축을 갖는 바타입(bar type) 또는 장축이 일방향으로 연장된 라인타입(line type)으로 형성할 수 있다.
다음으로, 적어도 일부가 기판(11)에 매립되는 매립형 게이트(18)를 형성한다. 일례로, 매립형 게이트(18)는 게이트 구조물 전부가 기판(11)에 매립되도록 형성할 수 있다.
구체적으로, 매립형 게이트(18)는 기판(11)을 선택적으로 식각하여 트렌치(14)를 형성하고, 트렌치(14) 표면에 게이트절연막(15)을 형성한 이후에 트렌치(14)를 일부 갭필하는 게이트전극(16) 및 게이트전극(16) 상에서 나머지 트렌치(14)를 갭필하는 게이트실링막(17)을 형성하는 일련의 공정을 통해 형성할 수 있다. 트렌치(14)는 활성영역(13) 및 소자분리막(12)을 모두 식각하여 형성할 수 있다. 이때, 소자분리막(12)에 형성되는 트렌치(14)의 깊이는 활성영역(13)에 형성되는 트렌치(14)의 깊이와 동일하게 형성하거나, 또는 더 크게 형성할 수 있다. 게이트전극(16)은 기판(11) 전면에 도전물질을 증착한 이후에 전면식각 예컨대, 에치백을 진행하여 형성할 수 있다. 게이트전극(16) 형성공정시 기형성된 게이트절연막(15)도 일부 식각될 수 있다. 게이트전극(16)은 금속성물질을 포함할 수 있으며, 금속성물질은 텅스텐(W)을 포함할 수 있다. 게이트실링막(17)은 기판(11) 전면에 절연물질을 증착한 이후에 기판(11) 표면이 노출될때까지 평탄화공정 예컨대, 화학적기계적연마를 진행하여 형성할 수 있다. 게이트절연막(15) 및 게이트실링막(17)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 다중막으로 형성할 수 있다.
도 3b에 도시된 바와 같이, 매립형 게이트(18) 양측 활성영역(13)의 기판(11)을 식각하여 제1리세스(19)를 형성한다. 제1리세스(19)는 후속 공정을 통해 형성될 접합부(즉, 소스/드레인)의 콘택패드가 형성될 공간을 제공함과 동시에 접합부 상에 형성될 플러그(미도시)와 접합부 사이의 콘택마진(예컨대, 정렬마진)을 증대시키는 역할을 수행할 수 있다. 제1리세스(19)의 밑면은 기판(11) 표면과 동일한 결정면을 가질 수 있다. 따라서, 제1리세스(19) 밑면의 결정면은 (100) 평면일 수 있다. 제1리세스(19)는 건식식각으로 형성할 수 있다. 예컨대, 제1리세스(19)는 에치백으로 형성할 수 있다. 이때, 소자분리막(12) 및 게이트실링막(17)이 식각장벽으로 작용할 수 있다.
다음으로, 접합부에 대응하는 기판(11)에 복수회의 경사이온주입을 실시하여 비정질영역(20)을 형성한다. 비정질영역은 밑면이 각뿔형태로 돌출된 리세스를 형성하기 위한 것일 수 있다. 접합부에 대응하는 기판(11)은 제1리세스(19) 밑면에 대응하는 기판(11)일 수 있다. 비정질영역(20)은 기판(11) 표면의 결정면을 기준으로 표면밀도가 가장 큰 결정면의 집합체일 수 있다. 복수회의 경사이온주입시 이온주입각, 이온주입 에너지 및 이온주입 횟수는 기판(11) 표면의 결정면에 따라 조절할 수 있다.
일례로, 기판(11) 표면의 결정면이 (100) 평면인 경우에 표면밀도가 가장 큰 결정면은 (111) 평면이다. 따라서, 비정질영역(20)은 기판(11) 표면을 수직하게 바라볼 때, 결정면 (111) 평면들의 집합체라 할 수 있다. 그러므로, 경사이온주입은 기판(11) 표면과 평행한 어느 한 방향(즉, 어느 한 수평방향)을 기준으로 전후좌우 즉, 90°, 180°, 270° 및 360° 방향에서 4번 진행할 수 있다. 그리고, 각각의 경사이온주입은 아르곤(Ar), 질소(N), 저마늄(Ge), 탄소(C) 등의 이온종을 사용하여 5°내지 40° 범위의 이온주입각, 5KeV 내지 20KeV 범위의 이온주입 에너지 및 1×1015 내지 5×1015 범위의 도즈(atoms/cm2)를 사용하여 진행할 수 있다. 참고로, 이온주입각은 기판(11) 표면에 수직한 법선을 기준으로 한 것이다.
도 3c에 도시된 바와 같이, 비정질영역(20)을 제거하여 제2리세스(21)를 형성한다. 비정질영역(20)을 제거하여 형성된 제2리세스(21)는 밑면(22)이 각뿔형태로 돌출된 형상을 가질 수 있다. 여기서, 비정질영역(20)을 제거함에 따라 접합부에 대응하는 영역에서 가장 큰 표면밀도를 갖는 결정면을 배제할 수 있다. 일례로, 비정질영역(20)을 제거함에 따라 기판(11) 표면의 결정면이 (100) 평면인 경우에 표면밀도가 가장 큰 결정면인 (111) 평면을 접합부에 대응하는 영역에서 배제할 수 있다. 따라서, 제2리세스(21)의 밑면(22)은 각뿔형태로 돌출된 형상을 가질 수 있으며, 제2리세스(21) 밑면(22, 각뿔의 옆면)의 결정면은 (111) 평면을 포함하지 않는다.
단결정 상태를 갖는 기판(11)에서 비정질영역(20)은 습식식각을 통해 제거할 수 있다. 이때, 습식식각을 사용하기 때문에 제2리세스(21)를 형성하는 과정에서 기판(11) 및 인접 구조물에 불필요한 손상 또는 결함이 발생하는 것을 방지할 수 있다. 습식식각은 암모니아(NH4OH+H20) 계열의 식각제를 사용할 수 있다.
이로써, 제1리세스(19) 및 제2리세스(21)를 포함하는 리세스(23)를 형성할 수 있다. 리세스(23)는 매립형 게이트(18) 양측 활성영역(13)의 기판(11)에 형성되고, 밑면(22)이 각뿔형태로 돌출된 형상을 가질 수 있다. 각뿔의 꼭지점은 리세스(23) 내부에 위치할 수 있다.
도 3d에 도시된 바와 같이, 밑면(22)이 각뿔형태로 돌출된 리세스(23) 아래 기판(11)에 불순물영역(24)을 형성한다. 불순물영역(24)은 불순물 이온주입 및 어닐을 순차적으로 진행하여 형성할 수 있다.
불순물 이온주입시 불순물로는 비소(As), 인(P)과 같은 N형 불순물 또는 붕소(B)와 같은 P형 불순물을 사용할 수 있다. 불순물은 기판(11) 표면에 수직하게 주입할 수 있다. 따라서, 불순물영역(24)은 리세스(23) 밑면(22)의 형상(또는 단차)를 따라 기하학적 형상을 가질 수 있으며, 리세스(23)의 밑면(22)을 기준으로 일정한 두께(또는 깊이)를 가질 수 있다. 불순물영역(24)은 깔데기 형태를 가질 수 있다. 리세스(23) 밑면(22)의 형상을 따라 형성된 불순물영역(24)은 기판(11) 표면과 평행한 방향에서(즉, 수평방향에서) 가장자리의 일부만이 게이트전극(16)과 중첩될 수 있다. 이처럼, 불순물영역(24)의 가장자리 일부만이 게이트전극(16)과 중첩됨에 따라 게이트전극(16)과 중첩되는 불순물영역(24)의 볼륨을 감소시켜 이들 사이의 전계에 기인한 특성 열화를 개선할 수 있다.
일례로, 불순물 이온주입은 기판(11)에 수직한 방향으로 인(P), 아세닉(As) 등을 포함한 N형 불순물을 5KeV 내지 20KeV 범위의 이온주입 에너지 및 1×1015 내지 1×1016 범위의 도즈를 사용하여 진행할 수 있다.
불순물 이온주입에 이어서 진행되는 어닐은 주입된 불순물을 활성화시킴과 동시에 불순물 이온주입시 발생된 기판(11)의 격자손상을 포함한 결함을 치유하기 위한 것이다. 어닐은 급속열처리(RTP)로 진행할 수 있다. 여기서, 리세스(23)의 밑면(22)은 기판(11) 표면의 결정면을 기준으로 표면밀도가 가장 큰 결정면을 배제함에 따라 어닐시 결함을 효과적으로 치유할 수 있다. 즉, 어닐시 결함이 치유되지 않고 잔류하는 것을 방지할 수 있다.
참고로, 리세스(23)의 밑면(22)이 기판(11) 표면의 결정면과 동일한 (100) 평면인 경우에 불순물영역(24)은 내부에 (111) 평면을 포함하게 된다. 어닐시 불순물영역(24) 내부의 (111) 평면은 다른 결정면들보다 표면밀도가 크기 때문에 재결정화 속도가 현저히 느려 제한된 시간내에 결함이 치유되지 않고 잔류하는 경우가 빈번하게 발생한다. 아울러, 어닐시 치유되지 않은 결함은 후속 공정간 확장되어 장치 특성을 더욱더 열화시키는 소스로 작용한다.
이에 반해, 실시예에 따른 트랜지스터는 리세스(23)의 밑면(22)이 각뿔형태로서 각뿔의 옆면에 대응하는 리세스(23) 밑면(22)의 결정면이 (111) 평면을 포함하지 않기 때문에 어닐시 결함이 치유되지 않고 잔류하는 것을 방지할 수 있다.
한편, 실시예와 같이 리세스(23) 밑면(22)의 결정면이 (111) 평면을 포함하지 않더라도, 리세스(23)의 밑면(22) 형상을 따라 형성된 불순물영역(24)은 내부에 (111) 평면을 포함할 수 있다. 그러나, 리세스(23)의 밑면(22)이 기판(11) 표면의 결정면과 동일한 경우 대비 불순물영역(24) 내에서 (111) 평면이 차지하는 볼륨이 현저히 작기 때문에 어닐시 제한된 시간내에 결함을 모두 치유하여 특성을 개선할 수 있다.
도 3e에 도시된 바와 같이, 리세스(23)의 밑면(22) 상에 오믹콘택(25)을 형성한다. 오믹콘택(25)은 후속 공정을 통해 형성될 콘택패드(26)와 불순물영역(24) 사이의 콘택저항을 감소시키는 역할을 수행할 수 있다. 아울러, 오믹콘택(25)은 후속 공정간 불순물영역(24) 내 불순물의 외확산을 방지하는 베리어(barrier)로 작용할 수도 있다. 오믹콘택(25)은 금속실리사이드를 포함할 수 있다. 금속실리사이드는 티타늄실리사이드를 포함할 수 있다. 오믹콘택(25)은 리세스(23)를 포함한 구조물 표면을 따라 금속막을 형성한 이후에 어닐을 진행하여 리세스(23) 밑면(22) 상에 금속실리사이드를 형성한 후, 잔류하는 미반응 금속막을 제거하는 일련의 공정을 통해 형성할 수 있다.
다음으로, 오믹콘택(25) 상에 콘택패드(26)를 형성한다. 콘택패드(26)는 금속성막으로 형성할 수 있다. 콘택패드(26)는 리세스(23)를 포함한 구조물 전면에 금속성막을 형성하고, 기판(11) 표면이 노출될때까지 평탄화공정을 진행하여 형성할 수 있다. 평탄화공정은 화학적기계적연마법(CMP)을 사용할 수 있다.
이로써, 매립형 게이트(18) 양측 기판(11)에 밑면(22)이 각뿔형태로 돌출된 리세스(23), 리세스(23) 아래 기판(11)에 리세스(23) 밑면(22)을 따라 형성된 불순물영역(24), 리세스(23)에 갭필된 콘택패드(26) 및 불순물영역(24)과 콘택패드(26) 사이에 개재된 오믹콘택(25)을 포함하는 접합부(30)를 형성할 수 있다.
상술한 실시예에 따른 트랜지스터는 다양한 전자 장치들에 이용될 수 있으며, 특히 반도체 메모리에 이용될 수 있다. 예를 들어, 반도체 메모리는 데이터를 저장하기 위한 복수의 메모리 셀이 배열된 셀 어레이를 포함할 수 있다. 복수의 메모리 셀 각각은, 데이터가 저장되는 메모리 소자(memory element)와 메모리 소자로의 액세스(access)를 제어하기 위한 선택 소자(select element)를 포함할 수 있다. 실시예에 따른 트랜지스터는 이러한 선택 소자로 이용될 수 있다. 특히, 실시예에 따른 트랜지스터는 저항 변화를 센싱하는 반도체 메모리에 이용될 수 있다.
저항변화를 센싱하는 반도체 메모리는 메모리 소자로 가변저항소자(variable resistance element)를 사용할 수 있다. 가변저항소자는 자신에게 인가되는 바이어스(예컨대, 전류 또는 전압)에 응답하여 서로 다른 저항상태 사이에서 스위칭할 수 있는 소자를 의미한다. 가변저항소자는 정보의 저장 및 소거가 저항특성의 변화에 의해 이루어지는 저항성 메모리에 사용되는 가변 저항 물질(variable resistance material)을 포함할 수 있다. 가변 저항 물질은 RRAM, PRAM, FRAM, MRAM, STTRAM 등에 이용되는 다양한 물질을 포함할 수 있다. 예컨대, 가변 저항 물질은 강자성 물질, 전이금속산화물, 페로브스카이트계 물질을 포함한 금속산화물, 칼코게나이드(chalcogenide)계 물질을 포함한 상변화 물질, 강유전 물질 등을 포함할 수 있다.
이하, 도 4 및 도 5를 참조하여 본 발명의 실시예에 따른 트랜지스터를 포함하는 반도체 메모리에 대하여 상세히 설명하기로 한다. 도 4 본 발명의 실시예에 따른 트랜지스터를 포함하는 반도체 메모리를 도시한 평면도이다. 도 5는 본 발명의 실시예에 따른 트랜지스터를 포함하는 반도체 메모리를 도 4에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다. 여기서, 도 4에 도시된 A-A'절취선 및 B-B'절취선과 도 5에 도시된 리세스의 밑면 형상이 일치하지 않으나, 이는 설명의 편의 및 이해의 편의를 돕기 위한 것이다.
도 4 및 도 5에 도시된 바와 같이, 실시예에 따른 반도체 메모리는 단결정 상태를 갖는 기판(101)에 형성되어 복수의 활성영역(103)을 정의하는 소자분리막(102) 및 적어도 일부가 기판(101)에 매립된 매립형 게이트(110) 및 접합부(120)를 갖는 복수의 트랜지스터를 포함할 수 있다. 단결정 상태를 갖는 기판(101)은 실리콘 함유 물질을 포함할 수 있다. 소자분리막(102)은 STI 공정으로 형성된 것일 수 있다. 활성영역(103)은 장축 및 단축을 갖고, 장축이 제1방향으로 연장된 라인타입일 수 있으며, 제1방향과 교차하는 제2방향으로 소정 간격 이격되어 복수개가 배치될 수 있다. 복수의 트랜지스터는 상술한 실시예에 따른 트랜지스터일 수 있다. 예를 들어, 매립형 게이트(110)는 활성영역(103)과 소자분리막(102)을 동시에 가로지르도록 제2방향으로 연장된 라인타입의 트렌치(111), 트렌치(111) 표면에 형성된 게이트절연막(112), 트렌치(111)를 일부 갭필하는 게이트전극(113), 나머지 트렌치(111)를 갭필하는 게이트실링막(114)을 포함할 수 있다. 게이트전극(113)은 워드라인(Word Line)으로 작용할 수 있다. 각 활성영역(103)에 복수개의 트랜지스터가 배치될 수 있으며, 인접한 트랜지스터는 접합부(120)를 공유할 수 있다. 접합부(120)는 밑면(122)이 각뿔형태로 돌출된 리세스(121), 리세스(121) 아래 기판(101)에 형성된 불순물영역(123), 리세스(121) 밑면(122) 상의 오믹콘택(124) 및 오믹콘택(124) 상에서 리세스(121)를 갭필하는 콘택패드(125)를 포함할 수 있다. 매립형 게이트(110) 및 접합부(120)를 갖는 트랜지스터는 앞서 상세히 설명한 바, 여기서는 상세한 설명을 생략하기로 한다.
또한, 실시예에 따른 반도체 메모리는 기판(101) 상에 형성된 제1층간절연막(131), 제1층간절연막(131)을 관통하여 활성영역(103) 양측 가장자리의 접합부(120)에 연결되는 제1플러그(132) 및 매립형 게이트(110) 사이의 접합부(120)에 연결되는 제2플러그(133)를 포함할 수 있다. 제1층간절연막(131)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 다중막일 수 있다. 제2방향에서 제1플러그(132)는 활성영역(103)의 일측에 치우쳐 배치될 수 있고, 제2플러그(133)는 활성영역(103)의 타측에 치우쳐 배치될 수 있다. 여기서, 접합부(120)의 콘택패드(125)로 인해 제1플러그(132) 및 제2플러그(133) 사이의 콘택마진을 확보할 수 있다.
또한, 실시예에 따른 반도체 메모리는 제1층간절연막(131) 상에 제1플러그(132)와 접하는 가변저항소자(140), 가변저항소자(140)를 포함한 제1층간절연막(131) 상에 형성된 제2층간절연막(151), 제2층간절연막(151)을 관통하여 가변저항소자(140)에 접하는 제3플러그(152) 및 제2층간절연막(151)을 관통하여 제2플러그(133)에 접하는 제4플러그(153)를 포함할 수 있다. 제2층간절연막(151)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 다중막일 수 있다. 가변저항소자(140)는 자신에게 인가되는 바이어스(예컨대, 전류 또는 전압)에 응답하여 서로 다른 저항상태 사이에서 스위칭할 수 있는 소자를 의미한다. 가변저항소자(140)는 두 자성체 사이에 터널베리어가 삽입된 자기터널접합(MTJ), 금속산화물, 상변화 물질, 강유전 물질등을 포함할 수 있다.
또한, 실시예에 따른 반도체 메모리는 제2층간절연막(151) 상에 형성되어 각각 제3플러그(152) 및 제4플러그(153)에 접하는 제1도전라인(161) 및 제2도전라인(162)을 포함할 수 있다. 제1도전라인(161)은 비트라인(Bit Line)일 수 있고, 제2도전라인(162)은 소스라인(Source Line)일 수 있다. 그리고, 제2도전라인(162)에 연결된 제2플러그(133) 및 제4플러그(153)는 소스라인콘택(Source Line Contact)일 수 있다. 제1도전라인(161) 및 제2도전라인(162)은 각각 제1방향으로 연장된 라인타입의 패턴일 수 있고, 제2방향으로 소정 간격 이격되어 교번 배치될 수 있다.
상술한 반도체 메모리는 선택 소자로 낮은 저항을 갖는 접합부(120)를 포함한 트랜지스터를 사용함으로써, 저항 변화를 센싱하는 반도체 메모리의 동작 특성 및 신뢰성을 향상시킬 수 있다.
상술한 실시예에 따른 트랜지스터 및 이 트랜지스터를 포함하는 반도체 메모리는 다양한 전자장치 또는 시스템에 이용될 수 있다. 도 6 내지 도 10은 상술한 실시예에 따른 트랜지스터 및 이 트랜지스터를 포함하는 반도체 메모리를 이용하여 구현할 수 있는 전자장치 또는 시스템의 몇몇 예시들을 나타낸 것이다.
도 6은 본 발명의 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 6을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 트랜지스터 및 이 트랜지스터를 포함한 메모리 소자를 포함할 수 있다. 트랜지스터는 기판에 적어도 일부가 매립되는 매립형 게이트 및 매립형 게이트 양측 기판에 형성된 접합부를 포함할 수 있다. 접합부는 매립형 게이트 양측 기판에 형성되어 밑면이 각뿔형태로 돌출된 리세스, 리세스 아래 기판에 형성된 불순물영역 및 리세스에 갭필된 콘택패드를 포함할 수 있으며, 상술한 접합부를 구비함으로서 장치의 신뢰성을 향상시킬 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 마이크로프로세서(1000)의 신뢰성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 7을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 트랜지스터 및 이 트랜지스터를 포함한 메모리 소자를 포함할 수 있다. 트랜지스터는 기판에 적어도 일부가 매립되는 매립형 게이트 및 매립형 게이트 양측 기판에 형성된 접합부를 포함할 수 있다. 접합부는 매립형 게이트 양측 기판에 형성되어 밑면이 각뿔형태로 돌출된 리세스, 리세스 아래 기판에 형성된 불순물영역 및 리세스에 갭필된 콘택패드를 포함할 수 있으며, 상술한 접합부를 구비함으로서 장치의 신뢰성을 향상시킬 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 프로세서(1100)의 신뢰성 향상이 가능하다.
도 7에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 8을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 트랜지스터 및 이 트랜지스터를 포함한 메모리 소자를 포함할 수 있다. 트랜지스터는 기판에 적어도 일부가 매립되는 매립형 게이트 및 매립형 게이트 양측 기판에 형성된 접합부를 포함할 수 있다. 접합부는 매립형 게이트 양측 기판에 형성되어 밑면이 각뿔형태로 돌출된 리세스, 리세스 아래 기판에 형성된 불순물영역 및 리세스에 갭필된 콘택패드를 포함할 수 있으며, 상술한 접합부를 구비함으로서 장치의 신뢰성을 향상시킬 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 시스템(1200)의 신뢰성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 트랜지스터 및 이 트랜지스터를 포함한 메모리 소자를 포함할 수 있다. 트랜지스터는 기판에 적어도 일부가 매립되는 매립형 게이트 및 매립형 게이트 양측 기판에 형성된 접합부를 포함할 수 있다. 접합부는 매립형 게이트 양측 기판에 형성되어 밑면이 각뿔형태로 돌출된 리세스, 리세스 아래 기판에 형성된 불순물영역 및 리세스에 갭필된 콘택패드를 포함할 수 있으며, 상술한 접합부를 구비함으로서 장치의 신뢰성을 향상시킬 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 시스템(1200)의 신뢰성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 9를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 트랜지스터 및 이 트랜지스터를 포함한 메모리 소자를 포함할 수 있다. 트랜지스터는 기판에 적어도 일부가 매립되는 매립형 게이트 및 매립형 게이트 양측 기판에 형성된 접합부를 포함할 수 있다. 접합부는 매립형 게이트 양측 기판에 형성되어 밑면이 각뿔형태로 돌출된 리세스, 리세스 아래 기판에 형성된 불순물영역 및 리세스에 갭필된 콘택패드를 포함할 수 있으며, 상술한 접합부를 구비함으로서 장치의 신뢰성을 향상시킬 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 신뢰성 향상이 가능하다.
도 10은 본 발명의 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 10을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 트랜지스터 및 이 트랜지스터를 포함한 메모리 소자를 포함할 수 있다. 트랜지스터는 기판에 적어도 일부가 매립되는 매립형 게이트 및 매립형 게이트 양측 기판에 형성된 접합부를 포함할 수 있다. 접합부는 매립형 게이트 양측 기판에 형성되어 밑면이 각뿔형태로 돌출된 리세스, 리세스 아래 기판에 형성된 불순물영역 및 리세스에 갭필된 콘택패드를 포함할 수 있으며, 상술한 접합부를 구비함으로서 장치의 신뢰성을 향상시킬 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 신뢰성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 트랜지스터 및 이 트랜지스터를 포함한 메모리 소자를 포함할 수 있다. 트랜지스터는 기판에 적어도 일부가 매립되는 매립형 게이트 및 매립형 게이트 양측 기판에 형성된 접합부를 포함할 수 있다. 접합부는 매립형 게이트 양측 기판에 형성되어 밑면이 각뿔형태로 돌출된 리세스, 리세스 아래 기판에 형성된 불순물영역 및 리세스에 갭필된 콘택패드를 포함할 수 있으며, 상술한 접합부를 구비함으로서 장치의 신뢰성을 향상시킬 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 신뢰성 향상이 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
101 : 기판 102 : 소자분리막
103 : 활성영역 110 : 매립형 게이트
111 : 트렌치 112 : 게이트절연막
113 : 게이트전극 114 : 게이트실링막
120 : 접합부 121 : 리세스
122 : (리세스의) 밑면 123 : 불순물영역
124 : 오믹콘택 125 : 콘택패드

Claims (32)

  1. 반도체 메모리를 포함하는 전자장치로서,
    상기 반도체 메모리는,
    적어도 일부가 기판에 매립되는 게이트;
    상기 게이트 양측 기판에 형성된 접합부; 및
    상기 게이트 일측의 상기 접합부에 연결된 메모리 소자를 포함하고,
    상기 접합부는,
    밑면이 각뿔형태로 돌출된 리세스;
    상기 리세스 아래 기판에 형성된 불순물영역; 및
    상기 리세스에 갭필된 콘택패드
    를 포함하는 전자장치.
  2. 제1항에 있어서,
    상기 접합부는 상기 불순물영역과 상기 콘택패드 사이에 개재된 오믹콘택을 더 포함하는 전자장치.
  3. 제1항에 있어서,
    상기 게이트는,
    상기 기판에 형성된 트렌치 표면에 형성되는 게이트절연막;
    상기 게이트절연막 상에서 상기 트렌치를 일부 갭필하는 게이트전극; 및
    상기 게이트전극 상에서 나머지 상기 트렌치를 갭필하는 게이트실링막
    을 포함하는 전자장치.
  4. 제3항에 있어서,
    상기 불순물영역의 가장자리 일부가 상기 게이트전극과 중첩되는 전자장치.
  5. 제1항에 있어서,
    상기 기판은 단결정 상태의 반도체기판을 포함하고,
    상기 리세스의 밑면은 상기 기판에서 표면밀도가 가장 큰 결정면이 배제된 전자장치.
  6. 제5항에 있어서,
    상기 기판은 표면의 결정면이 (100) 평면인 단결정 실리콘을 포함하고,
    상기 리세스의 밑면은 상기 단결정 실리콘에서 표면밀도가 가장 큰 결정면인 (111) 평면이 배제된 전자장치.
  7. 제1항에 있어서,
    상기 불순물영역은 상기 리세스의 밑면 형태에 대응하는 형상을 갖고, 상기 리세스 밑면으로부터 일정한 두께를 갖는 전자장치.
  8. 제1항에 있어서,
    상기 불순물영역은 깔데기 형태를 갖는 전자장치.
  9. 제1항에 있어서,
    상기 메모리 소자는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변저항소자를 포함하는 전자장치.
  10. 제9항에 있어서,
    상기 가변저항소자는 두 자성체 사이에 터널베리어가 개재된 자기터널접합을 포함하는 전자장치.
  11. 제9항에 있어서,
    상기 가변저항소자는 금속산화물, 상변화 물질 또는 강유전 물질을 포함하는 전자장치.
  12. 제1항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인 전자장치.
  13. 제1항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인 전자장치.
  14. 제1항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인 전자장치.
  15. 제1항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인 전자장치.
  16. 제1항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인 전자장치.
  17. 단결정 상태를 갖는 기판을 준비하는 단계;
    적어도 일부가 상기 기판에 매립되는 게이트를 형성하는 단계;
    상기 게이트 양측 기판에 밑면이 각뿔형태로 돌출된 리세스를 형성하는 단계;
    상기 리세스 아래 기판에 불순물영역을 형성하는 단계; 및
    상기 리세스를 갭필하는 콘택패드를 형성하는 단계
    를 포함하는 전자장치 제조방법.
  18. 제17항에 있어서,
    상기 콘택패드를 형성하기 이전에,
    상기 리세스 밑면 상에 오믹콘택을 형성하는 단계를 더 포함하는 전자장치 제조방법.
  19. 제17항에 있어서,
    상기 게이트를 형성하는 단계는,
    상기 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면에 게이트절연막을 형성하는 단계;
    상기 트렌치를 일부 갭필하는 게이트전극을 형성하는 단계; 및
    상기 게이트전극 상에서 나머지 상기 트렌치를 갭필하는 게이트실링막을 형성하는 단계
    를 포함하는 전자장치 제조방법.
  20. 제19항에 있어서,
    상기 불순물영역을 형성하는 단계에서,
    상기 불순물영역의 가장자리 일부가 상기 게이트전극과 중첩되도록 형성하는 전자장치 제조방법.
  21. 제20항에 있어서,
    상기 불순물영역은 상기 기판에 수직하게 불순물을 이온주입하여 형성하는 전자장치 제조방법.
  22. 제17항에 있어서,
    상기 리세스를 형성하는 단계는,
    상기 기판에 제1리세스를 형성하는 단계;
    복수회의 경사이온주입을 실시하여 상기 제1리세스 아래 기판에 비정질영역을 형성하는 단계; 및
    상기 비정질영역을 제거하여 밑면이 각뿔형태로 돌출된 제2리세스를 형성하는 단계
    를 포함하는 전자장치 제조방법.
  23. 제22항에 있어서,
    상기 비정질영역은 상기 단결정 기판에서 표면밀도가 가장 큰 결정면의 집합체인 전자장치 제조방법.
  24. 제23항에 있어서,
    상기 단결정 기판 표면의 결정면은 (100) 평면을 포함하고,
    상기 비정질영역은 상기 단결정 기판에서 표면밀도가 가장 큰 결정면인 (111) 평면의 집합체인 전자장치 제조방법.
  25. 다수의 활성영역을 포함하는 기판;
    상기 다수의 활성영역 사이에서 적어도 일부가 상기 기판에 매립되는 게이트;
    상기 다수의 활성영역 상에 형성되는 콘택패드; 및
    상기 콘택패드와 인접한 상기 다수의 활성영역은 상부의 불순물영역을 포함하고, 상기 상부는 각뿔형태인 트랜지스터.
  26. 제25항에 있어서,
    상기 콘택패드와 상기 다수의 활성영역 사이에 게재된 오믹콘택을 더 포함하는 트랜지스터.
  27. 제25항에 있어서,
    상기 게이트는,
    상기 다수의 활성영역 사이의 기판에 형성된 트렌치 표면에 형성되는 게이트절연막;
    상기 게이트절연막 상에서 상기 트렌치를 일부 갭필하는 게이트전극; 및
    상기 게이트전극 상에서 나머지 상기 트렌치를 갭필하는 게이트실링막
    을 포함하는 트랜지스터.
  28. 제27항에 있어서,
    상기 불순물영역의 가장자리 일부가 상기 게이트전극과 중첩되는 트랜지스터.
  29. 제25항에 있어서,
    상기 기판은 단결정 상태의 반도체기판을 포함하고,
    상기 다수의 활성영역 상부는 상기 기판에서 표면밀도가 가장 큰 결정면이 배제된 트랜지스터.
  30. 제29항에 있어서,
    상기 기판은 표면의 결정면이 (100) 평면인 단결정 실리콘을 포함하고,
    상기 다수의 활성영역 상부는 상기 단결정 실리콘에서 표면밀도가 가장 큰 결정면인 (111) 평면이 배제된 트랜지스터.
  31. 제25항에 있어서,
    상기 불순물영역은 상기 다수의 활성영역 상부에 대응하는 형상을 갖고, 상기 다수의 활성영역 상부로부터 일정한 두께를 갖는 트랜지스터.
  32. 제25항에 있어서,
    상기 불순물영역은 깔데기 형태를 갖는 트랜지스터.
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