KR20170096371A - 트랜지스터를 포함하는 전자 장치 및 그 제조 방법 - Google Patents

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Abstract

트랜지스터를 포함하는 전자 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 트랜지스터를 포함하는 전자 장치의 제조 방법은, 반도체 기판 상에 게이트 예정 영역을 노출시키는 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각 베리어로 상기 반도체 기판을 식각하여 게이트 트렌치를 형성하는 단계; 상기 게이트 트렌치의 내벽 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 상기 게이트 트렌치의 하부를 매립하는 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 결과물을 덮는 절연 물질을 형성하는 단계; 상기 절연 물질을 리세스하여 상기 하드마스크 패턴의 하면보다 하향된 상면을 갖는 게이트 보호막을 형성하는 단계; 상기 하드마스크 패턴을 제거하는 단계; 상기 반도체 기판의 상면이 상기 게이트 보호막의 상면보다 하향되도록 상기 반도체 기판을 리세스하는 단계; 및 상기 반도체 기판의 리세스에 의해 형성되는 공간을 매립하는 도전 패턴을 형성하는 단계를 포함할 수 있다.

Description

트랜지스터를 포함하는 전자 장치 및 그 제조 방법{ELECTRONIC DEVICE INCLUDING TRANSISTOR AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 우수한 특성을 갖는 트랜지스터 및 이를 포함하는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 트랜지스터를 포함하는 전자 장치의 제조 방법은, 반도체 기판 상에 게이트 예정 영역을 노출시키는 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각 베리어로 상기 반도체 기판을 식각하여 게이트 트렌치를 형성하는 단계; 상기 게이트 트렌치의 내벽 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 상기 게이트 트렌치의 하부를 매립하는 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 결과물을 덮는 절연 물질을 형성하는 단계; 상기 절연 물질을 리세스하여 상기 하드마스크 패턴의 하면보다 하향된 상면을 갖는 게이트 보호막을 형성하는 단계; 상기 하드마스크 패턴을 제거하는 단계; 상기 반도체 기판의 상면이 상기 게이트 보호막의 상면보다 하향되도록 상기 반도체 기판을 리세스하는 단계; 및 상기 반도체 기판의 리세스에 의해 형성되는 공간을 매립하는 도전 패턴을 형성하는 단계를 포함할 수 있다.
상기 제조 방법에 있어서, 상기 게이트 보호막 형성 단계는, 상기 게이트 절연막이 노출되도록 수행되고, 상기 게이트 보호막 형성 단계 후에, 노출된 상기 게이트 절연막을 리세스하는 단계를 더 포함할 수 있다. 상기 게이트 절연막 리세스 단계는, 상기 하드마스크 패턴 제거 단계와 동시에 수행될 수 있다. 상기 게이트 절연막 리세스 단계는, 상기 하드마스크 패턴 제거 단계 전 또는 후에 수행될 수 있다. 상기 반도체 기판 리세스 단계는, 리세스된 상기 게이트 절연막의 상면을 타겟으로 하여 수행될 수 있다. 상기 반도체 기판 리세스 단계는, 등방성 식각 방식으로 수행될 수 있다. 상기 반도체 기판은, 실리콘을 포함하고, 상기 반도체 기판 리세스 단계는, NF3 가스를 이용할 수 있다. 상기 반도체 기판은, 실리콘을 포함하고, 상기 도전 패턴은, 금속을 포함하고, 상기 도전 패턴 형성 단계 후에, 열처리 공정을 수행하여 상기 도전 패턴과 상기 반도체 기판 사이의 계면에 금속 실리사이드층을 형성하는 단계를 더 포함할 수 있다. 상기 도전 패턴 형성 단계 후에, 상기 도전 패턴과 접속하는 메모리 소자를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 트랜지스터를 포함하는 전자 장치의 제조 방법은, 반도체 기판을 선택적으로 식각하여 게이트 트렌치를 형성하는 단계; 상기 게이트 트렌치의 내벽 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 상기 게이트 트렌치의 하부를 매립하는 게이트 전극을 형성하는 단계; 상기 게이트 트렌치 내에서 상기 게이트 전극 상에 위치하는 게이트 보호막을 형성하는 단계; 상기 게이트 절연막을 리세스하여 상기 반도체 기판의 일부를 상기 게이트 절연막보다 돌출시키는 단계; 돌출된 상기 반도체 기판의 일부를 등방성 식각하여 상기 반도체 기판을 리세스하는 단계; 및 상기 반도체 기판의 리세스에 의해 형성되는 공간을 매립하는 도전 패턴을 형성하는 단계를 포함할 수 있다.
위 제조 방법에 있어서, 상기 반도체 기판 리세스 단계는, 리세스된 상기 게이트 절연막의 상면을 타겟으로 하여 수행될 수 있다. 상기 반도체 기판은, 실리콘을 포함하고, 상기 반도체 기판 리세스 단계는, NF3 가스를 이용할 수 있다. 상기 반도체 기판은, 실리콘을 포함하고, 상기 도전 패턴은, 금속을 포함하고, 상기 도전 패턴 형성 단계 후에, 열처리 공정을 수행하여 상기 도전 패턴과 상기 반도체 기판 사이의 계면에 금속 실리사이드층을 형성하는 단계를 더 포함할 수 있다. 상기 도전 패턴 형성 단계 후에, 상기 도전 패턴과 접속하는 메모리 소자를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 트랜지스터를 포함하는 전자 장치로서, 상기 트랜지스터는, 소자분리막에 의해 정의된 활성영역을 갖는 반도체 기판; 상기 활성영역을 가로지르는 게이트 전극; 및 상기 게이트 전극 양측의 상기 활성영역 각각의 상에 형성되는 랜딩 플러그 콘택을 포함하고, 상기 게이트 전극 양측의 상기 활성영역의 상면은, 상기 게이트 전극과 상대적으로 인접한 가장자리에 비하여 상기 게이트 전극과 상대적으로 먼 중앙부가 상향된 형상을 가질 수 있다.
상기 전자 장치에 있어서, 상기 트랜지스터는, 상기 랜딩 플러그 콘택과 상기 활성영역 사이의 계면에 위치하는 금속 실리사이드층을 더 포함할 수 있다. 상기 트랜지스터는, 상기 게이트 양측의 상기 활성영역 중 어느 하나의 상에 형성되는 상기 랜딩 플러그 콘택과 접속하는 메모리 소자를 더 포함할 수 있다. 상기 메모리 소자는, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 소자를 포함할 수 있다. 상기 가변 저항 소자는, 고정된 자화 방향을 갖는 고정층, 변경 가능한 자화 방향을 갖는 자유층 및 이들 사이에 개재되는 터널 베리어층을 포함할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 트랜지스터는, 상기 마이크로프로세서 내에서 상기 제어부, 상기 연산부 및 상기 기억부 중 적어도 하나의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 트랜지스터는, 상기 프로세서 내에서 상기 코어부, 상기 캐시 메모리부 및 상기 버스 인터페이스 중 적어도 하나의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 트랜지스터는, 상기 프로세싱 시스템 내에서 상기 프로세서, 상기 보조기억장치, 상기 주기억장치 및 상기 인터페이스 장치 중 적어도 하나의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 트랜지스터는, 상기 데이터 저장 시스템 내에서 상기 저장 장치, 상기 컨트롤러, 상기 임시 저장 장치 및 상기 인터페이스 중 적어도 하나의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 트랜지스터는, 상기 메모리 시스템 내에서 상기 메모리, 상기 메모리 컨트롤러, 상기 버퍼 메모리 및 상기 인터페이스 중 적어도 하나의 일부일 수 있다.
상술한 본 발명의 실시예들에 의하면, 우수한 특성을 갖는 트랜지스터 및 이를 포함하는 전자 장치 및 그 제조 방법을 확보할 수 있다.
도 1a 내지 도 1e는 비교예의 트랜지스터의 제조 방법 및 그 문제점을 설명하기 위한 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 트랜지스터 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2f는 도 2e의 트랜지스터를 포함하는 반도체 장치를 설명하기 위한 단면도이다.
도 3은 도 2f의 반도체 장치와 대응하는 평면도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 실시예의 반도체 메모리는 데이터를 저장하기 위한 복수의 메모리 셀이 배열된 셀 어레이를 포함할 수 있다. 여기서, 복수의 메모리 셀 각각은, 실제로 데이터가 저장되는 부분인 메모리 소자(memory element)와 메모리 소자로의 액세스(access)를 제어하기 위한 액세스 소자(access element)를 포함할 수 있다. 액세스 소자로는 트랜지스터가 이용될 수 있다. 본 실시예에서는 특성이 향상된 트랜지스터 및 이 트랜지스터를 이용하는 반도체 메모리를 제공하고자 한다. 이하, 도면을 참조하여 보다 상세히 예시적으로 설명하기로 한다.
본 실시예에 앞서 비교예의 트랜지스터의 제조 방법과, 그에 따른 문제점을 설명하기로 한다.
도 1a 내지 도 1e는 비교예의 트랜지스터의 제조 방법 및 그 문제점을 설명하기 위한 단면도이다.
도 1a를 참조하면, 소자분리막(102)에 의해 정의된 활성영역(100A)을 갖는 반도체 기판(100)이 제공될 수 있다. 반도체 기판(100)은 실리콘을 포함할 수 있고, 소자분리막(102)은 실리콘 산화물을 포함할 수 있다.
이어서, 반도체 기판(100) 상에 게이트 예정 영역을 노출시키는 하드마스크 패턴(105)을 형성한 후, 이 하드마스크 패턴(105)을 식각 베리어로 소자분리막(102) 및 활성영역(100A)을 식각하여 트랜지스터의 게이트가 형성될 공간을 제공하는 게이트 트렌치(T)를 형성할 수 있다. 하드마스크 패턴(105)은 실리콘 산화물을 포함할 수 있다.
이어서, 게이트 트렌치(T)의 내벽을 따라 게이트 절연막(110)을 형성하고, 게이트 절연막(110)이 형성된 게이트 트렌치(T)의 하부를 매립하는 게이트 전극(120)을 형성할 수 있다. 게이트 절연막(110)은 실리콘 산화물을 포함할 수 있고, 게이트 전극(120)은 W 등의 금속, TiN 등의 금속 질화물 또는 이들의 조합을 포함할 수 있다. 게이트 전극(120)의 형성은, 게이트 절연막(110)이 형성된 게이트 트렌치(T)를 충분히 매립하는 두께의 도전 물질을 증착한 후, 이 도전 물질을 에치백(etchback)하는 방식에 의할 수 있다.
여기서, 형성 당시 하드마스크 패턴(105)은 두께가 일정할 수 있으나, 게이트 트렌치(T) 형성을 위한 식각 과정 및 게이트 전극(120) 형성을 위한 도전 물질 에치백 과정에서 손실되어 중앙부가 가장자리보다 두꺼운 형상을 가질 수 있다.
이어서, 게이트 전극(120)이 형성된 결과물을 덮는 절연 물질을 형성한 후, 하드마스크 패턴(105)이 드러나도록 절연 물질을 리세스하여, 게이트 절연막(110) 및 게이트 전극(120)이 형성된 게이트 트렌치(T)의 나머지 공간 및 하드마스크 패턴(105) 사이의 공간을 매립하는 게이트 보호막(130)을 형성할 수 있다. 게이트 보호막(130)은 실리콘 질화물을 포함할 수 있다. 또한, 게이트 보호막(130)은 하드마스크 패턴(105) 사이에서 상부로 갈수록 폭이 증가하는 형상을 가질 수 있다.
도 1b를 참조하면, 하드마스크 패턴(105)을 제거하기 위한 식각 공정을 수행할 수 있다. 이 과정에서 게이트 보호막(130)의 일부도 함께 제거될 수 있다.
그런데, 하드마스크 패턴(105) 제거시 게이트 보호막(130)이 큰 폭을 가져 하드마스크 패턴(105)의 특히 하부를 가릴 수 있기 때문에, 도 1b에 도시된 바와 같이, 소정 영역에서는 하드마스크 패턴(105)이 미쳐 제거되지 못하고 잔류할 수 있다. 이 때문에, 도 1c의 후속 공정이 수행될 수 있다.
도 1c를 참조하면, 잔류하는 하드마스크 패턴(105)을 완전히 제거하기 위한 추가 식각 공정을 수행할 수 있다. 하드마스크 패턴(105)이 실리콘 산화물을 포함하고 활성영역(100A)이 실리콘을 포함하는 경우, 하드마스크 패턴(105)과 활성영역(100A) 사이의 식각 선택비가 크지 않기 때문에, 이 추가 식각 공정에서 하드마스크 패턴(105) 아래에 존재하는 활성영역(100A)의 일부가 손실될 수 있다. 나아가, 게이트 보호막(130)의 일부도 손실될 수 있다.
도 1d를 참조하면, 랜딩 플러그 콘택(landing plug contact)이 형성될 공간을 제공하기 위하여 활성영역(100A)의 상면이 게이트 보호막(130)보다 소정 정도 하향되도록 활성영역(100A)을 리세스할 수 있다. 활성영역(100A)이 실리콘을 포함하고, 게이트 절연막(110) 및/또는 소자분리막(102)이 실리콘 산화물을 포함하는 경우, 활성영역(100A)의 리세스시 게이트 절연막(110) 및/또는 소자분리막(102)의 일부도 손실될 수 있다. 여기서, 리세스된 활성영역(100A)의 상면은 중앙부가 가장자리보다 하향된 오목한 형상을 가질 수 있다. 그 이유는, 활성영역(100A)의 가장자리가 게이트 절연막(110) 및/또는 소자분리막(102)과 인접하여 상대적으로 식각에 의한 영향을 중앙부보다 덜 받기 때문이다.
도 1e를 참조하면, 활성영역(100A)의 리세스에 의해 형성된 공간을 도전 물질로 매립하여 랜딩 플러그 콘택(150)을 형성할 수 있다. 여기서, 랜딩 플러그 콘택(150)은 금속, 금속 질화물 또는 이들의 조합을 포함할 수 있다.
랜딩 플러그 콘택(150)이 금속을 함유하고 랜딩 플러그 콘택(150) 형성 후 열처리 공정을 더 수행하는 경우, 랜딩 플러그 콘택(150)의 금속과 활성영역(100A)의 실리콘이 반응하여 랜딩 플러그 콘택(150)과 활성영역(100A) 사이의 계면에 금속 실리사이드층(140)이 더 형성될 수 있다. 그에 따라, 저저항의 랜딩 플러그 콘택(150) 구현이 가능할 수 있다.
이상으로 설명한 공정에 의하여, 도 1e에 도시된 것과 같은 트랜지스터가 형성될 수 있다. 이 트랜지스터는 메모리 요소 예컨대, 가변 저항 소자와 접속하여 메모리 셀을 구성할 수 있다.
그런데, 위와 같은 공정 과정에 의하면 아래와 같은 문제가 발생할 수 있다.
우선, 활성영역(100A)이 도 1c의 공정시 1차적으로 손실된 상태에서 도 1d의 공정에 의하여 리세스되기 때문에, 활성영역(100A)의 상면과 게이트 전극(120)의 상면 사이의 거리(D1)가 상대적으로 작게 된다. 이 거리(D1)가 작은 경우 트랜지스터의 채널 길이가 짧아지고 그로 인하여 메모리 셀의 저항이 증가하는 문제가 발생할 수 있다.
또한, 도 1c의 공정시 활성영역(100A) 및/또는 게이트 보호막(130)의 손실 정도를 제어하기 어렵고 그에 따라 후속 공정 제어가 어려워지는 문제가 발생할 수 있다. 예컨대, 영역별로 활성영역(100A)의 손실 정도가 상이할 수 있고, 이 때문에 도 1d의 공정에서 영역별로 활성영역(100A)의 리세스 깊이를 일정하게 제어하는 것이 어려울 수 있다.
본 실시예에서는 위와 같은 여러가지 문제점들을 해결하기 위한 트랜지스터 및 그 제조 방법을 제공하고자 한다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 트랜지스터 및 그 제조 방법을 설명하기 위한 단면도이고, 도 2f는 도 2e의 트랜지스터를 포함하는 반도체 장치를 설명하기 위한 단면도이고, 도 3은 도 2f의 반도체 장치와 대응하는 평면도이다. 도 2a 내지 도 2f의 단면도들은, 도 3의 A-A' 선을 기준으로 하여 도시되었다.
도 2a를 참조하면, 반도체 기판(200)이 제공될 수 있다. 반도체 기판(200)은 실리콘 등 다양한 반도체 물질을 포함할 수 있다.
이어서, 반도체 기판(200)에 소자분리막(202)을 형성하여 반도체 기판(200)의 활성영역(200A)의 정의할 수 있다. 소자분리막(202)은 반도체 기판(200)의 소자분리영역을 선택적으로 식각하여 소자분리 트렌치를 형성한 후, 소자분리 트렌치를 실리콘 산화물, 실리콘 질화물 등의 절연 물질로 매립함으로써 형성될 수 있다. 본 실시예에서 복수의 활성영역(200A)은 제1 방향 예컨대, 가로 방향으로 서로 이격하여 배열될 수 있고, 각 활성영역(200A)은 제1 방향과 교차하는 제2 방향 예컨대, 세로 방향으로 연장하는 라인 형상을 가질 수 있다. 그러나, 활성영역(200A)의 형상, 개수 및 배열은 다양하게 변형될 수 있음은 물론이다.
이어서, 반도체 기판(200) 상에 게이트 예정 영역을 노출시키는 하드마스크 패턴(205)을 형성한 후, 이 하드마스크 패턴(205)을 식각 베리어로 활성영역(200A) 및 소자분리막(202)을 식각하여 트랜지스터의 게이트가 형성될 공간을 제공하는 게이트 트렌치(T)를 형성할 수 있다. 본 실시예에서, 각 게이트 트렌치(T)는 활성영역(200A)을 가로지르도록 제1 방향으로 연장할 수 있고, 복수의 게이트 트렌치(T)는 제2 방향으로 서로 이격하여 배열될 수 있다. 그러나, 게이트 트렌치(T)의 형상, 개수 및 배열은 다양하게 변형될 수 있다. 하드마스크 패턴(205)은 실리콘 산화물 등을 포함할 수 있다.
이어서, 게이트 트렌치(T)의 내벽을 따라 게이트 절연막(210)을 형성할 수 있다. 게이트 절연막(210)은 열산화 공정 또는 절연 물질 증착 공정에 의해 형성될 수 있고, 실리콘 산화물 등을 포함할 수 있다.
이어서, 게이트 절연막(210)이 형성된 게이트 트렌치(T)의 하부를 매립하는 게이트 전극(220)을 형성할 수 있다. 게이트 전극(220)의 형성은, 게이트 절연막(210)이 형성된 결과물 상에 금속, 금속 질화물 등의 도전 물질을 형성한 후, 도전 물질이 원하는 높이가 될 때까지 에치백하는 방식에 의할 수 있다.
여기서, 형성 당시 하드마스크 패턴(205)은 두께가 일정할 수 있으나, 게이트 트렌치(T) 형성을 위한 식각 과정 및 게이트 전극(220) 형성을 위한 도전 물질 에치백 과정에서 손실되어 중앙부가 가장자리보다 두꺼운 형상을 가질 수 있다.
이어서, 게이트 전극(220) 상에 게이트 보호막(230)을 형성할 수 있다. 게이트 보호막(230)은, 게이트 전극(220)이 형성된 결과물을 덮는 절연 물질을 형성한 후, 하드마스크 패턴(205)이 드러나도록 절연 물질을 리세스하여, 게이트 절연막(210) 및 게이트 전극(220)이 형성된 게이트 트렌치(T)의 나머지 공간 및 하드마스크 패턴(205) 사이의 공간을 매립하는 게이트 보호막(230)을 형성할 수 있다. 게이트 보호막(230)은 실리콘 질화물 등을 포함할 수 있다. 전술한 바와 같이, 하드마스크 패턴(205)은 중앙부가 가장자리보다 두꺼운 형상을 갖기 때문에, 하드마스크 패턴(205) 사이에 위치하는 게이트 보호막(230)의 상부는 위로 갈수록 폭이 증가하는 형상을 가질 수 있다.
도 2b를 참조하면, 게이트 보호막(230)의 상부를 식각하여 게이트 보호막(230)을 리세스한다. 이때, 게이트 보호막(230)의 리세스는 게이트 절연막(210)이 노출될 때까지 수행될 수 있다. 나아가 게이트 보호막(230)은 활성영역(200A)의 상면 및/또는 하드마스크 패턴(205)의 저면보다 하향된 상면을 가질 수 있다.
본 공정에 의하여 위로 갈수록 폭이 증가하는 게이트 보호막(230)의 상부가 제거되었기 때문에, 하드마스크 패턴(205)은 전면이 완전히 노출된 형상을 가질 수 있다.
도 2c를 참조하면, 하드마스크 패턴(205)을 제거할 수 있다. 하드마스크 패턴(205)이 완전히 노출된 상태이므로 한 번의 식각 공정 등을 통하여서도 하드마스크 패턴(205)이 완전히 제거될 수 있다. 하드마스크 패턴(205)의 제거는, 습식 세정 공정을 통하여 수행될 수 있고, 나아가, 실리콘 질화물 및 실리콘에 대한 실리콘 산화물의 식각 선택비가 매우 큰 공정 조건 하에서 수행될 수 있다.
여기서, 게이트 절연막(210)이 하드마스크 패턴(205)과 실질적으로 동일한 물질을 포함하는 경우, 하드마스크 패턴(205) 제거시 노출된 게이트 절연막(210)의 일부가 함께 제거될 수 있다. 반면, 게이트 절연막(210)이 하드마스크 패턴(205)과 상이한 물질을 포함하는 경우, 하드마스크 패턴(205) 제거 공정 전 또는 후에 게이트 절연막(210)의 일부 제거를 위한 식각 공정을 더 수행할 수 있다. 결과적으로, 게이트 절연막(210)의 상면은 게이트 보호막(230)의 상면 및/또는 활성영역(200A)의 상면보다 소정 정도 하향될 수 있다.
도 2d를 참조하면, 랜딩 플러그 콘택이 형성될 공간을 제공하기 위하여 활성영역(200A)의 상면이 게이트 보호막(230)의 상면보다 소정 정도 하향되도록, 활성영역(200A)을 리세스할 수 있다. 활성영역(200A)의 리세스는 등방성의 건식 식각 방식에 의할 수 있다. 이때, 전술한 게이트 절연막(210)의 일부 제거에 의하여 활성영역(200A)의 상면 뿐만 아니라 측벽 일부가 식각 가스에 노출된 상태이므로, 리세스된 활성영역(200A)의 상면은 중앙부가 가장자리보다 상향된 볼록한 형상을 가질 수 있다. 본 공정에서 리세스된 게이트 절연막(210)의 상면이 활성영역(200A) 리세스 공정시의 식각 타겟이 될 수 있다. 본 식각 공정에 있어서, 활성영역(200A)이 실리콘을 포함하고, 게이트 절연막(210)이 실리콘 산화물을 포함하고, 게이트 보호막(230)이 실리콘 질화물을 포함하는 경우, 실리콘 산화물 및 실리콘 질화물에 대한 실리콘의 식각 선택비가 높은 가스 예컨대, NF3 가스가 이용될 수 있다. NF3 가스는 이온화된 플루오린(fluorine)에 의해 Si이 SiF4로 변형되는 방식으로 Si에 대한 선택적 식각을 가능하게 할 수 있다. 나아가, 본 식각 공정시 다양한 추가 가스 예컨대, H2 가스, He 가스 등이 더 이용될 수 있고, 이러한 가스의 유량, RF(Radio Frequency) 파워, 온도 등 여러 파라미터가 조절되어 식각 정도가 적절히 제어될 수 있다.
도 2e를 참조하면, 활성영역(200A)의 리세스에 의해 형성된 공간을 도전 물질로 매립하여 랜딩 플러그 콘택(250)을 형성할 수 있다. 여기서, 랜딩 플러그 콘택(250)은 Ti 등과 같은 금속, TiN 등과 같은 금속 질화물 또는 이들의 조합을 포함할 수 있다.
랜딩 플러그 콘택(250)이 금속을 함유하고 랜딩 플러그 콘택(250) 형성 후 열처리 공정을 더 수행하는 경우, 랜딩 플러그 콘택(250)의 금속과 활성영역(200A)의 실리콘이 반응하여 랜딩 플러그 콘택(250)과 활성영역(200A) 사이의 계면에 금속 실리사이드층(240)이 더 형성될 수 있다. 금속 실리사이드층(240)은 TiSix를 포함할 수 있다. 그에 따라, 저저항의 랜딩 플러그 콘택(250) 구현이 가능할 수 있다.
이상으로 설명한 공정에 의하여, 도 2e와 같은 트랜지스터가 제조될 수 있다.
도 2e를 다시 참조하면, 본 발명의 일 실시예에 따른 트랜지스터는, 소자분리막(202)에 의해 정의된 활성영역(200A)을 포함하는 반도체 기판(200) 내에 형성되고 활성영역(200A)을 가로지르도록 제1 방향으로 연장하는 게이트 트렌치(T), 및 게이트 트렌치(T)에 적어도 일부가 매립되는 게이트 전극(220)과, 게이트 전극(220) 양측의 활성영역(200A) 각각의 상에 형성된 금속 실리사이드층(240) 및 랜딩 플러그 콘택(250)을 포함할 수 있다. 게이트 전극(220) 양측의 활성영역(200A) 중 어느 하나는 소스 영역으로 기능하고 다른 하나는 드레인 영역으로 기능할 수 있다.
여기서, 활성영역(200A)의 상면은 중앙부가 가장자리보다 상향된 볼록한 형상을 가질 수 있다. 그에 따라, 금속 실리사이드층(240)을 살펴보면, 가장자리의 금속 실리사이드에 비하여 중앙부의 금속 실리사이드가 조금 더 상향된 분포를 가질 수 있다. 또한, 랜딩 플러그 콘택(250)의 하면은 중앙부가 가장자리보다 더 상향된 형상을 가질 수 있다.
이상으로 설명한 트랜지스터 및 그 제조 방법에 의하면, 아래와 같은 장점이 있다.
우선, 게이트 보호막(230)을 먼저 리세스하여 하드마스크 패턴(205)을 완전히 제거할 수 있기 때문에, 비교예의 도 1c의 공정이 생략될 수 있다. 그에 따라, 활성영역(200A)의 손실이 감소하여 활성영역(200A)의 상면과 게이트 전극(220)의 상면 사이의 거리(D2)가 증가할 수 있다. 결과적으로, 트랜지스터의 채널 길이가 길어져서 메모리 셀의 저항이 감소할 수 있다.
또한, 비교예의 도 1c의 공정 생략이 가능하기 때문에, 활성영역(200A)의 리세스 전 활성영역(200A) 및/또는 게이트 보호막(230)의 손실을 방지할 수 있어 후속 공정 제어가 용이한 장점이 있다. 예컨대, 활성영역(200A)의 리세스 전 활성영역(200A) 상면의 초기 상태가 영역에 관계없이 일정하게 제어될 수 있으므로, 활성영역(200A)의 리세스 깊이 또한 일정하게 제어될 수 있다.
또한, 활성영역(200A)의 리세스 공정이 기 리세스된 게이트 절연막(210)의 상면을 타겟으로 수행될 수 있으므로, 활성영역(200A)의 리세스 깊이를 일정하게 제어하는 것이 더욱 용이할 수 있다.
나아가, 활성영역(200A)의 리세스를 위한 등방성 건식 식각시, NF3 가스를 이용하면 리세스된 활성영역(200A)의 상면의 거칠기(roughness)가 증가하므로, 금속 실리사이드층(140)의 접촉 저항을 더 감소시킬 수 있다.
한편, 도 2e의 트랜지스터는 다양한 반도체 메모리에서 메모리 소자로의 액세스를 위한 액세스 소자로 이용될 수 있다. 특히, 이 트랜지스터는 높은 구동 전류가 요구되는 메모리 소자 예컨대, 고저항 상태와 저저항 상태 사이에서의 스위칭시 높은 전류가 요구되는 자기 저항 소자 등의 가변 저항 소자에 연결될 수 있다. 이하, 도 2f 및 도 3을 참조하여 보다 상세히 예시적으로 설명하기로 한다.
도 2f 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리는 전술한 도 2e의 트랜지스터의 일단 예컨대, 제2 방향에서 인접한 두 개의 게이트 전극(220) 양측의 랜딩 플러그 콘택(250)와 하단이 접속하는 가변 저항 소자(270), 가변 저항 소자(270)의 상단과 접속하는 비트라인(290), 및 전술한 도 2e의 트랜지스터의 타단 예컨대, 제2 방향에서 인접한 두 개의 게이트 전극(220) 사이에 위치하는 랜딩 플러그 콘택(250)와 하단이 접속하는 소스라인(295)을 포함할 수 있다.
구체적으로, 도 2e의 공정 결과물 상에는 제1 층간 절연막(ILD1)이 형성될 수 있다. 제1 층간 절연막(ILD1) 내에는 제1 층간 절연막(ILD1)을 관통하여 랜딩 플러그 콘택(250) 각각과 접속하는 제1 및 제2 하부 콘택(260, 265)이 형성될 수 있다. 제1 하부 콘택(260)은 게이트 전극(220) 양측의 활성영역(200A) 중 드레인 영역과 접속하는 랜딩 플러그 콘택(250) 상에 형성될 수 있고, 제2 하부 콘택(265)은 게이트 전극(220) 양측의 활성영역(200A) 중 소스 영역과 접속하는 랜딩 플러그 콘택(250) 상에 형성될 수 있다. 여기서, 제1 방향에서 제1 하부 콘택(260)은 활성영역(200A)의 일측, 예컨대, 우측으로 치우쳐 형성될 수 있고, 반대로 제2 하부 콘택(265)은 활성영역(200A)의 타측 예컨대, 좌측으로 치우쳐 형성될 수 있다. 이는 제1 하부 콘택(260)과 접속할 가변 저항 소자(270), 제1 상부 콘택(280) 및 비트라인(290)과, 제2 하부 콘택(265)과 접속할 제2 상부 콘택(285) 및 소스라인(295) 사이의 거리를 확보하기 위함이다.
제1 층간 절연막(ILD1) 상에는 제1 하부 콘택(260) 각각과 접속하는 메모리 요소로서 예컨대, 가변 저항 소자(270)가 형성될 수 있다.
여기서, 가변 저항 소자(270)는 자신의 하단에 접속되는 트랜지스터 및 자신의 상단에 접속되는 비트라인(290)을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있는 소자로서, RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 또는 다중막으로 형성될 수 있다. 가변 저항 소자(270)에서는 저항 상태에 따라 서로 다른 데이터를 저장할 수 있다.
본 실시예에서, 가변 저항 소자(270)는 고정된 자화 방향을 갖는 고정층(pinned layer, 270A), 변경 가능한 자화 방향을 갖는 자유층(free layer, 270C) 및 이들 사이에 개재되는 터널 베리어층(270B)을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물을 포함할 수 있다. 고정층(270A) 및 자유층(270C) 각각은 강자성 물질 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Co-Fe-B 합금 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 고정층(270A)과 자유층(270C)의 위치는 서로 뒤바뀔 수 있다. 터널 베리어층(270B)은 메모리 셀에 데이터를 저장하기 위한 쓰기 동작시 전자가 터널링되어 자유층(270C)의 자화 방향을 변화시키는 역할을 수행하며, 예컨대, MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 자유층(270C)의 자화 방향과 고정층(270A)의 자화 방향이 평행한 경우 가변 저항 소자(270)는 저저항 상태일 수 있고, 자유층(270C)의 자화 방향과 고정층(270A)의 자화 방향이 반평행한 경우 가변 저항 소자(270)는 고저항 상태일 수 있다. 이러한 저항 상태의 차이에 따라 서로 다른 데이터를 저장할 수 있다.
그러나, 본 실시예에 한정되는 것은 아니며, 가변 저항 소자(270) 외에도 데이터를 저장할 수 있는 다양한 메모리 소자 예컨대, 캐패시터 등이 트랜지스터의 일단과 접속할 수 있음은 물론이다.
가변 저항 소자(270) 및 제1 층간 절연막(ILD1) 상에는 제2 층간 절연막(ILD2)이 형성될 수 있다. 제2 층간 절연막(ILD2) 내에는 가변 저항 소자(270)의 상단과 접속하는 제1 상부 콘택(280), 및 제2 하부 콘택(265)과 접속하는 제2 상부 콘택(285)이 형성될 수 있다.
제2 층간 절연막(ILD2) 상에는 제2 방향으로 연장하여 제2 방향으로 배열되는 제1 상부 콘택(280)과 접속하는 비트라인(290), 및 제2 방향으로 연장하여 제2 방향으로 배열되는 제2 상부 콘택(285)과 접속하는 소스라인(295)이 형성될 수 있다.
이상으로 설명한 반도체 메모리는 전술한 바와 같이 성능이 개선된 트랜지스터를 이용하여 제조될 수 있으므로, 반도체 메모리의 동작 특성이 향상될 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 4 내지 도 8은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 4를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
기억부(1010), 연산부(1020) 및 제어부(1030) 중 적어도 하나는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010), 연산부(1020) 및 제어부(1030) 중 적어도 하나는 트랜지스터를 포함하고, 상기 트랜지스터는, 소자분리막에 의해 정의된 활성영역을 갖는 반도체 기판; 상기 활성영역을 가로지르는 게이트 전극; 및 상기 게이트 전극 양측의 상기 활성영역 각각의 상에 형성되는 랜딩 플러그 콘택을 포함하고, 상기 게이트 전극 양측의 상기 활성영역의 상면은, 상기 게이트 전극과 상대적으로 인접한 가장자리에 비하여 상기 게이트 전극과 상대적으로 먼 중앙부가 상향된 형상을 가질 수 있다. 이를 통해, 기억부(1010), 연산부(1020) 및 제어부(1030) 중 적어도 하나의 동작 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 5를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다.
도 5에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1130)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130) 중 적어도 하나는 트랜지스터를 포함하고, 상기 트랜지스터는, 소자분리막에 의해 정의된 활성영역을 갖는 반도체 기판; 상기 활성영역을 가로지르는 게이트 전극; 및 상기 게이트 전극 양측의 상기 활성영역 각각의 상에 형성되는 랜딩 플러그 콘택을 포함하고, 상기 게이트 전극 양측의 상기 활성영역의 상면은, 상기 게이트 전극과 상대적으로 인접한 가장자리에 비하여 상기 게이트 전극과 상대적으로 먼 중앙부가 상향된 형상을 가질 수 있다. 이를 통해 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130) 중 적어도 하나의 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성이 향상될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 6을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 12의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
프로세서(1210), 주기억장치(1220), 보조기억장치(1230) 및 인터페이스 장치(1240) 중 적어도 하나는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 프로세서(1210), 주기억장치(1220), 보조기억장치(1230) 및 인터페이스 장치(1240) 중 적어도 하나는 트랜지스터를 포함하고, 상기 트랜지스터는, 소자분리막에 의해 정의된 활성영역을 갖는 반도체 기판; 상기 활성영역을 가로지르는 게이트 전극; 및 상기 게이트 전극 양측의 상기 활성영역 각각의 상에 형성되는 랜딩 플러그 콘택을 포함하고, 상기 게이트 전극 양측의 상기 활성영역의 상면은, 상기 게이트 전극과 상대적으로 인접한 가장자리에 비하여 상기 게이트 전극과 상대적으로 먼 중앙부가 상향된 형상을 가질 수 있다. 이를 통해, 프로세서(1210), 주기억장치(1220), 보조기억장치(1230) 및 인터페이스 장치(1240) 중 적어도 하나의 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 7을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다.
저장 장치(1310), 컨트롤러(1320), 인터페이스(1330), 및 임시 저장 장치(1340) 중 적어도 하나는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 저장 장치(1310), 컨트롤러(1320), 인터페이스(1330), 및 임시 저장 장치(1340) 중 적어도 하나는 트랜지스터를 포함하고, 상기 트랜지스터는, 소자분리막에 의해 정의된 활성영역을 갖는 반도체 기판; 상기 활성영역을 가로지르는 게이트 전극; 및 상기 게이트 전극 양측의 상기 활성영역 각각의 상에 형성되는 랜딩 플러그 콘택을 포함하고, 상기 게이트 전극 양측의 상기 활성영역의 상면은, 상기 게이트 전극과 상대적으로 인접한 가장자리에 비하여 상기 게이트 전극과 상대적으로 먼 중앙부가 상향된 형상을 가질 수 있다. 이를 통해, 저장 장치(1310), 컨트롤러(1320), 인터페이스(1330), 및 임시 저장 장치(1340) 중 적어도 하나의 동작 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 8을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리(1410), 메모리 컨트롤러(1420), 인터페이스(1430) 및 버퍼 메모리(1440) 중 적어도 하나는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410), 메모리 컨트롤러(1420), 인터페이스(1430) 및 버퍼 메모리(1440) 중 적어도 하나는 트랜지스터를 포함하고, 상기 트랜지스터는, 소자분리막에 의해 정의된 활성영역을 갖는 반도체 기판; 상기 활성영역을 가로지르는 게이트 전극; 및 상기 게이트 전극 양측의 상기 활성영역 각각의 상에 형성되는 랜딩 플러그 콘택을 포함하고, 상기 게이트 전극 양측의 상기 활성영역의 상면은, 상기 게이트 전극과 상대적으로 인접한 가장자리에 비하여 상기 게이트 전극과 상대적으로 먼 중앙부가 상향된 형상을 가질 수 있다. 이를 통해, 메모리(1410), 메모리 컨트롤러(1420), 인터페이스(1430) 및 버퍼 메모리(1440) 중 적어도 하나의 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
200: 반도체 기판 202: 소자분리막
210: 게이트 절연막 220: 게이트 전극
230; 게이트 보호막 240: 금속 실리사이드층
250: 랜딩 플러그 콘택

Claims (26)

  1. 트랜지스터를 포함하는 전자 장치의 제조 방법으로서,
    반도체 기판 상에 게이트 예정 영역을 노출시키는 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각 베리어로 상기 반도체 기판을 식각하여 게이트 트렌치를 형성하는 단계;
    상기 게이트 트렌치의 내벽 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 상기 게이트 트렌치의 하부를 매립하는 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 형성된 결과물을 덮는 절연 물질을 형성하는 단계;
    상기 절연 물질을 리세스하여 상기 하드마스크 패턴의 하면보다 하향된 상면을 갖는 게이트 보호막을 형성하는 단계;
    상기 하드마스크 패턴을 제거하는 단계;
    상기 반도체 기판의 상면이 상기 게이트 보호막의 상면보다 하향되도록 상기 반도체 기판을 리세스하는 단계; 및
    상기 반도체 기판의 리세스에 의해 형성되는 공간을 매립하는 도전 패턴을 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 게이트 보호막 형성 단계는,
    상기 게이트 절연막이 노출되도록 수행되고,
    상기 게이트 보호막 형성 단계 후에,
    노출된 상기 게이트 절연막을 리세스하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 게이트 절연막 리세스 단계는,
    상기 하드마스크 패턴 제거 단계와 동시에 수행되는
    전자 장치의 제조 방법.
  4. 제2 항에 있어서,
    상기 게이트 절연막 리세스 단계는,
    상기 하드마스크 패턴 제거 단계 전 또는 후에 수행되는
    전자 장치의 제조 방법.
  5. 제2 항에 있어서,
    상기 반도체 기판 리세스 단계는,
    리세스된 상기 게이트 절연막의 상면을 타겟으로 하여 수행되는
    전자 장치의 제조 방법.
  6. 제2 항에 있어서,
    상기 반도체 기판 리세스 단계는,
    등방성 식각 방식으로 수행되는
    전자 장치의 제조 방법.
  7. 제6 항에 있어서,
    상기 반도체 기판은, 실리콘을 포함하고,
    상기 반도체 기판 리세스 단계는,
    NF3 가스를 이용하는
    전자 장치의 제조 방법.
  8. 제1 항에 있어서,
    상기 반도체 기판은, 실리콘을 포함하고,
    상기 도전 패턴은, 금속을 포함하고,
    상기 도전 패턴 형성 단계 후에,
    열처리 공정을 수행하여 상기 도전 패턴과 상기 반도체 기판 사이의 계면에 금속 실리사이드층을 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  9. 제1 항에 있어서,
    상기 도전 패턴 형성 단계 후에,
    상기 도전 패턴과 접속하는 메모리 소자를 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  10. 트랜지스터를 포함하는 전자 장치의 제조 방법으로서,
    반도체 기판을 선택적으로 식각하여 게이트 트렌치를 형성하는 단계;
    상기 게이트 트렌치의 내벽 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 상기 게이트 트렌치의 하부를 매립하는 게이트 전극을 형성하는 단계;
    상기 게이트 트렌치 내에서 상기 게이트 전극 상에 위치하는 게이트 보호막을 형성하는 단계;
    상기 게이트 절연막을 리세스하여 상기 반도체 기판의 일부를 상기 게이트 절연막보다 돌출시키는 단계;
    돌출된 상기 반도체 기판의 일부를 등방성 식각하여 상기 반도체 기판을 리세스하는 단계; 및
    상기 반도체 기판의 리세스에 의해 형성되는 공간을 매립하는 도전 패턴을 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 반도체 기판 리세스 단계는,
    리세스된 상기 게이트 절연막의 상면을 타겟으로 하여 수행되는
    전자 장치의 제조 방법.
  12. 제10 항에 있어서,
    상기 반도체 기판은, 실리콘을 포함하고,
    상기 반도체 기판 리세스 단계는,
    NF3 가스를 이용하는
    전자 장치의 제조 방법.
  13. 제10 항에 있어서,
    상기 반도체 기판은, 실리콘을 포함하고,
    상기 도전 패턴은, 금속을 포함하고,
    상기 도전 패턴 형성 단계 후에,
    열처리 공정을 수행하여 상기 도전 패턴과 상기 반도체 기판 사이의 계면에 금속 실리사이드층을 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  14. 제10 항에 있어서,
    상기 도전 패턴 형성 단계 후에,
    상기 도전 패턴과 접속하는 메모리 소자를 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  15. 트랜지스터를 포함하는 전자 장치로서,
    상기 트랜지스터는,
    소자분리막에 의해 정의된 활성영역을 갖는 반도체 기판;
    상기 활성영역을 가로지르는 게이트 전극; 및
    상기 게이트 전극 양측의 상기 활성영역 각각의 상에 형성되는 랜딩 플러그 콘택을 포함하고,
    상기 게이트 전극 양측의 상기 활성영역의 상면은, 상기 게이트 전극과 상대적으로 인접한 가장자리에 비하여 상기 게이트 전극과 상대적으로 먼 중앙부가 상향된 형상을 갖는
    전자 장치.
  16. 제15 항에 있어서,
    상기 트랜지스터는,
    상기 랜딩 플러그 콘택과 상기 활성영역 사이의 계면에 위치하는 금속 실리사이드층을 더 포함하는
    전자 장치.
  17. 제15 항에 있어서,
    상기 트랜지스터는,
    상기 게이트 양측의 상기 활성영역 중 어느 하나의 상에 형성되는 상기 랜딩 플러그 콘택과 접속하는 메모리 소자를 더 포함하는
    전자 장치.
  18. 제17 항에 있어서,
    상기 메모리 소자는,
    인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 소자를 포함하는
    전자 장치.
  19. 제18 항에 있어서,
    상기 가변 저항 소자는,
    고정된 자화 방향을 갖는 고정층, 변경 가능한 자화 방향을 갖는 자유층 및 이들 사이에 개재되는 터널 베리어층을 포함하는
    전자 장치.
  20. 제15 항에 있어서,
    상기 게이트 전극 양측의 상기 활성영역의 상면은, 상기 가장자리보다 상기 중앙부가 돌출된 형상을 갖는
    전자 장치.
  21. 제15 항에 있어서,
    상기 게이트 전극 양측의 상기 활성영역의 상면은, 볼록한 면을 포함하는
    전자 장치.
  22. 제15 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 트랜지스터는, 상기 마이크로프로세서 내에서 상기 제어부, 상기 연산부 및 상기 기억부 중 적어도 하나의 일부인
    전자 장치.
  23. 제15 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 트랜지스터는, 상기 프로세서 내에서 상기 코어부, 상기 캐시 메모리부 및 상기 버스 인터페이스 중 적어도 하나의 일부인
    전자 장치.
  24. 제15 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 트랜지스터는, 상기 프로세싱 시스템 내에서 상기 프로세서, 상기 보조기억장치, 상기 주기억장치 및 상기 인터페이스 장치 중 적어도 하나의 일부인
    전자 장치.
  25. 제15 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 트랜지스터는, 상기 데이터 저장 시스템 내에서 상기 저장 장치, 상기 컨트롤러, 상기 임시 저장 장치 및 상기 인터페이스 중 적어도 하나의 일부인
    전자 장치.
  26. 제15 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 트랜지스터는, 상기 메모리 시스템 내에서 상기 메모리, 상기 메모리 컨트롤러, 상기 버퍼 메모리 및 상기 인터페이스 중 적어도 하나의 일부인
    전자 장치.
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