KR20140029927A - 매립게이트를 구비한 반도체 장치 및 그 제조방법 - Google Patents

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KR20140029927A
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Abstract

본 기술은 콘택플러그의 선폭이 설정된 선폭 이상으로 증가하는 것을 방지할 수 있는 매립게이트를 구비한 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 기판상에 마스크패턴을 형성하는 단계; 상기 마스크패턴을 이용하여 상기 기판에 복수의 트렌치를 형성하는 단계; 상기 기판 전면에 게이트절연막을 형성하는 단계; 상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계; 상기 마스크패턴 상에 형성된 게이트절연막을 제거하는 단계; 나머지 상기 트렌치를 매립하는 실링막을 형성하는 단계; 상기 마스크패턴을 제거하여 콘택홀을 형성하는 단계; 및 상기 콘택홀을 매립하는 콘택플러그를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.

Description

매립게이트를 구비한 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE WITH BURIED GATE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 매립게이트를 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 제조공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있으며, 가령 구조가 형성된다 하더라도 원하는 소자특성을 확보하는데 어려움이 있다. 이에 따라 최근에는 게이트를 기판에 매립하여 형성하는 매립게이트(Buried Gate, BG)가 도입되었다.
도 1a 내지 도 1e는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(11)상의 마스크패턴(12)을 식각장벽으로 기판(11)을 식각하여 복수의 트렌치(13)를 형성한 이후에 산화공정을 실시하여 전면에 게이트절연막(14)을 형성한다. 게이트절연막(14)을 형성하기 위한 산화공정은 라디컬산화와 같이 반응성이 큰 산화법을 사용하기 때문에 마스크패턴(12)의 표면도 산화된다.
도 1b에 도시된 바와 같이, 게이트절연막(14) 상에 트렌치(13)를 매립하도록 게이트도전막을 형성한 이후에 전면식각을 진행하여 트렌치(13)를 일부 매립하는 게이트전극(15)을 형성한다. 이어서, 트렌치(13)를 매립하도록 전면에 마스크패턴(12) 및 게이트절연막(14)과 식각선택비를 갖는 절연물질을 증착한 이후에 마스크패턴(12)이 노출될때까지 평탄화공정을 실시하여 게이트전극(15) 상에서 나머지 트렌치(13)를 매립하는 실링막(16)을 형성한다.
도 1c에 도시된 바와 같이, 마스크패턴(12)을 제거하여 콘택플러그가 형성될 콘택홀(17)을 형성한다. 콘택홀(17)을 형성함에 따라 실링막(16) 측벽에 형성된 게이트절연막(14)이 일부 노출되며, 콘택홀(17)은 제1선폭(CD1)을 갖는다. 이하, 노출된 게이트절연막(14)의 도면부호를 '14A'로 표기한다.
도 1d에 도시된 바와 같이, 콘택홀(17)을 통해 노출된 기판(11)에 불순물을 이온주입하여 소스/드레인(18)을 형성한다. 이어서, 노출된 기판(11) 표면의 자연산화물(native oxide)을 제거하기 위하여 세정공정을 실시한다. 세정공정시 노출된 게이트절연막(14A)이 함께 제거되면서 콘택홀(17)은 제1선폭(CD1)보다 큰 제2선폭(CD2)을 갖는다. 이온주입시 노출된 게이트절연막(14A)이 데미지(damage)를 입기 때문에 세정공정시 노출된 게이트절연막(14A)이 보다 손쉽게 제거된다. 이하, 선폭이 증가하는 콘택홀(17)의 도면부호를 '17A'로 표기한다.
도 1e에 도시된 바와 같이, 콘택홀(17A)을 매립하도록 전면에 도전물질을 형성한 이후에 실링막(16)이 노출될때까지 평탄화공정을 실시하여 콘택플러그(19)를 형성한다.
상술한 종래기술에 따르면, 세정공정에 의하여 노출된 게이트절연막(14A)이 제거됨에 따라 설정된 콘택홀(17A)의 선폭 즉, 제1선폭(CD1)보다 큰 제2선폭(CD2)으로 콘택홀(17A)의 선폭이 확장되는 문제점이 있다. 이에 따라, 설정된 선폭보다 큰 선폭을 갖는 콘택플러그(19)가 형성된다.
설정된 선폭보다 큰 선폭을 갖는 콘택플러그(19)는 인접한 콘택플러그(19) 사이의 전기적 간섭(예컨대, 기생 캐패시턴스)이 증가하여 특성이 열화되거나, 인접한 콘택플러그(19) 사이에 쇼트가 발생하는 문제점이 있다. 또한, 콘택플러그(19)에 연결될 구조물 예컨대, 비트라인 또는 논리정보를 저장하는 스토리지(Storage)등과의 중첩마진(overlay margin)이 감소하는 문제점이 있다.
본 발명의 실시예는 콘택플러그의 선폭이 설정된 선폭 이상으로 증가하는 것을 방지할 수 있는 매립게이트를 구비한 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치 제조방법은 기판상에 마스크패턴을 형성하는 단계; 상기 마스크패턴을 이용하여 상기 기판에 복수의 트렌치를 형성하는 단계; 상기 기판 전면에 게이트절연막을 형성하는 단계; 상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계; 상기 마스크패턴 상에 형성된 게이트절연막을 제거하는 단계; 나머지 상기 트렌치를 매립하는 실링막을 형성하는 단계; 상기 마스크패턴을 제거하여 콘택홀을 형성하는 단계; 및 상기 콘택홀을 매립하는 콘택플러그를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 기판에 형성된 복수의 트렌치; 상기 트렌치를 일부 매립하는 게이트전극; 상기 트렌치와 상기 게이트전극 사이에 삽입된 게이트절연막; 상기 게이트전극 상에서 나머지 트렌치를 매립하고, 일부가 상기 기판 위로 돌출된 실링막; 및 상기 기판 위로 돌출된 실링막 사이에 매립된 콘택플러그를 포함하고, 상기 기판 위로 돌출된 실링막의 폭은 상기 게이트전극의 폭보다 클 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 실링막을 형성하기 이전에 마스크패턴 상에 형성된 게이트절연막을 제거하여 게이트전극의 폭보다 실링막의 폭을 더 크게 형성함으로써, 공정간 설정된 선폭보다 콘택플러그의 선폭이 증가하는 것을 방지할 수 있는 효과가 있다.
도 1a 내지 도 1e는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 2는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 단면도.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 4a 및 도 4b는 도 3c에 도시된 게이트절연막 식각공정에 대한 변형예를 도시한 단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명의 실시예에서는 콘택플러그의 선폭이 설정된 선폭 이상으로 증가하는 것을 방지할 수 있는 매립게이트를 구비한 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명의 실시예에서는 실링막을 형성하기 이전에 적어도 마스크패턴 표면에 형성된 게이트절연막을 제거하여 콘택홀 형성공정시 게이트절연막이 노출되지 않도록 한다. 따라서, 콘택플러그에 접하는 실링막의 측벽이 트렌치의 측벽에 정렬된 형태를 갖도록 한다.
도 2는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 단면도이다.
도 2에 도시된 바와 같이, 반도체 장치는 기판(101)에 형성된 복수의 트렌치(102), 트렌치(102)를 일부 매립하는 게이트전극(104), 게이트전극(104) 상에서 나머지 트렌치(102)를 매립하고 기판(101) 위로 돌출된 실링막(105), 실링막(105) 사이에 매립된 콘택플러그(108)를 포함한다. 여기서, 콘택플러그(108)와 접하는 실링막(105)의 측벽은 트렌치(102)의 측벽에 정렬된 형태를 갖는다. 즉, 실링막(105)의 폭이 게이트전극(104)의 폭보다 크고, 실링막(105)의 폭은 트렌치(102)의 폭과 동일할 수 있다. 이를 통해 공정간 설정된 선폭보다 콘택플러그(108)의 선폭이 증가하는 것을 방지할 수 있다. 이는 후술하는 제조방법을 통해 보다 자세히 설명하기로 한다.
게이트전극(104) 및 콘택플러그(108)는 저저항 특성을 구현하기 위해 금속성막을 포함할 수 있다. 실링막(105)은 절연물질을 포함할 수 있다. 일례로, 실링막(105)은 질화막을 포함할 수 있다.
또한, 기판(101)과 게이트전극(104) 사이에만 삽입된 게이트절연막(103), 콘택플러그(108) 아래 기판(101)에 형성된 소스/드레인(106) 및 콘택플러그(108)와 소스/드레인(106) 사이에 삽입된 오믹콘택층(107)을 더 포함한다. 여기서, 실링막(105)의 측벽이 트렌치(102)의 측벽에 정렬된 형태를 구현하기 위해 기판(101)과 게이트전극(104) 사이에만 게이트절연막(103)이 삽입된 구조를 가질 수 있다. 소스/드레인(106)은 기판(101)에 불순물을 이온주입하여 형성된 불순물영역을 포함할 수 있다. 오믹콘택층(107)은 금속성막을 포함하는 콘택플러그(108)와 소스/드레인(106) 사이의 콘택저항을 감소시키는 역할을 수행함과 동시에 콘택플러그(108)에 함유된 금속성분이 기판(101)으로 확산되는 것을 방지하는 역할도 수행한다.
상술한 구조를 갖는 반도체 장치는 콘택플러그(108)와 접하는 실링막(105)의 측벽이 트렌치(102)의 측벽에 정렬된 형태를 가짐으로써, 설정된 선폭보다 콘택플러그(108)의 선폭이 증가하는 것을 방지할 수 있다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다. 이하에서는 도 2에 도시된 반도체 장치의 제조방법에 대한 일례를 설명하기로 한다. 그리고, 도 4a 및 도 4b는 도 3c에 도시된 게이트절연막 식각공정에 대한 변형예를 도시한 단면도이다.
도 3a에 도시된 바와 같이, 기판(31)을 준비한다. 기판(31)은 단결정 물질(Single crystalline material)을 포함할 수 있다. 또한, 기판(31)은 실리콘 함유 물질을 포함할 수 있다. 따라서, 기판(31)은 단결정 실리콘(Single crystalline silicon)을 포함할 수 있다.
다음으로, 기판(31)상에 마스크패턴(32)을 형성한다. 마스크패턴(32)은 절연물질 또는 반도체물질로 이루어진 단일막, 복수의 절연물질 또는 복수의 반도체물질이 적층된 적층막 또는 절연물질과 반도체물질이 적층된 적층막으로 형성할 수 있다. 절연물질로는 산화물, 질화막, 산화질화물, 탄소함유물(예컨대, 비정질카본)등을 사용할 수 있고, 반도체물질로는 실리콘을 사용할 수 있다. 일례로, 마스크패턴(32)은 실리콘산화막과 폴리실리콘막이 적층된 적층막으로 형성할 수 있다.
다음으로, 마스크패턴(32)을 식각장벽(etch barrier)으로 기판(31)을 식각하여 복수의 트렌치(33)를 형성한다. 트렌치(33)를 형성하기 위한 식각공정은 비등방성식각(Anisotropic etch)을 포함할 수 있다.
다음으로, 트렌치(33)를 포함한 구조물 전면에 게이트절연막(34)을 형성한다. 게이트절연막(34)은 산화막으로 형성할 수 있다. 게이트절연막(34)은 열산화(Thermal oxidation), 라디컬산화(Radical oxidation)를 포함하는 산화공정을 통해 형성할 수 있다. 산화공정을 통해 게이트절연막(34)을 형성하는 경우에 양질의 게이트절연막(34)을 획득하기 위해 반응성이 큰 산화법을 이용하기 때문에 트렌치(33) 표면과 마찬가지로 절연물질/반도체물질을 포함하는 마스크패턴(32) 표면에도 게이트절연막(34)이 형성된다.
한편, 게이트절연막(34)은 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 포함하는 증착공정을 통해 형성할 수도 있다.
도 3b에 도시된 바와 같이, 트렌치(33)를 매립하도록 게이트절연막(34) 상에 게이트도전막을 형성한다. 게이트도전막은 금속성막을 포함할 수 있다. 금속성막은 금속막, 금속산화막, 금속질화막 또는 금속실리사이드막과 같이 금속이 함유된 도전막을 의미한다.
다음으로, 마스크패턴(32)이 노출될때까지 게이트도전막에 대한 평탄화공정을 실시한다. 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다. 한편, 평탄화공정시 마스크패턴(32) 상부면에 형성된 게이트절연막(34)이 제거될 수 있다.
다음으로, 게이트도전막에 대한 전면식각공정을 실시하여 트렌치(33)를 일부 매립하는 게이트전극(35)을 형성한다. 전면식각공정은 에치백(etchback)공정으로 진행할 수 있다.
이로써, 매립게이트의 게이트전극(35)을 형성할 수 있다. 이하, 게이트전극(35)에 의해 노출되는 게이트절연막(34)의 도면부호를 '34A'로 표기한다.
도 3c, 도 4a 및 도 4b에 도시된 바와 같이, 식각공정을 진행하여 노출된 게이트절연막(34A) 일부 또는 전부를 제거한다. 식각공정은 습식식각법 또는 건식식각법을 사용하여 진행할 수 있다.
식각공정시 노출된 게이트절연막(34A)에서 적어도 마스크패턴(32) 표면에 형성된 게이트절연막(34A)은 제거되도록 식각공정을 진행한다. 구체적으로, 도 3c에 도시된 것처럼 노출된 게이트절연막(34A)을 모두 제거할 수 있다. 또한, 도 4a에 도시된 것처럼 마스크패턴(32) 표면에 형성된 게이트전연막(34A)을 제거하고, 트렌치(33) 표면에 형성된 게이트절연막(34A)은 잔류시킬 수도 있다. 또한, 도 4b에 도시된 것처럼 마스크패턴(32) 표면에 형성된 게이트절연막(34A)을 제거하고, 트렌치(33) 표면에 형성된 게이트절연막(34A)은 잔류시키되, 노출된 게이트절연막(34A)이 경사면을 갖도록 형성할 수도 있다.
한편, 식각공정시 기 형성된 게이트전극(35)이 손상받는 것을 방지하기 위하여 게이트전극(35) 상에 보호막(미도시)을 형성한 이후에 식각공정을 진행할 수도 있다. 이때, 보호막은 게이트전극(35) 상에서 트렌치(33)를 갭필하는 형태를 갖되, 그 상부면은 마스크패턴(32)과 기판(31)에 접하는 경계면보다 낮은 것이 바람직하다.
도 3d에 도시된 바와 같이, 트렌치(33) 및 마스크패턴(32) 사이를 매립하도록 기판(31) 전면에 절연물질을 증착한 이후에 마스크패턴(32)이 노출될때까지 평탄화공정을 실시하여 실링막(36)을 형성한다. 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
실링막(36)은 마스크패턴(32)과 식각선택비를 갖는 물질로 형성할 수 있다. 아울러, 실링막은 자연산화물(native oxide)을 제거하기 위한 세정공정시 식각되지 않는 물질 즉, 산화물에 대한 식각선택비를 갖는 물질로 형성할 수 있다. 일례로, 실링막(36)은 질화막으로 형성할 수 있다.
이처럼, 노출된 게이트절연막(34A)을 제거한 이후에 실링막(36)을 형성함으로써, 실링막(36)의 측벽은 트렌치(33)의 측벽에 정렬된 형태를 갖고, 이를 통해 후속 공정에서 설정된 선폭보다 콘택플러그의 선폭이 증가하는 것을 방지할 수 있다.
도 3e에 도시된 바와 같이, 마스크패턴(32)을 제거하여 콘택플러그가 형성될 콘택홀(37)을 형성한다. 실링막(36)을 마스크패턴(32)과 식각선택비를 갖는 물질로 형성하기 때문에 마스크패턴(32)을 제거하는 과정에서 실링막(36)은 식각되지 않는다. 콘택홀(37)을 형성함에 따라 실링막(36)의 측벽이 노출되며, 콘택홀(37)은 제1선폭(CD1)을 갖는다.
한편, 종래에는 마스크패턴을 제거하여 콘택홀을 형성함에 따라 실링막 측벽에 형성된 게이트절연막이 노출되었으나(도 1c 참조), 상술한 본 발명의 실시예에 따르면 실링막(36)을 형성하기 이전에 노출된 게이트절연막(34A)을 선택적으로 식각함에 따라 콘택홀(37) 형성공정시 게이트절연막(34)이 노출되지 않는다.
도 3f에 도시된 바와 같이, 콘택홀(37) 아래 기판(31)을 리세스식각하여 깊이방향으로 콘택홀(37)을 확장시키는 킨다. 콘택홀(37)을 확장시키기 위한 리세스식각은 비등방성식각을 포함할 수 있으며, 콘택홀(37)의 저면보다 게이트전극(35)의 상부면이 더 아래에 위치하도록 식각량을 조절한다. 이하, 확장된 콘택홀(37)의 도면부호를 '37A'로 변경하여 표기한다.
리세스식각은 소스/드레인과 콘택플러그 사이의 콘택저항을 감소시키는 오믹콘택층을 형성할 공간을 제공하기 위한 것이다. 또한, 리세스식각은 종래기술대비 소스/드레인의 두께를 감소시키고, 소스/드레인의 두께가 감소된 만큼 소스/드레인 대비 저항이 낮은 콘택플러그의 높이를 증가시켜 반도체 장치의 콘택저항을 감소시키기 위함이다.
도 3g에 도시된 바와 같이, 콘택홀(37A) 아래 기판(31)에 불순물을 이온주입하여 소스/드레인(38)을 형성한다. 소스/드레인(38)은 게이트전극(35)과 일부 중첩되도록 형성할 수 있다. 소스/드레인(38)을 형성하기 위한 불순물로는 인(P), 비소(As)와 같은 N형 불순물 또는 붕소(B)와 같은 P형 불순물을 사용할 수 있으며, 반도체 장치의 특성에 따라 선택할 수 있다.
다음으로, 콘택플러그를 형성하기 이전에 기판(31) 표면의 자연산화물을 제거하기 위한 세정공정을 실시한다. 세정공정은 BOE(Buffered Oxide Etchant) 또는 희석된 불산(dilute HF)을 사용하여 실시할 수 있다. 이때, 본 발명의 실시예에 따르면 콘택홀(37A)의 측벽을 실링막(36)이 제공하기 때문에 콘택홀(37A)은 최초 설정된 제1선폭(CD1)을 그대로 유지할 수 있다.
도 3h에 도시된 바와 같이, 콘택홀(37A)을 포함한 구조물 표면을 따라 일정한 두께로 금속함유막(미도시)을 형성하고, 어닐(Anneal)을 실시하여 소스/드레인(38) 표면에 금속실리사이드를 형성한 이후에 미반응 금속함유막을 제거하는 일련의 공정을 진행하여 금속실리사이드를 포함하는 오믹콘택층(39)을 형성한다.
금속함유막은 준귀금속, 내화금속 등의 금속을 포함할 수 있다. 구체적으로, 금속함유막은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 텅스텐(W), 백금(Pt) 또는 팔라듐(Pd) 중에서 선택된 어느 하나를 포함할 수 있다. 어닐은 급속어닐(Rapid Thermal Anneal)일 수 있으며, 금속함유막 및 기판(31)의 종류(또는 재질)에 따라 다른 온도에서 수행될 수 있다. 그리고, 미반응 금속함유막은 황산(H2SO4)과 과수(H2O2)의 혼합케미컬을 사용하여 제거할 수 있다.
다음으로, 콘택홀(37A)을 매립하도록 기판(31) 전면에 도전물질을 형성한 이후에 실링막(36)이 노출될때까지 평탄화공정을 실시하여 콘택플러그(40)를 형성한다. 평탄화공정은 화학적기계적연마법을 사용하여 실시할 수 있다. 콘택플러그(40)는 반도체 장치의 콘택저항을 감소시키기 위해 금속성막으로 형성할 수 있다.
상술한 본 발명의 실시예에 따르면, 실링막(36)을 형성하기 이전에 게이트전극(35)과 기판(31) 사이에 형성된 게이트절연막(34)을 제외한 나머지 영역에 형성된 게이트절연막(34A) 특히, 마스크패턴(32) 표면에 형성된 게이트절연막(34A)을 제거함으로써, 설정된 선폭보다 콘택플러그(40)의 선폭이 증가하는 것을 방지할 수 있다. 이를 통해, 인접한 콘택플러그(40) 사이의 전기적 간섭(예컨대, 기생 캐패시턴스)가 증가하여 특성이 열화되는 것을 방지할 수 있다. 또한, 인접한 콘택플러그(40) 사이에 쇼트가 발생하는 것을 방지할 수 있다. 또한, 콘택플러그(40)에 연결된 구조물 예컨대, 비트라인 또는 논리정보를 저장하는 스토리지등과 콘택플러그(40) 사이의 중첩마진(overlay margin)이 감소하는 것을 방지할 수 있다. 참고로, 중첩마진의 감소는 비트라인 또는 스토리지가 연결되어야할 콘택플러그(40)에 연결되지 못하고, 인접한 다른 콘택플러그(40)에 연결되는 것을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 마스크패턴
33 : 트렌치 34 : 게이트절연막
35 : 게이트전극 36 : 실링막
37, 37A : 콘택홀 38 : 소스/드레인
39 : 오믹콘택층 40 : 콘택플러그

Claims (12)

  1. 기판상에 마스크패턴을 형성하는 단계;
    상기 마스크패턴을 이용하여 상기 기판에 복수의 트렌치를 형성하는 단계;
    상기 기판 전면에 게이트절연막을 형성하는 단계;
    상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계;
    상기 마스크패턴 상에 형성된 게이트절연막을 제거하는 단계;
    나머지 상기 트렌치를 매립하는 실링막을 형성하는 단계;
    상기 마스크패턴을 제거하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 매립하는 콘택플러그를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서,
    상기 게이트절연막을 제거하는 단계는,
    상기 기판상에 노출된 상기 게이트절연막을 제거하는 반도체 장치 제조방법.
  3. 제1항에 있어서,
    상기 콘택플러그를 형성하기 이전에,
    상기 기판 표면의 자연산화물을 제거하기 위한 세정공정을 실시하는 단계를 더 포함하는 반도체 장치 제조방법.
  4. 제3항에 있어서,
    상기 실링막은 상기 마스크패턴 및 산화물에 대한 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법.
  5. 제1항에 있어서,
    상기 콘택홀을 형성한 이후에
    상기 콘택홀 아래 기판을 리세스식각하여 상기 콘택홀을 확장시키는 단계;
    이온주입을 통해 상기 콘택홀 아래 기판에 소스/드레인을 형성하는 단계; 및
    상기 소스/드레인 상에 오믹콘택층을 형성하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  6. 제5항에 있어서,
    상기 오믹콘택층을 형성하는 단계는,
    상기 콘택홀을 포함한 구조물 표면을 따라 금속함유막을 형성하는 단계;
    어닐을 실시하여 상기 소스/드레인 표면에 금속실리사이드를 형성하는 단계; 및
    미반응 상기 금속함유막을 제거하는 단계
    를 포함하는 반도체 장치 제조방법.
  7. 제1항에 있어서,
    상기 콘택플러그는 금속성막을 포함하는 반도체 장치 제조방법.
  8. 기판에 형성된 복수의 트렌치;
    상기 트렌치를 일부 매립하는 게이트전극;
    상기 트렌치와 상기 게이트전극 사이에 삽입된 게이트절연막;
    상기 게이트전극 상에서 나머지 트렌치를 매립하고, 일부가 상기 기판 위로 돌출된 실링막; 및
    상기 기판 위로 돌출된 실링막 사이에 매립된 콘택플러그를 포함하고,
    상기 기판 위로 돌출된 실링막의 폭은 상기 게이트전극의 폭보다 큰 반도체 장치.
  9. 제8항에 있어서,
    상기 콘택플러그 아래 상기 기판에 형성된 소스/드레인; 및
    상기 소스/드레인과 상기 콘택플러그 사이에 삽입된 오믹콘택층
    을 더 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 오믹콘택층은 금속실리사이드를 포함하는 반도체 장치.
  11. 제8항에 있어서,
    상기 실링막의 폭은 상기 트렌치의 폭과 동일한 반도체 장치.
  12. 제8항에 있어서,
    상기 콘택플러그는 금속성막을 포함하는 반도체 장치.
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