KR101994318B1 - 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 - Google Patents

반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 Download PDF

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 영역 및 제2 영역을 포함하는 기판 상에 희생층을 형성하는 단계; 상기 제1 영역의 상기 희생층 및 기판을 선택적으로 식각하여 게이트용 트렌치 형성하는 단계; 상기 게이트용 트렌치의 일부를 매립하는 제1 게이트를 형성하는 단계; 상기 제1 게이트 상에 상기 게이트용 트렌치의 나머지를 매립하는 게이트 보호층을 형성하는 단계; 상기 제1 영역의 상기 희생층을 제거하는 단계; 상기 희생층이 제거된 공간 내에 도전 플러그를 형성하는 단계; 상기 제2 영역의 희생층을 제거하는 단계; 및 상기 제2 영역의 상기 기판 상에 제2 게이트를 형성하는 단계를 포함한다.

Description

반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME, AND MICRO PROCESSOR, PROCESSOR, SYSTEM, DATA STORAGE SYSTEM AND MEMORY SYSTEM INCLUDING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 매립 게이트(buried gate)를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장하는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명이 해결하려는 과제는, 트랜지스터의 특성 향상이 가능하고, 서로 다른 영역 간 단차 발생을 방지하여 공정 난이도를 감소시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 영역 및 제2 영역을 포함하는 기판 상에 희생층을 형성하는 단계; 상기 제1 영역의 상기 희생층 및 기판을 선택적으로 식각하여 게이트용 트렌치 형성하는 단계; 상기 게이트용 트렌치의 일부를 매립하는 제1 게이트를 형성하는 단계; 상기 제1 게이트 상에 상기 게이트용 트렌치의 나머지를 매립하는 게이트 보호층을 형성하는 단계; 상기 제1 영역의 상기 희생층을 제거하는 단계; 상기 희생층이 제거된 공간 내에 도전 플러그를 형성하는 단계; 상기 제2 영역의 희생층을 제거하는 단계; 및 상기 제2 영역의 상기 기판 상에 제2 게이트를 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물; 상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및 상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 마이크로프로세서는, 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고, 상기 기억부는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물; 상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및 상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 프로세서는, 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 캐시 메모리부는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물; 상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및 상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 시스템은, 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상은, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물; 상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및 상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물; 상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및 상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 메모리 및 상기 버퍼 메모리 중 하나 이상은, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물; 상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및 상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함한다.
상술한 본 발명에 의한 반도체 장치 및 그 제조 방법에 의하면, 트랜지스터의 특성 향상이 가능하고, 서로 다른 영역 간 단차 발생을 방지하여 공정 난이도를 감소시킬 수 있다.
도 1a 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 9는 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 10은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 11은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다. 특히, 본 실시예의 반도체 장치는, 서로 다른 형태의 트랜지스터가 구비되는 제1 영역(A1) 및 제2 영역(A2)을 포함할 수 있다. 구체적으로, 제1 영역(A1)에는 기판 내에 매립된 형태의 제1 게이트를 포함하는 트랜지스터가 구비되고, 제2 영역(A2)에는 기판 상에 배치된 형태의 제2 게이트를 포함하는 트랜지스터가 구비될 수 있다. 또한, 본 실시예의 반도체 장치는, 제1 영역(A1)의 트랜지스터 일단과 연결되며 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 갖는 가변 저항 소자를 포함할 수 있다. 본 도면에서 도 1a, 2a, 3a, 4a 및 7a는 제1 영역(A1)의 평면도를 나타내고, 도 1b, 2b, 3b, 4b, 5, 6 및 7b는 a도의 A-A' 선, B-B' 선 및 C-C' 선에 따른 단면도 및 제2 영역(A2)의 단면도를 나타낸다.
먼저, 제조 방법을 설명한다.
도 1a 및 도 1b를 참조하면, 제1 영역(A1) 및 제2 영역(A2)을 포함하는 기판(10)을 제공한다. 기판(10)은 실리콘 등의 반도체 물질을 포함할 수 있다. 또한, 제1 영역(A1)은 복수의 메모리 셀 예컨대, 복수의 가변 저항 소자가 형성되는 셀 영역일 수 있고, 제2 영역(A2)은 주변회로 영역일 수 있다.
이어서, 기판(10) 상에 식각 정지층(11), 희생층(12) 및 하드마스크층(13)을 형성한다. 식각 정지층(11)은 희생층(12)과 식각 선택비를 갖는 막으로서, 예컨대 실리콘 산화막, 알루미늄 산화막 등과 같은 산화막일 수 있다. 희생층(12)은 예컨대, 비정질 탄소막 등과 같은 탄소 함유막, 다결정 실리콘 등과 같은 실리콘 함유막, 또는 실리콘 질화막, 실리콘 산화 질화막 등과 같은 질화막일 수 있다. 그러나, 본 발명이 이러한 물질들에 한정되는 것은 아니다.
이어서, 제1 영역(A1)의 하드마스크층(13), 희생층(12), 식각 정지층(11)을 선택적으로 식각하고, 이에 의해 드러나는 기판(10)을 소정 깊이 식각함으로써, 제1 영역(A1)에 기판(10)의 활성영역(10A)을 정의하는 소자분리 트렌치(T1)를 형성한다. 본 실시예에서 활성영역(10A)은 A-A'선과 평행한 제1 방향으로 연장하는 라인 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 활성영역(10A)의 형상은 다양할 수 있다. 또한, 본 실시예에서 소자분리 트렌치(T1)는 제1 영역(A1)에 형성된 것으로 도시되어 있으나, 제1 영역(A1)뿐만 아니라 제2 영역(A2)에도 형성될 수 있다.
이어서, 소자분리 트렌치(T1)에 매립되는 소자분리막(14)을 형성한다. 소자분리막(14)은, 소자분리 트렌치(T1)가 형성된 결과물을 덮는 절연 물질을 형성한 후, 하드마스크층(13)이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행함으로써 형성될 수 있다.
도 2a 및 도 2b를 참조하면, 도 1a 및 도 1b의 공정 결과물 상에 제1 영역(A1)의 제1 게이트가 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성한 후, 이 마스크 패턴을 식각 베리어로 하드마스크층(13), 희생층(12), 식각 정지층(11) 및 기판(10)을 제1 깊이(D1)까지 식각함으로써 게이트용 트렌치(T2)를 형성한다. 게이트용 트렌치(T2)는 후술하는 제1 게이트가 형성될 공간을 제공하기 위한 것으로서, 활성영역(10A)을 가로지르는 제2 방향으로 연장하는 라인 형상일 수 있다. 또한, 게이트용 트렌치(T2)의 제1 깊이(D1)는 소자분리 트렌치(T1)의 깊이보다 작을 수 있다.
게이트용 트렌치(T2) 형성을 위한 식각은, 식각 정지층(11)에서 1차로 식각이 멈추도록 수행되고, 드러난 식각 정지층(11)을 식각 또는 세정 방식으로 제거한 후, 드러난 기판(10)을 식각하는 방식으로 수행될 수 있다. 이로써, 더욱 정밀한 식각이 가능하다.
여기서, 게이트용 트렌치(T2)는 제1 게이트용 트렌치(T2A, 얇은 점선 참조) 및 제2 게이트용 트렌치(T2B, 굵은 점선 참조)를 포함할 수 있다. 제2 게이트용 트렌치(T2B)는 실제로 트랜지스터의 게이트로 기능하는 제1 게이트가 형성될 영역이고, 제1 게이트용 트렌치(T2A)는 제1 방향에서 인접한 트랜지스터를 서로 분리하기 위한 제1 게이트가 형성될 영역이다. 본 실시예에서는, 두 개의 제2 게이트용 트렌치(T2B)와 하나의 제1 게이트용 트렌치(T2A)가 번갈아 반복 배치되는 것을 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니다. 임의의 개수의 제2 게이트용 트렌치(T2B)와 제1 게이트용 트렌치(T2A)가 번갈아 배치될 수도 있고, 또는 제1 게이트용 트렌치(T2A)는 생략될 수도 있다.
한편, 위 마스크 패턴에 의하여 하드마스크층(13) 뿐만 아니라 소자분리막(14)도 드러나 있으므로, 게이트용 트렌치(T2) 형성을 위한 식각시 소자분리막(14) 일부도 함께 식각될 수 있다. 이때, 위 마스크 패턴을 식각 베리어로 소자 분리막(14)을 게이트용 트렌치(T1)보다 깊은 제2 깊이(D2)까지 식각함으로써, B-B' 선 상에서 활성영역(10A)이 소자분리막(14)보다 돌출되게 할 수 있다, 이러한 경우, 후술하는 제1 게이트는 B-B' 선 상에서 돌출된 활성영역(10A)의 상면 및 측면까지 감쌀 수 있으므로 트랜지스터의 전류 구동 능력이 더욱 향상될 수 있다.
도 3A 및 도 3B를 참조하면, 게이트용 트렌치(T2)의 일부를 매립하는 제1 게이트(15)를 형성한다. 제1 게이트(15)의 형성은, 도 2a 및 도 2b의 공정 결과물을 덮는 도전 물질을 형성한 후, 원하는 높이가 될 때까지 이 도전 물질을 에치백(etchback)하는 방식으로 수행될 수 있다. 제1 게이트(15)의 상면 높이는 기판(10) 표면 높이 이하일 수 있고, 이러한 경우 제1 게이트(15)와 후술하는 도전 플러그의 분리가 용이할 수 있다.
여기서, 제1 게이트(15)는 제2 게이트용 트렌치(T2B)에 매립되어 실제 트랜지스터의 게이트로 기능하는 제1 게이트(15B)와, 제1 게이트용 트렌치(T2A)에 매립되어 제1 방향에서 인접한 트랜지스터를 서로 분리하는 제1 게이트(15A)를 포함할 수 있다. 또한, 본 실시예와 같이 B-B' 선 상에서 활성영역(10A)이 소자분리막(14)보다 돌출된 경우, 제1 게이트(15)는 돌출된 활성영역(10A)의 상면 및 측면을 감쌀 수 있다.
한편, 제1 게이트(15) 형성 전에, 활성영역(10A)과 제1 게이트(15) 사이에 개재되는 게이트 절연막(미도시됨) 형성 공정을 더 수행할 수도 있다. 게이트 절연막 형성 공정은 제1 게이트(15) 형성을 위한 도전 물질을 매립하기 전, 도 2a 및 도 2b의 공정 결과물을 따라 절연막을 증착하거나 또는 열산화 공정을 수행하는 방식에 의할 수 있다.
이어서, 게이트용 트렌치(T2)의 나머지를 매립하는 게이트 보호층(16)을 형성한다. 게이트 보호층(16)은 제1 게이트(15) 상에 위치하여 제1 게이트(15)를 보호할 수 있다.
게이트 보호층(16)의 형성은, 제1 게이트(15)가 형성된 결과물 상에 게이트 보호층(16) 형성을 위한 물질막을 형성한 후, 희생층(12)이 드러날 때까지 평탄화 공정 예컨대, CMP를 수행하는 방식에 의할 수 있다. 여기서, 물질막은 식각 정지층(11) 및 희생층(12)과 식각 선택비를 갖는 막일 수 있다.
도 4a 및 도 4b를 참조하면, 제2 영역(A2)을 덮는 제1 마스크(17)를 형성한 후, 제1 영역(A1)의 희생층(12) 및 그 하부의 식각 정지막(11)을 제거한다. 희생층(12) 및 식각 정지막(11)의 제거는 건식 또는 습식 식각 등의 방식으로 수행될 수 있다. 제1 마스크(17)는 절연 물질로 형성될 수 있다. 희생층(12) 및 식각 정지막(11)의 제거에 의해 형성된 공간을 이하, 요홈부(G)라 한다. 요홈부(G)는 소자 분리막(14) 및 게이트 보호층(16)에 의해 둘러싸인 섬 형상을 갖게 된다.
도 5를 참조하면, 요홈부(G) 내에 매립되는 도전 플러그(19)를 형성한다. 도전 플러그(19)는 제1 게이트(15) 양측의 활성영역(10A) 상에 배치되어 트랜지스터의 접합 영역으로 기능할 수 있다. 도전 플러그(19)는 금속막, 금속 질화막, 금속 반도체 화합물막 등과 같은 금속 함유막을 포함하며, 단일막 또는 다중막으로 형성될 수 있다. 예컨대, 도전 플러그(19)는 티타늄 실리콘막, 코발트 실리콘막, 니켈 실리콘막, 티타늄 질화막, 티타늄 질화막 및 티타늄막의 이중막, 텅스텐막, 티타늄 질화막 및 티타늄막의 삼중막 등일 수 있다. 이러한 경우, 도전 플러그(19)의 저항이 작기 때문에 트랜지스터의 접합 영역 저항이 낮아져 전류 구동 능력이 향상되는 등 특성이 향상될 수 있다.
도전 플러그(19)의 형성은, 도 4a 및 도 4b의 공정 결과물을 덮는 도전 물질을 형성한 후, 소자분리막(14) 및/또는 보호층(16)이 드러날 때까지 평탄화 공정을 수행하는 방식에 의할 수 있다. 본 평탄화 공정에서 전술한 제1 마스크(17)가 함께 제거될 수 있다. 또는 제1 마스크(17)는 도전 플러그(19)의 형성 전 또는 후에 별도의 공정으로 제거될 수도 있다.
한편, 본 실시예와 같이 도전 플러그(19)와 활성영역(10A) 사이에는 금속 반도체 화합물막(18)이 더 개재될 수도 있다. 금속 반도체 화합물막(18)은 티타늄 실리콘막, 코발트 실리콘막, 니켈 실리콘막 등일 수 있다.
이로써, 제1 영역(A1)에는 기판(10) 내에 매립된 형태의 제1 게이트(15) 및 제1 게이트(15) 양측에 배치되고 금속 플러그(19)를 포함하는 트랜지스터가 형성될 수 있다.
도 6을 참조하면, 제1 영역(A1)을 덮는 제2 마스크(20)를 형성한 후, 제2 영역(A2)의 희생층(12) 및 식각 정지막(11)을 제거한다. 제2 마스크(20)는 절연 물질로 형성될 수 있다.
이어서, 제2 영역(A2)의 기판(10) 상에 게이트 절연막, 제2 게이트용 도전막 및 제2 게이트 하드마스크용 절연막을 순차적으로 형성한 후, 이를 패터닝하여 게이트 절연막 패턴(21), 제2 게이트(22) 및 제2 게이트 하드마스크(23)의 적층 구조물을 형성한다.
이어서, 도시하지는 않았지만, 제2 게이트(22) 양측의 기판(10) 내에 불순물 이온주입 공정 등으로 접합 영역(미도시됨)을 형성한다. 이후, 제2 마스크(20)는 별도의 제거 공정을 통하여 제거될 수 있으나, 절연 물질로 형성된 경우라면 잔류하여도 무방하다.
이로써, 제2 영역(A2)에는 기판(10) 상에 배치된 형태의 제2 게이트(22)를 포함하는 트랜지스터가 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 제1 게이트(15) 양측의 금속 플러그(19) 각각과 연결되는 제1 콘택(24) 및 제2 콘택(25)을 형성한다. 제1 콘택(24)은 A-A'선 및 B-B' 선상에서 직접 보이지 않으나 설명의 편의를 위하여 점선으로 표기하였다.
이어서, 제1 콘택(24) 상에 가변 저항 소자(29)를 형성할 수 있다. 가변 저항 소자(29)는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 가진 소자로서, 이러한 특성을 이용하여 데이터를 저장할 수 있다. 예컨대, 가변 저항 소자(29)가 저저항 상태에 있는 경우 데이터 '0'을 저장할 수 있고, 반대로 고저항 상태에 있는 경우 데이터 '1'을 저장할 수 있다. 이러한 가변 저항 소자(29)는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 전이금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 또는 다중막일 수 있다. 특히, 가변 저항 소자(29)가 MRAM에 이용되는 자기 저항 소자인 경우라면, 가변 저항 소자(29)는 두 개의 자성층 사이에 터널 베리어층이 개재된 구조를 포함할 수 있다.
이어서, 가변 저항 소자(29) 상에 가변 저항 소자(29)와 전기적으로 연결되는 소정 배선 예컨대, 비트라인(미도시됨)을 형성할 수 있다. 또한, 제2 콘택(25) 상에 제2 콘택(25)과 전기적으로 연결되는 소정 배선 예컨대, 소스라인(미도시됨)을 형성할 수 있다. 비트라인은 제1 방향으로 배열되는 가변 저항 소자(29)를 연결시키면서 제1 방향으로 연장할 수 있고, 소스라인은 제1 방향으로 배열되는 제2 콘택(25)을 연결시키면서 제1 방향으로 연장할 수 있기 때문에, 도시된 바와 같이 제1 콘택(24)과 제2 콘택(25)은 제1 방향에서 일직선 상에 위치하지 않고 서로 엇갈려 위치할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 콘택 및 배선의 위치는 얼마든지 다양하게 변형될 수 있다.
한편, 제2 영역(A2)에도 필요한 콘택 예컨대, 제2 게이트(22)와 연결되는 제3 콘택(26), 및 제2 게이트(22) 양측의 접합 영역 각각과 연결되는 제4 및 제5 콘택(27, 28)을 형성할 수 있다. 제3 내지 제5 콘택(26, 27, 28) 각각도 필요한 배선(미도시됨)과 연결될 수 있다.
이상으로 설명한 공정에 의하여 도 7a 및 도 7b에 도시된 것과 같은 반도체 장치가 제조될 수 있다.
도 7a 및 도 7b를 다시 참조하면, 제1 영역(A1) 및 제2 영역(A2)을 포함하는 기판(10)이 제공된다.
여기서, 제1 영역(A1)에는 기판(10) 내에 매립된 형태의 제1 게이트(15)가 배치된다. 제1 게이트(15) 상에는 게이트 보호층(16)이 배치되고, 게이트 보호층(16)은 기판(10) 상부로 돌출된 형태를 갖는다. 제1 게이트(15)의 상면은 기판(10)보다 아래에 위치할 수 있으나 본 발명이 이에 한정되는 것은 아니다.
제1 영역(A1)의 제1 게이트(15) 및 게이트 보호층(16) 사이의 기판(10) 상에는 금속 함유막을 포함하는 도전 플러그(19)가 배치된다. 도전 플러그(19)와 기판(10) 사이에는 금속 반도체 화합물막(18)이 더 개재될 수 있다.
한편, 제2 영역(A2)에는 기판(10) 상의 제2 게이트(22)가 배치된다. 제2 게이트(22)와 기판(10) 사이에는 게이트 절연막 패턴(21)이 개재될 수 있고, 제2 게이트(22) 상에는 제2 게이트 하드마스크(23)가 존재할 수도 있다.
제1 영역(A1)의 제1 게이트(15) 및 도전 플러그(19)를 포함하는 트랜지스터의 일단은 예컨대, 제1 콘택(24)을 통하여 가변 저항 소자(29)에 연결될 수 있고, 타단은 예컨대, 제2 콘택(25)을 통하여 소정 배선 예컨대, 소스라인과 연결될 수 있다. 제2 영역(A2)의 제2 게이트(22)를 포함하는 트랜지스터도 여러 콘택(26, 27, 28)을 통하여 필요한 배선에 연결될 수 있다.
이상으로 설명한 반도체 장치 및 그 제조 방법에 의하면 아래와 같은 장점이 있다.
우선, 희생층(12)을 이용함으로써 제1 게이트(15) 및 금속 플러그(19)의 위치를 정밀하게 제어할 수 있다.
또한, 희생층(12)을 이용함으로써 제1 영역(A1)에는 기판(10) 내에 매립된 형태의 게이트가 형성되고 제2 영역(A2)에는 기판(10) 상에 배치된 형태의 게이트가 형성되더라도 양 영역 사이의 단차 발생을 방지할 수 있다. 그에 따라, 후속 공정 예컨대, 콘택 형성 공정 등이 보다 용이하게 수행될 수 있는 장점이 있다.
나아가, 금속을 함유한 도전 플러그(19)를 이용할 수 있기 때문에, 트랜지스터의 접합 영역의 저항이 최소화될 수 있다. 따라서, 트랜지스터를 통한 전류 공급이 증가할 수 있다. 이러한 트랜지스터는, 자기 저항 소자와 같이 스위칭시 충분한 전류 공급이 요구되는 가변 저항 소자의 선택 소자로 이용하기에 적합하다.
한편, 전술한 실시예에서는 제1 영역의 트랜지스터가 가변 저항 소자를 구동하는 트랜지스터인 경우에 관하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 제1 영역의 트랜지스터가 다양한 소자 예컨대, DRAM의 캐패시터 등에 연결될 수 있음은 물론이다. 또한, 전술한 실시예의 활성영역(10A), 제1 게이트(15)의 평면 형상 등은 필요에 따라 다양하게 변형될 수 있음은 물론이다.
도 8은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 8에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물; 상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및 상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함할 수 있다. 이를 통해 기억부(1010)의 제1 영역의 트랜지스터 특성 향상이 가능하고, 영역간 단차 발생이 방지되어 공정 난이도를 감소시킬 수 있다. 그에 따라, 제1 영역의 트랜지스터를 메모리 요소 예컨대, 가변 저항 소자와 연결시키는 경우 기억부(1010)의 메모리 특성도 향상될 수 있다. 결과적으로 마이크로프로세서(1000)의 특성 향상 및 공정 난이도 감소가 가능하다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 9는 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 9에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1430)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물; 상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및 상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 제1 영역의 트랜지스터 특성 향상이 가능하고, 영역간 단차 발생이 방지되어 공정 난이도를 감소시킬 수 있다. 그에 따라, 제1 영역의 트랜지스터를 메모리 요소 예컨대, 가변 저항 소자와 연결시키는 경우 캐시 메모리부(1120)의 메모리 특성도 향상될 수 있다. 결과적으로 프로세서(1100)의 특성 향상 및 공정 난이도 감소가 가능하다. 도 9에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1130)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1430)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 10에 도시된 바와 같이, 시스템(1200)은 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치(1220)는 1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물; 상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및 상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함할 수 있다. 이를 통해 주기억장치(1220)의 제1 영역의 트랜지스터 특성 향상이 가능하고, 영역간 단차 발생이 방지되어 공정 난이도를 감소시킬 수 있다. 그에 따라, 제1 영역의 트랜지스터를 메모리 요소 예컨대, 가변 저항 소자와 연결시키는 경우 주기억장치(1220)의 메모리 특성도 향상될 수 있다. 결과적으로 시스템(1200)의 특성 향상 및 공정 난이도 감소가 가능하다. 더불어, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 보조기억장치(1230)는 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물; 상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및 상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함할 수 있다. 이를 통해 보조기억장치(1230)의 제1 영역의 트랜지스터 특성 향상이 가능하고, 영역간 단차 발생이 방지되어 공정 난이도를 감소시킬 수 있다. 그에 따라, 제1 영역의 트랜지스터를 메모리 요소 예컨대, 가변 저항 소자와 연결시키는 경우 보조기억장치(1230)의 메모리 특성도 향상될 수 있다. 결과적으로 시스템(1200)의 집적도 증가, 특성 향상 및 공정 난이도 감소가 가능하다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 13의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 13의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 11에 도시된 바와 같이, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320) 및 외부 장치와 연결하는 인터페이스(1330)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 데이터 저장 시스템(1300)이 카드인 경우 USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환되는 인터페이스 일 수 있다. 디스크 형태일 경우 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus)와 호환되는 인터페이스일 수 있다.
본 실시예의 데이터 저장 시스템(1300)은 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 저장 장치(1310) 및 데이터를 임시로 저장하는 임시 저장 장치(1340)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 저장 장치(1310) 또는 임시 저장 장치(1340)는 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물; 상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및 상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함할 수 있다. 이를 통해 저장 장치(1310) 또는 임시 저장 장치(1340)의 제1 영역의 트랜지스터 특성 향상이 가능하고, 영역간 단차 발생이 방지되어 공정 난이도를 감소시킬 수 있다. 그에 따라, 제1 영역의 트랜지스터를 메모리 요소 예컨대, 가변 저항 소자와 연결시키는 경우 저장 장치(1310) 또는 임시 저장 장치(1340)의 메모리 특성도 향상될 수 있다. 결과적으로 데이터 저장 시스템(1300)의 특성 향상 및 공정 난이도 감소가 가능하다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 12에 도시된 바와 같이, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420) 및 외부 장치와 연결하는 인터페이스(1430)를 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 메모리(1410)는 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물; 상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및 상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함할 수 있다. 이를 통해 메모리(1410)의 제1 영역의 트랜지스터 특성 향상이 가능하고, 영역간 단차 발생이 방지되어 공정 난이도를 감소시킬 수 있다. 그에 따라, 제1 영역의 트랜지스터를 메모리 요소 예컨대, 가변 저항 소자와 연결시키는 경우 메모리(1410)의 메모리 특성도 향상될 수 있다. 결과적으로 메모리 시스템(1400)의 특성 향상 및 공정 난이도 감소가 가능하다. 더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환될 수 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 버퍼 메모리(1440)는 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물; 상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및 상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함할 수 있다. 이를 통해 버퍼 메모리(1440)의 제1 영역의 트랜지스터 특성 향상이 가능하고, 영역간 단차 발생이 방지되어 공정 난이도를 감소시킬 수 있다. 그에 따라, 제1 영역의 트랜지스터를 메모리 요소 예컨대, 가변 저항 소자와 연결시키는 경우 버퍼 메모리(1440)의 메모리 특성도 향상될 수 있다. 결과적으로 메모리 시스템(1400)의 특성 향상 및 공정 난이도 감소가 가능하다. 더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 식각 정지층
12: 희생층 14: 소자분리막
15: 제1 게이트 16: 게이트 보호층
18: 금속 반도체 화합물막 19: 도전 플러그
22: 제2 게이트

Claims (21)

  1. 제1 영역 및 제2 영역을 포함하는 기판 상에 희생층을 형성하는 단계;
    상기 제1 영역의 상기 희생층 및 기판을 선택적으로 식각하여 게이트용 트렌치를 형성하는 단계;
    상기 게이트용 트렌치의 일부를 매립하는 제1 게이트를 형성하는 단계;
    상기 제1 게이트 상에 상기 게이트용 트렌치의 나머지를 매립하는 게이트 보호층을 형성하는 단계;
    상기 제1 영역의 상기 희생층을 제거하는 단계;
    상기 희생층이 제거된 공간 내에 도전 플러그를 형성하는 단계;
    상기 제2 영역의 희생층을 제거하는 단계; 및
    상기 제2 영역의 상기 기판 상에 제2 게이트를 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 도전 플러그는, 금속 함유막을 포함하는
    반도체 장치의 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서,
    상기 도전 플러그와 상기 기판 사이에 금속 반도체 화합물막을 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 기판과 상기 희생층 사이에 식각 정지막을 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 게이트용 트렌치 형성 단계 전에,
    상기 제1 영역의 상기 희생층 및 기판을 선택적으로 식각하여 상기 게이트용 트렌치와 교차하는 방향의 소자분리 트렌치 및 활성영역을 형성하는 단계; 및
    상기 소자분리 트렌치를 매립하는 소자분리막을 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서,
    상기 게이트용 트렌치 형성 단계는,
    상기 게이트용 트렌치 형성을 위한 마스크 패턴에 의해 드러난 상기 소자분리막을 상기 활성영역보다 깊게 식각하는 단계를 포함하는
    반도체 장치의 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 게이트 형성 단계는,
    상기 게이트용 트렌치가 형성된 결과물을 덮는 도전 물질을 형성하는 단계; 및
    상기 도전 물질이 상기 기판 표면 이하가 되도록 에치백하는 단계를 포함하는
    반도체 장치의 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 게이트 양측의 상기 도전 플러그 중 어느 하나와 연결되는 가변 저항 소자를 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서,
    상기 가변 저항 소자 형성 단계는,
    금속 산화물, 상변화 물질, 강유전 물질 또는 강자성 물질을 포함하는 단일막 또는 다중막을 형성하는 단계; 및
    상기 단일막 또는 다중막을 패터닝하는 단계를 포함하는
    반도체 장치의 제조 방법.
  10. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물;
    상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및
    상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함하고,
    상기 제1 게이트 및 상기 게이트 보호층은 서로 정렬된 측벽을 갖는
    반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 도전 플러그는, 금속 함유막을 포함하는
    반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 도전 플러그와 상기 기판 사이에 개재되는 금속 반도체 화합물막을 더 포함하는
    반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 제1 영역의 상기 기판은, 제1 방향으로 연장하는 활성영역 및 소자분리막을 포함하고,
    상기 적층 구조물은 상기 제1 방향과 교차하는 제2 방향으로 연장하고,
    상기 제1 게이트 아래에서 상기 활성영역은 상기 소자분리막보다 위로 돌출된
    반도체 장치.
  14. 제10 항에 있어서,
    상기 제1 게이트는,
    상기 기판의 표면 이하에 위치하는
    반도체 장치.
  15. 제10 항에 있어서,
    상기 제1 게이트 양측의 상기 도전 플러그 중 어느 하나와 연결되는 가변 저항 소자를 더 포함하는
    반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 가변 저항 소자는,
    금속 산화물, 상변화 물질, 강유전 물질 또는 강자성 물질을 포함하는 단일막 또는 다중막을 포함하는
    반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고,
    상기 기억부는,
    제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물;
    상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및
    상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함하고,
    상기 제1 게이트 및 상기 게이트 보호층은 서로 정렬된 측벽을 갖는
    마이크로프로세서.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 캐시 메모리부는,
    제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물;
    상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및
    상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함하고,
    상기 제1 게이트 및 상기 게이트 보호층은 서로 정렬된 측벽을 갖는
    프로세서.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 보조기억장치 및 상기 주기억장치 중 하나 이상은,
    제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물;
    상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및
    상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함하고,
    상기 제1 게이트 및 상기 게이트 보호층은 서로 정렬된 측벽을 갖는
    시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은,
    제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물;
    상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및
    상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함하고,
    상기 제1 게이트 및 상기 게이트 보호층은 서로 정렬된 측벽을 갖는
    데이터 저장 시스템.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 메모리 및 상기 버퍼 메모리 중 하나 이상은,
    제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 내에 일부가 매립되면서 나머지는 상기 기판 위로 돌출되고, 제1 게이트 및 게이트 보호층이 적층된 적층 구조물;
    상기 제1 영역의 상기 기판 상에 배치되고 상기 적층 구조물 사이에 위치하는 도전 플러그; 및
    상기 제2 영역의 상기 기판 상에 배치되는 제2 게이트를 포함하고,
    상기 제1 게이트 및 상기 게이트 보호층은 서로 정렬된 측벽을 갖는
    메모리 시스템.
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