KR20150108068A - 전자장치 및 그 제조방법 - Google Patents
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Abstract
전자장치가 제공된다. 본 발명의 실시예에 따른 전자장치는 반도체 메모리를 포함하는 전자장치로서, 상기 반도체 메모리는, 상호 이격된 복수의 제1필라전극; 상기 복수의 제1필라전극 각각으로부터 이격된 복수의 제2필라전극; 및 상기 복수의 제2필라전극 각각을 둘러싸는 가변저항층을 포함하고, 상기 복수의 제2필라전극 중 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 상기 제1필라전극 복수개가 접함과 동시에 상기 복수의 제1필라전극 중 어느 하나의 제1필라전극에 상기 가변저항층 복수개가 접할 수 있다.
Description
본 특허 문헌은 메모리 회로 또는 장치와 전자장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는 집적도가 향상된 반도체 메모리를 포함하는 전자장치 및 그 제조방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 전자장치는 반도체 메모리를 포함하는 전자장치로서, 상기 반도체 메모리는, 상호 이격된 복수의 제1필라전극; 상기 복수의 제1필라전극 각각으로부터 이격된 복수의 제2필라전극; 및 상기 복수의 제2필라전극 각각을 둘러싸는 가변저항층을 포함하고, 상기 복수의 제2필라전극 중 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 상기 제1필라전극 복수개가 접함과 동시에 상기 복수의 제1필라전극 중 어느 하나의 제1필라전극에 상기 가변저항층 복수개가 접할 수 있다. 또한, 상기 제1필라전극과 상기 가변저항층 사이 또는 상기 제2필라전극과 상기 가변저항층 사이에 삽입된 선택소자층을 더 포함할 수 있다.
상기 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 접하는 상기 제1필라전극은 일방향 및 상기 일방향과 교차하는 방향으로 각각 상기 가변저항층 양측에 위치할 수 있고, 상기 어느 하나의 제1필라전극에 접하는 상기 가변저항층은 상기 일방향 및 상기 일방향과 교차하는 방향으로 각각 상기 제1필라전극 양측에 위치할 수 있다. 상기 제1필라전극 및 상기 제2필라전극은 일방향 및 상기 일방향과 교차하는 방향으로 교번 배치될 수 있다. 상기 제1필라전극 및 상기 제2필라전극은 삼각형 이상의 다각형 또는 원형 형상을 포함할 수 있다. 상기 제2필라전극은 상기 가변저항층을 관통할 수 있다. 상기 가변저항층은 상기 제1필라전극 및 상기 제2필라전극과 동일한 높이를 갖거나, 또는 더 작은 높이를 가질 수 있다. 상기 가변저항층은 금속산화물, 상변화물질, 강유전물질 또는 강자성물질을 포함할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 전자장치는 상호 이격된 복수의 제1필라전극, 상기 복수의 제1필라전극 각각으로부터 이격된 복수의 제2필라전극 및 상기 복수의 제2필라전극 각각을 둘러싸고, 인접한 상기 제1필라전극 복수개와 접하는 가변저항층을 포함하는 가변저항소자층; 상기 가변저항소자층 하부에 형성되고, 상기 제1필라전극과 전기적으로 연결되는 복수의 제1도전라인 및 상기 제1도전라인과 교차하고, 상기 제2필라전극과 전기적으로 연결되는 복수의 제2도전라인을 포함하는 제1배선층; 및 상기 가변저항소자층 상부에 형성되고, 상기 제2필라전극과 전기적으로 연결되는 복수의 제3도전라인 및 상기 제3도전라인과 교차하고, 상기 제1필라전극과 전기적으로 연결되는 복수의 제4도전라인을 포함하는 제2배선층을 포함할 수 있다. 또한, 상기 제1필라전극과 상기 제1도전라인 사이를 연결하는 제1콘택플러그; 상기 제2필라전극과 상기 제2도전라인 사이를 연결하는 제2콘택플러그; 상기 제2필라전극과 상기 제3도전라인 사이를 연결하는 제3콘택플러그; 상기 제1필라전극과 상기 제4도전라인 사이를 연결하는 제4콘택플러그; 및 상기 제1필라전극과 상기 가변저항층 사이 또는 상기 제2필라전극과 상기 가변저항층 사이에 삽입된 선택소자층를 더 포함할 수 있다.
상기 제1도전라인 및 상기 제4도전라인은 서로 동일한 방향으로 연장되고, 이들이 연장된 방향에서 상기 제1콘택플러그 및 상기 제4콘택플러그는 교번 배치될 수 있다. 상기 제2도전라인 및 상기 제3도전라인은 서로 동일한 방향으로 연장되고, 이들이 연장된 방향에서 상기 제2콘택플러그 및 상기 제3콘택플러그는 교번 배치될 수 있다. 상기 제1도전라인은 상기 제4도전라인과 중첩될 수 있고, 상기 제2도전라인은 상기 제3도전라인과 중첩될 수 있다. 상기 제1필라전극은 상기 제1도전라인 및 상기 제4도전라인과 중첩될 수 있고, 상기 제2도전라인 사이 또는 상기 제3도전라인 사이에 위치할 수 있다. 상기 제2필라전극 및 상기 가변저항층은 상기 제2도전라인 및 상기 제3도전라인과 중첩될 수 있고, 상기 제1도전라인 사이 또는 상기 제4도전라인 사이에 위치할 수 있다.
상기 복수의 제2필라전극 중 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 상기 제1필라전극 복수개가 접함과 동시에 상기 복수의 제1필라전극 중 어느 하나의 제1필라전극에 상기 가변저항층 복수개가 접할 수 있다. 상기 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 접하는 상기 제1필라전극은 일방향 및 상기 일방향과 교차하는 방향으로 각각 상기 가변저항층 양측에 위치할 수 있고, 상기 어느 하나의 제1필라전극에 접하는 상기 가변저항층은 상기 일방향 및 상기 일방향과 교차하는 방향으로 각각 상기 제1필라전극 양측에 위치할 수 있다. 상기 일방향으로 상기 어느 하나의 제2필라전극을 둘러싸는 가변저항층 양측에 위치하는 상기 제1필라전극은 상기 제1도전라인과 연결될 수 있고, 상기 일방향과 교차하는 방향으로 상기 어느 하나의 제2필라전극을 둘러싸는 가변저항층 양측에 위치하는 상기 제1필라전극은 상기 제4도전라인과 연결될 수 있다. 상기 일방향으로 상기 어느 하나의 제1필라전극 양측에 위치하는 상기 가변저항층이 둘러싸는 상기 제2필라전극은 상기 제2도전라인과 연결될 수 있고, 상기 일방향과 교차하는 방향으로 상기 어느 하나의 제1필라전극 양측에 위치하는 상기 가변저항층이 둘러싸는 상기 제2필라전극은 상기 제3도전라인과 연결될 수 있다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 전자장치 제1사선방향으로 연장되고, 상기 제1사선방향과 교차하는 제2사선방향으로 서로 이격되어 배치된 복수의 제1도전라인; 상기 제2사선방향으로 연장되고, 상기 제1사선방향으로 서로 이격되어 배치된 복수의 제2도전라인; 상기 복수의 제1도전라인 상부에 위치하고, 상기 복수의 제1도전라인과 중첩되는 복수의 제4도전라인; 상기 복수의 제1도전라인과 상기 복수의 제4도전라인 사이에 위치하여 이들과 중첩되고, 상기 제1사선방향으로 서로 이격되어 배치된 복수의 제1필라전극; 상기 복수의 제2도전라인 상부에 위치하고, 상기 복수의 제2도전라인과 중첩되는 복수의 제3도전라인; 상기 복수의 제2도전라인과 상기 복수의 제3도전라인 사이에 위치하여 이들과 중첩되고, 상기 제2사선방향으로 서로 이격되어 배치된 복수의 제2필라전극; 및 상기 복수의 제2필라전극 각각을 둘러싸고, 인접한 상기 제1필라전극 복수개와 접하는 가변저항층을 포함할 수 있다. 또한, 상기 제1필라전극과 상기 제1도전라인 사이를 연결하는 제1콘택플러그; 상기 제2필라전극과 상기 제2도전라인 사이를 연결하는 제2콘택플러그; 상기 제2필라전극과 상기 제3도전라인 사이를 연결하는 제3콘택플러그; 상기 제1필라전극과 상기 제4도전라인 사이를 연결하는 제4콘택플러그; 및 상기 제1필라전극과 상기 가변저항층 사이 또는 상기 제2필라전극과 상기 가변저항층 사이에 삽입된 선택소자층를 더 포함할 수 있다.
상기 제1사선방향에서 상기 제1콘택플러그 및 상기 제4콘택플러그는 교번 배치될 수 있고, 상기 제2사선방향에서 상기 제2콘택플러그 및 상기 제3콘택플러그는 교번 배치될 수 있다. 상기 복수의 제1필라전극 각각 및 상기 복수의 제2필라전극 각각은 상기 제1사선방향 및 상기 제2사선방향으로 일정 간격 이격되어 매트릭스 형태로 배치될 수 있다. 상기 제1필라전극은 상기 제2도전라인 사이 및 상기 제3도전라인 사이에 위치할 수 있고, 상기 제2필라전극 및 상기 가변저항층은 상기 제1도전라인 사이 및 상기 제4도전라인 사이에 위치할 수 있다.
상기 복수의 제2필라전극 중 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 상기 제1필라전극 복수개가 접함과 동시에 상기 복수의 제1필라전극 중 어느 하나의 제1필라전극에 상기 가변저항층 복수개가 접할 수 있다. 상기 복수의 제1필라전극 사이마다 상기 제2필라전극이 위치하고, 하나의 상기 제2필라전극을 4개의 상기 제1필라전극이 둘러싸는 형태를 가짐과 동시에 하나의 상기 제1필라전극을 4 개의 상기 제2필라전극이 둘러싸는 형태를 가질 수 있다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 전자장치 제조방법은 기판상에 층간절연층을 형성하는 단계; 상기 층간절연층에 복수의 가변저항층을 형성하는 단계; 상기 층간절연층을 관통하여 상기 가변저항층에 접하는 복수의 제1필라전극을 형성하는 단계; 및 상기 층간절연층 및 상기 복수의 가변저항층 각각을 관통하는 복수의 제2필라전극을 형성하는 단계를 포함할 수 있다.
상기 복수의 제2필라전극 중 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 상기 제1필라전극 복수개가 접하도록 형성함과 동시에 상기 복수의 제1필라전극 중 어느 하나의 제1필라전극에 상기 가변저항층 복수개가 접하도록 형성할 수 있다. 상기 가변저항층은 금속산화물을 포함할 수 있고, 상기 층간절연층은 질화물을 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 복수의 제2필라전극 각각을 둘러싸는 가변저항층 중 어느 하나의 가변저항층에 제1필라전극 복수개가 접하는 구조를 가짐으로써, 장치의 집적도를 현저하게 증가시킬 수 있다.
또한, 제1필라전극, 제2필라전극 및 가변저항층이 필라타입의 형상을 가짐으로써, 이들 사이의 콘택면적을 용이하게 제어할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리를 도시한 사시도
도 2는 본 발명의 실시예에 따른 반도체 메모리를 도시한 평면도.
도 3a 및 도 3b는 도 2에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도.
도 4 내지 도 8은 본 발명의 실시예에 따른 반도체 메모리의 제조방법을 도시한 도면.
도 9는 본 발명의 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도.
도 10은 본 발명의 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도.
도 11은 본 발명의 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도.
도 12는 본 발명의 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도.
도 13은 본 발명의 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도.
도 2는 본 발명의 실시예에 따른 반도체 메모리를 도시한 평면도.
도 3a 및 도 3b는 도 2에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도.
도 4 내지 도 8은 본 발명의 실시예에 따른 반도체 메모리의 제조방법을 도시한 도면.
도 9는 본 발명의 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도.
도 10은 본 발명의 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도.
도 11은 본 발명의 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도.
도 12는 본 발명의 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도.
도 13은 본 발명의 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1층이 제2층 상에 있거나 또는 기판상에 있는 경우, 제1층이 제2층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1층과 제2층 사이 또는 제1층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
후술하는 본 발명의 실시예는 집적도가 향상된 반도체 메모리를 포함하는 전자장치 및 그 제조방법을 제공한다. 여기서, 반도체 메모리는 두 전극 사이에 가변저항층이 개재된 가변저항소자(variable resistance element)를 포함할 수 있다. 이때, 두 전극 중 어느 하나의 전극은 각각 분리된 복수개일 수 있으며, 복수개의 전극이 가변저항층에 접하는 형태일 수 있다. 그에 따라, 반도체 메모리의 집적도를 획기적으로 향상시킬 수 있다.
참고로, 가변저항소자는 자신에게 인가되는 바이어스(예컨대, 전류 또는 전압)에 응답하여 서로 다른 저항상태 사이에서 스위칭할 수 있는 소자를 의미한다. 가변저항소자의 가변저항층은 정보의 저장 및 소거가 저항특성의 변화에 의해 이루어지는 저항성 메모리에 사용되는 가변저항물질(variable resistance material)을 포함할 수 있다. 가변저항물질은 RRAM, PRAM, FRAM, MRAM, STTRAM 등에 이용되는 다양한 물질을 포함할 수 있다. 예컨대, 가변저항물질은 강자성 물질, 전이금속산화물, 페로브스카이트계 물질을 포함한 금속산화물, 칼코게나이드(chalcogenide)계 물질을 포함한 상변화 물질, 강유전 물질 등을 포함할 수 있다. 이하, 본 발명의 실시예에서는 전이금속산화물을 포함하는 가변저항소자를 예시하여 설명하기로 한다. 이는, 설명의 편의를 위한 것으로, 본 발명은 이에 한정되지 않는다.
이하, 본 발명의 실시예에서 제1방향 및 제2방향은 동일 평면상에서 각각 서로 직교하는 X축방향 및 Y축방향일 수 있다. 그리고, 제1사선방향 및 제2사선방향은 제1방향 또는 제2방향을 기준으로 소정 각도 기울어진 방향을 의미한다. 예컨대, 제1사선방향 및 제2사선방향은 제1방향 또는 제2방향을 기준으로 ±45° 기울어진 방향일 수 있다. 그리고, 제1사선방향과 제2사선방향은 서로 직교할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리를 도시한 사시도이고, 도 2는 평면도이다. 그리고, 도 3a 및 도 3b는 도 2에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다.
도 1, 도 2, 도 3a 및 도 3b에 도시된 바와 같이, 실시예에 따른 반도체 메모리는 기판(100)상에 제1배선층, 가변저항소자층 및 제2배선층이 순차적으로 적층된 구조를 가질 수 있다. 여기서, 제1배선층은 서로 교차하는 복수의 제1도전라인(101) 및 복수의 제2도전라인(102)을 포함할 수 있다. 제2배선층은 서로 교차하는 복수의 제3도전라인(103) 및 제4도전라인(104)을 포함할 수 있다. 그리고, 가변저항소자층은 상호 이격된 복수의 제1필라전극(121), 제1필라전극(121) 각각으로부터 이격된 복수의 제2필라전극(122), 복수의 제2필라전극(122) 각각을 둘러싸는 가변저항층(123)을 포함할 수 있다. 복수의 제2필라전극(122) 중 어느 하나의 제2필라전극(122)을 둘러싸는 가변저항층(123)에 제1필라전극(121) 복수개가 접함과 동시에 복수의 제1필라전극(121) 중 어느 하나의 제1필라전극(121)에 가변저항층(123) 복수개가 접할 수 있다.
이하, 실시예에 따른 반도체 메모리를 구성하는 각 요소들에 대하여 보다 자세히 설명하기로 한다.
실시예에 따른 반도체 메모리는 요구되는 소정의 구조물들이 형성된 기판(100) 상에 형성된 제1배선층을 포함할 수 있다. 제1배선층은 기판(100)상에 형성된 복수의 제1도전라인(101), 기판(100)상에 형성되어 제1도전라인(101)을 덮는 제1층간절연층(131, 132), 제1층간절연층(131, 132) 상에 형성되어 제1도전라인(101)과 교차하는 복수의 제2도전라인(102), 제1층간절연층(131, 132) 상에 형성되어 제2도전라인(102)을 덮는 제2층간절연층(134), 제1층간절연층(131, 132) 및 제2층간절연층(134)을 관통하여 제1도전라인(101)에 접하는 복수의 제1콘택플러그(111) 및 제2층간절연층(134)을 관통하여 제2도전라인(102)에 접하는 복수의 제2콘택플러그(112)를 포함할 수 있다.
기판(100)에 형성된 소정의 구조물들은 도전라인들을 드라이빙하기 위한 드라이브 트랜지스터 등을 포함할 수 있다. 기판(100)은 반도체기판일 수 있다. 반도체기판은 단결정 상태(single crystal state)일 수 있으며, 실리콘 함유 재료를 포함할 수 있다. 즉, 반도체기판은 단결정의 실리콘 함유 재료를 포함할 수 있다. 일례로, 기판(100)은 벌크 실리콘기판이거나, 또는 지지기판, 매몰절연층 및 단결정 실리콘층이 순차적으로 적층된 SOI(Silicon On Insulator) 기판일 수 있다.
제1도전라인(101)은 제1사선방향(DD1)으로 연장되고, 제2사선방향(DD2)으로 상호 이격되어 복수개가 배치될 수 있다. 제1도전라인(101) 상부에 형성되어 제1도전라인(101)과 교차하는 제2도전라인(102)은 제2사선방향(DD2)으로 연장되고, 제1사선방향(DD1)으로 상호 이격되어 복수개가 배치될 수 있다. 상하로 상호 이격되어 배치된 제1도전라인(101) 및 제2도전라인(102)은 전기적으로 서로 분리되며, 금속성물질을 포함할 수 있다.
제1콘택플러그(111)는 제1도전라인(101)과 제1필라전극(121)을 전기적으로 연결하고, 제2콘택플러그(112)는 제2도전라인(102)과 제2필라전극(122)을 전기적으로 연결한다. 제1콘택플러그(111) 및 제2콘택플러그(112)는 금속성물질을 포함할 수 있다. 제1콘택플러그(111) 및 제2콘택플러그(112)는 제1방향(D1) 및 제2방향(D2)으로 일정 간격을 갖고, 매트릭스 형태로 배치될 수 있다. 이때, 제1방향(D1)으로는 동일선상에 제1콘택플러그(111)만 배치되거나, 또는 제2콘택플러그(112)만 배치될 수 있다. 그리고, 제2방향(D2)으로는 동일선상에 제1콘택플러그(111)와 제2콘택플러그(112)가 교번 배치될 수 있다. 제1콘택플러그(111)는 제1사선방향(DD1)으로 일정 간격 이격되어 복수개가 배치될 수 있고, 제2콘택플러그(112)는 제2사선방향(DD2)으로 일정 간격 이격되어 복수개가 배치될 수 있다.
제1층간절연층(131, 132) 및 제2층간절연층(134)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 이상의 물질을 포함할 수 있다. 제1층간절연층(131, 132)은 기판(100)상에 형성되어 제1도전라인(101) 사이를 매립하는 제1절연층(131) 및 제2절연층(132)을 포함한 구조물 전면을 덮고, 제1도전라인(101)과 제2도전라인(102) 사이에 위치하는 제2절연층(132)을 포함할 수 있다. 제2절연층(132)은 제1도전라인(101)과 제2도전라인(102)을 전기적으로 분리함과 동시에 제조공정시(특히, 콘택플러그 형성공정시) 제1도전라인(101)의 과도손실을 방지하는 역할을 수행한다. 일례로, 제1절연층(131) 및 제2층간절연층(134)은 산화물을 포함할 수 있고, 제2절연층(132)은 질화물을 포함할 수 있다.
실시예에 따른 반도체 메모리는 가변저항소자층을 포함할 수 있다. 가변저항소자층은 제1배선층 상의 제3층간절연층(135), 제3층간절연층(135)을 관통하는 복수의 제1필라전극(121) 및 복수의 제2필라전극(122), 각각의 제2필라전극(122)을 둘러싸고, 외측벽이 복수의 제1필라전극(121)에 접하는 가변저항층(123)을 포함할 수 있다. 또한, 도시하지는 않았지만 가변저항층(123)에 접하는 선택소자층을 포함할 수도 있다.
제1필라전극(121) 및 제2필라전극(122)은 기판(100)에 수직한 방향으로 연장된 필라형 전극일 수 있다. 제1필라전극(121) 및 제2필라전극(122)은 삼각형, 사각형, 오각형등의 다각형 및 원형으로 이루어진 그룹으로부터 선택된 어느 하나의 평면 형상을 가질 수 있다. 제1필라전극(121) 및 제2필라전극(122)은 서로 동일한 형태를 갖거나, 또는 서로 상이한 형태를 가질 수 있다. 예컨대, 가변저항층(123)과 제1필라전극(121) 사이의 콘택면적 제어 및 공정난이도 감소를 위해 제1필라전극(121) 및 제2필라전극(122)의 평면 형상은 원형일 수 있다. 그에 따라, 제1필라전극(121) 및 제2필라전극(122)은 원기둥일 수 있다. 제1필라전극(121) 및 제2필라전극(122)은 제3층간절연층(135)을 관통하는 형태를 가질 수 있다.
제1필라전극(121)과 제2필라전극(122)의 높이는 서로 동일하거나, 또는 서로 상이할 수 있다. 제1필라전극(121)의 높이는 가변저항층(123)의 높이와 동일하거나, 더 크거나, 또는 더 작을 수 있다. 즉, 제1필라전극(121)의 높이에 따라 제1필라전극(121)과 가변저항층(123) 사이의 콘택면적을 조절할 수 있다. 제2필라전극(122)의 높이는 가변저항층(123)의 높이와 동일하거나, 또는 더 클 수 있다. 즉, 제2필라전극(122)은 가변저항층(123)을 관통하는 형태를 가질 수 있다. 제1필라전극(121) 및 제2필라전극(122)은 금속성물질을 포함할 수 있다. 일례로, 제1필라전극(121) 및 제2필라전극(122)은 티타늄질화물(TiN)을 포함할 수 있다.
제1필라전극(121) 및 제2필라전극(122)은 제1사선방향(DD1) 및 제2사선방향(DD2)으로 일정 간격을 갖고, 매트릭스 형태로 배치될 수 있다. 제1필라전극(121) 및 제2필라전극(122)은 제1방향(D1) 및 제2방향(D2)으로 지그재그 형태로 배치될 수 있다. 그리고, 제1방향(D1) 및 제2방향(D2)으로 제1필라전극(121)과 제2필라전극(122)은 교번 배치될 수 있다. 그에 따라, 복수의 제1필라전극(121) 사이마다 제2필라전극(122)이 위치할 수 있고, 하나의 제2필라전극(122)을 4개의 제1필라전극(121)이 둘러싸는 형태를 가질 수 있다. 다르게 표현하면, 복수의 제2필라전극(122) 사이마다 제1필라전극(121)이 위치할 수 있고, 하나의 제1필라전극(121)을 4개의 제2필라전극(122)이 둘러싸는 형태를 가질 수 있다. 제1필라전극(121)은 제1도전라인(101)과 중첩될 수 있고, 제2도전라인(102) 사이에 위치할 수 있다. 제2필라전극(122)은 제2도전라인(102)과 중첩될 수 있고, 제1도전라인(101) 사이에 위치할 수 있다.
가변저항층(123)은 자신에게 인가되는 바이어스에 응답하여 서로 다른 저항상태 사이에서 스위칭할 수 있으며, 가변저항물질을 포함할 수 있다. 예컨대, 가변저항층(123)은 전이금속산화물을 포함할 수 있다. 제2필라전극(122)을 둘러싸는 가변저항층(123)은 링 타입의 평면 형상을 가질 수 있다. 가변저항층(123)의 외측벽은 복수의 제1필라전극(121)에 접할 수 있다. 예컨대, 가변저항층(123)의 외측벽은 4개의 제1필라전극(121)에 접할 수 있다.
가변저항층(123)은 제2도전라인(102)과 중첩될 수 있으나, 제2도전라인(102) 상의 제2콘택플러그(122)에 접하지는 않는다. 가변저항층(123)은 제1도전라인(101) 사이에 위치할 수 있다. 가변저항층(123)은 제3층간절연층(135)을 관통하는 형태를 갖거나, 또는 제3층간절연층(135)에 매립된 형태를 가질 수 있다. 여기서, 매립된 형태를 가변저항층(123)이 제3층간절연층(135)을 관통하지 않는 것을 의미한다.
제3층간절연층(135)은 제1필라전극(121)과 가변저항층(123) 사이에 매립될 수 있다. 제3층간절연층(135)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나의 절연물을 포함할 수 있다. 일례로, 제3층간절연층(135)은 질화물일 수 있다. 제3층간절연층(135)이 질화물인 경우에 전이금속산화물을 포함하는 가변저항층(123) 형성공정시 가변저항층(123)의 특성이 열화되는 것을 방지할 수 있다.
선택소자층은 가변저항층(123)으로의 바이어스(예컨대, 전류 또는 전압) 공급을 제어하기 위한 것이다. 비선형적인 전류-전압 특성을 가져 소정의 임계전압 미만에서는 전류를 차단하고, 소정의 임계전압 이상에서는 전류를 통과시킬 수 있는 소자이면 어떠한 것이든 선택소자층으로 이용할 수 있다. 예컨대, 선택소자층은 다이오드, 트랜지스터, 배리스터(varistor), MIT(Metal-Insulator Transition) 소자, 터널링 베리어 등을 포함할 수 있다. 선택소자층은 제1필라전극(121)과 가변저항층(123) 사이에 위치하거나, 또는 가변저항층(123)과 제2필라전극(122) 사이에 위치할 수 있다. 또한, 본 실시예와 같이 선택소자층은 생략될 수도 있다.
실시예에 따른 반도체 메모리는 가변저항소자층 상의 제2배선층을 포함할 수 있다. 제2배선층은 가변저항소자층 상의 제4층간절연층(136), 제4층간절연층(136)에 형성된 복수의 제3도전라인(103), 제4층간절연층(136) 상에 형성된 제5층간절연층(137), 제5층간절연층(137) 상에 형성되어 제3도전라인(103)과 교차하는 복수의 제5도전라인, 제4층간절연층(136)을 관통하여 제3도전라인(103)에 접하는 복수의 제3콘택플러그(113) 및 제4층간절연층(136) 및 제5층간절연층(137)을 관통하여 제4도전라인(104)에 접하는 복수의 제4콘택플러그(114)를 포함할 수 있다.
제3도전라인(103)은 제2사선방향(DD2)으로 연장되고, 제1사선방향(DD1)으로 상호 이격되어 복수개가 배치될 수 있다. 그리고, 제3도전라인(103)은 제2도전라인(102)과 중첩될 수 있다. 즉, 제3도전라인(103)은 제2도전라인(102)과 동일하게 배치되어 제2도전라인(102) 상부에 위치할 수 있다. 제3도전라인(103) 상부에 형성되어 제3도전라인(103)과 교차하는 제4도전라인(104)은 제1사선방향(DD1)으로 연장되고, 제2사선방향(DD2)으로 상호 이격되어 복수개가 배치될 수 있다. 그리고, 제4도전라인(104)은 제1도전라인(101)과 중첩될 수 있다. 즉, 제4도전라인(104)은 제1도전라인(101)과 동일하게 배치되어 제1도전라인(101) 상부에 위치할 수 있다. 상하로 상호 이격되어 배치된 제3도전라인(103) 및 제4도전라인(104)은 전기적으로 서로 분리되며, 금속성물질을 포함할 수 있다.
제3콘택플러그(113)는 제2필라전극(122)과 제3도전라인(103)을 전기적으로 연결하고, 제4콘택플러그(114)는 제1필라전극(121)과 제4도전라인(104)을 전기적으로 연결한다. 제3콘택플러그(113) 및 제4콘택플러그(114)는 금속성물질을 포함할 수 있다. 제3콘택플러그(113) 및 제4콘택플러그(114)는 제1방향(D1) 및 제2방향(D2)으로 일정 간격을 갖고, 매트릭스 형태로 배치될 수 있다. 이때, 제1방향(D1)으로는 동일선상에 제3콘택플러그(113)만 배치되거나, 또는 제4콘택플러그(114)만 배치될 수 있다. 그리고, 제2방향(D2)으로는 동일선상에 제3콘택플러그(113)와 제4콘택플러그(114)가 교번 배치될 수 있다. 제3콘택플러그(113)는 제2사선방향(DD2)으로 일정 간격 이격되어 복수개가 배치될 수 있고, 제4콘택플러그(114)는 제1사선방향(DD1)으로 일정 간격 이격되어 복수개가 배치될 수 있다.
평면상에서 살펴볼 때, 제1방향(D1)으로 제1콘택플러그(111)와 제3콘택플러그(113)가 교번 배치되거나, 또는 제2콘택플러그(112)와 제4콘택플러그(114)가 교번 배치될 수 있다. 제2방향(D2)으로는 제1콘택플러그(111)와 제2콘택플러그(112)가 교번 배치되거나, 또는 제3콘택플러그(113)와 제4콘택플러그(114)가 교번 배치될 수 있다. 제1사선방향(DD1)으로는 제1콘택플러그(111)와 제4콘택플러그(114)가 교번 배치될 수 있다. 그리고, 제2사선방향(DD2)으로는 제2콘택플러그(112)와 제3콘택플러그(113)가 교번 배치될 수 있다.
제4층간절연층(136) 및 제5층간절연층(137)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 이상의 물질을 포함할 수 있다. 일례로, 제4층간절연층(136)은 산화물을 포함할 수 있고, 제5층간절연층(137)은 질화물을 포함할 수 있다.
상술한 실시예에 따른 반도체 메모리는 복수의 가변저항층(123) 중 어느 하나의 가변저항층(123)에 제1필라전극(121) 복수개가 접함으로써, 집적도를 현저하게 증가시킬 수 있다.
또한, 제1필라전극(121), 제2필라전극(122) 및 가변저항층(123)이 필라타입의 형상을 가짐으로써, 이들 사이의 콘택면적을 제어하기 용이하다. 예컨대, 가변저항과 전극 사이의 콘택면적이 동작 특성이 큰 영향을 주는 상변화 메모리에 적용할 경우 현저하게 증진된 동작 특성을 확보할 수 있다.
이하, 상술한 실시예에 따른 반도체 메모리의 제조방법에 대한 일례에 대하여 도면을 참조하여 상세히 설명하기로 한다. 아울러, 후술하는 제조방법을 통해 상술한 실시예에 따른 반도체 메모리의 구조를 보다 명확하게 확인할 수 있을 것이다.
도 4 내지 도 8은 본 발명의 실시예에 따른 반도체 메모리의 제조방법을 도시한 도면이다. 각 a도는 평면도, 각 b도 및 각 c도는 a도에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다.
도 4a, 도 4b 및 도 4c에 도시된 바와 같이, 요구되는 구조물들 예컨대, 드라이빙 트랜지스터등이 형성된 기판(10)을 준비한다. 기판(10)은 반도체기판일 수 있으며, 단결정의 실리콘 함유 물질을 포함할 수 있다.
다음으로, 기판(10)상에 제1사선방향(DD1)으로 연장되고, 제2사선방향(DD2)으로 상호 이격되는 복수의 제1도전라인(11)을 형성한다. 제1도전라인(11)은 금속성물질을 포함할 수 있다. 한편, 도시하지는 않았지만, 기판(10)과 제1도전라인(11)은 전기적으로 분리되며, 기판(10)에 형성된 구조물들과 제1도전라인(11)이 연결될 수 있다.
다음으로, 기판(10)상에 제1도전라인(11)을 덮는 제1층간절연층(12, 13)을 형성한다. 여기서, 제1층간절연층(12, 13)은 제1도전라인(11) 사이를 매립하는 제1절연층(12) 및 전면을 덮는 제2절연층(13)을 포함할 수 있다. 제1층간절연층(12, 13)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 이상의 물질을 포함할 수 있다. 일례로, 제1절연층(12)은 산화물을 포함할 수 있고, 제2절연층(13)은 질화물을 포함할 수 있다.
다음으로, 제1층간절연층(12, 13) 상에 제2사선방향(DD2)으로 연장되고, 제1사선방향(DD1)으로 상호 이격되는 복수의 제2도전라인(14)을 형성한다. 즉, 제2도전라인(14)은 제1도전라인(11)과 교차하도록 형성할 수 있다. 제2도전라인(14)은 금속성물질을 포함할 수 있다.
다음으로, 제1층간절연층(12, 13) 상에 제2도전라인(14)을 덮는 제2층간절연층(15)을 형성한다. 제2층간절연층(15)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 이상의 물질을 포함할 수 있다. 일례로, 제2층간절연층(15)은 산화물을 포함할 수 있다.
도 5a, 도 5b 및 도 5c에 도시된 바와 같이, 제1층간절연층(12, 13) 및 제2층간절연층(15)을 관통하여 각각 제1도전라인(11) 및 제2도전라인(14)에 접하는 복수의 제1콘택플러그(16) 및 복수의 제2콘택플러그(17)를 형성한다. 제1콘택플러그(16) 및 제2콘택플러그(17)는 금속성물질을 포함할 수 있다. 제1콘택플러그(16) 및 제2콘택플러그(17)는 각각 별도의 공정을 통해 형성하거나, 또는 이들을 동시에 형성할 수도 있다.
제1콘택플러그(16) 및 제2콘택플러그(17)는 제1층간절연층(12, 13) 및 제2층간절연층(15)을 선택적으로 식각하여 제1도전라인(11) 및 제2도전라인(14)을 노출시키는 콘택홀을 형성하고, 콘택홀 내부를 갭필하도록 전면에 도전물질을 형성한 다음, 제2층간절연층(15)이 노출될때까지 평탄화공정을 진행하여 인접한 콘택플러그 사이를 분리시키는 일련의 공정을 진행하여 형성할 수 있다. 평탄화공정은 화학적기계적연마법 또는 전면식각법으로 진행할 수 있다.
다음으로, 제2층간절연층(15) 상에 제3층간절연층(18)을 형성한다. 제3층간절연층(18)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 이상의 물질을 포함할 수 있다. 여기서, 후속 공정을 통해 형성될 가변저항층이 금속산화물을 포함하는 경우에 제3층간절연층(18)은 질화물을 포함할 수 있다. 참고로, 제3층간절연층(18)이 산화물을 포함하는 경우, 금속산화물을 포함하는 가변저항층 형성공정시 제3층간절연층(18) 내 산소성분에 의하여 가변저항층의 특성이 열화 될 수 있다. 제3층간절연층(18)이 질화물을 포함하는 경우에는 이를 방지할 수 있다.
도 6a, 도 6b 및 도 6c에 도시된 바와 같이, 제3층간절연층(18) 내에 복수의 가변저항층(19)을 형성한다. 가변저항층(19)은 필라 형태를 갖도록 형성할 수 있으며, 링 타입의 평면 형상을 갖도록 형성할 수 있다. 가변저항층(19)은 제3층간절연층(18)을 관통하거나, 또는 제3층간절연층(18)에 매립되도록 형성할 수 있다. 가변저항층(19)은 제2도전라인(14)과 중첩되어 제1도전라인(11) 사이에 위치하도록 형성할 수 있다. 이때, 가변저항층(19)은 제2도전라인(14) 상의 제2콘택플러그(17)와 접하지 않도록 형성할 수 있다. 가변저항층(19)은 금속산화물을 포함할 수 있다.
가변저항층(19)은 제3층간절연층(18)을 선택적으로 식각하여 오픈부를 형성하고, 오픈부를 갭필하도록 가변저항물질을 형성한 다음, 제3층간절연층(18)이 노출될때까지 평탄화공정을 진행하여 인접한 가변저항층(19) 사이를 분리시키는 일련의 공정을 진행하여 형성할 수 있다. 여기서, 오픈부는 제3층간절연층(18)을 관통하거나, 또는 그렇지 않을 수 있다. 평탄화공정은 화학적기계적연마법으로 진행할 수 있다. 이처럼, 가변저항층(19)에 대한 식각공정을 전혀 진행하지 않기 때문에 가변저항층(19)에 대한 직접적인 식각공정시 발생하는 문제점을 원천적으로 방지할 수 있다.
한편, 도시하지는 않았지만, 가변저항층(19) 형성공정시 선택소자층도 형성할 수 있다. 선택소자층은 가변저항층(19) 내측벽 또는 외측벽에 접하도록 형성할 수 있다.
도 7a, 도 7b 및 도 7c에 도시된 바와 같이, 제3층간절연층(18)을 관통하는 복수의 제1필라전극(20) 및 복수의 제2필라전극(21)을 형성한다. 제1필라전극(20) 및 제2필라전극(21)은 삼각형 이상의 다각형 또는 원형 형상의 평면 형태를 갖도록 형성할 수 있다. 제1필라전극(20) 및 제2필라전극(21)은 금속성물질을 포함할 수 있다.
제1필라전극(20)은 각각 상호 이격되도록 형성할 수 있으며, 제1사선방향(DD1) 및 제2사선방향(DD2)으로 매트릭스 형태로 배치할 수 있다. 제1필라전극(20)은 제1도전라인(11)과 중첩되어 제2도전라인(14) 사이에 위치하도록 형성할 수 있다. 복수의 제1필라전극(20) 중 일부는 제1콘택플러그(16)와 접하도록 형성할 수 있다. 제1필라전극(20)은 가변저항층(19)의 외측벽에 접하도록 형성할 수 있다.
제2필라전극(21)은 각각 상호 이격되고, 인접한 복수의 제1필라전극(20)으로부터 이격되도록 형성할 수 있다. 제2필라전극(21)은 제1사선방향(DD1) 및 제2사선방향(DD2)으로 매트릭스 형태로 배치할 수 있다. 제2필라전극(21)은 제2도전라인(14)과 중첩되어 제1도전라인(11) 사이에 위치하도록 형성할 수 있다. 복수의 제2필라전극(21) 중 일부는 제2콘택플러그(17)와 접하도록 형성할 수 있다. 제2필라전극(21)은 가변저항층(19)의 내측벽에 접하도록 형성할 수 있다. 제2필라전극(21)은 가변저항층(19)을 관통하는 형태를 가질 수 있고, 가변저항층(19)의 내측을 갭필하는 형태를 가질 수 있다. 즉, 가변저항층(19)이 제2필라전극(21)을 둘러싸는 형태를 가질 수 있다.
복수의 제1필라전극(20) 및 복수의 제2필라전극(21)은 이들이 형성될 위치에 대응하도록 제3층간절연층(18)을 선택적으로 식각하여 제3층간절연층(18)을 관통하는 복수의 오픈부를 형성하고, 오픈부를 갭필하도록 전면에 도전물질을 형성한 다음, 제3층간절연층(18)이 노출될때까지 평탄화공정을 진행하여 인접한 전극 사이를 분리하는 일련의 공정을 통해 형성할 수 있다. 여기서, 평탄화공정은 화학적기계적연마법 또는 전면식각법으로 진행할 수 있다. 복수의 제1필라전극(20) 및 복수의 제2필라전극(21)은 동시에 형성하거나, 또는 별도의 공정을 통해 각각 형성할 수도 있다.
한편, 본 실시예에서는 가변저항층(19)을 형성한 다음, 제1필라전극(20) 및 제2필라전극(21)을 형성하는 경우를 예시하였으나, 제1필라전극(20) 및 제2필라전극(21)을 먼저 형성한 이후에 가변저항층(19)을 형성할 수도 있다.
도 8a, 도 8b 및 도 8c에 도시된 바와 같이, 가변저항층(19)을 포함한 구조물 전면에 제4층간절연층(22)을 형성한다. 제4층간절연층(22)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 이상의 물질을 포함할 수 있다. 일례로, 제4층간절연층(22)은 산화물을 포함할 수 있다.
다음으로, 제4층간절연층(22)을 관통하여 제2콘택플러그(17)와 접하지 않는 제2필라전극(21)에 접하도록 복수의 제3콘택플러그(23)를 형성하고, 제4층간절연층(22) 내 제3콘택플러그(23)와 접하는 복수의 제3도전라인(24)을 형성한다. 제3도전라인(24)은 제2사선방향(DD2)으로 연장되고, 제1사선방향(DD1)으로 상호 이격되어 복수개가 배치되도록 형성할 수 있다. 제3도전라인(24)은 제2도전라인(14)과 중첩되도록 형성할 수 있다. 제3콘택플러그(23)는 제2사선방향(DD2)으로 제2콘택플러그(17)와 교번 배치될 수 있다. 제3도전라인(24) 및 제3콘택플러그(23)는 금속성물질을 포함할 수 있다.
제3도전라인(24) 및 제3콘택플러그(23)는 듀얼 다마신 공정을 통해 동시에 형성할 수 있다. 예컨대, 제4층간절연층(22)을 선택적으로 식각하여 복수의 제2필라전극(21) 중 일부를 노출시키는 비아홀 및 제2도전라인(14)과 중첩되는 라인타입의 트렌치를 포함하는 듀얼 다마신 패턴을 형성하고, 듀얼 다마신 패턴을 갭필하도록 도전물질을 형성한 다음, 제4층간절연층(22)이 노출될때까지 평탄화공정을 진행하여 인접한 도전라인 사이를 분리시키는 일련의 공정을 통해 형성할 수 있다. 여기서, 평탄화공정은 화학적기계적연마법 또는 전면식각법으로 진행할 수 있다.
다음으로, 제4층간절연층(22) 상에 제5층간절연층(25)을 형성한다. 제5층간절연층(25)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 이상의 물질을 포함할 수 있다. 일례로, 제5층간절연층(25)은 질화물을 포함할 수 있다.
다음으로, 제5층간절연층(25) 및 제4층간절연층(22)을 관통하여 제1콘택플러그(16)와 접하지 않는 제1필라전극(20)에 접하는 복수의 제4콘택플러그(26)를 형성한다. 제4콘택플러그(26)는 제1사선방향(DD1)으로 제1콘택플러그(16)와 교번 배치될 수 있다. 제4콘택플러그(26)는 금속성물질을 포함할 수 있다.
다음으로, 제5층간절연층(25) 상에 제4콘택플러그(26)와 접하는 복수의 제4도전라인(27)을 형성한다. 제4도전라인(27)은 제1사선방향(DD1)으로 연장되고, 제2사선방향(DD2)으로 상호 이격되어 복수개가 배치되도록 형성할 수 있다. 제4도전라인(27)은 제1도전라인(11)과 중첩되도록 형성할 수 있다. 제4도전라인(27)은 금속성물질을 포함할 수 있다.
이후, 공지된 제조기술을 이용하여 반도체 메모리를 완성할 수 있다.
상술한 실시예에 따르면, 복수의 가변저항층(19) 중 어느 하나의 가변저항층(19)에 제1필라전극(20) 복수개가 접함으로써, 집적도를 현저하게 증가시킬 수 있다.
또한, 제1필라전극(20), 제2필라전극(21) 및 가변저항층(19)이 필라 형상을 가짐으로써, 이들 사이의 콘택면적을 제어하기 용이하다. 예컨대, 가변저항과 전극 사이의 콘택면적이 동작 특성이 큰 영향을 주는 상변화 메모리에 적용할 경우 현저하게 증진된 동작 특성을 확보할 수 있다.
또한, 오픈부 내부에 가변저항물질을 갭필하는 방법으로 가변저항층(19)을 형성함으로써, 가변저항층(19)을 형성하기 위한 식각공정에 기인한 문제점을 원천적으로 방지할 수 있다.
상술한 실시예에 따른 반도체 메모리는 다양한 전자장치 또는 시스템에 이용될 수 있다. 도 9 내지 도 13은 상술한 실시예에 따른 반도체 메모리를 이용하여 구현할 수 있는 전자장치 또는 시스템의 몇몇 예시들을 나타낸 것이다.
도 9는 본 발명의 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 9를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 상호 이격된 복수의 제1필라전극, 복수의 제1필라전극 각각으로부터 이격된 복수의 제2필라전극 및 복수의 제2필라전극 각각을 둘러싸는 가변저항층을 포함하고, 복수의 제2필라전극 중 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 제1필라전극 복수개가 접함과 동시에 복수의 제1필라전극 중 어느 하나의 제1필라전극에 가변저항층 복수개가 접하는 구조를 가짐으로써, 그 집적도를 현저하게 증가시킬 수 있다. 이를 통해, 기억부(1010) 및 이를 구비한 마이크로프로세서(1000)의 소형화가 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 10을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 상호 이격된 복수의 제1필라전극, 복수의 제1필라전극 각각으로부터 이격된 복수의 제2필라전극 및 복수의 제2필라전극 각각을 둘러싸는 가변저항층을 포함하고, 복수의 제2필라전극 중 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 제1필라전극 복수개가 접함과 동시에 복수의 제1필라전극 중 어느 하나의 제1필라전극에 가변저항층 복수개가 접하는 구조를 가짐으로써, 그 집적도를 현저하게 증가시킬 수 있다. 이를 통해 캐시 메모리부(1120) 및 이를 구비한 프로세서(1100)의 소형화가 가능하다.
도 10에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 11을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 상호 이격된 복수의 제1필라전극, 복수의 제1필라전극 각각으로부터 이격된 복수의 제2필라전극 및 복수의 제2필라전극 각각을 둘러싸는 가변저항층을 포함하고, 복수의 제2필라전극 중 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 제1필라전극 복수개가 접함과 동시에 복수의 제1필라전극 중 어느 하나의 제1필라전극에 가변저항층 복수개가 접하는 구조를 가짐으로써, 그 집적도를 현저하게 증가시킬 수 있다. 이를 통해, 주기억장치(1220) 및 이를 구비한 시스템(1200)의 소형화가 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 상호 이격된 복수의 제1필라전극, 복수의 제1필라전극 각각으로부터 이격된 복수의 제2필라전극 및 복수의 제2필라전극 각각을 둘러싸는 가변저항층을 포함하고, 복수의 제2필라전극 중 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 제1필라전극 복수개가 접함과 동시에 복수의 제1필라전극 중 어느 하나의 제1필라전극에 가변저항층 복수개가 접하는 구조를 가짐으로써, 그 집적도를 현저하게 증가시킬 수 있다. 이를 통해, 보조기억장치(1230) 및 이를 구비한 시스템(1200)의 소형화가 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 12는 본 발명의 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 12를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 상호 이격된 복수의 제1필라전극, 복수의 제1필라전극 각각으로부터 이격된 복수의 제2필라전극 및 복수의 제2필라전극 각각을 둘러싸는 가변저항층을 포함하고, 복수의 제2필라전극 중 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 제1필라전극 복수개가 접함과 동시에 복수의 제1필라전극 중 어느 하나의 제1필라전극에 가변저항층 복수개가 접하는 구조를 가짐으로써, 그 집적도를 현저하게 증가시킬 수 있다. 이를 통해, 임시 저장 장치(1340) 및 이를 구비한 데이터 저장 시스템(1300)의 소형화가 가능하다.
도 13은 본 발명의 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 13을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 상호 이격된 복수의 제1필라전극, 복수의 제1필라전극 각각으로부터 이격된 복수의 제2필라전극 및 복수의 제2필라전극 각각을 둘러싸는 가변저항층을 포함하고, 복수의 제2필라전극 중 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 제1필라전극 복수개가 접함과 동시에 복수의 제1필라전극 중 어느 하나의 제1필라전극에 가변저항층 복수개가 접하는 구조를 가짐으로써, 그 집적도를 현저하게 증가시킬 수 있다. 이를 통해, 메모리(1410) 및 이를 구비한 메모리 시스템(1400)의 소형화가 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 상호 이격된 복수의 제1필라전극, 복수의 제1필라전극 각각으로부터 이격된 복수의 제2필라전극 및 복수의 제2필라전극 각각을 둘러싸는 가변저항층을 포함하고, 복수의 제2필라전극 중 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 제1필라전극 복수개가 접함과 동시에 복수의 제1필라전극 중 어느 하나의 제1필라전극에 가변저항층 복수개가 접하는 구조를 가짐으로써, 그 집적도를 현저하게 증가시킬 수 있다. 이를 통해, 버퍼 메모리(1440) 및 이를 구비한 메모리 시스템(1400)의 소형화가 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100 : 기판
101 : 제1도전라인
102 : 제2도전라인 103 : 제3도전라인
104 : 제4도전라인 111 : 제1콘택플러그
112 : 제2콘택플러그 113 : 제3콘택플러그
114 : 제4콘택플러그 121 : 제1필라전극
122 : 제2필라전극 123 : 가변저항층
102 : 제2도전라인 103 : 제3도전라인
104 : 제4도전라인 111 : 제1콘택플러그
112 : 제2콘택플러그 113 : 제3콘택플러그
114 : 제4콘택플러그 121 : 제1필라전극
122 : 제2필라전극 123 : 가변저항층
Claims (34)
- 반도체 메모리를 포함하는 전자장치로서,
상기 반도체 메모리는,
상호 이격된 복수의 제1필라전극;
상기 복수의 제1필라전극 각각으로부터 이격된 복수의 제2필라전극; 및
상기 복수의 제2필라전극 각각을 둘러싸는 가변저항층을 포함하고,
상기 복수의 제2필라전극 중 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 상기 제1필라전극 복수개가 접함과 동시에 상기 복수의 제1필라전극 중 어느 하나의 제1필라전극에 상기 가변저항층 복수개가 접하는 전자장치.
- 제1항에 있어서,
상기 제1필라전극과 상기 가변저항층 사이 또는 상기 제2필라전극과 상기 가변저항층 사이에 삽입된 선택소자층을 더 포함하는 전자장치.
- 제1항에 있어서,
상기 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 접하는 상기 제1필라전극은 일방향 및 상기 일방향과 교차하는 방향으로 각각 상기 가변저항층 양측에 위치하고,
상기 어느 하나의 제1필라전극에 접하는 상기 가변저항층은 상기 일방향 및 상기 일방향과 교차하는 방향으로 각각 상기 제1필라전극 양측에 위치하는 전자장치.
- 제1항에 있어서,
상기 제1필라전극 및 상기 제2필라전극은 일방향 및 상기 일방향과 교차하는 방향으로 교번 배치되는 전자장치.
- 제1항에 있어서,
상기 제1필라전극 및 상기 제2필라전극은 삼각형 이상의 다각형 또는 원형 형상을 포함하는 전자장치.
- 제1항에 있어서,
상기 제2필라전극은 상기 가변저항층을 관통하는 전자장치.
- 제1항에 있어서,
상기 가변저항층은 상기 제1필라전극 및 상기 제2필라전극과 동일한 높이를 갖거나, 또는 더 작은 높이를 갖는 전자장치.
- 제1항에 있어서,
상기 가변저항층은 금속산화물, 상변화물질, 강유전물질 또는 강자성물질을 포함하는 전자장치.
- 제1항에 있어서,
상기 전자 장치는, 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인 전자장치.
- 제1항에 있어서,
상기 전자 장치는, 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인 전자장치.
- 제1항에 있어서,
상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인 전자장치.
- 제1항에 있어서,
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인 전자장치.
- 제1항에 있어서,
상기 전자 장치는, 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인 전자장치. - 상호 이격된 복수의 제1필라전극, 상기 복수의 제1필라전극 각각으로부터 이격된 복수의 제2필라전극 및 상기 복수의 제2필라전극 각각을 둘러싸고, 인접한 상기 제1필라전극 복수개와 접하는 가변저항층을 포함하는 가변저항소자층;
상기 가변저항소자층 하부에 형성되고, 상기 제1필라전극과 전기적으로 연결되는 복수의 제1도전라인 및 상기 제1도전라인과 교차하고, 상기 제2필라전극과 전기적으로 연결되는 복수의 제2도전라인을 포함하는 제1배선층; 및
상기 가변저항소자층 상부에 형성되고, 상기 제2필라전극과 전기적으로 연결되는 복수의 제3도전라인 및 상기 제3도전라인과 교차하고, 상기 제1필라전극과 전기적으로 연결되는 복수의 제4도전라인을 포함하는 제2배선층
을 포함하는 전자장치.
- 제14항에 있어서,
상기 제1필라전극과 상기 제1도전라인 사이를 연결하는 제1콘택플러그;
상기 제2필라전극과 상기 제2도전라인 사이를 연결하는 제2콘택플러그;
상기 제2필라전극과 상기 제3도전라인 사이를 연결하는 제3콘택플러그;
상기 제1필라전극과 상기 제4도전라인 사이를 연결하는 제4콘택플러그; 및
상기 제1필라전극과 상기 가변저항층 사이 또는 상기 제2필라전극과 상기 가변저항층 사이에 삽입된 선택소자층
를 더 포함하는 전자장치.
- 제15항에 있어서,
상기 제1도전라인 및 상기 제4도전라인은 서로 동일한 방향으로 연장되고, 이들이 연장된 방향에서 상기 제1콘택플러그 및 상기 제4콘택플러그는 교번 배치되는 전자장치.
- 제15항에 있어서,
상기 제2도전라인 및 상기 제3도전라인은 서로 동일한 방향으로 연장되고, 이들이 연장된 방향에서 상기 제2콘택플러그 및 상기 제3콘택플러그는 교번 배치되는 전자장치.
- 제14항에 있어서,
상기 제1도전라인은 상기 제4도전라인과 중첩되고, 상기 제2도전라인은 상기 제3도전라인과 중첩되는 전자장치.
- 제14항에 있어서,
상기 제1필라전극은 상기 제1도전라인 및 상기 제4도전라인과 중첩되고, 상기 제2도전라인 사이 또는 상기 제3도전라인 사이에 위치하는 전자장치.
- 제14항에 있어서,
상기 제2필라전극 및 상기 가변저항층은 상기 제2도전라인 및 상기 제3도전라인과 중첩되고, 상기 제1도전라인 사이 또는 상기 제4도전라인 사이에 위치하는 전자장치.
- 제14항에 있어서,
상기 복수의 제2필라전극 중 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 상기 제1필라전극 복수개가 접함과 동시에 상기 복수의 제1필라전극 중 어느 하나의 제1필라전극에 상기 가변저항층 복수개가 접하는 전자장치.
- 제21항에 있어서,
상기 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 접하는 상기 제1필라전극은 일방향 및 상기 일방향과 교차하는 방향으로 각각 상기 가변저항층 양측에 위치하고,
상기 어느 하나의 제1필라전극에 접하는 상기 가변저항층은 상기 일방향 및 상기 일방향과 교차하는 방향으로 각각 상기 제1필라전극 양측에 위치하는 전자장치.
- 제22항에 있어서,
상기 일방향으로 상기 어느 하나의 제2필라전극을 둘러싸는 가변저항층 양측에 위치하는 상기 제1필라전극은 상기 제1도전라인과 연결되고,
상기 일방향과 교차하는 방향으로 상기 어느 하나의 제2필라전극을 둘러싸는 가변저항층 양측에 위치하는 상기 제1필라전극은 상기 제4도전라인과 연결되는 전자장치.
- 제22항에 있어서,
상기 일방향으로 상기 어느 하나의 제1필라전극 양측에 위치하는 상기 가변저항층이 둘러싸는 상기 제2필라전극은 상기 제2도전라인과 연결되고,
상기 일방향과 교차하는 방향으로 상기 어느 하나의 제1필라전극 양측에 위치하는 상기 가변저항층이 둘러싸는 상기 제2필라전극은 상기 제3도전라인과 연결되는 전자장치. - 제1사선방향으로 연장되고, 상기 제1사선방향과 교차하는 제2사선방향으로 서로 이격되어 배치된 복수의 제1도전라인;
상기 제2사선방향으로 연장되고, 상기 제1사선방향으로 서로 이격되어 배치된 복수의 제2도전라인;
상기 복수의 제1도전라인 상부에 위치하고, 상기 복수의 제1도전라인과 중첩되는 복수의 제4도전라인;
상기 복수의 제1도전라인과 상기 복수의 제4도전라인 사이에 위치하여 이들과 중첩되고, 상기 제1사선방향으로 서로 이격되어 배치된 복수의 제1필라전극;
상기 복수의 제2도전라인 상부에 위치하고, 상기 복수의 제2도전라인과 중첩되는 복수의 제3도전라인;
상기 복수의 제2도전라인과 상기 복수의 제3도전라인 사이에 위치하여 이들과 중첩되고, 상기 제2사선방향으로 서로 이격되어 배치된 복수의 제2필라전극; 및
상기 복수의 제2필라전극 각각을 둘러싸고, 인접한 상기 제1필라전극 복수개와 접하는 가변저항층
을 포함하는 전자장치.
- 제25항에 있어서,
상기 제1필라전극과 상기 제1도전라인 사이를 연결하는 제1콘택플러그;
상기 제2필라전극과 상기 제2도전라인 사이를 연결하는 제2콘택플러그;
상기 제2필라전극과 상기 제3도전라인 사이를 연결하는 제3콘택플러그;
상기 제1필라전극과 상기 제4도전라인 사이를 연결하는 제4콘택플러그; 및
상기 제1필라전극과 상기 가변저항층 사이 또는 상기 제2필라전극과 상기 가변저항층 사이에 삽입된 선택소자층
를 더 포함하는 전자장치.
- 제26항에 있어서,
상기 제1사선방향에서 상기 제1콘택플러그 및 상기 제4콘택플러그는 교번 배치되고, 상기 제2사선방향에서 상기 제2콘택플러그 및 상기 제3콘택플러그는 교번 배치되는 전자장치.
- 제25항에 있어서,
상기 복수의 제1필라전극 각각 및 상기 복수의 제2필라전극 각각은 상기 제1사선방향 및 상기 제2사선방향으로 일정 간격 이격되어 매트릭스 형태로 배치되는 전자장치.
- 제25항에 있어서,
상기 제1필라전극은 상기 제2도전라인 사이 및 상기 제3도전라인 사이에 위치하고, 상기 제2필라전극 및 상기 가변저항층은 상기 제1도전라인 사이 및 상기 제4도전라인 사이에 위치하는 전자장치.
- 제25항에 있어서,
상기 복수의 제2필라전극 중 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 상기 제1필라전극 복수개가 접함과 동시에 상기 복수의 제1필라전극 중 어느 하나의 제1필라전극에 상기 가변저항층 복수개가 접하는 전자장치.
- 제30항에 있어서,
상기 복수의 제1필라전극 사이마다 상기 제2필라전극이 위치하고, 하나의 상기 제2필라전극을 4개의 상기 제1필라전극이 둘러싸는 형태를 가짐과 동시에 하나의 상기 제1필라전극을 4 개의 상기 제2필라전극이 둘러싸는 형태를 갖는 전자장치.
- 기판상에 층간절연층을 형성하는 단계;
상기 층간절연층에 복수의 가변저항층을 형성하는 단계;
상기 층간절연층을 관통하여 상기 가변저항층에 접하는 복수의 제1필라전극을 형성하는 단계; 및
상기 층간절연층 및 상기 복수의 가변저항층 각각을 관통하는 복수의 제2필라전극을 형성하는 단계
를 포함하는 전자장치 제조방법.
- 제32항에 있어서,
상기 복수의 제2필라전극 중 어느 하나의 제2필라전극을 둘러싸는 가변저항층에 상기 제1필라전극 복수개가 접하도록 형성함과 동시에 상기 복수의 제1필라전극 중 어느 하나의 제1필라전극에 상기 가변저항층 복수개가 접하도록 형성하는 전자장치 제조방법.
- 제32항에 있어서,
상기 가변저항층은 금속산화물을 포함하고, 상기 층간절연층은 질화물을 포함하는 전자장치 제조방법.
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