KR20110123005A - 저항체를 이용한 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
저항체를 이용한 비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 상기 비휘발성 메모리 장치는 기판으로부터 제1 방향으로 연장되어 형성된 도전 필러, 제1 방향으로 연장되고, 도전 필러를 둘러싸는 가변 저항체, 제1 방향으로 연장되고, 가변 저항체를 둘러싸는 스위칭 물질층, 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 제1 도전층, 및 제2 방향과 다른 제3 방향으로 연장되고, 제1 도전층과 스위칭 물질층과 접촉하는 제1 전극을 포함한다.
Description
본 발명은 저항체를 이용한 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 셀을 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
본 발명이 해결하려는 과제는, 집적도가 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 일 태양은 기판으로부터 제1 방향으로 연장되어 형성된 도전 필러, 제1 방향으로 연장되고, 도전 필러를 둘러싸는 가변 저항체, 제1 방향으로 연장되고, 가변 저항체를 둘러싸는 스위칭 물질층, 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 제1 도전층, 및 제2 방향과 다른 제3 방향으로 연장되고, 제1 도전층과 스위칭 물질층과 접촉하는 제1 전극을 포함한다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 다른 태양은 기판으로부터 제1 방향으로 나란하게 연장되고, 저장되는 데이터에 따라 저항값이 달라지는 제1 및 제2 메모리 필러, 제1 방향과 교차하는 제2 방향으로 나란하게 연장된 제1 도전층, 제2 도전층 및 제3 도전층으로서, 제1 및 제2 도전층 사이에는 제1 메모리 구조체가 배치되고, 제1 및 제3 메모리 구조체 사이에는 제2 메모리 구조체가 배치되고, 제2 및 제3 도전층은 서로 전기적으로 연결된 제1 도전층, 제2 도전층 및 제3 도전층, 및 제2 방향과 다른 제3 방향으로 연장되고, 제1 도전층, 제1 및 제2 메모리 필러와 접촉하는 제1 전극을 포함한다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 또 다른 태양은 기판 상에 제1 방향으로 연장되도록 형성된 제1 및 제2 게이트, 제1 및 제2 게이트를 덮는 제1 층간 절연층, 제1 층간 절연층 상에, 제1 방향으로 연장되도록 형성된 제1 및 제2 도전층, 제1 및 제2 도전층 사이를 채우고, 제1 및 제2 도전층의 상면을 노출시키도록 형성된 제2 층간 절연층, 제2 층간 절연층 상에, 제1 방향과 다른 제2 방향으로 연장되도록 형성된 전극, 제1 및 제2 층간 절연층을 관통하고, 제1 및 제2 게이트의 사이 영역을 노출시키는 홀, 홀의 측벽을 따라 형성되고, 전극과 접촉된 스위칭 물질층, 스위칭 물질층의 측벽을 따라 형성된 가변 저항체, 및 가변 저항체와 접촉하고, 홀을 채우도록 형성된 도전 필러를 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 제조 방법의 일 태양은 기판 상에 제1 방향으로 연장되도록 제1 및 제2 게이트를 형성하고, 제1 및 제2 게이트를 덮도록 제1 층간 절연층을 형성하고, 제1 층간 절연층 상에, 제1 방향으로 연장되도록 제1 및 제2 도전층을 형성하고, 제1 및 제2 도전층 사이를 채우고, 제1 및 제2 도전층의 상면을 노출시키도록 제2 층간 절연층을 형성하고, 제2 층간 절연층 상에, 제1 방향과 다른 제2 방향으로 연장되도록 전극용 도전체을 형성하고, 전극용 도전체, 제1 및 제2 층간 절연층을 관통하고, 제1 및 제2 게이트의 사이 영역을 노출시키는 홀을 형성하고, 홀의 측벽을 따라 스위칭 물질층을 형성하고, 스위칭 물질층의 측벽을 따라 가변 저항체를 형성하고, 가변 저항체와 접촉하고, 홀을 채우도록 도전 필러를 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 개념도이다.
도 2는 도 1의 비휘발성 메모리 장치의 평면도이다.
도 3은 도 1의 스위칭 물질층의 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 다른 실시예들에 따른 비휘발성 메모리 장치의 개념도이다.
도 5는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 사시도이다.
도 6은 도 5의 A-A'를 따라 절단한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 일부만을 도시한 평면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 사시도이다.
도 9는 도 8의 B 방향에서 바라본 측면도이다.
도 10은 도 8의 C 방향에서 바라본 측면도이다.
도 11은 도 8의 D 방향에서 바라본 측면도이다.
도 12a 내지 도 15b는 도 8 내지 도 11에 도시된 비휘발성 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 16a 내지 도 19b는 도 5 내지 도 7에 도시된 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 2는 도 1의 비휘발성 메모리 장치의 평면도이다.
도 3은 도 1의 스위칭 물질층의 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 다른 실시예들에 따른 비휘발성 메모리 장치의 개념도이다.
도 5는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 사시도이다.
도 6은 도 5의 A-A'를 따라 절단한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 일부만을 도시한 평면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 사시도이다.
도 9는 도 8의 B 방향에서 바라본 측면도이다.
도 10은 도 8의 C 방향에서 바라본 측면도이다.
도 11은 도 8의 D 방향에서 바라본 측면도이다.
도 12a 내지 도 15b는 도 8 내지 도 11에 도시된 비휘발성 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 16a 내지 도 19b는 도 5 내지 도 7에 도시된 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
명세서 내에서 "특정 방향으로 연장된다"의 의미는 "다른 방향의 길이보다 상기 특정 방향으로 길이가 가장 길다"는 의미이다. 예를 들어, 제1 방향(예를 들어, 상하 방향/수직 방향)으로 연장된다는 의미는, 제2 방향(예를 들어, 앞뒤 방향)으로의 길이, 제3 방향(예를 들어, 좌우 방향)으로의 길이보다 제1 방향(예를 들어, 상하방향)으로의 길이가 가장 길다는 의미이다.
이하, 본 발명의 실시예들은 칼코게나이드 합금(chalcogenide alloy)을 사용하는 상변화 메모리 장치(PRAM: Phase change Random Access Memory) 를 이용하여 설명할 것이다. 그러나, 본 발명은 MTJ를 사용하는 자기 메모리 장치(MRAM: Magnetic RAM), 저항성 메모리 장치(RRAM: Resistive RAM)와 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 개념도이다. 도 2는 도 1의 비휘발성 메모리 장치의 평면도이다. 도 3은 도 1의 스위칭 물질층의 동작을 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 메모리 필러(memory pillar)(600), 제1 도전층(410_1), 제2 도전층(450_1), 제1 전극(510_1), 제2 전극(510_2)을 포함한다.
메모리 필러(600)는 기판으로부터 제1 방향(DR1)으로 연장되어 형성된다. 메모리 필러(600)는 저장되는 데이터에 따라 저항값이 달라지는 저항체를 포함한다.
구체적으로, 메모리 필러(600)는 기판으로부터 제1 방향(DR1)으로 연장되어 형성된 도전 필러(630), 제1 방향(DR1)으로 연장되고 도전 필러(630)를 둘러싸는 가변 저항체(620), 제1 방향(DR1)으로 연장되고 가변 저항체(620)을 둘러싸는 스위칭 물질층(610)을 포함할 수 있다. 예를 들어, 가변 저항체(620)는 도전 필러(630)의 외주면 전체를 덮는 원주형 또는 각주형일 수 있고, 스위칭 물질층(610)도 가변 저항체(620)의 외주면 전체를 덮는 원주형 또는 각주형일 수 있다.
도전 필러(630)는 예를 들어, 텅스텐(W), 질화 티탄(Ti/N), 알루미늄(Al), 구리(Cu), 이리듐(Ir), 백금(Pt), 루테늄(Ru), 은(Ag), 다결정실리콘(polycrystalline silicon), 및 기타 귀금속으로 이루어진 군으로부터 선택된 어느 하나 이상으로 이루어질 수 있으며, 구리(Cu), 이리듐(Ir), 백금(Pt), 루테늄(Ru), 은(Ag), 다결정실리콘(polycrystalline silicon), 및 기타 귀금속으로 이루어진 군으로부터 선택된 어느 하나 이상으로 이루어지는 것이 바람직하다.
가변 저항체(620)는 인가되는 전기적 신호에 따라서 저항이 변하고, 그 저항에 따라서 데이터가 저장된다. 가변 저항체(620)는 예를 들어, 칼코게나이드, 전이금속 산화물, 또는 페로브스카이트 구조를 가지는 산화물, 및 금속이온을 함유하는 고체 전해질 물질로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다.
스위칭 물질층(610)은 가변 저항체(620)에 전기적 신호를 선택적으로 전달하는 역할을 한다. 이러한 동작을 하기 위해서 스위칭 물질층(610)은 몇가지 특성을 가져야 하는데, 이를 도 3을 이용하여 설명한다. 도 3을 참조하면, 스위칭 물질층(610)의 문턱 전압(Vth_switch)은 가변 저항체(620)의 문턱 전압(Vth_GST)보다 낮을 수 있다. 또한, 리드 전압(Vread)은 스위칭 물질층(610)의 문턱 전압(Vth_switch)보다 크고, 가변 저항체(620)의 문턱 전압(Vth_GST)보다 같거나 작을 수 있다. 이러한 특성을 갖는 스위칭 물질층(610)으로는, 예를 들어, AlAsTe, SiTeAsGe, AlGeAsTe 및 SiSbTe 중 적어도 하나를 포함할 수 있다.
다시 도 1 및 도 2를 참조하면, 제1 도전층(410_1) 및 제2 도전층(450_1)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장되어 형성된다. 제2 방향(DR2)은 제1 방향(DR1)과 실질적으로 수직인 방향일 수 있다. 제1 도전층(410_1) 및 제2 도전층(450_1)은 예를 들어 금속 배선의 일부일 수 있다.
제1 전극(510_1) 및 제2 전극(510_2)은 제2 방향(DR2)과 다른 제3 방향(DR3)으로 연장된다. 예를 들어, 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)과 실질적으로 수직인 방향일 수 있다.
제1 전극(510_1) 및 제2 전극(510_2)은 각각 제1 도전층(410_1) 및 제2 도전층(450_1) 상에, 제1 도전층(410_1) 및 제2 도전층(450_1)과 접촉하도록 형성될 수 있다. 또한, 제1 전극(510_1) 및 제2 전극(510_2)은 메모리 필러(600)의 스위칭 물질층(610)과 접촉하도록 형성될 수 있다.
한편, 제1 전극(510_1)은 제1 도전층(410_1)을 통해서 제공되는 전기적 신호(예를 들어, 데이터를 프로그램하기 위한 프로그램 전류, 데이터를 리드하기 위한 리드 전류 등)를 스위칭 물질층(610)에 전달할 수 있다. 구체적으로, 도전 필러(630)와 제1 전극(510_1)에 전기적 신호가 인가된 경우, 도전 필러(630)와 제1 전극(510_1) 사이의 제1 프로그램 영역(P1)은 저항 상태가 변할 수 있다. 즉, 제1 프로그램 영역(P1)에 데이터가 저장될 수 있다. 또한, 도전 필러(630)와 제2 전극(510_2)에 전기적 신호가 인가된 경우, 도전 필러(630)와 제2 전극(510_2) 사이의 제2 프로그램 영역(P2)은 저항 상태가 변할 수 있다. 즉, 제2 프로그램 영역(P2)에 데이터가 저장될 수 있다. 정리하면, 가변 저항체(620)는 2개 이상의 프로그램 영역(P1, P2)을 포함할 수 있고, 각 프로그램 영역은 별도로 프로그램되거나 리드될 수 있다.
도시된 것과 같이, 제1 전극(510_1)의 두께는 제1 도전층(410_1)의 두께보다 얇고, 제2 전극(510_2)의 두께는 제2 도전층(450_1)의 두께보다 얇을 수 있다. 제1 전극(510_1)의 두께와 제2 전극(510_2)의 두께가 얇으면, 각 전극(510_1, 510_2)과 스위칭 물질층(610)의 접촉면이 작아진다. 접촉면이 작으면, 전기적 신호가 작더라도(즉, 전류의 양이 적더라도) 쉽게 프로그램 동작(또는 리드 동작)을 수행할 수 있다.
도 4는 본 발명의 다른 실시예들에 따른 비휘발성 메모리 장치의 개념도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 메모리 필러(600)에 제1 방향으로(DR1)(예를 들어, 상하 방향/수직 방향으로) 적층된 다수의 전극(510_1, 510_2, 511_1, 511_2)을 포함한다. 도면에서는 2층으로 적층된 전극(510_1, 510_2, 511_1, 511_2)을 도시하였으나 이에 한정되는 것은 아니다. 다수의 전극(510_1, 510_2, 511_1, 511_2)은 각각 다수의 도전층(410_1, 450_1, 411_1, 451_1)과 접촉하도록 형성된다.
전술한 것과 같이, 도전 필러(630)와 각 전극(510_1, 510_2, 511_1, 511_2)에 인가되는 전기적 신호에 따라, 도전 필러(630)와 각 전극(510_1, 510_2, 511_1, 511_2) 사이의 가변 저항체(620)의 프로그램 영역의 저항이 변하게 된다. 도 4에서는 프로그램 영역이 4개가 될 수 있다.
즉, 본 발명의 다른 실시예에서는, 메모리 필러(630)가 제1 방향으로(DR1)(예를 들어, 상하 방향/수직 방향으로) 연장되어 형성되기 때문에, 하나의 메모리 필러(630) 내에 데이터를 저장할 수 있는 프로그램 영역이 다수 개 형성될 수 있다. 따라서, 비휘발성 메모리 장치의 집적도를 매우 높일 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 사시도이고, 도 6은 도 5의 A-A'를 따라 절단한 단면도이고, 도 7은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 일부만을 도시한 평면도이다. 도 5 내지 도 7는 도 1에 도시된 비휘발성 메모리 장치를 실질적으로 구현한 것이다.
도 5 내지 도 7을 참조하면, 기판(100)에 액티브 영역(110)이 정의되어 있다. 여기서, 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수 있다.
기판(100) 상에는 제2 방향(DR2)으로 연장되도록 제1 내지 제4 게이트(220_1~220_4)이 배치된다. 제1 내지 제4 게이트(220_1~220_4)는 폴리 실리콘 또는 텅스텐(W) 외에도 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 하프늄(Hf), 지르코늄(Zr), 코발트(Co), 크롬(Cr), 니켈(Ni), 백금(Pt) 및 루테늄(Ru) 등의 금속을 증착하고 패터닝하여 형성할 수 있다.
명확하게 도시하지 않았으나, 각 게이트(220_1~220_4)의 양측의 액티브 영역(110)에는 불순물이 주입되어 소오스/드레인 영역이 형성되어 있다.
제1 층간 절연층(230)은 제1 내지 제4 게이트(220_1~220_4)를 덮도록 형성된다. 제1 층간 절연층(230) 상에 제2 층간 절연층(235)가 형성될 수 있다.
제1 금속 배선(430)과 제2 금속 배선(470)은 제2 층간 절연층(235) 상에 형성된다. 제1 금속 배선(430)은 제1 도전층(410_1), 제3 도전층(410_2), 제1 연결 배선(420)을 포함하고, 제2 금속 배선(470)은 제2 도전층(450_1), 제2 연결 배선(460)을 포함한다.
구체적으로, 제1 내지 제3 도전층(410_1, 450_1, 410_2)은 제2 방향(DR2)으로 연장되도록 형성된다. 또한, 제1 도전층(410_1)과 제3 도전층(410_2)은 제3 방향(DR3)으로 연장된 제1 연결 배선(420)과 물리적으로 연결되어 있어서, 제1 도전층(410_1)과 제3 도전층(410_2)은 서로 전기적으로 연결된다. 제2 도전층(450_1)은 제1 도전층(410_1) 및 제3 도전층(410_2)과는 서로 전기적으로 분리된다. 제2 도전층(450_1)은 제2 연결 배선(460)과 물리적으로 연결된다.
제1 금속 배선(430)과 제2 금속 배선(470)은 크로스 핑거 형태(cross finger type)으로 배치될 수 있다. 즉, 제1 연결 배선(420)과 연결된 도전층(410_1, 410_2)과, 제2 연결 배선(460)과 연결된 도전층(450_1)은 서로 교대로 배치된다. 제3 방향(DR3)으로 볼 때, 제1 금속 배선(430)의 제1 도전층(410_1) 다음에 제2 금속 배선(470)의 제2 도전층(450_1)이 배치되고, 제2 금속 배선(470)의 제2 도전층(450_1) 다음에 제1 금속 배선(430)의 제3 도전층(410_2)이 배치된다.
제3 층간 절연층(240)은 제1 내지 제3 도전층(410_1, 450_1, 410_2) 사이의 영역을 채우도록 형성되고, 제1 내지 제3 도전층(410_1, 450_1, 410_2)의 상면이 노출되도록 형성된다.
제1 내지 제3 전극(510_1, 510_2, 510_3)이 제3 층간 절연층(240) 상에 제2 방향(DR2)과 다른 제3 방향(DR3)으로 연장되도록 형성된다. 제1 전극(510_1)은 제1 도전층(410_1)의 상면에 형성되고, 제1 도전층(410_1)과 메모리 필러(600_1)(구체적으로, 스위칭 물질층(610_1))와 접촉한다. 제2 전극(510_2)은 제2 도전층(450_1)의 상면에 형성되고, 제2 도전층(450_1)과 메모리 필러(600_1, 600_2)(구체적으로, 스위칭 물질층(610_1, 610_2))와 접촉한다. 제3 전극(510_3)은 제3 도전층(410_2)의 상면에 형성되고, 제3 도전층(410_2)과 메모리 필러(600_2)(구체적으로, 스위칭 물질층(610_2))와 접촉한다.
제4 층간 절연층(250)이 제1 내지 제3 전극(510_1, 510_2, 510_3)이 형성된 제3 층간 절연층(240) 상에 배치된다.
홀(601, 602)은 제1 내지 제3 층간 절연층(230, 235, 240)을 관통하도록 제1 방향(DR1)으로 연장되어 형성된다. 구체적으로, 홀(601)은 제1 게이트(220_1)와 제2 게이트(220_2) 사이, 제1 도전층(410_1)과 제2 도전층(450_1) 사이, 제1 전극(510_1)과 제2 전극(510_2) 사이에 위치한다. 홀(602)은 제3 게이트(220_3)와 제4 게이트(220_4) 사이, 제2 도전층(450_1)과 제3 도전층(410_2) 사이, 제2 전극(510_2)과 제3 전극(510_3) 사이에 위치한다.
홀(601, 602) 각각 내에는 스위칭 물질층(610_1, 610_2), 가변 저항체(620_1, 620_2), 도전 필러(630_1, 630_2)가 형성된다. 스위칭 물질층(610_1, 610_2)은 홀(601, 602)의 측벽에 따라 형성되고, 가변 저항체(620_1, 620_2)는 스위칭 물질층(610_1, 610_2)의 측벽에 따라 형성되고, 도전 필러(630_1, 630_2)는 가변 저항체(620_1, 620_2)와 접촉하고, 홀(601, 602)을 채우도록 형성된다.
한편, 액티브 영역(110)은 다수의 게이트(220_1~220_4)에 의해서 다수의 영역으로 구분될 수 있고, 상기 다수의 영역 중 일부는 도전 필러(630_1, 630_2)와 전기적으로 연결되고, 상기 다수의 영역 중 다른 일부는 컨택(350)을 통해서 비트 라인(300_1)과 연결된다. 예를 들어, 액티브 영역(110)은 게이트(220_1, 220_2)에 의해서 제1 내지 제3 영역(즉, 3개의 영역)으로 구분될 수 있다. 제2 영역은 게이트(220_1, 220_2) 사이에 위치하고, 제1 영역, 제3 영역은 게이트(220_1~220_4)의 일측에 위치할 수 있다. 제2 영역은 도전 필러(630_1, 630_2)와 전기적으로 연결되고, 제1 영역 및 제3 영역은 비트 라인(300_1)과 컨택(350)을 통해서 전기적으로 연결될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 사시도이고, 도 9는 도 8의 B 방향에서 바라본 측면도이고, 도 10은 도 8의 C 방향에서 바라본 측면도이고, 도 11은 도 8의 D 방향에서 바라본 측면도이다. 도 8 내지 도 11은 도 4에 도시된 비휘발성 메모리 장치를 실질적으로 구현한 것이고, 다수의 메모리 필러가 어레이를 이룬 것을 제외하고는 실질적으로 동일하다.
메모리 필러(600_1~600_4)는 기판(100)으로부터 제1 방향(DR1)으로 연장되어 형성된다. 메모리 필러(600_1~600_4)는 전술한 것과 같이, 도전 필러, 가변 저항체, 스위칭 물질층을 포함할 수 있다.
제1 금속 배선(430)과 제2 금속 배선(470)이 2층으로 이루져 있는 것을 도시하였으나, 이에 한정되지 않는다. 제1 금속 배선(430)의 도전층(410_1, 410_2, 410_3), 제2 금속 배선(470)의 도전층(450_1, 450_2)는 제2 방향(DR2)으로 연장되도록 형성된다. 도전층(410_1, 410_2, 410_3)은 제3 방향(DR3)으로 연장된 제1 연결 배선(420)을 통해서 서로 연결되고, 도전층(450_1, 450_2)는 제3 방향(DR3)으로 연장된 제2 연결 배선(460)을 통해서 서로 연결된다.
제1 및 제2 금속 배선(430, 470)은 메모리 필러(600_1~600_4)와 전극(510_1~510_4)을 통해서 서로 연결된다.
제1 내지 제7 게이트(220_1~220_7)는 액티브 영역(110)을 가로지르도록 나란하게 형성된다.
액티브 영역(110)은 제1 내지 제7 게이트(220_1~220_7)에 의해서 다수의 영역으로 구분된다. 상기 다수의 영역 중 일부는 컨택(350)을 통해서 비트 라인(300_1~300_3)과 연결되고, 다수의 영역 중 다른 일부는 메모리 필러(600_1~600_4)의 도전 필러에 연결된다.
도 12a 내지 도 15b는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 도면들이다.
우선, 도 12a 및 도 12b를 참조하여, 메모리 필러(600_1)의 프로그램 영역(P1)을 프로그램하기 위한 컨디션은 아래와 같다.
메모리 필러(600_1)에 대응되는 비트 라인(300_1)을 통해서, 프로그램 전류가 인가된다. 나머지 비트 라인(300_2, 300_3)은 플로팅된다. 게이트(220_1)은 턴온시키고, 나머지 게이트(200_2~200_7)는 턴오프시킨다. 제1 금속 배선(430)은 접지시키고, 제2 금속 배선(470)은 플로팅시킨다.
이와 같은 컨디션에서, 비트 라인(300_1)으로부터 인가된 전류(L1)는 게이트(220_1), 메모리 필러(600_1)의 도전 필러, 전극(510_1), 제1 금속 배선(430)을 거쳐서 접지전압으로 빠져나간다.
도 13a 및 도 13b를 참조하여, 메모리 필러(600_1)의 프로그램 영역(P2)을 프로그램하기 위한 컨디션은 아래와 같다.
메모리 필러(600_1)에 대응되는 비트 라인(300_1)을 통해서, 프로그램 전류가 인가된다. 나머지 비트 라인(300_2, 300_3)은 플로팅된다. 게이트(220_2)은 턴온시키고, 나머지 게이트(200_1, 200_3~200_7)는 턴오프시킨다. 제1 금속 배선(430)은 플로팅시키고, 제2 금속 배선(470)은 접지시킨다.
이와 같은 컨디션에서, 비트 라인(300_1)으로부터 인가된 전류(L2)는 게이트(220_2), 메모리 필러(600_1)의 도전 필러, 전극(510_2), 제2 금속 배선(470)을 거쳐서 접지전압으로 빠져나간다.
도 14a 및 도 14b를 참조하여, 메모리 필러(600_3)의 프로그램 영역(P3)을 프로그램하기 위한 컨디션은 아래와 같다.
메모리 필러(600_3)에 대응되는 비트 라인(300_2)을 통해서, 프로그램 전류가 인가된다. 나머지 비트 라인(300_1, 300_3)은 플로팅된다. 게이트(220_1)은 턴온시키고, 나머지 게이트(200_2~200_7)는 턴오프시킨다. 제1 금속 배선(430)은 접지시키고, 제2 금속 배선(470)은 플로팅시킨다.
이와 같은 컨디션에서, 비트 라인(300_2)으로부터 인가된 전류(L3)는 게이트(220_1), 메모리 필러(600_3)의 도전 필러, 전극(510_3), 제1 금속 배선(430)을 거쳐서 접지전압으로 빠져나간다.
도 15a 및 도 15b를 참조하여, 메모리 필러(600_3)의 프로그램 영역(P4)을 프로그램하기 위한 컨디션은 아래와 같다.
메모리 필러(600_4)에 대응되는 비트 라인(300_2)을 통해서, 프로그램 전류가 인가된다. 나머지 비트 라인(300_1, 300_3)은 플로팅된다. 게이트(220_2)은 턴온시키고, 나머지 게이트(200_1, 200_3~200_7)는 턴오프시킨다. 제1 금속 배선(430)은 플로팅시키고, 제2 금속 배선(470)은 접지시킨다.
이와 같은 컨디션에서, 비트 라인(300_2)으로부터 인가된 전류(L4)는 게이트(220_2), 메모리 필러(600_4)의 도전 필러, 전극(510_4), 제2 금속 배선(470)을 거쳐서 접지전압으로 빠져나간다.
이하에서, 도 16a 내지 도 19b, 도 5 내지 도 7을 이용하여, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명한다. 도 16a 내지 도 19b는 도 5 내지 도 7에 도시된 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 16b, 도 16c는 각각 도 16a의 E-E', F-F'를 따라 절단한 단면도이다. 도 17a, 도 18a, 도 19a, 도 6은 E-E'를 따라 절단한 단면도들이다. 도 17b는 제1 금속 배선, 제2 금속 배선을 설명하기 위한 도면이고, 도 18b는 전극용 도전체를 설명하기 위한 도면이고, 도 19b는 홀을 설명하기 위한 도면이다.
우선 도 16a 내지 도 16c를 참조하면, 기판(100) 내에 액티브 영역(110)을 정의한다.
이어서, 기판(100) 상에 제2 방향(DR2)으로 연장되도록 제1 내지 제4 게이트(220_1~220_4)를 형성한다.
제1 내지 제4 게이트(220_1~220_4)를 덮도록 제1 층간 절연층(230)을 형성한다.
제1 층간 절연층(230)을 관통하는 컨택(350)을 형성하고, 컨택(350)이 형성된 제1 층간 절연층(230) 상에 비트 라인(300_1)을 형성한다.
도 17a 및 도 17b를 참조하면, 비트 라인(300_1) 상에 제2 층간 절연층(235)을 형성한다.
제2 층간 절연층(235) 상에, 제1 금속 배선(430)과 제2 금속 배선(470)을 형성한다. 제1 금속 배선(430)은 서로 연결된 제1 도전층(410_1), 제3 도전층(410_2), 연결 배선(430)을 포함한다. 제2 금속 배선(470)은 서로 연결된 제2 도전층(450_1), 제2 연결 배선(460)을 포함한다.
도 18a 및 도 18b를 참조하면, 제1 금속 배선(430)과 제2 금속 배선(470)을 채우고, 제1 금속 배선(430)과 제2 금속 배선(470)의 상면을 노출시키는 제3 층간 절연층(240)을 형성한다.
제3 층간 절연층(240) 상에 제2 방향(DR2)과 다른 제3 방향(DR3)으로 연장되는 전극용 도전층(515)을 형성한다.
도 19a 및 도 19b를 참조하면, 전극용 도전층(515), 제1 내지 제3 층간 절연층(230, 235, 240)을 관통하고, 제1 및 제2 게이트(220_1, 220_2)의 사이 영역을 노출시키는 홀(601), 제3 및 제4 게이트(220_3, 220_4)의 사이 영역을 노출시키는 홀(602)을 형성한다.
다시 도 5 내지 도 7을 참조하면, 홀(601, 602)의 측벽 및 밑면을 따라 스위칭 물질층(610_1, 610_2)을 형성한다.
스위칭 물질층(610_1, 610_2)의 측벽 및 밑면을 따라 가변 저항체(620_1, 620_2)를 형성한다.
기판(100)이 노출되도록, 스위칭 물질층(610_1, 610_2)의 밑면, 가변 저항체(620_1, 620_2)의 밑면을 제거한다.
가변 저항체(620_1, 620_2)와 노출된 기판(100)과 접촉하고, 홀(601, 602)을 채우도록 도전 필러(630_1, 630_2)를 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
410_1: 제1 도전층 450_1: 제2 도전층
510_1: 제1 전극 510_2: 제2 전극
600: 메모리 필러 610: 스위칭 물질층
620: 가변 저항체 630: 도전 필러
510_1: 제1 전극 510_2: 제2 전극
600: 메모리 필러 610: 스위칭 물질층
620: 가변 저항체 630: 도전 필러
Claims (19)
- 기판으로부터 제1 방향으로 연장되어 형성된 도전 필러;
상기 제1 방향으로 연장되고, 상기 도전 필러를 둘러싸는 가변 저항체;
상기 제1 방향으로 연장되고, 상기 가변 저항체를 둘러싸는 스위칭 물질층;
상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 제1 도전층; 및
상기 제2 방향과 다른 제3 방향으로 연장되고, 상기 제1 도전층과 상기 스위칭 물질층과 접촉하는 제1 전극을 포함하는 비휘발성 메모리 장치. - 제 1항에 있어서, 상기 제1 전극의 두께는 상기 제1 도전층의 두께보다 얇은 비휘발성 메모리 장치.
- 제 1항에 있어서, 상기 제1 전극은 상기 제1 도전층 상에 위치하는 비휘발성 메모리 장치.
- 제 1항에 있어서, 상기 제2 방향으로 연장되고, 상기 제1 도전층과 수평 방향으로 나란한 제2 도전층과,
상기 제3 방향으로 연장되고, 상기 제2 도전층과 상기 스위칭 물질층과 접촉하는 제2 전극을 포함하는 비휘발성 메모리 장치. - 제 2항에 있어서, 상기 가변 저항체는 상기 제1 전극을 통해서 전기적 신호를 제공받아 데이터를 저장하는 제1 프로그램 영역과, 상기 제2 전극을 통해서 전기적 신호를 제공받아 데이터를 저장하는 제2 프로그램 영역을 포함하는 비휘발성 메모리 장치.
- 제 2항에 있어서, 상기 제1 도전층을 통해서 전기적 신호를 제공하는 동안, 상기 제2 도전층은 플로팅되는 비휘발성 메모리 장치.
- 제 2항에 있어서, 상기 기판 내에 정의된 액티브 영역과, 상기 액티브 영역을 가로지르도록 나란히 형성된 제1 및 제2 게이트를 포함하고,
상기 액티브 영역은 상기 제1 및 제2 게이트에 의해서 제1, 제2 및 제3 영역으로 구분되고, 상기 제2 영역은 상기 제1 및 제2 게이트의 사이에 위치하고,
상기 도전 필러는 상기 제2 영역 상에 형성되는 비휘발성 메모리 장치. - 제 3항에 있어서, 상기 기판 상에 형성된 비트 라인과,
상기 비트 라인과 상기 제1 영역을 전기적으로 연결하는 제1 컨택과,
상기 비트 라인과 상기 제3 영역을 전기적으로 연결하는 제2 컨택을 더 포함하는 비휘발성 메모리 장치. - 제 1항에 있어서, 상기 제2 방향으로 연장되고, 상기 제1 도전층과 수직 방향으로 나란한 제3 도전층과,
상기 제3 방향으로 연장되고, 상기 제3 도전층과 상기 스위칭 물질층과 접촉하는 제3 전극을 포함하는 비휘발성 메모리 장치. - 제 1항에 있어서, 상기 스위칭 물질층의 문턱 전압은 상기 가변 저항체의 문턱 전압보다 낮은 비휘발성 메모리 장치.
- 제 2항에 있어서, 상기 스위칭 물질층은 AlAsTe, SiTeAsGe, AlGeAsTe 및 SiSbTe 중 적어도 하나를 포함하는 비휘발성 메모리 장치.
- 기판으로부터 제1 방향으로 나란하게 연장되고, 저장되는 데이터에 따라 저항값이 달라지는 제1 및 제2 메모리 필러;
상기 제1 방향과 교차하는 제2 방향으로 나란하게 연장된 제1 도전층, 제2 도전층 및 제3 도전층으로서, 상기 제1 및 제2 도전층 사이에는 상기 제1 메모리 구조체가 배치되고, 상기 제1 및 제3 메모리 구조체 사이에는 상기 제2 메모리 구조체가 배치되고, 상기 제2 및 제3 도전층은 서로 전기적으로 연결된 제1 도전층, 제2 도전층 및 제3 도전층; 및
상기 제2 방향과 다른 제3 방향으로 연장되고, 상기 제1 도전층, 상기 제1 및 제2 메모리 필러와 접촉하는 제1 전극을 포함하는 비휘발성 메모리 장치. - 제 1항에 있어서, 상기 제1 전극의 두께는 상기 제1 도전층의 두께보다 얇은 비휘발성 메모리 장치.
- 제 1항에 있어서, 상기 각 메모리 필러는
상기 기판으로부터 제1 방향으로 연장되어 형성된 도전 필러와,
상기 제1 방향으로 연장되고, 상기 도전 필러를 둘러싸는 가변 저항체와,
상기 제1 방향으로 연장되고, 상기 가변 저항체를 둘러싸는 스위칭 물질층을 포함하는 비휘발성 메모리 장치. - 제 2항에 있어서, 상기 가변 저항체는 저장되는 데이터에 따라 저항값이 변하는 프로그램 영역이 다수개인 비휘발성 메모리 장치.
- 제 2항에 있어서, 상기 스위칭 물질층의 문턱 전압은 상기 가변 저항체의 문턱 전압보다 낮은 비휘발성 메모리 장치.
- 제 1항에 있어서, 상기 제3 방향으로 연장되고, 상기 제2 및 제3 도전층을 서로 연결하는 연결 배선을 포함하는 비휘발성 메모리 장치.
- 기판 상에 제1 방향으로 연장되도록 형성된 제1 및 제2 게이트;
상기 제1 및 제2 게이트를 덮는 제1 층간 절연층;
상기 제1 층간 절연층 상에, 상기 제1 방향으로 연장되도록 형성된 제1 및 제2 도전층;
상기 제1 및 제2 도전층 사이를 채우고, 상기 제1 및 제2 도전층의 상면을 노출시키도록 형성된 제2 층간 절연층;
상기 제2 층간 절연층 상에, 상기 제1 방향과 다른 제2 방향으로 연장되도록 형성된 전극;
상기 제1 및 제2 층간 절연층을 관통하고, 상기 제1 및 제2 게이트의 사이 영역을 노출시키는 홀;
상기 홀의 측벽을 따라 형성되고, 상기 전극과 접촉된 스위칭 물질층;
상기 스위칭 물질층의 측벽을 따라 형성된 가변 저항체; 및
상기 가변 저항체와 접촉하고, 상기 홀을 채우도록 형성된 도전 필러를 포함하는 비휘발성 메모리 장치. - 기판 상에 제1 방향으로 연장되도록 제1 및 제2 게이트를 형성하고,
상기 제1 및 제2 게이트를 덮도록 제1 층간 절연층을 형성하고,
상기 제1 층간 절연층 상에, 상기 제1 방향으로 연장되도록 제1 및 제2 도전층을 형성하고,
상기 제1 및 제2 도전층 사이를 채우고, 상기 제1 및 제2 도전층의 상면을 노출시키도록 제2 층간 절연층을 형성하고,
상기 제2 층간 절연층 상에, 상기 제1 방향과 다른 제2 방향으로 연장되도록 전극용 도전체를 형성하고,
상기 전극용 도전체, 상기 제1 및 제2 층간 절연층을 관통하고, 상기 제1 및 제2 게이트의 사이 영역을 노출시키는 홀을 형성하고,
상기 홀의 측벽을 따라 스위칭 물질층을 형성하고,
상기 스위칭 물질층의 측벽을 따라 가변 저항체를 형성하고,
상기 가변 저항체와 접촉하고, 상기 홀을 채우도록 도전 필러를 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
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