CN113841248A - 自旋轨道扭矩磁存储器阵列及其制造 - Google Patents

自旋轨道扭矩磁存储器阵列及其制造 Download PDF

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CN113841248A CN201980092229.3A CN201980092229A CN113841248A CN 113841248 A CN113841248 A CN 113841248A CN 201980092229 A CN201980092229 A CN 201980092229A CN 113841248 A CN113841248 A CN 113841248A
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Abstract

一种磁存储器件(300)，包括在沿着第一方向延伸的第一导线(102)和沿着第二方向延伸的第二导线(314)的网格交叉处的自旋轨道扭矩磁随机存取存储器(SOT‑MRAM)器件(104)和写入电路，所述写入电路包括第一晶体管(116)和第二晶体管(118)，第一晶体管被耦合到每个对应第一导线以在第一方向上沿着第一导线施加第一写入电流(120)，第二晶体管(118)用于选择单独的SOT‑MRAM器件并沿着垂直于单独的SOT‑MRAM器件的层的轴线向单独的SOT‑MRAM器件施加第二写入电流(122)。对应的制造方法包括沉积公共层和电隔离相应公共层的不同实例。

Description

自旋轨道扭矩磁存储器阵列及其制造
技术领域
本文总体上涉及磁存储器应用的领域，并且更具体地涉及基于自旋轨道扭矩(SOT)的磁存储器。
背景技术
磁阻随机存取存储器(MRAM)是一种非易失性存储器技术，其通过磁存储元件存储数据。MRAM器件通过改变存储层的扭矩取向来存储信息。例如，基于存储层相对于参考层是平行对准还是反平行对准，可以在每个MRAM单元中存储“1”或“0”。
随着对于基于存储器的器件的性能要求增加，存储器应用领域正变得更具挑战性。由于MRAM的许多有用性质(例如，数据保留、抗错误性和存储器单元的寿命)，基于MRAM的存储器系统具有优于传统存储器系统的性能。
发明内容
需要具有用于制造和/或操作存储器系统的更高效、准确且有效方法的系统和/或器件。这样的系统、器件和方法可选地补充或替代用于制造和/或操作存储器系统的常规系统、器件和方法。
本公开描述了MRAM系统和器件的各种实施方式。
(A1)提供了一种磁存储器件。该磁存储器件包括多个沿着第一方向延伸的第一导线和多个沿着不同于第一方向的第二方向延伸的第二导线，该多个第二导线与该多个第一导线形成网格。该器件包括多个自旋轨道扭矩磁随机存取存储器(SOT-MRAM)器件，该多个SOT-MRAM器件中的每个设置在网格上的相应位置处。该器件包括写入电路，该写入电路包括耦合到该多个第一导线中的每个相应第一导线的晶体管，用于在第一方向上沿着相应第一导线施加第一写入电流。该器件还包括读出电路，用于读取由相应SOT-MRAM器件存储的数据值。
(A2)在(A1)的一些实施方式中，写入电路还包括第二晶体管，用于选择单独的(individual)SOT-MRAM器件并将第二写入电流施加到该单独的SOT-MRAM器件。第二写入电流沿着该单独的SOT-MRAM器件的轴线。
(A3)在(A1)-(A2)中的任一项的一些实施方式中，在第一方向上沿着相应第一导线施加的第一写入电流向所述单独的SOT-MRAM器件提供第一磁扭矩；并且第一磁扭矩低于用于切换所述单独的SOT-MRAM器件的磁取向的阈值。
(A4)在(A3)的一些实施方式中，沿着所述单独的SOT-MRAM器件的轴线施加的第二写入电流向所述单独的SOT-MRAM器件提供第二磁扭矩，并且第一磁扭矩和第二磁扭矩的总和高于用于切换所述单独的SOT-MRAM器件的磁取向的阈值。
(A5)在(A1)-(A4)中的任一项的一些实施方式中，所述多个SOT-MRAM器件中的每个包括公共组层的不同实例。
(A6)在(A5)的一些实施方式中，公共组层包括：磁存储层、磁参考层以及间隔层，该间隔层将磁存储层与磁参考层分隔开。以磁存储层和磁参考层的相对磁取向对数据值进行编码。
(A7)在(A6)的一些实施方式中，磁存储层被设置为比磁参考层距相应第一导线更接近相应第一导线。
(A8)在(A6)-(A7)中的任一项的一些实施方式中，磁存储层和磁参考层表现出垂直磁各向异性。
(A9)在(A1)-(A8)中的任一项的一些实施方式中，每个第一导线是第一导电材料层的不同实例。
(A10)在(A1)-(A9)中的任一项的一些实施方式中，每个第二导线是第二导电材料层的不同实例。
(A11)在(A1)-(A10)中的任一项的一些实施方式中，所述多个第一导线包括线并且所述多个第二导线包括线。
(A12)在(A1)-(A11)中的任一项的一些实施方式中，第一方向和第二方向相差基本上90度。
(B1)提供了一种磁存储器件。该磁存储器件包括沿着第一方向延伸的第一导线和多个自旋轨道扭矩磁随机存取存储器(SOT-MRAM)器件，所述多个SOT-MRAM器件中的每个沿着第一导线设置在相应位置处。该器件包括写入电路，该写入电路包括：第一晶体管，该第一晶体管耦合到第一导线以在第一方向上沿着第一导线施加第一写入电流；以及，第二晶体管，该第二晶体管用于选择单独的SOT-MRAM器件并与第一写入电流的施加同时地向该单独的SOT-MRAM器件施加第二写入电流。第二写入电流沿着该单独的SOT-MRAM器件的轴线。该器件还包括读出电路，用于读取由该单独的SOT-MRAM器件存储的数据值。
(B2)在(B1)的一些实施方式中，在第一方向上沿着第一导线施加的第一写入电流向所述单独的SOT-MRAM器件提供第一磁扭矩，并且来自在第一方向上沿着第一导线施加的第一写入电流的第一磁扭矩低于用于切换所述单独的SOT-MRAM器件的磁取向的阈值。
(B3)在(B2)的一些实施方式中，沿着所述单独的SOT-MRAM器件的轴线施加的第二写入电流向所述单独的SOT-MRAM器件提供第二磁扭矩，并且第一磁扭矩和第二磁扭矩的总和高于用于切换单独的SOT-MRAM器件的磁取向的阈值。
(B4)在(B3)的一些实施方式中，所述单独的SOT-MRAM器件表现出电压控制的磁各向异性。
(B5)在(B1)-(B3)中的任一项的一些实施方式中，所述多个SOT-MRAM器件中的每个包括公共组层的不同实例。
(B6)在(B5)的一些实施方式中，公共组层包括磁存储层、磁参考层以及间隔层，该间隔层将磁存储层与磁参考层分隔开。以磁存储层和磁参考层的相对磁取向对数据值进行编码。
(B7)在(B6)的一些实施方式中，磁存储层被设置为比磁参考层距相应第一导线更接近相应第一导线。
(B8)在(B6)-(B7)中的任一项的一些实施方式中，磁存储层和磁参考层表现出垂直磁各向异性。
(C1)提供了一种制造磁存储器件的方法。该方法包括：沉积第一导电材料层；将第一导电材料层的多个不同实例电隔离以形成沿着第一方向延伸的多个第一导线；并且在该第一导电材料层的该多个不同实例上沉积公共组器件层。该方法还包括电隔离该公共组器件层的不同实例以形成多个自旋轨道扭矩磁随机存取存储器(SOT-MRAM)器件。该多个SOT-MRAM器件中的每个SOT-MRAM器件位于第一导电材料层的不同实例上。该方法还包括在公共组器件层的不同实例上沉积第二导电材料层，以及将第二导电材料层的多个不同实例电隔离以形成多个第二导线，该多个第二导线沿着第二方向延伸，其中，第二方向不同于第一方向。
(C2)在(C1)的一些实施方式中，将公共组器件层的不同实例电隔离包括将公共组器件层蚀刻成在第二方向上延伸的线。
(C3)在(C2)的一些实施方式中，将公共组器件层的不同实例电隔离进一步包括：破坏每个线的多个部分的导电性而不蚀刻每个线的所述多个部分以从每个线形成导电柱。每个SOT-MRAM器件包括导电柱。
(C4)在(C3)的一些实施方式中，在破坏每个线的多个部分的导电性而不蚀刻每个线的所述多个部分之前，该方法包括在线上沉积保护层并且使保护层图案化以露出线的所述多个部分。
(C5)在(C2)-(C4)中的任一项的一些实施方式中，第二导电材料层的每个不同实例与在第二方向上延伸的相应线重合(coincident)。
(C6)在(C1)-(C2)或(C5)中的任一项的一些实施方式中，将公共组器件层的不同实例电隔离包括将公共组器件层蚀刻成在第一方向中延伸的线。
(C7)在(C6)的一些实施方式中，第一导电材料层的每个不同实例与在第一方向上延伸的相应线重合。
(C8)在(C2)-(C7)中的任一项的一些实施方式中，蚀刻包括反应离子蚀刻(例如，在(C2)-(C7)中描述的蚀刻操作中的任一项)。
(C9)在(C8)的一些实施方式中，反应离子蚀刻基于羰基化学。
(C10)在(C1)-(C9)中的任一项的一些实施方式中，在电隔离第一导电材料层的所述多个不同实例之后沉积公共组器件层。
(C11)在(C1)-(C10)中的任一项的一些实施方式中，在电隔离第一导电材料层的所述多个不同实例之后沉积第二导电材料层。
(C12)在(C1)-(C11)中的任一项的一些实施方式中，电隔离第一导电材料层的所述多个不同实例包括去除第一导电材料层的部分。
(C13)在(C1)-(C11)中的任一项的一些实施方式中，电隔离第一导电材料层的所述多个不同实例包括破坏第一导电材料层的多个部分的导电性而不去除第一导电材料层的所述多个部分。
附图说明
为了更好地理解各种所描述的实施方式，应结合以下附图参考以下实施方式的描述，在附图中，相同的附图标记在所有图中表示对应的多个部分。
图1示出了根据一些实施方式的磁存储器件的图。
图2示出了根据一些实施方式的在写入操作中施加的不同磁扭矩相对于图1中所示的器件的切换阈值的效应。
图3图示了根据一些实施方式的磁存储器件的图。
图4示出了根据一些实施方式的磁存储器件的图。
图5示出了根据一些实施方式的磁存储器件的框图。
图6示出了根据一些实施方式的磁存储器件的示意图。
图7A至图7F图示地示出了根据一些实施方式的用于制造SOT-MRAM器件的阵列的过程。
图8A至图8B示出了根据一些实施方式的用于制造SOT-MRAM器件阵列的过程的流程图。
具体实施方式
现在将详细参考实施方式，其示例在附图中示出。在以下详细描述中，阐述了许多具体细节以提供对各种所描述的实施方式的透彻理解。但是，对于本领域的普通技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践各种所描述的实施方式。在其它情况下，没有详细描述众所周知的方法、过程、组件、电路和网络，以免不必要地混淆实施方式的方面。
如本文所用，术语“扭矩”是指磁扭矩(例如，改变磁矩方向的趋势的量度)。在一些实施例中，磁扭矩具有能量单位。
图1示出了根据一些实施方式的磁存储器件100。在一些实施例中，磁存储器件100是使用自旋转移扭矩(STT)和/或电压控制的磁各向异性(VCMA)来帮助反转磁位存储层的扭矩的自旋轨道扭矩磁存储器件。
为此，器件100包括第一导线(例如，SOT导线)102和设置在沿着第一导线102的相应位置处的多个自旋轨道扭矩磁随机存取存储器(SOT-MRAM)器件104(例如，器件104a至104c)。第一导线102沿着第一方向(例如，沿着在其上制造器件100的衬底124的平面的方向)延伸。
在一些实施例中，SOT-MRAM器件104包括公共组层106的不同实例。例如，在一些实施例中，通过将层沉积在芯片的一部分上并使该层图案化(通过蚀刻和/或电隔离层的多个部分)以形成不同实例而形成该层的不同实例(如下面参考图7A至图7F的过程700和图8A至图8B的过程800更详细地描述的)。在一些实施例中，每个SOT-MRAM器件104形成柱。
在一些实施例中，公共组层106包括磁存储层108、磁参考层112和将磁存储层与磁参考层分隔开的间隔层110。在一些实施例中，公共组层106包括顶部电极层114(该顶部电极层包括导电材料)。以磁存储层和磁参考层的相对磁取向对一个或多个数据值进行编码。例如，在一些实施例中，磁存储层108和磁参考层112表现出垂直的磁各向异性(例如，层108/112中的每个表现出其相应扭矩的优先轴线，该优先轴线垂直于层108/112的平面)。在一些实施例中，磁存储层的扭矩相对于磁参考层的扭矩的反平行对准对应于第一数据值(例如，“0”值)，而磁存储层的扭矩相对于磁参考层的扭矩的平行对准对应于不同于第一数据值的第二数据值(例如，“1”值)。在一些实施例中，磁参考层112的扭矩基本上是固定的(例如，在上或下方向中的任一个上)。
注意，在一些实施例中，SOT-MRAM器件104b具有与SOT-MRAM器件104a和104c相同的层、扭矩特性和各向异性。但是，在SOT-MRAM器件104a和104c中示出的表示扭矩的箭头没有在SOT-MRAM器件104b中示出，以便为下面描述的表示第二写入电流122的箭头腾出空间。
在一些实施例中，间隔层110是隧道势垒。在一些实施例中，间隔层110包括绝缘材料。在一些实施例中，间隔层110包括从由MgO、SiOx、AlOx或它们的合金组成的组中选择的材料。在一些实施例中，间隔层110具有0.2至2纳米(nm)的厚度，该厚度可取决于目标电阻。在一些实施例中，间隔层110使用溅射方法(例如，从MgO烧结靶或通过溅射Mg金属并使其氧化)沉积。
在一些实施例中，磁存储层108(有时也称为“自由层”)包括多个子层(例如，单独沉积的子层)。在一些实施例中，子层包括用作垂直磁各向异性(PMA)增强部的金属缓冲层。在一些实施例中，子层包括一个或多个子层，该一个或多个子层包含选自由Ta、Cr、W、V、Mo、Pt、Ru、Pd、Cu、Ag、Rh或它们的合金组成的组的材料。在一些实施例中，磁存储层108的厚度为1至10nm，优选为1至5nm。
在一些实施例中，磁参考层112(有时也称为“固定层”)包括多个子层(例如，单独沉积的子层)。在一些实施例中，子层包括一个或多个子层，该一个或多个子层包括由CoFeB、CoFe、CoFeNi、FeNi、FeB或它们的合金组成的组的材料。在一些实施例中，子层包括多个Co/(Pt，Pd)多层。在一些实施例中，子层包括一个或多个子层，该一个或多个子层包括赫斯勒合金(Heusler Alloy)(例如，选自由CoMnSi、CoMnGe、CoMnAl、CoMnFeSi、CoFeSi、CoFeAl、CoCrFeAl、CoFeAlSi组成的组的材料)。在一些实施例中，子层包括作为PMA增强部的覆盖层。在一些实施例中，覆盖层包括选自由Ta、Cr、W、V、Pt、Ru、Pd、Cu、Ag、Rh或它们的合金组成的组的材料。在一些实施例中，覆盖层包括MgO。在一些实施例中，覆盖层具有在1至10nm范围内的厚度。在一些实施例中，磁参考层112具有1至20nm、优选1至10nm、更优选1至5nm范围内的厚度(例如，总厚度)。
在一些实施例中，第一导线102包括第一导电材料。在一些实施例中，第一导线102包括表现出强自旋霍尔效应(SHE)的材料。在一些实施例中，第一导线102包括重金属。在一些实施例中，第一导线102包括Pt、Ta、W或它们的合金。在一些实施例中，第一导线102的厚度在2至100nm，优选5至80nm，更优选8至50nm的范围内。在一些实施例中，厚度取决于目标电阻。
器件100还包括写入电路。在一些实施例中，写入电路被配置成设定磁存储层108和磁参考层112的相对磁取向(例如，通过设定磁存储层的磁取向的方向)。写入电路包括耦合到第一导线102的第一晶体管116，用于在第一方向(例如，沿着衬底124的平面的方向)上沿着第一导线施加第一写入电流120。写入电路还包括第二晶体管118，用于选择单独的SOT-MRAM器件104(例如，单个SOT-MRAM器件)并且在施加第一写入电流120的同时将第二写入电流122施加到该单独的SOT-MRAM器件。第二写入电流沿着该单独的SOT-MRAM器件的轴线(例如，垂直于层并且沿着与磁性层的扭矩相同的方向的轴线，例如，第二写入电流垂直于第一写入电流)。例如，第二晶体管118a激活SOT-MRAM器件104a(例如，向SOT-MRAM器件104a施加垂直电流)；第二晶体管118b激活SOT-MRAM器件104b(例如，向SOT-MRAM器件104b施加垂直电流)；并且第二晶体管118c激活SOT-MRAM器件104c(例如，向SOT-MRAM器件104c施加垂直电流)。在一些实施例中，第二晶体管118制造在SOT-MRAM器件104下方(例如，制造得更接近其上制造SOT-MRAM器件104的衬底124和/或部分地制造在该衬底124内)。在一些实施例中，第二晶体管118直接制造在SOT-MRAM器件104下方(例如，使得在SOT-MRAM器件104与其对应的第二晶体管118之间至少有一些重叠)。
在一些实施例中，如下文参考图2更详细地描述的，在第一方向上沿着第一导线102施加的第一写入电流120向所述单独的SOT-MRAM器件104提供第一磁扭矩。在一些实施例中，第一写入电流120向沿着第一导线102设置的多个SOT-MRAM器件104中的每个施加磁扭矩。在一些实施例中，来自在第一方向上沿着第一导线102施加的第一写入电流120的第一磁扭矩低于用于切换所述单独的SOT-MRAM器件的磁取向的阈值(例如，不足以将相对磁取向从平行切换到反平行或者从反平行切换到平行)。在一些实施例中，第一扭矩在阈值的70-90％的范围内。
在一些实施例中，沿着所述单独的SOT-MRAM器件104的轴线施加的第二写入电流122向所述单独的SOT-MRAM器件104提供第二磁扭矩。在一些实施例中，来自第二写入电流122的第二磁扭矩低于用于切换所述单独的SOT-MRAM器件的磁取向的阈值(例如，不足以将相对磁取向从平行切换到反平行或者从反平行切换到平行)。但是，第一磁扭矩和第二磁扭矩的总和高于用于切换所述单独的SOT-MRAM器件104的磁取向的阈值。例如，在用于设置SOT-MRAM器件104b的数据值的写入操作期间，沿着第一导线102施加第一写入电流120(例如，其向SOT-MRAM器件104中的每个提供磁扭矩)，并且单独地沿着SOT-MRAM器件104b施加第二写入电流122(例如，在不施加垂直于其它SOT-MRAM器件104的写入电流的情况下，例如，通过激活晶体管118b)。由于来自第一写入电流120和第二写入电流122的磁扭矩的净和高于用于切换SOT-MRAM器件104b的磁取向的阈值，所以在这两个电流下切换了SOT-MRAM器件104b的磁取向。但是，由于剩余的SOT-MRAM器件104仅受到第一写入电流120的效应(该第一写入电流120具有低于阈值的对应磁扭矩)，因此剩余的SOT-MRAM器件104不被切换。因此，图1提供了一种磁存储器件，其中，SOT-MRAM器件104是可单独寻址的。
因此，在一些实施例中，在写入操作期间，第一写入电流120向多个SOT-MRAM器件施加SOT扭矩。第二写入电流122将磁扭矩施加到所述多个SOT-MRAM器件的少于全部的子集。在写入操作中写入SOT-MRAM器件的少于全部的子集，并且在写入操作中不写入所述多个SOT-MRAM器件中剩余的SOT-MRAM器件。
器件100包括读出电路，用于读取由所述单独的SOT-MRAM器件104存储的数据值。在一些实施例中，读出电路被配置成在不改变任何层的扭矩的情况下读取数据值。在一些实施例中，读出电路还包括第二晶体管118。例如，在相应SOT-MRAM器件104的读取操作期间，垂直于相应SOT-MRAM器件104施加小电流(例如，小于在写入操作期间施加的第二电流122)。小电流用于检测相应SOT-MRAM器件104的电阻，该电阻用于确定由相应SOT-MRAM器件104存储的数据值(例如，由于磁阻，所以磁存储层108和磁参考层112的扭矩的平行布置具有与其反平行布置不同的电阻)。
注意，第一写入电流120和第二写入电流122基于不同的物理现象施加磁扭矩。在一些实施例中，第一写入电流120施加自旋轨道扭矩而第二写入电流122施加自旋转移扭矩。因为自旋轨道扭矩作用于相对于适当选择的导线的短距离，所以在一些实施例中，磁存储层108被设置得比磁参考层112相距第一导线102更接近第一导线102(例如，磁存储层108邻近于第一导线102，可能除了可选的薄层(在厚度上小于1纳米的层)，例如粘附层和为了制造目的而包括的其它层)。
在一些实施例中，通过在相应SOT-MRAM器件104上的顶部电极114和对应于相应SOT-MRAM器件104的第二晶体管118之间施加电压来施加第二写入电流122。在一些情况下，电压的效应是多峰的。例如，在一些实施例中，相应SOT-MRAM器件104表现出电压控制的磁各向异性(例如，磁存储层表现出电压控制的磁各向异性)。这具有降低相应SOT-MRAM器件104的切换阈值而不降低其它SOT-MRAM器件104的切换阈值的效应，其它SOT-MRAM器件104与来自第二写入电流122的自旋转移扭矩协同作用。来自第一写入电流120的自旋轨道扭矩、来自第二写入电流122的自旋转移扭矩以及降低的阈值的效应足以切换相应SOT-MRAM器件104而不切换剩余的SOT-MRAM器件104。
还应当注意的是，在一些实施例中，不是在相应写入操作中写入单个的SOT-MRAM器件104，而是在写入操作中写入设置在第一导线102上的多个(少于全部)SOT-MRAM器件104。为此，沿着第一导线102施加第一写入电流120，并且将第二写入电流122施加到正被写入的SOT-MRAM器件104中的每个(例如，通过激活对应的第二晶体管118)。没有垂直电流施加到未被写入的SOT-MRAM器件104。
图2示出了根据一些实施方式的在写入操作中施加的不同磁扭矩相对于图1中所示的器件的切换阈值的效应。
如上所述，器件100使用自旋转移扭矩和/或用于辅助自旋轨道扭矩的电压控制的磁各向异性(VCMA)来将数据值写入单独的SOT-MRAM器件104，该自旋轨道扭矩在一些实施例中构成主要效应(例如，SOT-MRAM器件104的自由层上的大部分扭矩)。为此，图2图示了SOT扭矩小于用于切换位的阈值。在一些实施例中，SOT扭矩在用于切换位的阈值的70-90％之间。此外，VCMA效应(可被视为降低阈值，或等效地视为降低其自身扭矩)小于阈值且小于SOT扭矩的效应(例如，VCMA等效于提供作为阈值的10-50％的扭矩)。在一些实施例中，STT扭矩小于阈值且小于SOT扭矩(例如，STT扭矩在阈值的10-50％之间)。
此外，不同的效应(SOT、STT和VCMA)导致不同的切换时间。例如，仅基于SOT扭矩的器件具有约为0.7纳秒(ns)的切换时间。基于VCMA的器件具有约为2.1ns的切换时间。基于STT的器件具有约为7.8ns的切换时间。但是，通过主要使用SOT并带有少量STT和/或VCMA辅助，如参考图1所描述的，可以使本文描述的器件在约1.1ns上切换，非常接近于单独的SOT的切换时间。因此，所描述的实施例受益于SOT器件的快速切换，但允许使用SOT/VCMA辅助对此类器件进行单独寻址，如上文参考图1所述。
图3示出了根据一些实施方式的磁存储器件300的图。在一些实施例中，磁存储器件300是MRAM阵列(例如，类似于图5中所示的MRAM阵列502)。磁存储器件300的各个方面类似于上面参考图1的磁存储器件100所描述的那些。为了简洁起见，这里不再重复这些细节。例如，被赋予与磁存储器件100的类似特征相同的附图标记的磁存储器件300的特征可以共享上述那些特征的任何特性。
为此，磁存储器件300包括多个第一导线102。例如，磁存储器件300包括两个第一导线102(例如，第一导线102a和102b)，但是应当理解，在一些实施例中，磁存储器件300可以包括数十或数百个第一导线102。在一些实施例中，第一导线102是表现出强自旋霍尔效应的SOT导线。第一导线102沿着第一方向(例如，在其上制造磁存储器件300的衬底124的平面中)延伸。举例来说，所述多个第一导线102中的每个相应第一导线102具有第一端与第二端，且第一方向由第一端朝向第二端。
磁存储器件300包括沿着不同于第一方向的第二方向延伸的多个第二导线314。例如，磁存储器件300包括三个第二导线314(例如，第二导线314a到314c)，但是应当理解，在一些实施例中，磁存储器件300包括数十或数百个第二导线314(例如，在单个MRAM阵列502中，如关于图5所述)。所述多个第二导线314与所述多个第一导线102形成网格(例如，矩阵)。例如，在网格上的相应位置处，相应第二导线314与相应第一导线102重叠。在一些实施例中，第一方向和第二方向相差基本上90度(例如，第一导线102和第二导线314形成矩形“x-y”矩阵)。
磁存储器件300包括多个自旋轨道扭矩磁随机存取存储器(SOT-MRAM)器件104。例如，如图3所示，磁存储器件300包括SOT-MRAM器件104a至104f。所述多个SOT-MRAM器件104中的每个设置在网格上的相应位置处。在一些实施例中，每个SOT-MRAM器件104是在相应第一导线102和第二导线314重叠的位置处在该相应第一导线102和该相应第二导线314之间形成的柱，使得SOT-MRAM器件104的轴线从该相应第一导线102延伸到该相应第二导线314。例如，SOT-MRAM器件104b是在第一导线102a和第二导线314b重叠的位置处在该第一导线102a和该第二导线102a之间形成的柱，使得SOT-MRAM器件104b的轴线从该第一导线102a延伸到该相应第二导线314b(例如，垂直于衬底124)。
注意，如本文所用，术语“柱”并不意味着圆形横截面、椭圆形横截面或任何其它形状的横截面。相反，柱仅意味着竖直结构(例如，相对于衬底)。在一些实施例中，柱是高的竖直结构(例如，比其宽更高)。此外，在一些实施例中，通过在衬底上沉积层并使这些层图案化来形成柱。在一些情况下，图案化包括电隔离柱(例如，通过离子轰击以破坏导电性)而不用物理去除材料。因此，在一些实施例中，柱是竖直导电通路。
磁存储器件300包括写入电路。写入电路包括耦合到所述多个第一导线102中的每个相应第一导线102的第一晶体管116。例如，第一晶体管116a耦合到第一导线102a，且第一晶体管116b耦合到第一导线102b。第一晶体管116被配置成在第一方向(例如，从相应第一导线102的第一端朝向相应第一导线102的第二端)上沿着相应第一导线102施加第一写入电流120。例如，在一些实施例中，通过激活对应的晶体管116来选择相应第一导线102，该对应的晶体管116将第一写入电流110施加到第一导线102。
在一些实施例中，写入电路还包括第二晶体管118，用于选择单独的SOT-MRAM器件104(例如，单个SOT-MRAM器件)并且将第二写入电流122(图1)施加到所述单独的SOT-MRAM器件104。如上所述，第二写入电流122沿着所述单独的SOT-MRAM器件104的轴线。在一些实施例中，写入电路包括用于每个单独的SOT-MRAM器件104的第二晶体管118(例如，写入电路包括多个第二晶体管118)。在一些实施例中，第二晶体管设置在SOT-MRAM器件下方。
在一些实施例中，每个第二晶体管118是具有栅极、源极和漏极的场效应晶体管(FET)。在一些实施例中，沿着第二晶体管118的相应行(例如，网格的行)的每个第二晶体管118的栅极连接到相同的字线304。沿着第二晶体管的相应列的每个第二晶体管的源极(或漏极)连接到同一位线(未示出)。因此，可以通过例如激活栅极(使用字线)并将源极线上的电压拉到合适的电平以引起跨单独的SOT-MRAM器件104的电压差来选择所述单独的SOT-MRAM器件104。
在一些实施例中，写入电路还包括位线302。在一些实施例中，位线302被激活(例如，在位线302上施加电压)以激活整体的磁存储器件300。然后使用晶体管116/118来寻址一个或多个单独的SOT-MRAM器件104。
磁存储器件300还包括读出电路，用于读取由相应SOT-MRAM器件104存储的数据值。读出电路类似于参考图1所描述的。例如，在一些实施例中，读出电路包括第二晶体管118。通过下述方式来读出数据值：激活相应第二晶体管118以选择相应SOT-MRAM器件104并测量SOT-MRAM器件104的电阻(例如，在位线302和相应第二晶体管118之间)。
如上文参考图1所述，在一些实施例中，在第一方向上沿着相应第一导线102施加的第一写入电流120向单独的SOT-MRAM器件104提供第一磁扭矩。在一些实施例中，在第一方向上沿着相应第一导线102施加的写入电流向两个或更多个SOT-MRAM器件104(例如，沿着第一导线102的所有器件)提供磁扭矩。第一磁扭矩低于用于切换所述单独的SOT-MRAM器件104的磁取向的阈值。
沿着所述单独的SOT-MRAM器件104的轴线施加的第二写入电流122向所述单独的SOT-MRAM器件104提供第二磁扭矩。第一磁扭矩和第二磁扭矩之总和高于用于切换所述单独的SOT-MRAM器件104的磁取向的阈值。在一些实施例中，所述单独的SOT-MRAM器件104表现出电压控制的磁各向异性，当沿着所述单独的SOT-MRAM器件104的轴线施加第二写入电流122(并因此施加电压)时，所述电压控制的磁各向异性降低了用于切换单独的SOT-MRAM器件104的磁取向的阈值。
在一些实施例中，所述多个SOT-MRAM器件中的每个包括上文参考图1描述的公共组层106的不同实例，包括：磁存储层108；磁参考层112；和将磁存储层与磁参考层分隔开的间隔层110。以磁存储层和磁参考层的相对磁取向对数据值进行编码。
在一些实施例中，每个第一导线102是第一导电材料层的不同实例。在一些实施例中，第一导电材料包括参考图1针对第一导线102描述的任何导电材料。
在一些实施例中，每个第二导线是第二导电材料层的不同实例。
在一些实施例中，第二导电材料包括Cu、Au、Ag或它们的合金。
在一些实施例中，所述多个第一导线102包括线(例如，直线)。在一些实施例中，所述多个第二导线314包括线(例如，直线)。在一些实施例中，如下文参考方法800所描述的，可以使用带衬里的光刻掩模(例如，而不是更复杂的形状)完全或几乎完全以网格(例如，矩阵)制造磁存储器件300的SOT-MRAM器件。当与本文所述的蚀刻技术相结合时，该结构可以达到约2-4F的间距，具有2-3F位到位间隔，并且具有4-12F2的非常高的位密度。
图4示出了根据一些实施方式的磁存储器件400的图。特别地，磁存储器件400类似于磁存储器件300(图3)，除了第一导线102(例如，SOT导线)设置在SOT-MRAM器件104上方(例如，相对于衬底124)。由于通常应该将磁存储层设置成比磁参考层更接近第一导线102(例如，SOT导线)(例如磁存储层与SOT导线相邻)，所以与磁存储器件300的那些相比，在磁存储器件400中的SOT-MRAM器件104基本上是翻转的。即，在磁存储器件400中，磁参考层设置成比磁存储层更接近衬底。
在磁存储器件400和磁存储器件300之间的另一个区别在于磁存储器件400的位线302设置在SOT-MRAM器件104的侧面，而不是像磁存储器件300的情况那样设置在SOT-MRAM器件104的顶部。
为了视觉清晰起见，图4中未示出字线和源极线。
图5示出了根据一些实施方式的磁存储器件500的框图。在一些实施例中，磁存储器件500形成在单个管芯上。
在一些实施例中，磁存储器件500包括多个MRAM阵列502(例如，MRAM阵列502a-502d)。在一些实施例中，每个MRAM阵列502是图3的磁存储器件300或图4的磁存储器件400的实例。在一些实施例中，MRAM阵列502形成为行和列。
在一些实施例中，磁存储器件500包括字线(WL)解码器504。例如，磁存储器件500包括用于每行MRAM阵列502的字线解码器504。在一些实施例中，字线解码器504是磁存储器件500的读取电路的一部分。
在一些实施例中，磁存储器件500包括用于MRAM阵列502的每一列的SOT放大器508。SOT放大器508提供被施加到第一导线102的放大电流(例如，图1的第一电流120)，如图3所示。在一些实施例中，SOT放大器508是磁存储器件500的写入电路的一部分。
在一些实施例中，磁存储器件500包括用于MRAM阵列502的每一列的感测放大器506。感测放大器506放大正在被读取的SOT-MRAM器件104的读取信号(例如，基于磁阻)。
在一些实施例中，磁存储器件500与一个或多个外围器件510(诸如存储器控制器或处理器等)耦合。
图6示出了根据一些实施方式的磁存储器件600的示意图。磁存储器件600包括MRAM阵列502(例如，如参考图5所描述的)。磁存储器件600还包括多个位线302。每个位线用于激活(例如，选择)单独的MRAM阵列502(例如，用于读取或写入操作)。磁存储器件600包括字线304和源极线604，该字线304和源极线604用于激活(例如，选择)相应MRAM阵列502中的单独SOT-MRAM器件，如本文件中别处所述的。
图7A至图7F图示地示出了根据一些实施方式的用于制造磁存储器件(例如，SOT-MRAM器件阵列)的过程700。在一些实施例中，过程700用于制造本文所述的任何器件(例如，图1的磁存储器件100、图3的磁存储器件300和/或图4的磁存储器件400)。在一些实施例中，图7A至图7F中所示的步骤用于图示地示出过程800(图8A至图8B)中描述的操作。在一些实施例中，按顺序示出图7A至图7F中所示的操作(例如，图7A中所示的操作在图7B中所示的操作之前执行，图7B中所示的操作在图7C中所示的操作之前执行，等等)。在某些情况下，操作的顺序并不重要，本领域技术人员将认识到如何重新排序某些操作。
在一些情况下，过程700产生SOT-MRAM器件阵列，其间距为约2-4F，具有2-3F位到位间隔，并且具有4-12F2的非常高的位密度。
在操作702(图7A)中，形成字线304。在一些实施例中，通过在衬底(例如，图3的衬底124)上沉积导电材料并使该导电材料图案化(例如，使得每个字线304是导电材料的不同实例)而形成字线304(仅标记了字线中的一些，例如字线304a-304c)。在一些实施例中，以此方式形成多个字线304。在一些实施例中，字线304是线(例如，直线)。在一些实施例中，字线304在第一方向(例如，沿着衬底的表面)上延伸。
应当注意，过程700中的各种操作包括沉积和使导电材料图案化。对于这些操作中的任何一个，在一些实施例中，使导电材料图案化包括蚀刻导电材料的多个部分以去除导电材料的所述多个部分。在一些实施例中，使导电材料图案化包括破坏(例如，通过离子轰击)导电材料的多个部分的导电性以形成导电材料的不同实例。在一些实施例中，导电材料是金属。在一些实施例中，通过溅射、化学沉积技术、物理沉积技术、蒸发和/或外延生长技术来沉积导电材料。在一些实施例中，可以使用光刻来执行本文所述的任何图案化操作。
还应当注意，图7A至图7F中所示的任何物理间隙(例如，在层的不同实例之间)通常用惰性材料(例如，非磁性、绝缘材料)填充。在一些实施例中，在层被图案化并填充间隙之后，该层被平坦化，从而为将要沉积在其上的下一层提供了平坦表面。
在操作704中，形成源极线604。在一些实施例中，通过下述方式形成源极线604(仅仅标记源极线中的一些，例如，源极线604a-604c)：在字线304的顶部沉积导电材料，并使导电材料图案化(例如，使得每个源极线604是导电材料的不同实例)。在一些实施例中，以此方式形成多个源极线604。在一些实施例中，源极线604是线(例如，直线)。在一些实施例中，源极线604在第二方向(例如，垂直于第一方向且沿着衬底的表面)延伸。
在一些实施例中，源极线604与字线304电隔离。在一些实施例中，绝缘材料的薄层沉积在形成字线304的层和形成源极线604的层之间。在一些实施例(未示出)中，晶体管网格被制造成使得每个晶体管具有连接到源极线的端子和连接到字线的端子。例如，在一些实施例中，晶体管是具有栅极、源极和漏极的场效应晶体管(FET)。每个晶体管的栅极与相应字线电耦合，并且每个晶体管的源极(或漏极)与相应源极线电耦合。在一些实施例中，网格上的每个晶体管耦合到源极线和字线的不同组合。
为了视觉清楚起见，在图7B至图7F的其余部分中未示出字线304和源极线604。但是，应当理解，字线304和源极线604以及上述晶体管形成于在过程700中制造的其余结构下方(例如，接近衬底)。
在操作706(图7B)中，形成多个第一导线102(例如，SOT导线)(仅示出了其中的一些，例如第一导线102a-102c)。在一些实施例中，通过电隔离第一导电材料层的多个不同实例以形成沿着第一方向延伸的多个第一导线102(例如，使得第一导线102平行于字线，如上所述)来形成所述多个第一导线102。在一些实施例中，电隔离第一导线102包括在第一导线102之间形成非磁性材料707。在一些实施例中，第一导线102包括第一导电材料。在一些实施例中，第一导线102包括表现出强自旋霍尔效应(SHE)的材料。在一些实施例中，第一导线102包括重金属。在一些实施例中，第一导线102包括Pt、Ta、W或它们的合金。在一些实施例中，第一导线102具有在2至100nm，优选地5至80nm，并且更优选地8至50nm(该值可取决于目标电阻)的范围内的厚度709。
在操作708(图7C)中，沉积公共组的器件层。在一些实施例中，公共组的器件层包括磁存储层108、间隔层110和磁参考层112。在一些实施例中，首先沉积磁存储层108(例如，与SOT导线相邻)。在一些实施例中，公共组器件层被施加在SOT导线上(例如，在其顶部上)(例如，施加在形成第一导线102的层上)。
在一些实施例中，间隔层110是隧道势垒。在一些实施例中，间隔层110包括绝缘材料。在一些实施例中，间隔层110包括从由MgO、SiOx、AlOx或它们的合金组成的组中选择的材料。在一些实施例中，间隔层110具有0.2至2纳米(nm)的厚度，该厚度可取决于目标电阻。在一些实施例中，使用溅射方法(例如，从MgO烧结靶或通过沉积Mg金属使其氧化)沉积间隔层110。
在一些实施例中，磁存储层108(有时也称为“自由层”)包括多个子层(例如，单独沉积的子层)。在一些实施例中，子层包括用作垂直磁各向异性(PMA)增强部的金属缓冲层。在一些实施例中，子层包括一个或多个子层，该一个或多个子层包括选自由Ta、Cr、W、V、Mo、Pt、Ru、Pd、Cu、Ag、Rh或它们的合金组成的组的材料。在一些实施例中，磁参考层108的厚度为1至10nm，优选为1至5nm。
在一些实施例中，磁参考层112(有时也称为“固定层”)包括多个子层(例如，单独沉积的子层)。在一些实施例中，子层包括一个或多个子层，该一个或多个子层包括由CoFeB、CoFe、CoFeNi、FeNi、FeB或它们的合金组成的组中的材料。在一些实施例中，子层包括多个Co/(Pt，Pd)多层。在一些实施例中，子层包括一个或多个子层，该一个或多个子层包括赫斯勒合金(例如，选自由CoMnSi、CoMnGe、CoMnAl、CoMnFeSi、CoFeSi、CoFeAl、CoCrFeAl、CoFeAlSi组成的组的材料)。在一些实施例中，子层包括作为PMA增强部的覆盖层。在一些实施例中，子层包括合成亚铁磁体，该合成亚铁磁体包括由非磁性子层隔开的至少两个磁性子层。在一些实施例中，非磁性层包括选自由Ru、Cr、Ir、V、Au、Ag或它们的合金组成的组的材料。在一些实施例中，覆盖层包括选自由Ta、Cr、W、V、Pt、Ru、Pd、Cu、Ag、Rh或它们的合金组成的组的材料。在一些实施例中，覆盖层包括MgO。在一些实施例中，覆盖层具有在1至10nm范围内的厚度。在一些实施例中，磁参考层112具有1至20nm，优选1至10nm，更优选1至5nm的范围内的厚度(例如，总厚度)。
注意，上面提到的厚度是指与厚度709相同的尺寸，但是为了视觉清楚起见，在图中没有标出器件层的厚度。
操作710-716(图7D至图7E)图示了电隔离公共组器件层的不同实例以形成多个自旋轨道扭矩磁随机存取存储器(SOT-MRAM)器件。该多个SOT-MRAM器件中的每个SOT-MRAM器件位于第一导电材料层的不同实例上。在一些实施例中，每个SOT-MRAM器件存储一个或多个位。因此，在一些实施例中，操作710-716用于隔离磁存储器件的位。
为此，在操作710中，形成沟槽711以形成公共组器件层的线。
在一些实施例中，公共组器件层的线垂直于SOT导线102。在一些实施例中，公共组器件层的线平行于SOT导线102。
在一些实施例中，形成沟槽711包括蚀刻公共组器件层。在一些实施例中，使用离子束铣削、反应离子蚀刻、氧化、氮化、离子实施或这些技术的任何组合来执行对公共组器件层的蚀刻。在一些实施例中，使用利用羰基化学的反应离子蚀刻来执行公共组器件层的蚀刻。在一些实施例中，使用以一定角度入射到表面上的反应离子束来执行反应离子蚀刻。在一些实施例中，该角度在45-80度之间，并且优选地在60-80度之间。低于45度，器件尺寸变得过大且密度/容量较低。使用大于80度的角度会导致较低的隧道电阻变化，这会降低器件的读/写性能。该角度是从平面磁性层的法线轴线到水平方向测量的。
这些蚀刻过程允许以非常小的规模(例如，高密度)制造SOT-MRAM器件，同时避免间隔层110的分流(shunting)，这是制造MRAM器件的常规方法的问题。
在一些实施例中，通过该过程形成的沟槽具有介于10-45度(例如，相对于衬底的法线)之间并且更优选地介于10-30度之间的沟槽壁角。值得注意的是，大于45度的沟槽壁角会导致更大的器件尺寸，这会导致更低的存储密度/容量。相反，低于10度的沟槽壁角会导致间隔层110分流(例如，短路)的风险增加，这导致产量降低。
在操作712中，保护层被沉积在公共组器件层上并被图案化。在一些实施例中，保护层包括光刻胶和/或金属层。光刻胶和/或金属层715被图案化以在垂直于沟槽711的方向上形成线。在一些实施例中，光刻胶和/或金属层715的线平行于并对准于(例如，重合于)第一导线102(例如，SOT导线)。在一些实施例中，当图案化的光刻胶或金属层就位时，公共组层的每个线的露出部分713的导电性被破坏。随后去除光刻胶和/或金属层。
在操作714中，沉积并图案化第二导电材料层的多个不同实例以形成沿着第二方向延伸的多个第二导线314(例如，顶部电极)。第二方向不同于第一导线102的第一方向(例如，垂直于第一导线102)。
在操作716中，用非磁性绝缘体填充沟槽711。
在操作718(图7F)中，位线(例如，图3的位线302)形成在第二导线的顶部。位线是与第二导线电耦合的导电材料。此外，形成(先前描述的)第一晶体管116。在一些实施例中，每个第一晶体管116形成为与相应第一导线102相邻，并且第一晶体管116的端子(例如，源极或漏极)电耦合到相应第一导线102。
图8A至图8B示出了根据一些实施方式的用于制造SOT-MRAM器件阵列的过程(例如，方法)800。在一些实施例中，过程800用于制造本文所述的任何装置(例如，图1的磁存储器件100、图3的磁存储器件300和/或图4的磁存储器件400)。在一些实施例中，在图7A至图7F中图示地示出了在图8A至图8B中所示的步骤。为简洁起见，此处不再重复参考图7A至图7F所描述的操作。
在一些情况下，过程800生成SOT-MRAM器件的阵列，其间距为约2-4F，具有2-3F位到位间隔，并且具有4-12F2的非常高的位密度。
该方法包括沉积(802)第一导电材料层。在一些实施例中，第一导电材料表现出高自旋霍尔效应。
该方法包括电隔离(803)第一导电材料层的多个不同实例以形成沿着第一方向延伸的多个第一导线(例如，SOT导线)。在图7B中图示地描绘了并且参照其描述了操作802-803。
在一些实施方式中，第一导电材料层的每个不同实例与沿着第一方向延伸的相应线(例如，字线)重合(804)(例如，如参考图7A所描述的)。
在一些实施方式中，电隔离第一导电材料层的所述多个不同实例包括(806)去除第一导电材料层的多个部分(例如，蚀刻第一导电材料)。
在一些实施方式中，电隔离第一导电材料层的所述多个不同实例包括(808)破坏第一导电材料层的多个部分的导电性而不去除第一导电材料层的所述多个部分(例如，通过氧化或硝化)。
该方法包括在第一导电材料层的所述多个不同实例上沉积(810)公共组器件层(例如，如参考图7C所描述的)。在一些实施例中，公共组器件层包括磁存储层、磁参考层和间隔层(例如，绝缘层)。在一些实施例中，磁存储层接近(例如，邻近)第一导电材料。
在一些实施方式中，在将第一导电材料层的所述多个不同实例电隔离之后沉积(812)公共组器件层(例如，使得在公共组器件层下方形成SOT导线)。
该方法包括电隔离(814)公共组器件层的不同实例以形成多个自旋轨道扭矩磁随机存取存储器(SOT-MRAM)器件。所述多个SOT-MRAM器件中的每个SOT-MRAM器件位于第一导电材料层的不同实例上(例如，如参考图7D至图7E所述的)。
在一些实施方式中，将公共组器件层的不同实例电隔离包括将公共组器件层蚀刻(816)成在第二方向上延伸的线。例如，在一些实施例中，沟槽(例如，图7D的沟槽711)被蚀刻到公共组器件层中。上面描述了用于蚀刻沟槽711的各种技术和化学物质。
在一些实施方式中，该方法进一步包括，在破坏每个线的多个部分的导电性而不蚀刻每个线的所述多个部分之前(例如，下面的操作820、826)，在该线上沉积(818)保护层并且使保护层图案化以露出该线的所述多个部分(例如，如参考图7E的操作712所描述的)。
在一些实施方式中，将公共组器件层的不同实例电隔离还包括破坏(820)每个线的多个部分的导电性而不蚀刻每个线的所述多个部分以从每个线形成导电柱，其中，每个SOT-MRAM器件包括导电柱。例如，柱由导电材料制成，但形成隧道势垒的薄绝缘层除外。
在一些实施方式中，其中，蚀刻包括(822)反应离子蚀刻。在一些实施方式中，反应离子蚀刻基于羰基化学(824)。
在一些实施方式中，将公共组器件层的不同实例电隔离包括将公共组器件层蚀刻(826)成在第一方向上延伸的线。
该方法包括在公共组器件层的不同实例上沉积(828)第二导电材料层(例如，从其形成图3的第二导线314的层，如参考图7E的操作714所描述的)。
在一些实施方式中，在电隔离第一导电材料层的所述多个不同实例之后沉积(830)第二导电材料层(例如，如参考图7E的操作714所描述的)。
该方法包括电隔离(832)第二导电材料层的多个不同实例以形成沿着第二方向延伸的多个第二导线。第二方向不同于第一方向(例如，如图3所示，第一导线102和第二导线314是垂直的)。
在一些实施方式中，第二导电材料层的每个不同实例(834)与在第二方向上延伸的相应线(例如，源极线)重合。
虽然各种附图中的一些以特定顺序图示了多个逻辑阶段，但不依赖于顺序的阶段可以被重新排序并且其它阶段可以被组合或分解。虽然具体提到了一些重新排序或其它分组，但其它的对本领域普通技术人员来说将是显而易见的，因此这里呈现的排序和分组并不是替代方案的详尽列表。此外，应该认识到，可以用硬件、固件、软件或它们的任何组合来实现这些阶段。
还将理解的是，尽管术语第一、第二等在某些情况下在本文中用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区分一种元件与另一种元件。例如，在不脱离各种所描述的实现的范围的情况下，第一器件可以被称为第二器件，并且类似地，第二器件可以被称为第一器件。第一器件和第二器件都是器件，但它们不是同一个器件。
在本文中的各种描述的实施方式的描述中使用的术语仅用于描述特定实施方式的目的并且不旨在进行限制。如在各种所描述的实施方式和所附权利要求书的描述中所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有明确指示。还应理解，本文所用的术语“和/或”指并涵盖一个或多个相关联的所列项目的任何和所有可能的组合。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”指定所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或它们的组的存在或添加。
如本文所用，术语“如果”可选地被解释为表示“当…时”或“在…时”或“响应于确定”或“响应于检测”或“根据确定”，视上下文而定。类似地，短语“如果确定出”或“如果检测到[陈述的条件或事件]”可选地被解释为表示“在确定时”或“响应于确定”或“在检测到[陈述的条件或事件时]”或“响应检测到[陈述的条件或事件]”或“根据检测到[陈述的条件或事件]的确定”，取决于上下文。
出于解释的目的，已经参考具体实施方式描述了前述描述。但是，上述说明性讨论并非旨在穷举或将权利要求的范围限制为所公开的精确形式。鉴于上述教导，许多修改和变化是可能的。选择实施方式是为了最好地解释权利要求及其实际应用背后的原理，从而使本领域的其它技术人员能够最好地使用具有适合预期的特定用途的各种修改的实施方式。

Claims (33)

1.一种制造磁存储器件的方法，包括：
沉积第一导电材料层；
电隔离所述第一导电材料层的多个不同实例以形成沿着第一方向延伸的多个第一导线；
在所述第一导电材料层的所述多个不同实例上沉积公共组器件层；
电隔离所述公共组器件层的不同实例以形成多个自旋轨道扭矩磁随机存取存储器(SOT-MRAM)器件，其中，所述多个SOT-MRAM器件中的每个SOT-MRAM器件位于所述第一导电材料层的不同实例上；
在所述公共组器件层的所述不同实例上沉积第二导电材料层；以及
电隔离所述第二导电材料层的多个不同实例以形成沿着第二方向延伸的多个第二导线，其中，所述第二方向不同于所述第一方向。
2.根据权利要求1所述的方法，其中，电隔离所述公共组器件层的所述不同实例包括将所述公共组器件层蚀刻成在所述第二方向上延伸的线。
3.根据权利要求2所述的方法，其中，电隔离所述公共组器件层的所述不同实例还包括破坏每个线的多个部分的导电性而不蚀刻每个线的所述多个部分以从每个线形成导电柱，其中，每个SOT-MRAM器件包括导电柱。
4.根据权利要求3所述的方法，还包括在破坏每个线的多个部分的导电性而不蚀刻每个线的所述多个部分之前：
在所述线上沉积保护层；并且
使所述保护层图案化以露出所述线的所述多个部分。
5.根据权利要求2-4中的任一项所述的方法，其中，所述第二导电材料层的每个不同实例与在所述第二方向上延伸的相应线重合。
6.根据权利要求1-5中的任一项所述的方法，其中，电隔离所述公共组器件层的所述不同实例包括将所述公共组器件层蚀刻成在所述第一方向上延伸的线。
7.根据权利要求6所述的方法，其中，所述第一导电材料层的每个不同实例与在所述第一方向上延伸的相应线重合。
8.根据权利要求2-7中的任一项所述的方法，其中，所述蚀刻包括反应离子蚀刻。
9.根据权利要求8所述的方法，其中，所述反应离子蚀刻基于羰基化学。
10.根据权利要求1-9中的任一项所述的方法，其中，在电隔离所述第一导电材料层的所述多个不同实例之后沉积所述公共组器件层。
11.根据权利要求1-10中的任一项所述的方法，其中，在电隔离所述第一导电材料层的所述多个不同实例之后沉积所述第二导电材料层。
12.根据权利要求1-11中的任一项所述的方法，其中，电隔离所述第一导电材料层的所述多个不同实例包括去除所述第一导电材料层的多个部分。
13.根据权利要求1-12中的任一项所述的方法，其中，电隔离所述第一导电材料层的所述多个不同实例包括破坏所述第一导电材料层的多个部分的导电性而不去除所述第一导电材料层的所述多个部分。
14.一种磁存储器件，包括：
第一导线，所述第一导线沿着第一方向延伸；
多个自旋轨道扭矩磁随机存取存储器(SOT-MRAM)器件，所述多个SOT-MRAM器件中的每个沿着所述第一导线被设置在相应位置处；
写入电路，包括：
第一晶体管，所述第一晶体管被耦合到所述第一导线以在所述第一方向上沿着所述第一导线施加第一写入电流；以及
第二晶体管，所述第二晶体管用于选择单独的SOT-MRAM器件并在施加所述第一写入电流的同时向所述单独的SOT-MRAM器件施加第二写入电流，其中，所述第二写入电流沿着所述单独的SOT-MRAM器件的轴线；以及
读出电路，所述读出电路用于读取由所述单独的SOT-MRAM器件存储的数据值。
15.根据权利要求14所述的磁存储器件，其中：
在所述第一方向上沿着所述第一导线施加的所述第一写入电流向所述单独的SOT-MRAM器件提供第一磁扭矩；并且
来自在所述第一方向上沿着所述第一导线施加的所述第一写入电流的所述第一磁扭矩低于用于切换所述单独的SOT-MRAM器件的磁取向的阈值。
16.根据权利要求15所述的磁存储器件，其中：
沿着所述单独的SOT-MRAM器件的所述轴线施加的所述第二写入电流向所述单独的SOT-MRAM器件提供第二磁扭矩；并且
所述第一磁扭矩和所述第二磁扭矩之和高于用于切换所述单独的SOT-MRAM器件的所述磁取向的所述阈值。
17.根据权利要求16所述的磁存储器件，其中，所述单独的SOT-MRAM器件表现出电压控制的磁各向异性。
18.根据权利要求14-17中的任一项所述的磁存储器件，其中，所述多个SOT-MRAM器件中的每个包括公共组层的不同实例。
19.根据权利要求18所述的磁存储器件，其中：
所述公共组层包括：
磁存储层；
磁参考层；以及
间隔层，所述间隔层用于将所述磁存储层与所述磁参考层分隔开；并且
以所述磁存储层和所述磁参考层的相对磁取向对数据值进行编码。
20.根据权利要求19所述的磁存储器件，其中，与所述磁参考层距相应第一导线相比，所述磁存储层被设置成距所述相应第一导线更近。
21.根据权利要求19-20中的任一项所述的磁存储器件，其中，所述磁存储层和所述磁参考层表现出垂直磁各向异性。
22.一种磁存储器件，包括：
多个第一导线，所述多个第一导线沿着第一方向延伸；
多个第二导线，所述多个第二导线沿着不同于所述第一方向的第二方向延伸，所述多个第二导线与所述多个第一导线形成网格；
多个自旋轨道扭矩磁随机存取存储器(SOT-MRAM)器件，所述多个SOT-MRAM器件中的每个设置在所述网格上的相应位置处；
写入电路，所述写入电路包括耦合到所述多个第一导线中的每个相应第一导线的晶体管，以在所述第一方向上沿着所述相应第一导线施加第一写入电流；以及
读出电路，所述读出电路用于读取由相应SOT-MRAM器件存储的数据值。
23.根据权利要求22所述的磁存储器件，其中，所述写入电路还包括第二晶体管，用于选择单独的SOT-MRAM器件，并向所述单独的SOT-MRAM器件施加第二写入电流，其中，所述第二写入电流沿着所述单独的SOT-MRAM器件的轴线。
24.根据权利要求23所述的磁存储器件，其中：
在所述第一方向上沿着所述相应第一导线施加的所述第一写入电流向所述单独的SOT-MRAM器件提供第一磁扭矩；并且
所述第一磁扭矩低于用于切换所述单独的SOT-MRAM器件的磁取向的阈值。
25.根据权利要求24所述的磁存储器件，其中：
沿着所述单独的SOT-MRAM器件的所述轴线施加的所述第二写入电流向所述单独的SOT-MRAM器件提供第二磁扭矩；并且
所述第一磁扭矩和所述第二磁扭矩之和高于用于切换所述单独的SOT-MRAM器件的所述磁取向的所述阈值。
26.根据权利要求22-25中的任一项所述的磁存储器件，其中，所述多个SOT-MRAM器件中的每个包括公共组层的不同实例。
27.根据权利要求26所述的磁存储器件，其中：
所述公共组层包括：
磁存储层；
磁参考层；以及
间隔层，所述间隔层用于将所述磁存储层与所述磁参考层分隔开；并且
以所述磁存储层和所述磁参考层的相对磁取向对数据值进行编码。
28.根据权利要求27所述的磁存储器件，其中，与所述磁参考层距所述相应第一导线相比，所述磁存储层被设置成更接近所述相应第一导线。
29.根据权利要求27-28中的任一项所述的磁存储器件，其中，所述磁存储层和所述磁参考层表现出垂直磁各向异性。
30.根据权利要求22-29中的任一项所述的磁存储器件，其中，每个第一导线是第一导电材料层的不同实例。
31.根据权利要求22-30中的任一项所述的磁存储器件，其中，每个第二导线是第二导电材料层的不同实例。
32.根据权利要求22-31中的任一项所述的磁存储器件，其中：
所述多个第一导线包括线；并且
所述多个第二导线包括线。
33.根据权利要求22-32中的任一项所述的磁存储器件，其中，所述第一方向和所述第二方向相差基本上90度。
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