KR20150127606A - 측벽형 메모리 셀 - Google Patents
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Abstract
측벽형 메모리 셀(예를 들어, CBRAM, ReRAM, or PCM 셀)은 하부 전극, 측벽을 정의하는 상부 전극층, 및 하부 전극층과 상부 전극층 사이에 배치된 전해질 층을 포함할 수 있으며, 그에 따라 전도성 경로가 전해질 층을 거쳐 하부 전극과 상부 전극 측벽 사이에 정의되고, 여기서 하부 전극층은 수평 기판에 대하여 전체적으로 수평방향으로 연장하고, 그리고 상부 전극 측벽은 수평 기판에 대하여 비 수평방향으로 연장하며, 그에 따라 상기 셀에 정압 바이어스 전압(positive bias-voltage)이 인가될 경우, 전도성 경로는 하부 전극과 상부 전극 측벽 사이에서 비 수직 방향(예를 들면, 전체적으로 수평방향 또는 다른 비 수직방향)으로 성장한다.
Description
이 출원은 2013년 3월 13일에 출원되고 전체가 여기에 포함되어 있는 미국 가출원 제61/780,249호의 우선권을 주장한다.
본 개시는 프로그램가능한 메모리 셀, 예를 들면 측벽 타입 형태를 갖는 비휘발성 메모리 셀(예를 들면, 브리징 랜덤 액세스 메모리(bridging random access memory; CBRAM) 셀, 산소 베이컨시 기반 저항성 램(oxygen vacancy based resistive RAM; ReRAM) 셀, 및 상변화 메모리(phase-changing memory; PCM) 셀)에 관한 것이다.
전도성 브리징 메모리(CBRAM) 및 저항성 램(ReRAM) 셀과 같은 저항성 메모리 셀은 종래의 플래시 메모리 셀에 비해 크기(scaling) 및 비용 우위를 제공하는 새로운 유형의 비휘발성 메모리 셀이다. CBRAM은 고체 전해질(solid electrolyte) 내에서의 이온들의 물리적 재배치에 기반한다. CBRAM 메모리 셀은 비전도성 소재의 박층 또는 박막에 의해 서로 분리되어 있는 2개의 고체 금속 전극들, 하나는 비교적 불활성(예를 들어, 텅스텐)이고 다른 하나는 전기화학적으로 활성(예를 들어, 은 또는 구리)인 금속들로 만들어질 수 있다. CBRAM 셀은 비전도성 박막을 가로질러 바이어스 전압(bias voltage)의 적용(application)을 통해 비전도성 박막을 가로질러 프로그램가능한 전도성 필라멘트들(programmable conducting filaments)을 생성한다. 전도성 필라멘트들은 1 또는 수 나노미터 크기의 이온들로 형성될 수 있다. 비전도성 박막은 배터리에서와 유사한 산화/환원 공정을 통해 박막을 가로질러 전도성 필라멘트(들)의 성장(propagation)을 제공하기 때문에 전해질이라고 지칭될 수 있다. ReRAM 셀에서, 전도(conduction)는 절연체에서 베이컨시 체인(vacancy-chain)의 생성을 통해 이루어진다. 전도성 필라멘트(들)/베이컨시 체인(들)의 생성은 온-상태(on-state)(전극들 사이의 높은 전도)를 발생시키는 반면, 예를 들면 줄 발열 전류(Joule heating current)를 갖는 유사한 극성 또는 더 작은 전류의 반대 극성을 적용한, 전도성 필라멘트(들)/베이컨시 체인(들)의 해체(dissolution)는, 전해질/절연체를 그의 비전도성 오프-상태(off-state)로 되돌린다. 본 개시에서는, CBRAM 셀의 전해질 박막, 층, 또는 영역 및 ReRAM 셀의 절연 박막, 층 또는 영역은 둘 다 단순화를 위해 “전해질(electrolyte)”로 지칭된다.
다양한 소재들이 저항성 메모리 셀에서 전해질 및 전극들 둘 다에 이용될 수 있기 위해 명시되었다. 일 예는 구리(Cu)가 활성 금속-소스 전극(active metal-source electrode)이고 산화규소(SiOx)가 전해질인 Cu/SiOx계 셀이다.
저항성 메모리 셀이 당면하는 하나의 공통적인 문제는 온-상태 유지(on-state retention)이며, 즉 특히 메모리 부품들이 전형적으로 제한될 수 있는 높은 온도들(예를 들면, 85C/125C)에서 전도성 경로(필라멘트 또는 베이컨시(vacancy) 체인)의 안정될 능력이다.
도 1은 상부 전극(10)(예를 들면, 구리)이 하부 전극(12)(예를 들면, 텅스텐) 위에 배치되고, 또한 전해질 또는 중간 전극(14)(예를 들면, SiO2)이 상부 전극과 하부 전극 사이에 배치되어 있는 종래의 CBRAM 셀(1A)을 나타낸다. 전도성 필라멘트들(18)은, 바이어스 전압이 셀(1A)에 인가될 때 하부 전극(12)으로부터 전해질(14)을 통해 상부 전극(10)으로 성장한다(propagate). 이 구조는 여러 잠재적인 제한들 또는 단점들을 갖는다. 예를 들면, AFF로 표시된 “제한 구역(confinement zone)” 또는 “필라멘트 형성 구역(filament formation area)”으로 지칭될 수 있는, 필라멘트 형성을 위한 유효 단면적은 비교적 크고 제한되지 않아, 필라멘트 형성 구역이 외인성 결함들(extrinsic defects)을 갖기 쉽게 만든다. 또한, 다중 필라멘트 루트 형성(multi-filament root formation)은 비교적 큰 구역으로 인해 약한(덜 견고한) 필라멘트들을 만들기 쉽다. 일반적으로, 하부 전극(12)으로부터 상부 전극(10)까지의 필라멘트 성장 거리(이 경우, “y”로 표시된 전해질(14)의 두께)에 대한 필라멘트 형성 구역(AFF)의 직경 또는 폭(“x"로 표시됨) 사이의 비가 클수록, 다중 루트 필라멘트 형성의 기회가 더 많아진다. 또한, 큰 전해질 부피가 필라멘트를 둘러싸고, 그런데 이것이 필라멘트에 대한 확산 경로들을 제공하며, 따라서 열등한 유지력(poor retention)을 제공할 수 있다. 따라서, 전도성 경로가 형성되는 전해질 소재의 부피를 제한하는 것이 공간적 제한(spatial confinement)으로 인해 더 견고한 필라멘트를 제공할 수 있다. 전도성 경로가 형성되는 전해질 소재의 부피는 하부 전극(12)과 전해질(14) 사이의 접촉 면적(area in contact)을 감소시킴으로써 제한될 수 있다.
여기서 사용되는, “전도성 경로(conductive path)”는 (예를 들어, CBRAM 셀에서의) 전도성 필라멘트, (예를 들어, 산소 베이컨시(oxygen vacancy) 기반 ReRAM 셀에서의) 베이컨시 체인, 또는 전형적으로 전극들 사이에 배치된 전해질 층 또는 영역을 통해 비휘발성 메모리 셀의 전극들을 연결하는 임의의 다른 유형의 전도성 경로를 지칭한다. 여기서 사용되는, “전해질 층(electrolyte layer)” 또는 “전해질 영역(electrolyte region)”은 전도성 경로가 성장하는, 하부 및 상부 전극들 사이의 전해질/절연체/메모리 층 또는 영역을 지칭한다.
도 2는 CBRAM 셀 형성의 특정 원리들을 나타낸다. 전도성 경로들(18)은 측방향으로 형성되고 성장하거나, 또는 복수의 평행한 경로들로 분기될 수 있다. 또한, 전도성 경로들의 위치들은 각각의 프로그램/소거 사이클(program/erase cycle)을 통해 바뀔 수 있다. 이것은 미미한 스위칭 성능(marginal switching performance), 가변성(variability), 고온 유지 발생(high temp retention issues), 및/또는 양호하지 않은 스위칭 내구성(switching endurance)의 원인이 될 수 있다. 스위칭 부피를 제한하는 것은 작동에 유리한 것으로 나타났다. 이 원리들은 ReRAM 및 CBRAM 셀에게 동일하게 적용된다. 이 기술들의 채용의 주요 장애물은 스위칭 균일성(switching uniformity)이다.
도 3a 및 3b는 (예를 들어, 하나의 트랜지스터, 하나의 저항성 메모리 요소(1T1R) 구조를 갖는) CBRAM 셀용의 예시적인 공지의 하부 전극 구성(1B)의 개략도 및 전자 현미경 이미지를 나타낸다. 이 예에서, 하부 전극(12)은 원통형 바이어(cylindrical via), 예를 들면 Ti/TiN 라이너(liner)를 갖는 텅스텐 충전 바이어(tungsten-filled via)이다. 상부 접점(contact) 및/또는 애노드(anode; 20)는, 도시된 바와 같이 상부 전극(10)과 연결될 수 있다. 하부 전극(12)은, 예를 들면 위에서 논의된 하나 이상의 문제점들 또는 단점들을 초래할 수 있는, 대략 30,000 nm2의 비교적 큰 필라멘트 형성 구역(AFF)을 제공할 수 있다.
본 발명은 프로그램가능한 메모리 셀, 예를 들면 측벽 타입 형태를 갖는 비휘발성 메모리 셀, 예를 들면, 브리징 랜덤 액세스 메모리(CBRAM) 셀, 산소 베이컨시 기반 저항성 램(ReRAM) 셀, 및 상변화 메모리(PCM) 셀을 제공하는데 그 목적이 있다.
일부 실시형태들은, 경사(sloped) 또는 상부(top) 전극 측벽이 수평 연장 하부 전극(bottom electrode)과 근접하게 비 수평 방향으로(예, 수직으로 또는 그렇지 않으면 비 수평 방향으로) 연장되며 또는 전해질이 상기 수평 연장 하부 전극과 상기 비 수평 연장 상부 전극 측벽 사이에 배열되고 그리고 상기 수평 연장 하부 전극과 상기 비 수평 연장 상부 전극 측벽 사이의 필라멘트 형성용 전도성 경로(conductive path)를 정의하는, 메모리 셀들, 예를 들면 CBRAM, ReRAM 또는 PCM 셀들 및 이러한 메모리 셀들을 형성하는 방법을 제공한다. 이 실시형태들에서, 상부 전극 측벽은 하부 전극의 바깥 주위로 연장하는 링 형상을 갖출 수 있다. 이 배치는 종래의 수평방향으로 적층된(stacked) 전극-전해질-전극 메모리 셀 구조와 비교할 때 감소된 필라멘트 형성 영역 AFF을 제공할 수 있다.
한 실시형태에 따르면, 측벽형 메모리 셀(예를 들어, CBRAM, ReRAM, or PCM 셀)은 하부 전극, 측벽을 정의하는 상부 전극층, 및 하부 전극층과 상부 전극층 사이에 배치된 전해질 층을 포함하며, 그에 따라 전도성 경로가 전해질 층을 거쳐 하부 전극과 상부 전극 측벽 사이에 정의되고, 여기서 하부 전극층은 수평 기판에 대하여 전체적으로 수평방향으로 연장하고, 그리고 상부 전극 측벽은 수평 기판에 대하여 비 수평방향으로 연장하며, 그에 따라 상기 셀에 정압 바이어스 전압(positive bias-voltage)이 인가될 경우, 전도성 경로는 하부 전극과 상부 전극 측벽 사이에서 비 수직 방향(예를 들면, 전체적으로 수평방향 또는 다른 비 수직방향)으로 성장한다.
또 다른 실시형태에 따르면, 측벽형 저항성 메모리 셀을 형성하는 방법은, 수평 방향으로 연장하는 기판 위에 하부 전극층을 침착하는 것과, 하부 전극층 위에 마스크 층(mask layer)을 형성하는 것과, 하부 전극 및 마스크 영역을 정의하도록 상기 하부 전극층 및 상기 마스크 층에 패턴을 형성하는 것과, 전해질 층을 침착하는 것과, 그리고 상기 상부 전극의 측벽이 수평 기판에 대하여 비 수평방향으로 연장하고 또한 하부 전극과 상부 전극층 측벽 사이에 전극층이 배치되도록 상부 전극을 형성하는 것을 포함한다.
본 발명의 실시형태들에 따르면, 높은 유지를 갖는 보다 견고한 전도성 경로를 형성할 전도성 경로 형성을 위한 제한된 영역을 생성하게 된다. 또한, 보다 작은 전극/전도성 경로 형성 영역은 단극성 셀 스위칭이 가능하도록 보다 높은 전류 밀도들을 가능케 할 수 있다. 또한, 현존하는 툴들을 통하여 진보된 공정들을 위한 초박형 전극들이 제공된다. 또한, 다양한 메모리 셀 형태들, 예를 들면 CBRAM, ReRAM, PCM, 및 기타 진보된 기술들에 적용할 수 있다.
이하 도면들을 참조하여 예시적인 실시형태들을 설명한다.
도 1은 한 예시적인 종래의 CBRAM 셀을 보여준다;
도 2는 CBRAM 셀 형성의 특정 원리들을 보여준다;
도 3a 및 3b는 예시적인 공지의 CBRAM 셀 형태의 개략도 및 그의 전자현미경 이미지를 보여준다;
도 4a 내지 4c는 일 실시형태에 따른, 예를 들어 CBRAM 또는 ReRAM 셀로 구현될 수 있는, 측벽형 메모리 셀의 하부(또는 내부) 전극, 전해질 스위칭 층, 및 상부(또는 외부) 전극들을 형성하는 한 예시적인 공정을 보여준다;
도 5는 일부 실시형태들에 따른, 유효 필라멘트 형성 영역, 또는 전도성 경로 부피를 도시하기 위해, 여기에 개시된 바와 같이 형성된 예시적인 메모리 셀 구조의 상세도(close-up view)이다;
도 6a 내지 6d는 하나의 예시적인 실시형태에 따라, 측벽형 메모리 셀을 위한, 상부 전극층에 패턴을 형성하고 상부 금속 접촉부(top metal contact)를 형성하는 방법을 도시한다;
도 7a 내지 7c는 또 하나의 예시적인 실시형태에 따라, 측벽형 메모리 셀을 위한, 상부 전극층에 패턴을 형성하고 상부 금속 접촉부를 형성하는 또 하나의 방법을 도시한다;
도 8a 내지 8c는 한 실시형태에 따라, 예를 들면 도 4a 내지 4d 및 도 6a 내지 6c에 대응하는, 여기에 개시된 개념에 따른 메모리 셀을 형성하는 예시적인 방법을 도시한다;
도 9a 및 9b는 일 실시형태에 따른, 도 8b에 도시된 방법의 대안의 측단면도 및 측면도를 각각 보여준다;
도 10a 및 10b는 여기에 개시된 바와 같은 예시적인 측벽 셀에 의해 제공된 전도성 경로 제한을 보여준다.
도 1은 한 예시적인 종래의 CBRAM 셀을 보여준다;
도 2는 CBRAM 셀 형성의 특정 원리들을 보여준다;
도 3a 및 3b는 예시적인 공지의 CBRAM 셀 형태의 개략도 및 그의 전자현미경 이미지를 보여준다;
도 4a 내지 4c는 일 실시형태에 따른, 예를 들어 CBRAM 또는 ReRAM 셀로 구현될 수 있는, 측벽형 메모리 셀의 하부(또는 내부) 전극, 전해질 스위칭 층, 및 상부(또는 외부) 전극들을 형성하는 한 예시적인 공정을 보여준다;
도 5는 일부 실시형태들에 따른, 유효 필라멘트 형성 영역, 또는 전도성 경로 부피를 도시하기 위해, 여기에 개시된 바와 같이 형성된 예시적인 메모리 셀 구조의 상세도(close-up view)이다;
도 6a 내지 6d는 하나의 예시적인 실시형태에 따라, 측벽형 메모리 셀을 위한, 상부 전극층에 패턴을 형성하고 상부 금속 접촉부(top metal contact)를 형성하는 방법을 도시한다;
도 7a 내지 7c는 또 하나의 예시적인 실시형태에 따라, 측벽형 메모리 셀을 위한, 상부 전극층에 패턴을 형성하고 상부 금속 접촉부를 형성하는 또 하나의 방법을 도시한다;
도 8a 내지 8c는 한 실시형태에 따라, 예를 들면 도 4a 내지 4d 및 도 6a 내지 6c에 대응하는, 여기에 개시된 개념에 따른 메모리 셀을 형성하는 예시적인 방법을 도시한다;
도 9a 및 9b는 일 실시형태에 따른, 도 8b에 도시된 방법의 대안의 측단면도 및 측면도를 각각 보여준다;
도 10a 및 10b는 여기에 개시된 바와 같은 예시적인 측벽 셀에 의해 제공된 전도성 경로 제한을 보여준다.
다양한 실시형태들에 따르면, 신규한 비 휘발성 메모리(NVM) 구조체는 도 1 내지 3에 도시된 수평방향으로 연장하는 전극 및 전해질 층들의 종래의 스택(stack)과는 대조적으로, 구조체의 “측벽”에 전극-전해질-전극 배열체를 정의할 수 있다. 일부 실시형태들에서, 하부 (또는 내부) 전극은 수평방향으로 배치되는 반면, 전해질 스위칭 층 및 상부 (또는 외부) 전극은 하부/내부 전극의 수평 면에 대하여 수직으로, 거의 수직방향으로, 또는 다른 각도로 연장한다. 이러한 메모리 셀은 여기서는 측벽형 메모리 셀로 지칭되고, 그리고 이러한 스위칭 층 및 상부 전극은 여기서 측벽형 스위칭 층 및 측벽형 상부/외부 전극으로 지칭된다. 개시된 측벽형 메모리 셀은, 예를 들어 금속 필라멘트 기반 전도성 브리지 램(Conductive Bridge RAM; CBRAM) 셀, 산소 베이컨시 기반 저항성 램(ReRAM) 셀, 상변화 메모리(PCM) 셀, 또는 임의의 다른 적합한 유형의 메모리 셀로 구현될 수 있다.
도 4a 내지 4c는 한 실시형태에 따른 측벽형 메모리 셀의 하부(또는 내부) 전극, 전해질 스위칭 층, 및 상부(또는 외부) 전극들을 형성하기 위한 예시적인 공정을 보여주며, 측벽형 메모리 셀은 예를 들면 CBRAM 또는 ReRAM 셀로 구현될 수 있다. 종래의 메모리 셀 구조에서, 전극들은, 두 전극들 및 이들 사이에 개재되는 전해질 스위칭 층이 수평으로 배열되기 때문에 하부 전극과 상부 전극으로 지칭된다. 여기에 개시된 바와 같은 측벽형 구조체에서는, 종래의 “하부” 및 “상부” 전극들은 그들의 각 배열로 인해 “내부” 전극 및 “외부” 전극으로 간주될 수 있다. 그러나, 단순화하기 위해, 이러한 전극들은 그들의 상대적인 배열과 상관없이 여기서 측벽형 구조체의 “하부” 전극 및 “상부” 전극으로 지칭된다. 그래서, “상부” 전극은 “하부” 전극 위에 위치되는 것이 아니라, 오히려 하부 전극에 인접하여 배치되거나, 또는 다른 방법으로 하부 전극에 대하여 배치될 수 있다.
도 4a에 도시된 바와 같이, 하나 이상의 하부 전극 접촉부들(contacts; 102)이 기판(100)내에 형성될 수 있다. 기판(100)내의 하부 전극 접촉부들(102)은 임의의 적합한 방식으로(예를 들면, 종래의 반도체 조립 기술들을 사용하여) 그리고 임의의 적합한 물질들로 형성될 수 있다. 예를 들면, 기판(100)은 절연체 또는 유전체, 예를 들어 SiO2로 형성될 수 있으며, 하부 전극 접촉부들(102)은 구리(Cu), 텅스텐(W), 또는 다른 적합한 물질로 형성될 수 있다. 이 예시에서, 각각의 하부 전극 접촉부(102)는 원형 바이어(via) 타입 형상으로 형성된다. 그러나, 각각의 하부 전극 접촉부(102)는 임의의 다른 적합한 형상, 예를 들면 가늘고 긴 선 또는 가늘고 긴 직사각형 형상, 정사각형 형상 등으로 형성될 수 있다. 하부 전극 접촉부들(102)은 장치를 제어 게이트(control gate)에 연결할 수 있다.
그 다음에 하부 전극(또는 캐소드(cathode)) 층(110) 및 하드 마스크(hard mask; 112)가 그리고 기판(100) 및 하부 전극 연결체들(102) 위에 침착되거나 형성될 수 있다. 하부 전극층(110)은 임의의 적합한 전도성 물질 또는 물질들, 예를 들면 폴리실리콘, 도핑된(doped) 폴리실리콘, 비정질 실리콘(amorphous silicon), 도핑된 비정질 실리콘, 또는 임의의 다른 적합한 물질을 포함할 수 있으며, 임의의 적합한 방식으로 침착되거나 형성될 수 있다. 하드 마스크층(112)은 임의의 적합한 물질들(예를 들면, SiN, SiON, TEOS 실리콘 산화물, 또는 다른 유전체 재료)로 형성될 수 있으며, 이 기술에서 공지된 임의의 적합한 방식으로 침착 또는 형성될 수 있다.
다음으로, 도 4b에 도시된 바와 같이, 이 스택(stack)은 도시된 바와 같이 패턴이 형성되고 에칭된다. 특히, 하부 전극층(110) 및 하드 마스크(112)는, 하나 이상의 아래에 있는 하부 전극 연결체들(102) 위 또는 부근에 위치된 잔류 하드 마스크(112) 및/또는 하부 전극(들)(120)에 하나 이상의 하부 전극들(120) 및 측벽(들)(114)을 정의하도록, 에칭될 수 있다. 다시 말하면, 각각의 하부 전극들(120)은 에칭 공정 후에 하부 전극층(110)의 잔존 부분으로 정의된다. 하드 마스크(112)는 예정된 측벽 각을 제공하도록 에칭될 수 있다. 예를 들면, 측벽 각은 기판/웨이퍼의 평면(plane)에 대하여 0∼90°(90°제외(non-inclusive))일 수 있다. 일부 실시형태들에서, 측벽 각은 기판/웨이퍼의 평면에 대하여 30∼90°(90°제외)이다. 일부 실시형태들에서, 측벽 각은 기판/웨이퍼의 평면에 대하여 45∼90°(90°제외)이다. 일부 실시형태들에서, 측벽 각은 기판/웨이퍼의 평면에 대하여 60∼90°(90°제외)이다. 일부 실시형태들에서, 측벽 각은 기판/웨이퍼의 평면에 대하여 30∼85°(85°제외)이다. 일부 실시형태들에서, 측벽 각은 기판/웨이퍼의 평면에 대하여 45∼85°(85°제외)이다. 일부 실시형태들에서, 측벽 각은 기판/웨이퍼의 평면에 대하여 60∼85°(85°제외)이다. 기타 실시형태들에서, 측벽 각은 기판/웨이퍼의 평면에 대하여 90°이다.
다음으로, 도 4c에 도시된 바와 같이, 전해질 층(예를 들면, 비 휘발성 메모리(NVM) 박막)(130) 및 상부 전극(애노드(anode)) 층(132)은 스택(stack) 위에, 그리고 특히, 각각의 하부 전극(120) 위에(over) 형성된다. 전해질 층(150)은 임의의 적합한 유전체 또는 멤리스티브(memristive) 타입 재료 또는 재료들, 예를 들면 SiOx(예를 들면, SiO2), GeS, CuS, TaOx, TiO2, Ge2Sb2Te5, GdO, HfO, CuO, CuxOy, Al2O3, 또는 임의의 다른 적합한 물질을 포함할 수 있다. 상부 전극층(152)은 임의의 적합한 전도성 물질 또는 물질들, 예를 들면 Ag, Al, Cu, Ta, TaN, Ti, TiN, Al, W 또는 임의의 다른 적합한 물질을 포함할 수 있으며, 임의의 적합한 방식으로 침착 또는 형성될 수 있다.
도 5는 일 실시형태에 따른, 도 4a 내지 4c의 방법에 따라 형성된 예시적인 메모리 셀 구조의 부분들의 상세도이다. 도 5에 도시된 바와 같이, 전해질 층(130)의 두께는, 하부 전극(120)으로부터 상부 전극(132)으로의 최단 경로로 정의된 필라멘트 형성 전도성 경로(filament-formation conductive path)가 전해질 층(130)과 하부 전극(120) 박막 두께 사이에서, OCP로 표시된 수직 방향 오버랩(overlap)에 정의되도록, 하부 전극(120)의 두께보다 얇을 수 있다.
박막들 간에 오버랩을 감소시키면 전도성 경로 형성 체적이 감소하고, 그에 따라 전극의 고유 성질(intrinsic nature)이 향상된다. 전도성 경로 형성 체적의 감소는 보다 견고한 전도성 경로 및 반복가능한 프로그램/삭제 방법을 생성할 수 있는데, 그 이유는 더 큰 체적의 전극 재료를 통한 더 넓은 또는 분기된(branched) 경로에 비해 단일 루트 전도성 경로가 형성될 수 있기 때문이다. 유지(retention)는 전도성 경로에 대한 더 작은 확산 경로로 인해, 또한 개선할 수 있다.
예정된 및/또는 균일한 수직 방향 전도성 경로 오버랩(OCP)(즉, 하부 전극(120)과 전해질 층(130)의 각 두께들 간에 차이)은 균일한 층 두께들을 제공하는 방법들을 이용하여 층들(120 및 130)을 형성함으로써 구현된다. 예를 들면, 일부 실시형태들에서, 층들(120 및 130)은 물리 진공 증착(PVD) 공정들에 의해 형성된다.
일부 실시형태들에서, 수직방향 전도성 경로 오버랩(OCP)(즉, 하부 전극(120)과 전해질 층(130)의 각 두께들 간에 차이)은 0∼750A이다. 일부 실시형태들에서, 수직방향 전도성 경로 오버랩(OCP)은 20∼150이다. 한 특정 실시형태에서, 하부 전극(120)은 400A +/- 30A의 두께를 가지고, 전해질 층(130)은 300A +/- 20A의 두께를 가지며, 그에 따라 100A +/- 35A의 전도성 경로 오버랩(OCP)이 제공된다. 100A의 전도성 경로 오버랩(OCP)은 종래의 수평으로 적층된 전극-전해질-전극 셀 구조들과 비교하여 약 50% 내지 99%의 유효 필라멘트 형성 영역(AFF)의 감소를 제공할 수 있다.
도 6a 내지 6c 및 도 7a 내지 7b는 상부 전극층(132)에 패턴을 형성하고 상부 금속 접촉부를 형성하기 위한 2개의 예시적인 실시형태들을 도시한다.
도 6a 내지 6c에 도시된 예시적인 실시형태는 다음과 같이 설명된다.
도 6a(측단면도) 및 6b(평면도)에 도시된 바와 같이, 웨이퍼는 하부 전극(120) 임계치수보다 큰 임계치수까지 포토레지스트(photoresist)를 사용하여 패턴이 형성된다. 상부 전극층(132)과 전해질 박막(130)은 에칭되어 상부 전극(132) 및, 하드 마스크(112) 및 하부 전극(120)을 덮고 있는 전해질 스위칭 영역(130)이 잔존하게 된다. 하부 전극(120)으로부터 전해질(130)을 거쳐 상부 전극(132)으로의 최단 경로는, 예를 들어 도 5와 관련하여 상술한 바와 같이 하부 전극(120)의 상부 코너들(top corners)에 형성된다. 그 다음에 도 6c에 도시된 바와 같이, 배리어 유전체(barrier dielectric)(150)가 전극들(120 및 132) 및 전해질(130)을 밀봉하고 보호하기 위해 침착될 수 있다. 다음으로, 도 6d에 도시된 바와 같이, 절연체 층(160)이 침착될 수 있으며, 그리고 나서 임의의 적합한 형태(들)의 전기적 연결부들, 예를 들면 바이어(들)(170)이 상부 전극(132)에 연결되어 회로를 완성하도록 절연체 층(160) 내로 에칭될 수 있다.
도 7a 내지 7b에 도시된 예시적인 실시형태(단일 마스크 CBRAM/ReRAM 형성 공정)은 다음과 같이 설명된다. 도 7a 및 7b에 도시된 바와 같이, 도 6a에 도시된 바와 같은 측벽형 셀 구조를 형성한 후에, 전극(132) 및 전해질 영역(130)의 상부 부분들은, 예를 들어 포토레지스트 없는 에치 백 공정(etch-back process with no photoresist)을 이용하여, 전극/전해질 재료의 하층의 하드 마스크(112)의 상부를 제거(clear)하기 위해서 제거된다. 이 에칭이 완료된 다음, 전극(132) 및 전해질 영역(130)은 하부 전극(120) 및 하드 마스크(112)의 측벽(114) 상에 링 형상의 “스페이서들(spacers)”을 형성한다. 그 다음에 도 7c에 도시된 바와 같이, 두꺼운 금속 층(180)(예를들면, 알루미늄)이 셀 구조의 형성 후에 직접 웨이퍼 상에 최종 와이어링(final wiring)으로서 침착될 수 있다. 일부 실시형태들에서, 이것은 바이어 레스(via-less) 공정이며, 따라서 공정의 비용을 감소시킬 수 있다. 도시된 예시에서, 금속층 영역(180A)은 도시된 메모리 셀을 위한 상부 전극 접촉부를 제공할 수 있고, 반면 금속층 영역(180B)은 이 기술에서 공지된 바와 같이 주변 경로설정 접촉부(peripheral routing contact) 또는 패드 접촉부(pad contact)를 제공할 수 있다.
도 8a 내지 8c는 여기에 개시된 개념들에 따른, 예를 들어 도 4a 내지 4d 및 도 6a 내지 6c에 대응하는, 한 실시형태에 따른 메모리 셀을 형성하는 예시적인 방법을 도시한다. 도 8a는 하부 전극 연결부(102), (예를 들면, 트랜지스터 또는 다른 제어 장치에의) 전도성 하부 경로, 및 하부 전극(120)의 침착/형성을 보여주고, 도 8b는 전해질 박막(130) 및 상부 전극층(132)의 침착/형성을 보여주며, 도 8c는 절연체 또는 유전체 층(182; 예를 들어 SiO2)에서의 상부 전극 연결부(180)의 형성을 보여준다.
도 9a 및 9b는 도 8b에 도시된 기술의 대안의 측단면도 및 측면도를 각각 보여주며, 여기서 상부 전극(132) 및 전해질(130)은, 상부 전극(132) 및 전해질층(130)이 하부 전극(120) 및 하드 마스크(112)의 측벽(114) 상에, 예를 들어 도 7a 내지 7c에 대응하는 “스페이서들” 을 형성하도록, 포토레지스트 없는 에치 백 공정을 이용하여 에칭된다.
도 10a 및 10b는 여기에 개시된 바와 같은 예시적인 측벽 셀에 의해 제공된, 그리고 각각의 전도성 경로들에 형성된 예시적인 필라멘트들(F)을 표시하는, 전도성 경로 제한(conductive path confinement)을 보여준다. 도 10a의 예시적인 구조에 도시된 바와 같이, 전도성 경로 영역은 예를 들어 도 5와 관련하여 상술한 바와 같이, 하부 전극(120) 두께(x)와 전해질(130) 두께(y) 간에 차(delta)에 따라 좌우된다. 도 10b는 전해질(130)과 상부 전극(132)의 침착 동안 기판 내로 트렌치(trench)가 형성되는 실시형태를 보여준다. 이 실시형태에서, 전도성 경로 영역은 오직 하부 전극층(120)의 두께(x)에 따라 좌우될 수 있다.
다양한 실시형태들은 종래의 비 휘발성 메모리 셀에 비하여, 특정 종래의 구조들 및/또는 제조 기술들과 관련하여 하나 이상의 이점들을 제공할 수 있다. 예를 들면, 일부 실시형태들은 높은 유지(retention)를 갖는 보다 견고한 전도성 경로를 형성할 전도성 경로 형성을 위한 제한된 영역(confined region)을 생성한다. 일부 실시형태들은 전도성 경로 형성 영역은 하부 전극 바이어에서 시임들(seams)의 외부에 있음을 제공한다. 일부 실시형태들에서, 보다 작은 전극/전도성 경로 형성 영역은 단극성 셀 스위칭(unipolar cell switching)(동일 극성의 Vset 및 Vreset)이 가능하도록 보다 높은 전류 밀도들을 가능케 할 수 있다. 일부 실시형태들은 현존하는 툴들(tools)을 통하여 진보된 공정들을 위한 초박형(ultra thin) 전극들을 제공한다. 또한, 여기서 설명된 임의의 구조들 및 공정들은 다양한 메모리 셀 형태들, 예를 들면 CBRAM, ReRAM, PCM, 및 기타 진보된 기술들에 적용할 수 있다. 일부 실시형태들에서, 상기 제조 공정은 종래의 셀 구조들에 대한 제조 공정에 비하여, 기본적으로 더 저렴한 플로우(flow)를 위한 보다 적은 수의 마스크들 및/또는 보다 적은 수의 공정 단계들을 수반한다.
Claims (24)
- 하부 전극;
측벽을 정의하는 상부 전극층; 및
하부 전극층과 상부 전극층 사이에 배치된 전해질 층을 포함하며,
그에 따라 전도성 경로가 전해질 층을 거쳐 하부 전극과 상부 전극 측벽 사이에 정의되고, 상기 하부 전극층은 수평 기판에 대하여 전체적으로 수평방향으로 연장하고, 그리고 상기 상부 전극 측벽은 수평 기판에 대하여 비 수평방향으로 연장하는 저항성 메모리용 셀. - 제 1항에 있어서,
상부 전극 측벽은 하부 전극의 바깥 주위로 연장하는 링 형상으로 정의되는 저항성 메모리용 셀. - 제 2항에 있어서,
상부 전극층은 하부 전극 위로 그리고 상기 하부 전극과 평행하게 연장하는 덮개 부분을 포함하는 저항성 메모리용 셀. - 제 1항에 있어서,
전해질 층은 수평 기판에 대하여 비 수평방향으로 연장하는 측벽을 포함하고, 그리고 상기 전도성 경로는 전해질 측벽을 통해 정의되는 저항성 메모리용 셀. - 제 4항에 있어서,
전해질 층 측벽은 비 수평 상부 전극 측벽과 평행하게 연장하는 저항성 메모리용 셀. - 제 5항에 있어서,
전해질 층 측벽은 상부 전극층의 내부에 반경 방향으로 연장하는 링을 정의하는 저항성 메모리용 셀. - 제 1항에 있어서,
상부 전극 측벽은 수평 기판에 대하여 일정 각도로 연장하고, 상기 각도는 30∼90°(90°제외)인 저항성 메모리용 셀. - 제 1항에 있어서,
상부 전극 측벽은 수평 기판에 대하여 일정 각도로 연장하고, 상기 각도는 60∼90°(90°제외)인 저항성 메모리용 셀. - 제 1항에 있어서,
상부 전극 측벽은 수평 기판에 대하여 일정 각도로 연장하고, 상기 각도는 45∼85°(85°제외)인 저항성 메모리용 셀. - 제 1항에 있어서,
상부 전극 측벽은 수평 기판에 대하여 수직방향으로 연장하는 저항성 메모리용 셀. - 제 1항에 있어서,
하부 전극층은 기판 층에 형성되고 하부 전극층 두께를 가지며, 그리고
상부 전극층은 하부 전극 두께보다 짧은 거리만큼 기판 층으로부터 이격되는 저항성 메모리용 셀. - 제 11항에 있어서,
상부 전극층은 전해질 층의 일부에 의해 기판 층으로부터 이격되는 저항성 메모리용 셀. - 제 1항에 있어서,
상기 셀은, 상기 셀에 정압 바이어스 전압이 인가될 때, 전도성 경로가 하부 전극과 상부 전극 측벽 사이에서 비 수직방향으로 성장하도록 구성되는 저항성 메모리용 셀. - 제 1항에 있어서,
상기 셀은, 상기 셀에 정압 바이어스 전압이 인가될 때, 전도성 경로가 하부 전극과 상부 전극 측벽 사이에서 전체적으로 수평방향으로 성장하도록 구성되는 저항성 메모리용 셀. - 측벽형 저항성 메모리 셀을 형성하는 방법으로서,
수평 방향으로 연장하는 기판 위에 하부 전극층을 침착하는 것;
하부 전극층 위에 마스크 층을 형성하는 것;
하부 전극 및 마스크 영역을 정의하도록 상기 하부 전극층 및 상기 마스크 층에 패턴을 형성하는 것;
전해질 층을 침착하는 것; 및
상부 전극의 측벽이 수평 기판에 대하여 비 수평방향으로 연장하고 또한 하부 전극과 상부 전극층 측벽 사이에 전극층이 배치되도록 상부 전극을 형성하는 것을 포함하는 측벽형 저항성 메모리 셀 형성 방법. - 제 15항에 있어서,
상부 전극 측벽이 하부 전극의 바깥 주위로 연장하는 링 형상을 정의하도록 상기 상부 전극을 형성하는 것을 더 포함하는 측벽형 저항성 메모리 셀 형성 방법. - 제 15항에 있어서,
상부 전극 측벽은 수평 기판에 대하여 일정 각도로 연장하고, 상기 각도는 30∼90°(90°제외)인 측벽형 저항성 메모리 셀 형성 방법. - 제 15항에 있어서,
상부 전극 측벽은 수평 기판에 대하여 일정 각도로 연장하고, 상기 각도는 60∼90°(90°제외)인 측벽형 저항성 메모리 셀 형성 방법. - 제 15항에 있어서,
상부 전극 측벽은 수평 기판에 대하여 일정 각도로 연장하고, 상기 각도는 45∼85°(85°제외)인 측벽형 저항성 메모리 셀 형성 방법. - 제 15항에 있어서,
상부 전극 측벽은 수평 기판에 대하여 수직방향으로 연장하는 측벽형 저항성 메모리 셀 형성 방법. - 제 15항에 있어서,
하부 전극층 두께를 가지는 하부 전극을 형성하는 것, 및
상부 전극이 하부 전극 두께보다 짧은 거리만큼 수평 연장 기판으로부터 이격되도록 상기 상부 전극을 형성하는 것을 포함하는 측벽형 저항성 메모리 셀 형성 방법. - 제 21항에 있어서,
상부 전극층은 전해질 층의 일부에 의해 기판 층으로부터 이격되는 측벽형 저항성 메모리 셀 형성 방법. - 제 15항에 있어서,
전도성 경로가 하부 전극과 상부 전극 측벽 사이에서 비 수직방향으로 성장하도록, 상기 셀에 정압 바이어스 전압을 인가하는 것을 더 포함하는 측벽형 저항성 메모리 셀 형성 방법. - 제 15항에 있어서,
전도성 경로가 하부 전극과 상부 전극 측벽 사이에서 전체적으로 수평방향으로 성장하도록, 상기 셀에 정압 바이어스 전압을 인가하는 것을 더 포함하는 측벽형 저항성 메모리 셀 형성 방법.
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