TW201401595A - 電阻式記憶體及其製造方法 - Google Patents
電阻式記憶體及其製造方法 Download PDFInfo
- Publication number
- TW201401595A TW201401595A TW102105327A TW102105327A TW201401595A TW 201401595 A TW201401595 A TW 201401595A TW 102105327 A TW102105327 A TW 102105327A TW 102105327 A TW102105327 A TW 102105327A TW 201401595 A TW201401595 A TW 201401595A
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- electrode
- resistance material
- variable resistance
- dielectric layer
- Prior art date
Links
- 230000015654 memory Effects 0.000 title claims abstract description 107
- 238000000034 method Methods 0.000 title claims abstract description 23
- 239000000463 material Substances 0.000 claims abstract description 264
- 239000004020 conductor Substances 0.000 claims description 37
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 34
- 238000004519 manufacturing process Methods 0.000 claims description 25
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 18
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 17
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 17
- 229910052782 aluminium Inorganic materials 0.000 claims description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 17
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 claims description 17
- 229910052802 copper Inorganic materials 0.000 claims description 17
- 239000010949 copper Substances 0.000 claims description 17
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 17
- 229910052721 tungsten Inorganic materials 0.000 claims description 17
- 239000010937 tungsten Substances 0.000 claims description 17
- -1 aluminum-bismuth-copper Chemical compound 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 10
- 230000008569 process Effects 0.000 claims description 10
- 239000007772 electrode material Substances 0.000 claims description 9
- 229910052732 germanium Inorganic materials 0.000 claims description 7
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 267
- 239000000758 substrate Substances 0.000 description 11
- 230000000694 effects Effects 0.000 description 6
- 239000002356 single layer Substances 0.000 description 5
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 229910001152 Bi alloy Inorganic materials 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000020169 heat generation Effects 0.000 description 3
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000001786 chalcogen compounds Chemical class 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910000314 transition metal oxide Inorganic materials 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- 229910000763 AgInSbTe Inorganic materials 0.000 description 1
- 239000005751 Copper oxide Substances 0.000 description 1
- 229910000618 GeSbTe Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- NOAWFKMWBMFVEM-UHFFFAOYSA-N [In].[Ag].[Bi] Chemical compound [In].[Ag].[Bi] NOAWFKMWBMFVEM-UHFFFAOYSA-N 0.000 description 1
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical compound [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- MDPILPRLPQYEEN-UHFFFAOYSA-N aluminium arsenide Chemical compound [As]#[Al] MDPILPRLPQYEEN-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910000431 copper oxide Inorganic materials 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910000480 nickel oxide Inorganic materials 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0097—Erasing, e.g. resetting, circuits or methods
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/253—Multistable switching devices, e.g. memristors having three or more electrodes, e.g. transistor-like devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/861—Thermal details
- H10N70/8613—Heating or cooling means other than resistive heating electrodes, e.g. heater in parallel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5002—Characteristic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/72—Array wherein the access device being a diode
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
Landscapes
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
一種電阻式記憶體及其製造方法。此電阻式記憶體包括第一電極、第二電極、可變電阻材料層、第一介電層以及第二介電層。第一電極具有第一部分及第二部分。第二電極相對於第一電極而配置。可變電阻材料層具有側壁以及相對的第一表面及第二表面，其中可變電阻材料層的第一表面與第一電極的第一部分連接；可變電阻材料層的第二表面與第二電極電性連接，且第二部分圍繞可變電阻材料層的側壁且與第一部分連接。第一介電層配置於第一電極與第二電極之間。第二介電層配置於可變電阻材料層與第一電極的第二部分之間。
Description
本發明是有關於一種半導體裝置及其製造方法，且特別是有關於一種電阻式記憶體及其製造方法。
近年來，電阻式記憶體因具有操作電壓低、操作速度快、結構簡單化且耐久性佳等優點，而成為最具發展潛力的新型記憶體。一般而言，電阻式記憶體切換其儲存狀態的操作模式包括單極切換(unipolar switching)與雙極切換(bipolar switching)。其中，單極切換的操作模式是利用同一極性的電壓脈衝(例如，正電壓脈衝或是負電壓脈衝)來進行記憶胞的程式化操作與抹除操作。此外，雙極切換的操作模式則是利用不同極性的電壓脈衝來分別進行記憶胞的程式化操作與抹除操作。
此外，對於習知電阻式記憶體，當操作電流經電極時會因電極的電阻特性而產生熱能，藉由此熱能可改變記憶胞中可變電阻材料層的電阻狀態，進而切換記憶胞的記憶狀態。然而，由於操作電流是對整個電極進行加熱，而可變電阻材料層僅與部分電極接觸，因此當所產生的熱能足以改變可變電阻材料層的電阻狀態時，電極中未與可變電阻材料層接觸的區域處所產生的熱能將不會被使用而造成浪費。此外，若為了避免能量耗費而降低操作電流，則可能導致元件的操作效率降低。
本發明提供一種電阻式記憶體，其電極在可變電阻材料層上方具有較小的厚度。
本發明提供一種電阻式記憶體的製造方法，其用於製造本發明所提供的電阻式記憶體。
本發明提出一種電阻式記憶體，其包括第一電極、第二電極、可變電阻材料層、第一介電層以及第二介電層。第一電極具有第一部分及第二部分。第二電極相對於第一電極而配置。可變電阻材料層具有側壁以及相對的第一表面及第二表面，其中可變電阻材料層的第一表面與第一電極的第一部分連接；可變電阻材料層的第二表面與第二電極電性連接，且第二部分圍繞可變電阻材料層的側壁且與第一部分連接。第一介電層配置於第一電極與第二電極之間。第二介電層配置於可變電阻材料層與第一電極的第二部分之間。
在本發明之一實施例中，上述第一部分的材料與第二部分的材料不同，且第一部分的材料的電阻較第二部分的材料的電阻高。第一部分的材料包括氮化鈦(TiN)、氮化鉭(TaN)或多晶矽，而第二部分的材料包括鎢、銅、鋁、鋁-銅合金或鋁-矽-銅合金。
在本發明之一實施例中，上述第一部分的材料與第二部分的材料相同，且第一電極的材料包括氮化鈦、氮化鉭、鎢、銅、鋁、鋁-銅合金或鋁-矽-銅合金。
在本發明之一實施例中，上述之電阻式記憶體更包括
導體層，且導體層連接可變電阻材料層與第二電極。
在本發明之一實施例中，上述之第二電極具有第三部分及第四部分，且可變電阻材料層的第二表面與第二電極的第三部分連接，而第四部分圍繞可變電阻材料層的側壁且與第三部分連接，其中第二介電層配置於可變電阻材料層與第一電極的第二部分之間，以及配置於可變電阻材料層與第二電極的第四部分之間。
在本發明之一實施例中，上述第二電極的第三部分的材料與第四部分的材料不同，且第三部分的材料的電阻較第四部分的材料的電阻高。第三部分的材料包括氮化鈦、氮化鉭或多晶矽，而第四部分的材料包括鎢、銅、鋁、鋁-銅合金或鋁-矽-銅合金。
在本發明之一實施例中，上述第二電極的第三部分的材料與第四部分的材料相同，且第二電極的材料包括氮化鈦、氮化鉭、鎢、銅、鋁、鋁-銅合金或鋁-矽-銅合金。
本發明另提出一種電阻式記憶體，其包括第一電極、第二電極、記憶元件及介電層。第一電極具有第一厚度及第二厚度，且第一厚度大於第二厚度。第二電極相對於第一電極而配置。記憶元件具有第一表面及第二表面，且記憶元件位於具有第二厚度的第一電極與第二電極之間。介電層圍繞記憶元件，其中介電層與記憶元件的第一表面成共平面，且介電層與記憶元件的第一表面接觸具有第二厚度的第一電極。
在本發明之另一實施例中，上述第一電極與第二電極
的材料各自包括氮化鈦、氮化鉭、鎢、銅、鋁、鋁-銅合金或鋁-矽-銅合金。
在本發明之另一實施例中，上述之電阻式記憶體更包括導體層，且導體層連接記憶元件與第二電極。
在本發明之另一實施例中，上述之第二電極具有第三厚度及第四厚度，記憶元件位於具有第二厚度的第一電極與具有第四厚度的第二電極之間，以及介電層與記憶元件的第二表面成共平面，且介電層與記憶元件的第二表面接觸具有第四厚度的第二電極。
本發明再提出一種電阻式記憶體的製造方法，其包括形成第一電極，所述第一電極包括第一部分及第二部分。形成相對於第一電極的第二電極。於第一電極與第二電極之間形成第一介電層。於第一介電層中形成第二介電層及可變電阻材料層，其中可變電阻材料層具有側壁以及相對的第一表面及第二表面，第二介電層圍繞可變電阻材料層的側壁，第一電極的第一部分連接可變電阻材料層的第一表面，第二電極電性連接可變電阻材料層的第二表面，第二部分圍繞可變電阻材料層的側壁且與第一部分連接，且第二介電層位於第一電極的第二部分與可變電阻材料層之間。
在本發明之再一實施例中，上述電阻式記憶體的製造方法包括下列步驟。形成第二電極。於第二電極上形成第一介電層。在第一介電層中形成開孔，所述開孔暴露出部分第二電極。在開孔的側壁上形成第二介電層。於開孔中
填入可變電阻材料層。移除部分第一介電層，以暴露出部分第二介電層，以及於第一介電層與可變電阻材料層上形成第一電極。
在本發明之再一實施例中，在形成第二介電層之後以及在填入可變電阻材料層之前，更包括於開孔中填入導體層。
在本發明之再一實施例中，於第一介電層與可變電阻材料層上形成第一電極的方法包括下列步驟。於第一介電層與可變電阻材料層上形成相對低電阻材料層。進行平坦化製程，移除部分相對低電阻材料層至暴露出第二介電層及可變電阻材料層的第一表面。於相對低電阻材料層與可變電阻材料層上形成相對高電阻材料層，以及圖案化相對低電阻材料層及相對高電阻材料層，以形成相對低電阻層及相對高電阻層，其中相對低電阻層為第一電極的第二部分，且相對高電阻層為第一電極的第一部分。
在本發明之再一實施例中，上述電阻式記憶體的製造方法包括下列步驟。形成第一電極材料層。於第一電極材料層上形成第一介電層。移除部分第一介電層及部分第一電極材料層，以形成開孔及第一電極，其中開孔周圍的第一電極材料層為第二部分，且位於第二部分下方的第一電極材料層為第一部分。在開孔的側壁上形成第二介電層。於開孔中填入可變電阻材料層，以及於第一介電層與可變電阻材料層上形成第二電極。
在本發明之再一實施例中，在填入可變電阻材料層之
後以及在形成第二電極之前，更包括於開孔中填入導體層。
在本發明之再一實施例中，形成開孔及第一電極的方法包括下列步驟。形成相對高電阻材料層。於相對高電阻材料層上形成相對低電阻材料層。圖案化相對低電阻材料層及相對高電阻材料層，以形成相對低電阻層及相對高電阻層，其中相對低電阻層為第一電極的第二部分，且相對高電阻層為第一電極的第一部分。於相對低電阻材料層上形成第一介電層，以及移除部分第一介電層與部分相對低電阻材料層。
在本發明之再一實施例中，於第一介電層與可變電阻材料層上形成第二電極之前，更包括移除部分第一介電層，以暴露出部分第二介電層，其中第二電極包括第三部分及第四部分，第二電極的第三部分連接可變電阻材料層的第二表面，第四部分圍繞可變電阻材料層的側壁且與第三部分連接，且第二介電層位於第二電極的第四部分與可變電阻材料層之間。
在本發明之再一實施例中，於第一介電層與可變電阻材料層上形成第二電極的方法包括如下步驟。於第一介電層與可變電阻材料層上形成相對低電阻材料層。進行平坦化製程，移除部分相對低電阻材料層至暴露出第二介電層及可變電阻材料層的第二表面。於相對低電阻材料層與可變電阻材料層上形成相對高電阻材料層，以及圖案化相對低電阻材料層及相對高電阻材料層，以以形成相對低電阻層及相對高電阻層，其中相對低電阻層為第二電極的第四
部分，且相對高電阻層為第二電極的第三部分。
基於上述，在本發明的電阻式記憶體中，電極的位於可變電阻材料層上的部分與電極的其他部分相比具有較小的厚度，因此電極的位於可變電阻材料層上的部分可具有較高的電阻。如此一來，當操作電流流經電極時，可在可變電阻材料層上產生較佳的發熱效果，進而有效地改變可變電阻材料層的電阻狀態，且避免了能量的浪費而可提高元件的操作效率。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文請參照所附圖式，以便更充分地瞭解本發明之實施例。然而，本發明可以許多不同形式來實現，且不應將其解釋為限於本文所述之實施例。
圖1為一電阻式記憶體的立體結構示意圖。請參照圖1，電阻式記憶體10包括條狀的電極12、條狀的電極14、導體層16及可變電阻材料層(未繪示)。在本實施例中，電極12的延伸方向與電極14的延伸方向相交，電極12可視為上電極，電極14可視為下電極，而導體層16則用以連接可變電阻材料層與電極12或電極14。
本發明所提出之電阻式記憶體的結構即以如圖1所示之結構來呈現，其中沿圖1中之A-A線所得之剖面為A剖面，而沿圖1中之B-B線所得之剖面為B剖面。下文中，
將以A剖面及/或B剖面來詳細說明本發明之電阻式記憶體的製造方法。
圖2A至圖2D為本發明之第一實施例的電阻式記憶體的製造流程圖，其為沿A剖面的剖面圖。
首先，請參照圖2A，於介電基底100上形成條狀的電極102。介電基底100例如是形成於矽基底上的介電層。電極102的材料例如是氮化鈦、氮化鉭、鎢、銅、鋁、鋁-銅合金或鋁-矽-銅合金。電極102的形成方法例如是於介電基底100上先形成導體材料層，接著圖案化所述導體材料層。然後，於電極102上形成介電層104。介電層104的材料例如是氧化矽。介電層104的形成方法例如是進行化學氣相沈積製程。繼之，在介電層104中形成開孔106，其中開孔106暴露出部分電極102。開孔106的形成方法例如是進行非等向性蝕刻製程。在本實施例中，電極102為第二電極，且作為電阻式記憶體的下電極。
接著，請參照圖2B，在開孔106的側壁上形成側壁介電層108。側壁介電層108的材料例如是氮化矽。側壁介電層108的形成方法例如是先於介電基底100上共形地形成介電材料層，接著對介電材料層進行非等向性蝕刻製程，以移除介電層104上與位於開孔106所暴露出之部分電極102上的介電材料層，而形成側壁介電層108。然後，將導體材料填入部分開孔106中，以形成導體層110。導體材料例如是氮化鈦、氮化鉭、鎢、銅、鋁、鋁-銅合金或鋁-矽-銅合金。接著，將可變電阻材料填入開孔106中，
以形成可變電阻材料層112(即記憶元件)。可變電阻材料例如是硫屬化合物或過渡金屬氧化物。硫屬化合物例如是鍺銻鍗合金(GeSbTe)、銀銦銻鍗合金(AgInSbTe)、鋁砷鍗合金(AlAsTe)或其類似物。過渡金屬氧化物例如是氧化鎢(WOX)、氧化鉿(HfOX)、氧化鉭(TaOX)、氧化鈦(TiOX)、氧化銅(CuOX)、氧化鎳(NiOX)、氧化鋅(ZnOX)或其類似物。在本實施例中，當導體層110的材料與電極102的材料相同的情況下，導體層110可視為電極102的凸出部分。然而，本發明並不限於此。在其他實施例中，依實際應用上的需求，電極102可不具有導體層110，而是可變電阻材料層112形成於整個開孔106中，且與開孔106所暴露出之部分電極102連接。
在本實施例中，側壁介電層108的蝕刻速率小於介電層104的蝕刻速率，以在後續的蝕刻製程中(描述於下文中)作為可變電阻材料層112及導體層110的保護層，避免可變電阻材料層112及導體層110暴露出來而導致短路的問題。在其他實施例中，若可避免上述的短路問題，則無需於開孔106中形成側壁介電層108。
請參照圖2C，移除部分介電層104，以暴露出部分側壁介電層108。移除部分介電層104的方法例如是進行非等向性蝕刻製程。
請參照圖2D，於介電層104與可變電阻材料層112上形成條狀的電極114，以完成本實施例的電阻式記憶體的製作。電極114的材料例如是氮化鈦、氮化鉭、鎢、銅、
鋁、鋁-銅合金或鋁-矽-銅合金。電極114的形成方法例如是先形成導體材料層，接著圖案化所述導體材料層。電極114包括第一部分114a及第二部分114b，其中第二部分114b圍繞可變電阻材料層112並藉由側壁介電層108而與可變電阻材料層112隔離開，而第一部分114a位於第二部分114b與可變電阻材料層112上，且第一部分114a與可變電阻材料層112連接。在本實施例中，電極114為第一電極，且作為電阻式記憶體的上電極。
此外，位於介電層104上之電極114(包含第一部分114a及第二部分114b)的厚度D1大於可變電阻材料層112上之電極114(第一部分114a)的厚度D2。因此，操作本實施例之電阻式記憶體時，位於介電層104上的電極114之垂直電流方向的截面積大於位於可變電阻材料層112上的電極114之垂直電流方向的截面積，從而使得位於可變電阻材料層112上之電極114具有較高的電流密度。因此，在操作本發明之電阻式記憶體時，當操作電流流經位於可變電阻材料層112上之電極114時，位於可變電阻材料層112上之電極114可具有較佳的發熱效果，進而可以有效地改變可變電阻材料層112的電阻狀態，且因此提高了電阻式記憶體的操作效率。
另外一提的是，在本實施例中，電極114的第一部分114a及第二部分114b的材料相同，意即電極114為單層結構。然而，本發明並不限於此。
圖3為本發明之第二實施例的電阻式記憶體的剖面示
意圖，其為沿A剖面的剖面圖。在本實施例中，與圖2D相同的元件將以相同的標號表示。請參照圖3，電極114的第一部分114a及第二部分114b的材料不相同。也就是說，電極114具有雙層結構，其中第一部分114a的材料的電阻較第二部分114b的材料的電阻高，意即第一部分114a是相對高電阻層，而第二部分114b是相對低電阻層。相對高電阻層的材料例如是氮化鈦、氮化鉭或多晶矽，而相對低電阻層的材料例如是鎢、銅、鋁、鋁-銅合金或鋁-矽-銅合金。在本實施例中，電極114的形成方法包括下列步驟：先於介電層104上形成相對低電阻材料層，且此相對低電阻材料層覆蓋可變電阻材料層112。接著，進行平坦化製程，以移除部分相對低電阻材料層至暴露出可變電阻材料層112。然後，於相對低電阻材料層與可變電阻材料層112上形成相對高電阻材料層。之後，圖案化相對低電阻材料層及相對高電阻材料層，以形成具有雙層結構的電極114。
在操作上述具有雙層結構之電阻式記憶體時，當操作電流流入電極114且在流經可變電阻材料層112之前，操作電流主要會流入相對低電阻層(第二部分114b)中。由於相對低電阻層之電阻較低，因此此時不會產生過多的熱能。當操作電流欲流經可變電阻材料層112時，由於可變電阻材料層112上方為相對高電阻層(第一部分114a)且其具有較小的電流流通面積，因此可變電阻材料層112上方的相對高電阻層具有較佳的發熱效果，進而能夠有效地改變可變電阻材料層112的電阻狀態。
圖4A至圖4C為本發明之第三實施例的電阻式記憶體的製造流程圖，其為沿B剖面的剖面圖。另外，第三實施例和第一實施例中相同的元件將以相同的標號表示，於此不另行說明。
首先，請參照圖4A，於介電基底100上形成條狀的電極201。電極201的材料例如是氮化鈦、氮化鉭、鎢、銅、鋁、鋁-銅合金或鋁-矽-銅合金。電極201的形成方法例如是於介電基底100上先形成導體材料層，接著圖案化所述導體材料層。然後，於電極201上形成介電層104。
接著，請參照圖4B，移除部分介電層104，以暴露出部分電極201。然後，移除所暴露出的電極201的一部分，以形成電極202與開孔106。電極202包括第一部分202a及第二部分202b，其中第二部分202b位於開孔106周圍，而第一部分202a位於第二部分202b下方。開孔106暴露出部分的第一部分202a。在本實施例中，電極202的第一部分202a及第二部分202b的材料相同，意即電極202為單層結構。在本實施例中，電極202為第一電極，且作為電阻式記憶體的下電極。
此外，位於開孔106下方之電極202(第一部分202a)的厚度D4小於其他區域中之電極202(包含第一部分202a及第二部分202b)的厚度D3。因此，當操作本實施例之電阻式記憶體時，位於開孔106下方的電極202之垂直電流方向的截面積小於其他區域中的電極202之垂直電流方向的截面積。因此，位於開孔106下方之電極202的電流
密度高於其他區域中之電極202的電流密度。
然後，請參照圖4C，進行與圖2B相似的步驟，在開孔106的側壁上形成側壁介電層108。然後，將可變電阻材料填入部分開孔106中，以形成可變電阻材料層112。在本實施例中，可變電阻材料層112與位於開孔106下方之電極202接觸。接著，將導體材料填入開孔106中，以形成導體層110。繼之，於介電層104與可變電阻材料層112上形成條狀的電極214，以完成本實施例的電阻式記憶體的製作。電極214的材料例如是氮化鈦、氮化鉭、鎢、銅、鋁、鋁-銅合金或鋁-矽-銅合金。電極214的形成方法例如是於介電基底100上先形成導體材料層，接著圖案化所述導體材料層。在本實施例中，電極214為第二電極，且作為電阻式記憶體的上電極。
在本實施例中，當導體層110的材料與電極214的材料相同的情況下，導體層110可視為電極214的凸出部分。然而，本發明並不限於此。在其他實施例中，依實際應用上的需求，電極214可不具有上述導體層110，而是可變電阻材料層112形成於整個開孔106中。
根據第一實施例中所述應理解，當操作電流流經與可變電阻材料層112接觸之電極202時，與其他區域相比會產生較佳的發熱效果，進而可以有效地改變可變電阻材料層112的電阻狀態，且因此提高電阻式記憶體的操作效率。
在本實施例中，電極202為單層結構，然而本發明並不限於此。
圖5為本發明之第四實施例的電阻式記憶體的剖面示意圖，其為沿B剖面的剖面圖。在本實施例中，與4C相同的元件將以相同的標號表示。請參照圖5，電極202的第一部分202a及第二部分202b的材料不相同。也就是說，電極202具有雙層結構，其中第一部分202a的材料的電阻較第二部分202b的材料的電阻高，意即第一部分202a是相對高電阻層，而第二部分202b是相對低電阻層。相對高電阻層的材料例如是氮化鈦、氮化鉭或多晶矽，而相對低電阻層的材料例如是鎢、銅、鋁、鋁-銅合金或鋁-矽-銅合金。在本實施例中，電極202的形成方法包括下列步驟：先在介電基底100上形成相對高電阻材料層。接著，於相對高電阻材料層上形成相對低電阻材料層。然後，圖案化相對低電阻材料層及相對高電阻材料層。繼之，在形成開孔106的過程中，移除部分相對低電阻材料層。
在操作上述具有雙層結構之電阻式記憶體時，當操作電流流入電極202且流經可變電阻材料層112之前，操作電流主要會流入相對低電阻層(第二部分202b)中。由於相對低電阻層之電阻較低，因此此時不會產生過多的熱能。當操作電流欲流經可變電阻材料層112時，由於可變電阻材料層112下方為相對高電阻層(第一部分202a)且其具有較小的電流流通面積，因此可變電阻材料層112下方的相對高電阻層具有較佳的發熱效果，進而能夠有效地改變可變電阻材料層112的電阻狀態。
圖6至圖7B為本發明之第五實施例的電阻式記憶體
的製造流程圖，其中圖7A為沿A剖面的剖面圖，而圖6及圖7B為沿B剖面的剖面圖。在圖6至圖7B中，與前述各實施例相同的元件將以相同的標號表示，於此不另行說明。
首先，請參照圖6，在進行圖4B所述的步驟之後，進行與圖2B相似的步驟，在開孔106的側壁上形成側壁介電層108。然後，將可變電阻材料填入開孔106中，以形成可變電阻材料層112。在本實施例中，由於可變電阻材料層112須與位於其下方的電極202及位於其上方的電極(於後續步驟中形成)相接觸，故可變電阻材料層112必須形成在整個開孔106中。在本實施例中，電極202為第一電極，且作為電阻式記憶體的下電極。
接著，請同時參照圖7A及圖7B，進行與圖2C至圖2D相似的步驟，移除部分介電層104，以暴露出部分側壁介電層108。接著，於介電層104與可變電阻材料層112上形成條狀的電極714，以完成本實施例的電阻式記憶體的製作。另外，電極714包括第三部分714a及第四部分714b，且電極114可為單層結構或雙層結構。在本實施例中，電極714為第二電極，且作為電阻式記憶體的上電極。
此外，在圖7A及圖7B中，雖然繪示電極714及電極202皆為單層結構，但本領域中具有通常知識者根據前述各實施例應理解，可根據實際應用上的需求調整及搭配電極714及電極202的結構。
另外一提的是，在本發明之電阻式記憶體中，可藉調
整電極的寬度來進一步地提高操作效率。以下將以第一實施例的電阻式記憶體為例進行說明。
圖8A和圖8B為對本發明之第一實施例的電阻式記憶體進行操作的示意圖，其中圖8B為沿圖8A之C-C線的剖面圖。請參照圖8A和圖8B，可將電極114的寬度設計成足夠寬，使得當操作電流I1流入電極114且在到達所要操作的記憶胞的可變電阻材料層112之前，操作電流I1可主要地由其他記憶胞的可變電阻材料層112周圍之電阻較低的部分(即電極114的厚度較大的部分)流過，而不流經這些記憶胞的可變電阻材料層112上之電阻較高的部分(即電極114的厚度較小的部分)。因此，直至操作電流I1到達所要控制的記憶胞時，操作電流I1才流向所要操作的記憶胞的可變電阻材料層112上之電阻較高的部分(即電極114厚度較小的部分)並流經此可變電阻材料層112。
圖9A和圖9B為對本發明之第一實施例的電阻式記憶體進行另一操作的示意圖，其中圖9B為沿圖9A之D-D線的剖面圖。請參照圖9A和圖9B，可將電極114的寬度設計成足夠窄，以迫使操作電流I2在流經各記憶胞時必須需流經各可變電阻材料層112上之電阻較高的部分(即電極114厚度較小的部分)。
綜上所述，在本發明各實施例之電阻式記憶體中，電極的位於可變電阻材料層上的部分具有較小的厚度，因此具有較高的電阻。如此一來，當操作電流流經可變電阻材料層上的電極時，可產生較佳的發熱效果，進而有效地改
變可變電阻材料層的電阻狀態，且因此提高了操作效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧介電基底
102、114、201、202、214、714‧‧‧電極
104、108‧‧‧介電層
106‧‧‧開孔
110‧‧‧導體層
112‧‧‧可變電阻材料層
114a、202a‧‧‧第一部分
114b、202b‧‧‧第二部分
714a‧‧‧第三部分
714b‧‧‧第四部分
D1、D2、D3、D4‧‧‧厚度
I1、I2‧‧‧電流
圖1為一電阻式記憶體的立體結構示意圖。
圖2A至圖2D為本發明之第一實施例的電阻式記憶體的製造流程圖。
圖3為本發明之第二實施例的電阻式記憶體的剖面示意圖。
圖4A至圖4C為本發明之第三實施例的電阻式記憶體的製造流程圖。
圖5為本發明之第四實施例的電阻式記憶體的剖面示意圖。
圖6至圖7B為本發明之第五實施例的電阻式記憶體的製造流程圖。
圖8A和圖8B為對本發明之第一實施例的電阻式記憶體進行操作的示意圖，其中圖8B為沿圖8A之C-C線的剖面圖。
圖9A和圖9B為對本發明之第一實施例的電阻式記憶體進行另一操作的示意圖，其中圖8B為沿圖8A之C-C線的剖面圖。
100‧‧‧介電基底
102、114‧‧‧電極
104、108‧‧‧介電層
106‧‧‧開孔
110‧‧‧導體層
112‧‧‧可變電阻材料層
114a‧‧‧第一部分
114b‧‧‧第二部分
D1、D2‧‧‧厚度
Claims (20)
- 一種電阻式記憶體，包括：第一電極，具有第一部分及第二部分；第二電極，相對於所述第一電極而配置；可變電阻材料層，具有側壁以及相對的第一表面及第二表面，其中所述可變電阻材料層的所述第一表面與所述第一電極的所述第一部分連接，所述可變電阻材料層的所述第二表面與所述第二電極電性連接，且所述第二部分圍繞所述可變電阻材料層的所述側壁且與所述第一部分連接；第一介電層，配置於所述第一電極與所述第二電極之間；以及第二介電層，配置於所述可變電阻材料層與所述第一電極的所述第二部分之間。
- 如申請專利範圍第1項所述之電阻式記憶體，其中所述第一部分的材料與所述第二部分的材料不同，且所述第一部分的材料的電阻較所述第二部分的材料的電阻高，其中所述第一部分的材料包括氮化鈦、氮化鉭或多晶矽，而所述第二部分的材料包括鎢、銅、鋁、鋁-銅合金或鋁-矽-銅合金。
- 如申請專利範圍第1項所述之電阻式記憶體，其中所述第一部分的材料與所述第二部分的材料相同，且所述第一電極的材料包括氮化鈦、氮化鉭、鎢、銅、鋁、鋁-銅合金或鋁-矽-銅合金。
- 如申請專利範圍第1項所述之電阻式記憶體，更包括導體層，且所述導體層連接所述可變電阻材料層與所述第二電極。
- 如申請專利範圍第1項所述之電阻式記憶體，其中所述第二電極具有第三部分及第四部分，所述可變電阻材料層的所述第二表面與所述第二電極的所述第三部分連接，且所述第四部分圍繞所述可變電阻材料層的所述側壁且與所述第三部分連接，其中所述第二介電層配置於所述可變電阻材料層與所述第一電極的所述第二部分之間以及配置於所述可變電阻材料層與所述第二電極的所述第四部分之間。
- 如申請專利範圍第5項所述之電阻式記憶體，其中所述第三部分的材料與所述第四部分的材料不同，且所述第三部分的材料的電阻較所述第四部分的材料的電阻高，其中所述第三部分的材料包括氮化鈦、氮化鉭或多晶矽，而所述第四部分的材料包括鎢、銅、鋁、鋁-銅合金或鋁-矽-銅合金。
- 如申請專利範圍第5項所述之電阻式記憶體，其中所述第三部分的材料與所述第四部分的材料相同，且所述第二電極的材料包括氮化鈦、氮化鉭、鎢、銅、鋁、鋁-銅合金或鋁-矽-銅合金。
- 一種電阻式記憶體，包括：第一電極，具有第一厚度及第二厚度，所述第一厚度大於所述第二厚度； 第二電極，相對於所述第一電極而配置；記憶元件，具有第一表面及第二表面，且位於具有所述第二厚度的所述第一電極與所述第二電極之間；以及介電層，圍繞所述記憶元件，其中所述介電層與所述記憶元件的所述第一表面成共平面，且所述介電層與所述記憶元件的所述第一表面接觸具有所述第二厚度的所述第一電極。
- 如申請專利範圍第8項所述之電阻式記憶體，其中所述第一電極與所述第二電極的材料各自包括氮化鈦、氮化鉭、鎢、銅、鋁、鋁-銅合金或鋁-矽-銅合金。
- 如申請專利範圍第8項所述之電阻式記憶體，更包括導體層，且所述導體層連接所述記憶元件與所述第二電極。
- 如申請專利範圍第8項所述之電阻式記憶體，其中所述第二電極具有第三厚度及第四厚度，所述第三厚度大於所述第四厚度，所述記憶元件位於具有所述第二厚度的所述第一電極與具有所述第四厚度的所述第二電極之間，以及所述介電層與所述記憶元件的所述第二表面成共平面，且所述介電層與所述記憶元件的所述第二表面接觸具有所述第四厚度的所述第二電極。
- 一種電阻式記憶體的製造方法，包括：形成第一電極，所述第一電極包括第一部分及第二部分；形成相對於所述第一電極的第二電極； 於所述第一電極與所述第二電極之間形成第一介電層；於所述第一介電層中形成第二介電層及可變電阻材料層，其中所述可變電阻材料層具有側壁以及相對的第一表面及第二表面，所述第二介電層圍繞所述可變電阻材料層的所述側壁，所述第一電極的所述第一部分連接所述可變電阻材料層的所述第一表面，所述第二電極電性連接所述可變電阻材料層的所述第二表面，所述第二部分圍繞所述可變電阻材料層的所述側壁且與所述第一部分連接，且所述第二介電層位於所述第一電極的所述第二部分與所述可變電阻材料層之間。
- 如申請專利範圍第12項所述之電阻式記憶體的製造方法，包括：形成所述第二電極；於所述第二電極上形成所述第一介電層；在所述第一介電層中形成開孔，所述開孔暴露出部分所述第二電極；在所述開孔的側壁上形成所述第二介電層；於所述開孔中形成所述可變電阻材料層；移除部分所述第一介電層，以暴露出部分所述第二介電層；以及於所述第一介電層與所述可變電阻材料層上形成所述第一電極。
- 如申請專利範圍第13項所述之電阻式記憶體的 製造方法，其中在形成所述第二介電層之後以及在填入所述可變電阻材料層之前，更包括於所述開孔中形成導體層。
- 如申請專利範圍第13項所述之電阻式記憶體的製造方法，其中於所述第一介電層與所述可變電阻材料層上形成所述第一電極的方法包括：於所述第一介電層與所述可變電阻材料層上形成相對低電阻材料層；進行平坦化製程，移除部分所述相對低電阻材料層至暴露出所述第二介電層及所述可變電阻材料層的所述第一表面；於所述相對低電阻材料層與所述可變電阻材料層上形成相對高電阻材料層；以及圖案化所述相對低電阻材料層及所述相對高電阻材料層，以形成相對低電阻層及相對高電阻層，其中所述相對低電阻層為所述第一電極的所述第二部分，且所述相對高電阻層為所述第一電極的所述第一部分。
- 如申請專利範圍第12項所述之電阻式記憶體的製造方法，包括：形成第一電極材料層；於所述第一電極材料層上形成所述第一介電層；移除部分所述第一介電層及部分所述第一電極材料層，以形成開孔及所述第一電極，其中，所述開孔周圍的所述第一電極材料層為所述第二部分，且位於所述第二部分下方的所述第一電極材料層為所述第一部分； 在所述開孔的側壁上形成所述第二介電層；於所述開孔中填入所述可變電阻材料層；以及於所述第一介電層與所述可變電阻材料層上形成所述第二電極。
- 如申請專利範圍第16項所述之電阻式記憶體的製造方法，其中在填入所述可變電阻材料層之後以及在形成所述第二電極之前，更包括於所述開孔中填入導體層。
- 如申請專利範圍第16項所述之電阻式記憶體的製造方法，其中形成所述開孔及所述第一電極的方法，包括：形成相對高電阻材料層；於所述相對高電阻材料層上形成相對低電阻材料層；圖案化所述相對低電阻材料層及所述相對高電阻材料層，以形成相對低電阻層及相對高電阻層，其中所述相對低電阻層為所述第一電極的所述第二部分，且所述相對高電阻層為所述第一電極的所述第一部分；於所述相對低電阻材料層上形成所述第一介電層；以及移除部分所述第一介電層與部分所述相對低電阻材料層。
- 如申請專利範圍第16項所述之電阻式記憶體的製造方法，於所述第一介電層與所述可變電阻材料層上形成所述第二電極之前，更包括移除部分所述第一介電層，以暴露出部分所述第二介電層，其中所述第二電極包括第 三部分及第四部分，所述第二電極的所述第三部分連接所述可變電阻材料層的所述第二表面，所述第四部分圍繞所述可變電阻材料層的所述側壁且與所述第三部分連接，且所述第二介電層位於所述第二電極的所述第四部分與所述可變電阻材料層之間。
- 如申請專利範圍第19項所述之電阻式記憶體的製造方法，其中於所述第一介電層與所述可變電阻材料層上形成所述第二電極的方法包括：於所述第一介電層與所述可變電阻材料層上形成相對低電阻材料層；進行平坦化製程，移除部分所述相對低電阻材料層至暴露出所述第二介電層及所述可變電阻材料層的所述第二表面；於所述相對低電阻材料層與所述可變電阻材料層上形成相對高電阻材料層；以及圖案化所述相對低電阻材料層及所述相對高電阻材料層，以形成相對低電阻層及相對高電阻層，其中所述相對低電阻層為所述第二電極的所述第四部分，且所述相對高電阻層為所述第二電極的所述第三部分。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201261663651P | 2012-06-25 | 2012-06-25 | |
| US13/601,209 US9070860B2 (en) | 2012-06-25 | 2012-08-31 | Resistance memory cell and operation method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201401595A true TW201401595A (zh) | 2014-01-01 |
| TWI504033B TWI504033B (zh) | 2015-10-11 |
Family
ID=49774321
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW101132400A TWI501236B (zh) | 2012-06-25 | 2012-09-05 | 電阻式記憶胞與其操作方法 |
| TW102105327A TWI504033B (zh) | 2012-06-25 | 2013-02-08 | 電阻式記憶體及其製造方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW101132400A TWI501236B (zh) | 2012-06-25 | 2012-09-05 | 電阻式記憶胞與其操作方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9070860B2 (zh) |
| TW (2) | TWI501236B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8526214B2 (en) * | 2011-11-15 | 2013-09-03 | Stmicroelectronics Pte Ltd. | Resistor thin film MTP memory |
| WO2016032502A1 (en) * | 2014-08-29 | 2016-03-03 | Hewlett-Packard Development Company, L.P. | Fast erasing memristors |
| US20230046138A1 (en) * | 2021-08-12 | 2023-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reconfigurable in-memory physically unclonable function |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6638820B2 (en) * | 2001-02-08 | 2003-10-28 | Micron Technology, Inc. | Method of forming chalcogenide comprising devices, method of precluding diffusion of a metal into adjacent chalcogenide material, and chalcogenide comprising devices |
| US6881623B2 (en) * | 2001-08-29 | 2005-04-19 | Micron Technology, Inc. | Method of forming chalcogenide comprising devices, method of forming a programmable memory cell of memory circuitry, and a chalcogenide comprising device |
| US7767993B2 (en) * | 2002-04-04 | 2010-08-03 | Kabushiki Kaisha Toshiba | Resistance change memory device |
| US7522446B2 (en) * | 2003-10-31 | 2009-04-21 | Samsung Electronics Co., Ltd. | Heating MRAM cells to ease state switching |
| US7023008B1 (en) * | 2004-09-30 | 2006-04-04 | Infineon Technologies Ag | Resistive memory element |
| US7414258B2 (en) * | 2005-11-16 | 2008-08-19 | Macronix International Co., Ltd. | Spacer electrode small pin phase change memory RAM and manufacturing method |
| US7527985B2 (en) * | 2006-10-24 | 2009-05-05 | Macronix International Co., Ltd. | Method for manufacturing a resistor random access memory with reduced active area and reduced contact areas |
| US7718989B2 (en) * | 2006-12-28 | 2010-05-18 | Macronix International Co., Ltd. | Resistor random access memory cell device |
| JP5227544B2 (ja) * | 2007-07-12 | 2013-07-03 | 株式会社日立製作所 | 半導体装置 |
| JP5100554B2 (ja) * | 2008-07-30 | 2012-12-19 | 株式会社東芝 | 半導体記憶装置 |
| KR101486984B1 (ko) * | 2008-10-30 | 2015-01-30 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 그 형성방법 |
| US8208294B2 (en) * | 2009-01-23 | 2012-06-26 | Qimonda Ag | Resistive memory cell accessed using two bit lines |
| KR20110088906A (ko) * | 2010-01-29 | 2011-08-04 | 삼성전자주식회사 | 가변 저항 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 |
-
2012
- 2012-08-31 US US13/601,209 patent/US9070860B2/en active Active
- 2012-09-05 TW TW101132400A patent/TWI501236B/zh active
-
2013
- 2013-02-08 TW TW102105327A patent/TWI504033B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI501236B (zh) | 2015-09-21 |
| US9070860B2 (en) | 2015-06-30 |
| TW201401279A (zh) | 2014-01-01 |
| US20130343115A1 (en) | 2013-12-26 |
| TWI504033B (zh) | 2015-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10056545B2 (en) | Sidewall-type memory cell | |
| US7964862B2 (en) | Phase change memory devices and methods for manufacturing the same | |
| KR100668846B1 (ko) | 상변환 기억 소자의 제조방법 | |
| TWI401796B (zh) | 導通微通道記憶體元件及其製造方法 | |
| US8389972B2 (en) | Nonvolatile memory device and method of manufacturing the same | |
| US20180287057A1 (en) | Resistive Memory Cell With Sloped Bottom Electrode | |
| TWI405331B (zh) | 電阻切換式記憶體 | |
| US20070138595A1 (en) | Phase change memory cell and fabricating method thereof | |
| US20170077184A1 (en) | Three-dimensional resistive random access memory containing self-aligned memory elements | |
| US20160190441A1 (en) | Resistive Memory Cell With Sloped Bottom Electrode | |
| US20140264247A1 (en) | Resistive Memory Cell with Reduced Bottom Electrode | |
| TWI504033B (zh) | 電阻式記憶體及其製造方法 | |
| TW201633579A (zh) | 具有用於經減少之導電路徑區域／經增強之電場之間隔物區域之電阻式記憶體單元 | |
| US9466792B2 (en) | Memory device and method for fabricating the same | |
| TWI431825B (zh) | 交叉點型電阻式記憶體陣列以及其製造方法 | |
| CN100553004C (zh) | 相变化存储器及其制造方法 | |
| US20110175053A1 (en) | Nonvolatile memory device and method for manufacturing the same | |
| US9196828B2 (en) | Resistive memory and fabricating method thereof | |
| TWI521579B (zh) | 電阻式記憶體及其製造方法 | |
| US11380842B2 (en) | Phase change memory cell with second conductive layer | |
| CN103633241B (zh) | 忆阻存储器及其制造方法 | |
| CN103515530B (zh) | 电阻式存储器及其制造方法 | |
| JP2010177654A (ja) | 抵抗変化型不揮発性記憶装置および製造方法 | |
| KR20100074545A (ko) | 저항성 메모리 장치 및 그 제조방법 | |
| JP2010245425A (ja) | 抵抗変化型不揮発性記憶装置および製造方法 |