TWI401796B - 導通微通道記憶體元件及其製造方法 - Google Patents

導通微通道記憶體元件及其製造方法 Download PDF

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Description

導通微通道記憶體元件及其製造方法
本發明是有關於一種導通微通道記憶體(Conductive Bridging Random Access Memory,CBRAM)元件及其製造方法。
導通微通道記憶體(CBRAM)是一種利用電阻值變化作資料存取的非揮發性記憶體技術,同屬電阻式記憶體(RRAM)的範疇。導通微通道記憶體的元件結構可視為一電解槽,由一金屬陽極(Ag或Cu)與惰性陰極(Ni、W或Pt)中間填以固態電解質(Solid electrolyte)所組成。此固態電解質的材料為玻璃狀態的硫屬化合物(Chalcogenide)或是玻璃氧化物。在二極之間施加微小的電壓後,陽極產生會氧化反應,使電極表面的金屬放出電子後呈現離子態溶入電解質。因電性遷移的緣故,將往陰極方向移動,最後在陰極表面進行還原反應析出可導電金屬原子,並進一步形成細絲(Filament),而使固態電解質整體電阻值下降,完成寫(Write)的動作。反之,於抹除(Erase)操作時則將電壓反向對調,使可導電金屬原子形成的細絲在電解質中消失,讓電阻逐漸回升至起始狀態。
對於擁有雙穩定電阻轉換的氧化物可變電阻來說,其低電阻路徑-細絲是決定電阻轉換的關鍵,金屬細絲是CBRAM記憶體中的低電阻路徑,當元件經過數萬次高低電阻轉換的耐久性測試後,細絲在固態電解質內的數量與分佈範圍可能會降低元件循環(Cycling)的次數,以及高低組態轉換的時間(Switching time)。
本發明提出一種導通微通道記憶體(CBRAM)元件,包括一第一電極層、一介電層、一固態電解質層、一第二電極層以及一金屬層。上述固態電解質層是位於第一電極層上,第二電極層是位於固態電解質層上,至於金屬層是位於固態電解質層旁。而介電層是在固態電解質層與金屬層之間。
本發明另提出一種製造導通微通道記憶體元件的方法,包括先在一第一電極層上形成一介電層,再進行曝光顯影與蝕刻,以在介電層中形成至少一第一溝槽。隨後,於溝槽內填滿一金屬層,再進行曝光顯影與蝕刻,以在第一溝槽旁的介電層中形成一第二溝槽,且第二溝槽曝露出第一電極層的部分表面。接著,在第二溝槽內沉積一固態電解質層,再在固態電解質層上沉積一第二電極層。
為讓本發明之上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
圖1是依照本發明之一實施例之一種導通微通道記憶體(CBRAM)元件的剖面示意圖。
請參照圖1,本實施例之導通微通道記憶體元件100包括一第一電極層102、一介電層110、一固態電解質層104、一第二電極層106以及金屬層108,其中第一電極層102的材料例如惰性金屬,如鉑(Pt)、鎢(W)、氮化鈦(TiN)或鎳。上述固態電解質層104是位於第一電極層102上,所述固態電解質層104的材料包括硫屬化合物(Chalcogenide),如鍺硒化合物(Ge-Se)或鍺硫化合物(Ge-S);或硫化銀(Ag2 S)、硫化銅(Cu2 S)、氧化鉭(Ta2 O5 )、氧化鎢(W2 O3 )或氧化矽(SiO2 )。而第二電極層106是設置於固態電解質104上,其中第二電極層106的材料包括銀(Ag)或銅(Cu)。至於金屬層108可以是一種單邊結構,位於固態電解質層104旁,其中金屬層108的材料為可導電的金屬複合材料或金屬材料。再者,金屬層108與第一電極層102在圖1中是電性相連的。介電層110則設置於固態電解質104與金屬層108之間,其中介電層110的材料例如氧化矽(SiO2 )、氮化矽(SiN)或聚甲基丙烯酸甲酯(Polymethyl methacrylate,PMMA)。
在圖1中,介電層110可具有一溝槽112,並使固態電解質層104位於溝槽112內。
圖1之導通微通道記憶體元件100在抹除(erase)過程中,由於在第一電極層102施加正電壓,與其連接的金屬層108會產生一正電場,排斥分散於固態電解質層104中的金屬離子,使得相互連接的金屬細絲(Filament)易被打斷,增進元件由低組態轉換至高組態的效率,預期可改善元件的耐久力(Endurance)及減少切換時間(Switching time)。除此之外,金屬層108也藉由外接線路,以便在導通微通道記憶體元件100之抹除過程中產生正電場。
圖2是依照本發明之一實施例之另一種導通微通道記憶體元件的剖面示意圖,其中使用與圖1相同的元件符號來代表相同或相似之構件。
請參照圖2,其中的導通微通道記憶體元件200與圖1的差異在於金屬層108是雙邊結構,而固態電解質層104則隨溝槽112輪廓覆蓋其內表面114。至於第二電極層106可根據固態電解質層104的形態,部分位在溝槽112內。
圖3與圖4是圖2之金屬層108的兩種例子之俯視圖。在圖3中的金屬層108a是矩型的塊狀結構,而圖4中的金屬層108b是略為彎曲的耳狀結構。
另外,圖1或圖2之金屬層108也可有其它變形,如圖5所示。圖5是圖1或圖2的部份放大圖,其中的金屬層108還包括一個尖端(tip)500,朝固態電解質層104配置,用以加強電場效果。
圖6A至圖6F是依照本發明之另一實施例之一種導通微通道記憶體元件的製造流程剖面示意圖。
請參照圖6A,先在一第一電極層600上形成一介電層602。前述第一電極層600的材料例如惰性金屬,如鉑(Pt)、鎢(W)、氮化鈦(TiN)或鎳。前述介電層602的材料例如氧化矽(SiO2 )、氮化矽(SiN)或聚甲基丙烯酸甲酯(PMMA)。
隨後,請參照圖6B,進行曝光顯影與蝕刻,以在介電層602中形成第一溝槽604,其曝露出第一電極層600的表面606。形成上述溝槽604所採用的蝕刻方式例如乾式蝕刻或濕式蝕刻。而且,在本實施例中雖顯示兩個第一溝槽604但是本發明不限於此,還可以是單一個或是兩個以上的結構。
然後,請參照圖6C,於第一溝槽604內填滿會產生外加電場的一金屬層608,其步驟譬如是先於介電層602上以及第一電極層600的表面606上沉積金屬層608,再利用化學機械研磨(CMP)方式去除介電層602表面的金屬層608。上述金屬層608為可導電的金屬複合材料或金屬材料。
接著,請參照圖6D,進行曝光顯影與蝕刻,以在第一溝槽604旁的介電層602中形成一第二溝槽610,且第二溝槽610曝露出第一電極層600的表面606。在本實施例中,第二溝槽610之尺寸大於第一溝槽604的尺寸。另外,本實施例的金屬層608為雙邊結構,因此溝槽610可被形成於雙邊結構之間。
此外,第二溝槽610與第一溝槽604之間的介電層602的寬度w愈小愈好,可使第一溝槽604中的金屬層608產生較顯著的電場效果。而形成上述第二溝槽610所採用的蝕刻方式例如乾式蝕刻或濕式蝕刻。
再來,請參照圖6E,在介電層602上、第二溝槽610的內壁與第一電極層600的表面606上共形地沉積一固態電解質層612,其材料譬如硫屬化合物(Chalcogenide),如鍺硒化合物(Ge-Se)或鍺硫化合物(Ge-S);或硫化銀(Ag2 S)、硫化銅(Cu2 S)、氧化鉭(Ta2 O5 )、氧化鎢(W2 O3 )或氧化矽(SiO2 )等。之後,在固態電解質層612上沉積一第二電極層614,其材料譬如銀(Ag)或銅(Cu)等。
然後,請參照圖6F,可去除第二溝槽610以外的固態電解質層612以及第二電極層614,但只要固態電解質層612不會與金屬層608接觸,仍舊可以在第二溝槽610以外的介電層602上留有部份固態電解質層612及第二電極層614。而去除上述固態電解質層612及第二電極層614的方式譬如乾式蝕刻或濕式蝕刻。
綜上所述,本發明在原有的導通微通道記憶體元件中加入會產生外加電場的金屬層,所以可在抹除過程中對第一電極層施加正電壓時,使與第一電極層連接的金屬層產生一正電場,排斥分散於固態電解質層中的金屬離子,以加速打斷相互連接的金屬細絲(Filament),增進元件由低組態轉換至高組態的效率,進而改善元件的耐久力及減少切換時間。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100...導通微通道記憶體元件
102、600...第一電極層
110、602...介電層
104、612...固態電解質層
106、614...第二電極層
108、108a、108b、500、608...金屬層
112...溝槽
114...內表面
400...尖端
604...第一溝槽
606...表面
610...第二溝槽
圖1是依照本發明之一實施例之一種導通微通道記憶體元件的剖面示意圖。
圖2是依照本發明之一實施例之另一種導通微通道記憶體元件的剖面示意圖。
圖3是圖2之金屬層的一種範例之俯視圖。
圖4是圖2之金屬層的另一種範例之俯視圖。
圖5是圖1或圖2之部分放大圖。
圖6A至圖6F是依照本發明之另一實施例之一種導通微通道記憶體元件的製造流程剖面示意圖。
100...導通微通道記憶體元件
102...第一電極層
104...固態電解質層
106...第二電極層
108...金屬層
110...介電層
112...溝槽

Claims (30)

  1. 一種導通微通道記憶體(CBRAM)元件,包括:一第一電極層;一固態電解質層,設置於該第一電極層上;一第二電極層,設置於該固態電解質上;一金屬層,設置於該固態電解質旁,其中該金屬層是位於該固態電解質層的至少一側邊上;以及一介電層,設置於該固態電解質與該金屬層之間。
  2. 如申請專利範圍第1項所述之導通微通道記憶體元件,其中該介電層具有一溝槽。
  3. 如申請專利範圍第2項所述之導通微通道記憶體元件,其中該固態電解質層位於該溝槽內。
  4. 如申請專利範圍第2項所述之導通微通道記憶體元件,其中該固態電解質層覆蓋該溝槽的內表面。
  5. 如申請專利範圍第1項所述之導通微通道記憶體元件,其中該金屬層與該第一電極層電性相連。
  6. 如申請專利範圍第1項所述之導通微通道記憶體元件,其中該金屬層更包括至少一尖端(tip),朝該固態電解質層配置。
  7. 如申請專利範圍第1項所述之導通微通道記憶體元件,其中該金屬層為單邊結構。
  8. 如申請專利範圍第1項所述之導通微通道記憶體元件,其中該金屬層為雙邊結構。
  9. 如申請專利範圍第1項所述之導通微通道記憶體元 件,其中該金屬層的材料為可導電的金屬複合材料或金屬材料。
  10. 如申請專利範圍第1項所述之導通微通道記憶體元件,其中該第一電極層的材料包括惰性金屬。
  11. 如申請專利範圍第10項所述之導通微通道記憶體元件,其中該惰性金屬包括鉑(Pt)、鎢(W)、氮化鈦(TiN)或鎳(Ni)。
  12. 如申請專利範圍第1項所述之導通微通道記憶體元件,其中該介電層的材料包括氧化矽(SiO2 )、氮化矽(SiN)或聚甲基丙烯酸甲酯(Polymethylmethacrylate,PMMA)。
  13. 如申請專利範圍第1項所述之導通微通道記憶體元件,其中該固態電解質層的材料包括硫屬化合物(Chalcogenide)或硫化銀(Ag2 S)、硫化銅(Cu2 S)、氧化鉭(Ta2 O5 )、氧化鎢(W2 O3 )或氧化矽(SiO2 )。
  14. 如申請專利範圍第13項所述之導通微通道記憶體元件,其中該硫屬化合物包括鍺硒化合物(Ge-Se)或鍺硫化合物(Ge-S)。
  15. 如申請專利範圍第1項所述之導通微通道記憶體元件,其中該第二電極層的材料包括銀(Ag)或銅(Cu)。
  16. 一種製造導通微通道記憶體元件的方法,包括:在一第一電極層上形成一介電層;進行曝光顯影與蝕刻,以在該介電層中形成至少一第一溝槽;於該第一溝槽內填滿一金屬層; 進行曝光顯影與蝕刻,以在該第一溝槽旁的該介電層中形成一第二溝槽,該第二溝槽曝露出該第一電極層的部分表面;在該第二溝槽內沉積一固態電解質層;以及在該固態電解質層上沉積一第二電極層。
  17. 如申請專利範圍第16項所述之製造導通微通道記憶體元件的方法,其中形成該第一溝槽之步驟包括:使該第一溝槽曝露出該第一電極層的一表面。
  18. 如申請專利範圍第17項所述之製造導通微通道記憶體元件的方法,其中沉積該固態電解質層之步驟包括在該介電層上、該第二溝槽的內壁與該第一電極層的該表面上共形地沉積該固態電解質層。
  19. 如申請專利範圍第16項所述之製造導通微通道記憶體元件的方法,其中形成該第一溝槽與該第二溝槽所採用的蝕刻方式包括乾式蝕刻或濕式蝕刻。
  20. 如申請專利範圍第16項所述之製造導通微通道記憶體元件的方法,其中沉積該第二電極層之後更包括去除該第二溝槽以外的該固態電解質層以及該第二電極層。
  21. 如申請專利範圍第20項所述之製造導通微通道記憶體元件的方法,其中去除該第二溝槽以外的該固態電解質層以及該第二電極層的方式包括乾式蝕刻或濕式蝕刻。
  22. 如申請專利範圍第16項所述之製造導通微通道記憶體元件的方法,其中於該第一溝槽內填滿該金屬層之步驟包括: 於該介電層上以及該第一電極層的該表面上沉積該金屬層;以及以化學機械研磨(CMP)方式去除該介電層表面的該金屬層。
  23. 如申請專利範圍第16項所述之製造導通微通道記憶體元件的方法,其中當該金屬層為雙邊結構時,在該雙邊結構之間的該介電層中形成該第二溝槽。
  24. 如申請專利範圍第16項所述之製造導通微通道記憶體元件的方法,其中該金屬層為可導電的金屬複合材料或金屬材料。
  25. 如申請專利範圍第16項所述之製造導通微通道記憶體元件的方法,其中該第一電極層的材料包括惰性金屬。
  26. 如申請專利範圍第25項所述之製造導通微通道記憶體元件的方法,其中該惰性金屬包括鉑、鎢、氮化鈦或鎳。
  27. 如申請專利範圍第16項所述之製造導通微通道記憶體元件的方法,其中該介電層的材料包括氧化矽、氮化矽或聚甲基丙烯酸甲酯。
  28. 如申請專利範圍第16項所述之製造導通微通道記憶體元件的方法,其中該固態電解質層的材料包括硫屬化合物或硫化銀、硫化銅、氧化鉭、氧化鎢或氧化矽。
  29. 如申請專利範圍第28項所述之製造導通微通道記憶體元件的方法,其中該硫屬化合物包括鍺硒化合物或鍺硫化合物。
  30. 如申請專利範圍第16項所述之製造導通微通道記憶體元件的方法,其中該第二電極層的材料包括銀或銅。
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