KR100785032B1 - 저항성 메모리 소자 및 그 제조방법 - Google Patents

저항성 메모리 소자 및 그 제조방법 Download PDF

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이효석
이명재
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Abstract

저항성 메모리 소자 및 그 제조방법에 관해 개시되어 있다. 개시된 본 발명의 저항성 메모리 소자는 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 저항성 메모리 소자로서, 상기 스토리지 노드는, 순차적으로 적층된 제1 전극, 절연층 및 제2 전극을 포함하고, 상기 절연층에 상기 제1 및 제2 전극의 국소 영역을 연결하는 저항 변화 물질 기둥을 포함하는 것을 특징으로 하는 저항성 메모리 소자를 제공한다. 이러한 본 발명의 저항성 메모리 소자의 세트(set)/리세트(reset)시 상기 저항 변화 물질 기둥(pillar) 내에서만 전류 경로가 발생하는 바, 저항 변화를 일으키는 전압의 분포 범위를 줄일 수 있다.

Description

저항성 메모리 소자 및 그 제조방법{Resistive random access memory device and method of manufacuring the same}
도 1a는 종래의 저항성 메모리 소자에 구비되는 스토리지 노드를 보여주는 단면도이다.
도 1b는 도 1a의 스토리지 노드를 구비하는 종래의 저항성 메모리 소자의 전류-전압 특성을 보여주는 그래프이다.
도 2는 본 발명의 실시예에 따른 저항성 메모리 소자를 보여주는 단면도이다.
도 3은 본 발명의 실시예에 따른 저항성 메모리 소자에 구비되는 스토리지 노드를 보여주는 단면도이다.
도 4a 내지 도 4d는 도 3의 스토리지 노드의 형성방법을 단계별로 보여주는 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
40 : 하부전극 45 : 금속층
50 : 나노 기둥 60 : 절연층
70 : 상부전극 100 : 기판
110 : 게이트 120 : 제1 불순물 영역
120 : 제2 불순물 영역 140 : 층간절연막
150 : 콘택홀 160 : 도전성 플러그
S : 스토리지 노드 CP : 전류 경로
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로서, 보다 자세하게는 저항성 메모리 소자 및 그 제조방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)은 집적도가 높고 동작 속도가 빠른 이점이 있는 반면, 전원이 꺼지면 저장된 데이타가 소실되는 단점이 있다. 비휘발성 메모리 소자는 이러한 DRAM의 단점을 해소시킨 것으로서, 최근 다양한 비휘발성 메모리 소자가 소개되고 있다. 그 중에서 RRAM(Resistive random access memory)은 DRAM과 같이 집적도가 높고 동작 속도가 빠른 비휘발성 메모리 소자로서 주목받고 있다.
RRAM은 저항이 특정 전압에서 크게 달라지는 저항 변화 물질, 예컨대 전이 금속 산화물의 저항 변화 특성을 이용한 것이다. 즉, 저항 변화 물질에 세트 전압(set voltage) 이상의 전압이 인가되면 상기 저항 변화 물질의 저항이 낮아진다. 이때를 온(ON) 상태라 한다. 그리고 저항 변화 물질에 리세트 전압(reset voltage) 이상의 전압이 인가되면 상기 저항 변화 물질의 저항이 높아진다. 이때를 오프(OFF) 상태라 한다.
RRAM의 스토리지 노드(storage node)는 하부전극, 상기 저항 변화 물질로 형성된 저항 변화층 및 상부전극이 차례로 적층된 구조를 갖는다.
도 1a는 종래의 RRAM에 구비되는 스토리지 노드를 보여준다.
도 1a를 참조하면, 스토리지 노드(s)는 하부전극(10), 저항 변화층(20) 및 상부전극(30)이 차례로 적층되어 구성된다. 하부전극(10) 및 상부전극(30)은 백금(Pt)으로 형성되고, 저항 변화층(20)은 니켈 산화물(NiOX)층으로 형성된다. 하부전극(10) 및 상부전극(30) 사이에 인가되는 전압에 따라 저항 변화층(20) 내에 전류 경로(current path)(CP1...CP5 또는 CP6)가 형성되거나, 형성된 전류 경로(CP1...CP5 또는 CP6)가 사라진다. 전류 경로(CP1...CP5 또는 CP6)는 입자 경계(grain boundary)(B)를 따라 발생된다.
그런데, 도 1a에서 볼 수 있듯이, 종래의 RRAM에서 전류 경로(CP1...CP5 또는 CP6)는 형성된 위치와 크기가 다르다. 전류 경로(CP1...CP5 또는 CP6)는 모두 다른 전압에서 형성된 것이다. 이와 같이, 서로 다른 인가 전압에서 전류 경로가 형성되므로 저항 변화층(20)의 저항 변화를 일으키는 전압의 분포는 도 1b에서 볼 수 있듯이 넓어진다.
도 1b를 참조하면, 종래의 RRAM은 명확히 두 개의 서로 다른 저항 상태를 갖지만, 두 저항 상태가 변화하기 시작하는 전압의 범위가 과도하게 넓은 것을 알 수 있다. 이러한 사실은 그래프에서 A 영역의 가로 폭이 넓은 것으로부터 알 수 있다.
이와 같이, 저항 변화를 일으키는 전압의 분포가 넓은 경우, 저항 변화 층(20)의 저항 변화를 제한된 전압 범위에서 재현하기 어렵다. 이것은 동일한 인가 전압에서 저항 변화층(20)이 동일한 저항 상태를 갖고 있어야 하는데, 실제는 그렇지 않을 수 있음을 의미한다. 그러므로 종래의 RRAM으로부터 읽은 데이터에 대해서 신뢰성을 갖기 어렵다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 저항 변화를 일으키는 전압의 분포를 줄일 수 있는 저항성 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 저항성 메모리 소자의 제조방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 저항성 메모리 소자로서, 상기 스토리지 노드는, 순차적으로 적층된 제1 전극, 절연층 및 제2 전극을 포함하고, 상기 절연층에 상기 제1 및 제2 전극의 국소 영역을 연결하는 저항 변화 물질 기둥을 포함하는 것을 특징으로 하는 저항성 메모리 소자를 제공한다.
여기서, 상기 저항 변화 물질은 금속 산화물일 수 있다.
상기 금속 산화물은 2원계 금속 산화물일 수 있다.
상기 금속 산화물은 비화학양론적 조성을 가질 수 있다.
상기 기둥의 높이는 10∼60nm일 수 있다.
상기 기둥의 하단의 폭은 10∼40nm일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 저항성 메모리 소자의 제조방법으로서, 상기 스토리지 노드를 형성하는 단계는, 제1 전극과 금속층을 차례로 형성하는 단계; 상기 금속층의 국부 영역을 산화시켜 금속 산화물 기둥을 형성하는 단계; 상기 금속층을 제거하는 단계; 상기 제1 전극 상에 상기 금속 산화물 기둥 높이로 절연층을 형성하는 단계; 및 상기 절연층 상에 상기 금속 산화물 기둥을 덮는 제2 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 저항성 메모리 소자의 제조방법을 제공한다.
상기 금속층은 5∼30nm의 두께로 형성할 수 있다.
상기 금속층의 국부 영역을 산화시키는 단계는 도전성 팁(tip)을 사용하여 양극 산화(anodic oxidation) 법으로 수행할 수 있다.
상기 제1 전극 상에 상기 금속 산화물 기둥 높이로 절연층을 형성하는 단계는, 상기 제1 전극 상에 상기 금속 산화물 기둥을 덮도록 절연층을 형성하는 단계; 및 상기 절연층을 상기 금속 산화물 기둥이 노출될 때까지 CMP하는 단계;를 포함할 수 있다.
이러한 본 발명을 이용하면, 하부전극과 상부전극 사이에서 전류 경로 형성 영역은 나노 기둥(nano-pillar) 내로 제한되기 때문에, 저항 변화를 일으키는 전압의 분포 범위를 줄일 수 있다.
이하, 본 발명의 실시예에 따른 저항성 메모리 소자 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 도면들에서 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
도 2는 본 발명의 실시예에 따른 저항성 메모리 소자(이하, 본 발명의 RRAM)을 보여준다.
도 2를 참조하면, 기판(100) 상에 게이트(110)가 존재하고, 게이트(110) 양측의 기판(100) 내에 제1 및 제2 불순물 영역(120, 130)이 존재한다. 제1 및 제2 불순물 영역(120, 130) 중 어느 하나는 소오스이고, 나머지는 드레인이다. 게이트(110)와 제1 및 제2 불순물 영역(120, 130)은 트랜지스터를 구성한다. 기판(100) 상에 상기 트랜지스터를 덮는 층간절연층(140)이 형성되어 있다. 층간절연층(140)에 제1 불순물 영역(120)을 노출시키는 콘택홀(150)이 형성되어 있고, 콘택홀(150)은 도전성 플러그(160)로 채워져 있다. 층간절연층(140) 상에 도전성 플러그(160)의 노출된 부분을 덮는 스토리지 노드(S)가 형성되어 있다. 도시하지는 않았지만, 제2 불순물 영역(130)과 전기적으로 콘택되는 비트라인이 형성된다. 게이트(110) 및 상기 비트라인에 인가되는 전압에 따라, 하부전극(40)에 전압이 인가될 수 있다. 그리고 하부전극(40) 및 상부전극(70)에 인가되는 전압에 따라 나노 기둥(50) 내의 전류 경로 형성 여부가 결정된다.
이하에서는 본 발명의 RRAM에 구비되는 스토리지 노드(S)에 대해 자세히 설명한다.
도 3은 본 발명의 RRAM에 구비되는 스토리지 노드(S)를 보여준다.
도 3을 참조하면, 스토리지 노드(S)는 순차적으로 적층된 하부전극(40), 절연층(60) 및 상부전극(70)을 포함한다. 절연층(60) 내에 하부전극(40) 및 상부전극(70)과 콘택된 나노 기둥(50)이 저항 변화 물질로 형성되어 있다.
하부전극(40) 및 상부전극(70)은 Pt, Ni, W, Au, Ag, Cu, Ti 또는 Zn로 형성할 수 있다. 절연층(60)은 SiO2나 Si3N4 또는 그 밖의 다른 절연 물질로 형성할 수 있다. 나노 기둥(50)은 NiOx, NbxOy, TixOy, VxOy 및 AlxOy와 같은 2원계(binary) 금속 산화물로 형성할 수 있다. 상기 2원계 금속 산화물은 비화학양론적(non-stoichiometry) 조성을 가져 저항 변화 특성을 나타낸다.
나노 기둥(50)의 높이는 10∼60nm일 수 있으나, 바람직하게는 20∼50nm이다. 나노 기둥(50)의 하단의 폭은 10∼40nm일 수 있으나, 바람직하게는 20∼30nm이다.
본 발명의 RRAM에 구비되는 스토리지 노드(S)에서는 세트(set)/리세트(reset)을 위해 하부전극(40) 및 상부전극(70)에 전압을 인가할 때, 전류 경로(CP)의 형성 위치가 나노 기둥(50) 내부로 국한된다. 그러므로 여러 번 세트/리세트 동작을 반복하더라도 전류 경로(CP)는 유사한 위치에서 발생한다. 따라서, 저항 변화를 일으키는 전압의 분포 범위가 종래보다 크게 감소하는 바, 소자의 신뢰성이 개선된다.
이하에서는, 상술한 본 발명의 RRAM에 구비되는 스토리지 노드(S)의 형성방법을 설명한다.
도 4a 내지 도 4d는 도 2의 스토리지 노드(S)의 형성방법을 단계별로 보여준다.
도 4a를 참조하면, 기판(미도시) 상에 하부전극(40)과 금속층(45)을 차례로 형성한다. 금속층(45)은 스퍼터링(sputtering) 증착법으로 형성한 Ni층 일 수 있다. 이러한 금속층(45)은 5∼30nm의 두께로 형성할 수 있으나, 바람직하게는, 10∼15nm의 두께로 형성한다.
도 4b를 참조하면, 금속층(45)의 소정 영역 상부에 금속층(45)과 소정 간격을 두고 도전성 팁(tip)(80), 예컨대 AFM(atomic force microscope) 팁(tip)을 위치시킨다.
그런 다음, 수증기 분위기 하에서 하부전극(40)과 팁(tip)(80) 사이에 바이어스 전압을 인가한다. 예컨대, 팁(tip)(80)에 음의 전압을 인가하고, 하부전극(40)에 양의 전압을 인가한다. 그러면 팁(tip)(80)과 금속층(45) 사이에서 상기 수증기가 이온화된다. 상기 이온화에 의해 발생된 O2 -가 팁(tip)(80) 하부의 금속층(45)에 침투된다. 이에 따라, 팁(tip)(80) 하부의 금속층(45)이 산화되고, 소정 높이를 갖는 나노 기둥(50)이 형성된다. 상기 산화를 전기화학적(electrochemical) 양극 산화(anodic oxidation)라 한다. 이러한 양극 산화 방법으로 형성된 나노 기둥(50)은 비정질이다.
상기 바이어스 전압의 강도 및 지속시간, 팁(tip)(80)의 크기와 습도에 따라 나노 기둥(50)의 폭과 높이는 달라질 수 있다. 5∼30nm 두께의 Ni 금속층(45)으로 부터 10∼60nm 정도 높이의 NiOx 나노 기둥(50)을 얻을 수 있다. 나노 기둥(50)의 높이가 너무 낮거나 너무 높으면 스위칭 특성이 좋지 않을 수 있으므로, 나노 기둥(50)의 높이는 20∼50nm 정도인 것이 바람직하다.
다음, 상기 양극 산화 후 잔류된 금속층(45)을 제거한다. 금속층(45)이 Ni층인 경우, 질산(nitric acid)을 포함하는 식각액을 사용하여 금속층(45)을 선택적으로 제거할 수 있다. 도 4c는 금속층(45)을 제거한 후의 상태를 보여준다.
도 4d를 참조하면, 하부전극(40) 상에 나노 기둥(50)을 덮도록 절연층(60)을 형성한 후, 절연층(60)을 나노 기둥(50)이 노출될 때까지 평탄화한다. 상기 평탄화는, 예를 들면, CMP(chemical mechanical polishing)를 이용하여 수행할 수 있다. 다음, 절연층(60) 상에 나노 기둥(50)의 노출된 부분을 덮는 상부전극(70)을 형성한다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 스토리지 노드(S)의 구성 요소가 보다 다양화될 수 있고, 스토리지 노드(S)의 구조가 달라질 수 있음을 알 수 있을 것이다. 나노 기둥(50)과 상하부전극(40, 70) 사이 및 절연층(60)과 상하부전극(40, 70) 사이에 다른 막들이 개재될 수 있고, 하부전극(40)과 상부전극(70)은 모두 배선 형태로 서로 직교하게 형성될 수 있다. 또한, 상기 스위칭 소자는 트랜지스터가 아닌 다른 스위칭 소자, 예컨대, 다이오드일 수도 있다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 RRAM에서는 하부전극(40)과 상부전극(70) 사이에 전류 경로의 형성 영역을 한정하는 나노 기둥(50)이 형성되어 있다. 그러므로 세트(set)/리세트(reset)를 위해 하부전극(40) 및 상부전극(70)에 전압을 인가했을 때, 전류 경로(CP)는 나노 기둥(50) 내에서만 형성된다. 이에 따라 저항 변화를 일으키는 전압의 분포 범위가 크게 감소하는 바, 소자의 신뢰성이 개선된다.

Claims (10)

  1. 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 저항성 메모리 소자에 있어서,
    상기 스토리지 노드는,
    순차적으로 적층된 제1 전극, 절연층 및 제2 전극을 포함하고,
    상기 절연층에 상기 제1 및 제2 전극의 국소 영역을 연결하는 저항 변화 물질 기둥을 포함하는 것을 특징으로 하는 저항성 메모리 소자.
  2. 제 1 항에 있어서, 상기 저항 변화 물질은 금속 산화물인 것을 특징으로 하는 저항성 메모리 소자.
  3. 제 2 항에 있어서, 상기 금속 산화물은 2원계 금속 산화물인 것을 특징으로 하는 저항성 메모리 소자.
  4. 제 2 항에 있어서, 상기 금속 산화물은 비화학양론적 조성을 갖는 것을 특징으로 하는 저항성 메모리 소자.
  5. 제 1 항에 있어서, 상기 기둥의 높이는 10∼60nm인 것을 특징으로 하는 저항성 메모리 소자.
  6. 제 1 항에 있어서, 상기 기둥의 하단의 폭은 10∼40nm인 것을 특징으로 하는 저항성 메모리 소자.
  7. 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 저항성 메모리 소자의 제조방법에 있어서,
    상기 스토리지 노드를 형성하는 단계는,
    제1 전극과 금속층을 차례로 형성하는 단계;
    상기 금속층의 국부 영역을 산화시켜 금속 산화물 기둥을 형성하는 단계;
    상기 금속층을 제거하는 단계;
    상기 제1 전극 상에 상기 금속 산화물 기둥 높이로 절연층을 형성하는 단계; 및
    상기 절연층 상에 상기 금속 산화물 기둥을 덮는 제2 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 금속층은 5∼30nm의 두께로 형성하는 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
  9. 제 7 항에 있어서, 상기 금속층의 국부 영역을 산화시키는 단계는 도전성 팁(tip)을 사용하여 양극 산화(anodic oxidation) 법으로 수행하는 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
  10. 제 7 항에 있어서, 상기 제1 전극 상에 상기 금속 산화물 기둥 높이로 절연층을 형성하는 단계는,
    상기 제1 전극 상에 상기 금속 산화물 기둥을 덮도록 절연층을 형성하는 단계; 및
    상기 절연층을 상기 금속 산화물 기둥이 노출될 때까지 CMP하는 단계;를 포함하는 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
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