TW201314982A - 電阻變化型非揮發性記憶裝置、半導體裝置及電阻變化型非揮發性記憶裝置之動作方法 - Google Patents

電阻變化型非揮發性記憶裝置、半導體裝置及電阻變化型非揮發性記憶裝置之動作方法 Download PDF

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Abstract

本發明提出一種可以較低之不均實現低電壓且高速之切換動作之電阻變化型非揮發性記憶裝置。電阻變化型非揮發性記憶裝置具備第1電極14、設置於第1電極14上之電阻變化部18、及設置於電阻變化部18上之第2電極11。電阻變化部18包括設置於第1電極14上且其電阻因所施加之電壓而變化之電阻變化層13、及設置於電阻變化層13上且形成長絲之穩定層12。電阻變化層與穩定層為不同之金屬氧化物。電阻變化層之氧化物生成能量高於穩定層之氧化物生成能量。電阻變化層13之膜厚具有使電阻變化部18之斷開狀態之電阻成為由膜厚限制之範圍內之電阻之值。

Description

電阻變化型非揮發性記憶裝置、半導體裝置及電阻變化型非揮發性記憶裝置之動作方法
本發明係關於一種電阻變化型非揮發性記憶裝置、半導體裝置及電阻變化型非揮發性記憶裝置之動作方法。
於非揮發性記憶體之領域中，快閃記憶體、強介電記憶體(Ferroelectric Random Access Memory，FeRAM，鐵電式隨機存取記憶體)、磁性記憶體(Magnetic Random Access Memory，MRAM，磁性隨機存取記憶體)、OUM(Ovonic Unified Memory，雙向通用記憶體)等之研究盛行。然而，近來，作為與該等先前之非揮發性記憶體不同之非揮發性記憶體，提出有電阻變化型記憶體(Resistance Random Access Memory，ReRAM，電阻隨機存取記憶體)。例如，非專利文獻1之電阻變化型記憶體可藉由以電壓脈衝之施加設定記憶胞中之電阻變化元件之電阻變化層之電阻而寫入資訊。而且，可藉由以非破壞測定電阻而讀出資訊。該電阻變化型記憶體之記憶胞之面積較小、且可多值化。因此，有可能會超過現有之非揮發性記憶體。於非專利文獻1中，使用PCMO(Pr0.7Ca0.3MnO3)及YBCO(YBa2Cu3Oy)作為電阻變化層。
又，關於電阻變化型記憶體，亦提出有其他提案。例如，於非專利文獻2或非專利文獻3中，作為電阻變化型記憶體之電阻變化元件，提出有由上部電極與下部電極夾持兩層電阻變化層而成之積層結構。圖1A及圖1B係表示該 非專利文獻2及非專利文獻3之電阻變化型記憶體之主要部分構成之剖面圖。圖1A係表示該電阻變化型記憶體150中之1個記憶胞。該記憶胞包括控制用電晶體102及電阻變化元件101(1T1R型)。圖1B係表示該電阻變化元件101。該電阻變化元件101具有由上部電極111與下部電極114夾持作為第1電阻變化層112之Ta2O5層與作為第2電阻變化層113之TiO2層而成之積層結構。第1電阻變化層112(Ta2O5層)與第2電阻變化層113(TiO2層)之膜厚例如分別為10 nm與3 nm。
記憶胞之控制用電晶體102形成於半導體基板140之表面區域。控制電晶體102包括閘極絕緣膜123、閘極122(字元線)、汲極121、源極124及側壁125。於汲極121、源極124上分別連接有接點(contact)104。控制電晶體102及各接點104係由第1層間絕緣膜131覆蓋。汲極121側之接點104係連接於第1配線103。電阻變化元件101係連接於第1配線103。於電阻變化元件101上連接有第1通孔(via)109。於第1通孔109上連接有第2配線106(位元線)。另一方面，源極124側之接點104係連接於共用線108。第1配線103、電阻變化元件101、第1通孔109及共用配線108係由第2層間絕緣膜132覆蓋。
其次，對於上述具有Ta2O5層/TiO2層(第1電阻變化層112/第2電阻變化層113)之積層結構之電阻變化元件101之雙極型切換方法進行說明。初始狀態下之電阻變化元件101之電阻為1 GΩ以上。首先，藉由向電阻變化元件101施 加(Forming)高電壓，而形成貫通積層結構之傳導路徑(path)(長絲(filament))。藉此，電阻變化元件101低電阻化(10 kΩ以下)。認為該長絲(傳導路徑)係連接Ta2O5層及TiO2層中之氧缺陷而成，且表示歐姆之傳導機構。其次，自低電阻狀態(On(接通)狀態)向高電阻狀態(Off(斷開)狀態)之切換係藉由對上部電極111施加負電壓(Off電壓)(Off動作)而產生。藉此，電阻變化元件101成為0.01 MΩ以上之高電阻(RH：Off電阻)。於Off電阻狀態下，於TiO2層中形成通道障壁而切斷長絲，藉此電阻上升。Ta2O5層係一旦生成長絲後就保持穩定之狀態。其次，自高電阻狀態(Off狀態)向低電阻狀態(On狀態)之切換係藉由對上部電極111施加正的高電壓(On電壓)(On動作)而產生。藉此，電阻變化元件101成為10 kΩ以下之低電阻(RL：On電阻)。On動作條件及Off動作條件之目標值較理想的是±5 V以下/10 μsec以下。進而，於非專利文獻3中，報告有Off動作後之電阻可藉由檢驗而多值化。又，於非專利文獻4中，報告有Off電阻依存於以切斷長絲之方式形成於TiO2層內之通道障壁之寬度。
作為相關技術，於日本專利特開2008-21750號公報(專利文獻1；對應美國申請案：US2008048164(A1))中揭示有電阻變化元件。該電阻變化元件包含第1電極、第2電極、積層於上述第1電極與上述第2電極之間之電阻變化層及絕緣層。上述絕緣層之厚度為0.5 nm以上且5 nm以下。上述電阻變化層為藉由對上述第1電極與上述第2電極之間施加 電壓或電流，而電阻值可於不同之複數種狀態間變化之層。上述電阻變化層以過渡金屬氧化物為主要成分。
又，日本專利特開2009-21524號公報(專利文獻2)中揭示有電阻變化元件。該電阻變化元件包含基板、配置於上述基板上之下部電極及上部電極、以及配置於上述下部電極與上述上部電極之間之電阻變化層。於該電阻變化元件中，上述下部電極與上述上部電極之間之電阻值存在不同之2種以上之狀態。該電阻變化元件藉由對上述下部電極與上述上部電極之間施加驅動電壓或電流，而自選自上述2種以上之狀態中之1種狀態向其他狀態變化。上述電阻變化層具有包含2層以上含有鉭之氧化物或氮氧化物之膜且上述膜之厚度為2 nm以下之多層膜結構。
又，日本專利特開2009-135370號公報(專利文獻3)中揭示有非揮發性記憶元件。該非揮發性記憶元件包括第1電極、第2電極、以及介於上述第1電極與上述第2電極之間且基於供給至上述第1電極及上述第2電極間之電性信號而電阻值可逆地產生變化之電阻變化層。上述電阻變化層包含積層結構，該積層結構包含含有至少與鉭不同之過渡金屬氧化物之第1氧化物層及含有鉭氧化物之第2氧化物層。上述第2氧化物層形成為厚於上述第1氧化物層。
又，日本專利特開2009-212380號公報(專利文獻4)中揭示有電阻變化型記憶體。該電阻變化型記憶體包含具有夾持於一對電極間之電阻變化層之電阻變化元件。於該電阻變化型記憶體中，上述電阻變化層包含多晶氧化物膜與厚 於上述多晶氧化物膜之非晶氧化物膜之積層。
又，日本專利特開2010-21381號公報(專利文獻5)中揭示有非揮發性記憶元件。該非揮發性記憶元件包括第1電極、第2電極、及介於上述第1電極與上述第2電極之間且基於供給至兩電極間之電性信號而電阻值可逆地產生變化之電阻變化層。該非揮發性記憶元件係基於供給至上述第1電極與上述第2電極間之極性不同之電性信號，而上述第1電極與上述第2電極間之電阻值可逆地產生變化。上述電阻變化層係至少具有以下積層結構，其積層有具有由ZrOx(其中，0.9≦x≦1.4)表示之組成的導電性之第1氧不足型之鋯氧化物層、及具有由ZrOy(其中，1.9<y<2.0)表示之組成的導電性之第2氧不足型之鋯氧化物層。
又，日本專利4469023號公報(專利文獻6；對應美國申請案：US2011002154(A1))中揭示有非揮發性記憶元件。該非揮發性記憶元件包括第1電極、第2電極、及介於上述第1電極與上述第2電極之間且基於供給至兩電極間之電性信號而電阻值可逆地產生變化之電阻變化層。該非揮發性記憶元件係基於供給至上述第1電極與上述第2電極間之極性不同之電性信號，而上述第1電極與上述第2電極間之電阻值可逆地產生變化。上述電阻變化層具有以下積層結構，其積層有具有由HfOx(其中，0.9≦x≦1.6)表示之組成的導電性之第2氧不足型之鉿氧化物層、及具有由HfOy(其中，1.8<y<2.0)表示之組成的導電性之第1氧不足型之鉿氧化物層。
又，WO 2008/038365號公報(專利文獻7；對應美國專利：US 7764160(B2))中揭示有電阻變化型元件。該電阻變化型元件具有以下積層結構，其包含第1電極、第2電極、位於上述第1電極及上述第2電極之間且藉由內部之氧離子之移動而可生成包含氧空位之低電阻路之氧離子移動層、以及與上述氧離子移動層相接觸且位於該氧離子移動層及上述第1電極之間之氧離子生成促進層。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2008-21750號公報
[專利文獻2]日本專利特開2009-21524號公報
[專利文獻3]日本專利特開2009-135370號公報
[專利文獻4]日本專利特開2009-212380號公報
[專利文獻5]日本專利特開2010-21381號公報
[專利文獻6]日本專利4469023號公報
[專利文獻7]WO 2008/038365號公報
[非專利文獻1]W. W. Zhuang et al.,「Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)」, IEDM，論文編號7. 5, pp. 193 - 196, 2002.
[非專利文獻2]M. Terai et. al.,「Effect of ReRAM-Stack Asymmetry on Read Disturb Immunity」, IRPS Tech. Dig., p. 134 - 138, 2009.
[非專利文獻3]M. Terai et. al.,「Resistance Controllability of Ta2O5/TiO2 Stack ReRAM for Low-Voltage and Multilevel Operation」, IEEE Electron Device Letter, Vol. 31, Issue. 3, pp. 204 - 206, 2010.
[非專利文獻4]Y. Sakotsubo et. al., 「Physical Model for Reset State of Ta2O5/TiO2-Stacked Resistance Random Access Memory」, JJAP, Vol. 49, 04DD19, 2010.
發明者此次於世界上首先藉由實驗而發現圖1A及圖1B所示之電阻變化型記憶體之新穎之問題及其機制。以下，說明其詳細情況。
首先，對自Off狀態向On狀態之切換中之Off電阻與On動作速度之關係進行說明。
圖2A~圖2C係表示於使用圖1A所示之電阻變化型記憶體之結構之情形時之Reset(重置)動作時、On動作時、及其他On動作時之切換電流(switching current)之暫態響應之圖表。然而，該電阻變化型記憶體(電阻變化元件)之結構為上部電極/第1電阻變化層/第2電阻變化層/下部電極=Ru/TaO(10 nm)/TiO(3 nm)/Ru。
圖2A係表示Reset動作時(RL(2 kΩ)→RH(1 GΩ))之切換電流之暫態響應。左縱軸係表示Off電流之值(μA)，右縱軸係表示Off電壓脈衝之值(V)，橫軸係表示時間(nsec.)。於該情形時，施加-2.5 V、2 μsec之Off電壓脈衝。如圖所示，Set(設置)狀態之試樣之切換電流(Off電流)於施加 (Time=0 nsec)Off電壓脈衝之後不久的約100 nsec後達到峰值(-150 μA左右)，經過不足300 nsec後，因高電阻化而完全不流通(0 μA)。即，可知：向高電阻狀態(RH)之切換以不足300 nsec之相對較快之時間結束。
圖2B係表示On動作時(RH(1 GΩ)→RL(1.5 kΩ))之切換電流之暫態響應。左縱軸係表示On電流之值(A)，右縱軸係表示On電壓脈衝之值(V)，橫軸係表示時間(μsec.)。於該情形時，施加+5 V、250 μsec之On電壓脈衝。如圖所示，自1 GΩ之高電阻狀態(RH)向低電阻狀態(RL)之切換電流(On電流)於施加(Time=0 μsec)On電壓脈衝後亦長時間未產生變化，自脈衝施加開始經過300 μsec以上後，因低電阻化而增加(-0.0002 A左右)。即，可知：若將On動作條件之目標值設為10 μsec以下，則向低電阻狀態(RL)之切換時間明顯遠離目標。
另一方面，圖2C係表示On動作時(RH(1 MΩ)→RL(1.5 kΩ))之切換電流之暫態響應。與圖2B之情形同樣地，左縱軸係表示On電流之值(A)，右縱軸係表示On電壓脈衝之值(V)，橫軸係表示時間(μsec.)。於該情形時，與圖2B之情形同樣地，施加+5 V、250 μsec之On電壓脈衝。如圖所示，自1 MΩ之高電阻狀態(RH)向低電阻狀態(RL)之切換電流(On電流)於施加(Time=40 μsec)On電壓脈衝之後不久的數μsec內因低電阻化而增加(-0.0002 A左右)。即，可知：該情形時之向低電阻狀態(RL)之切換時間大致達到目標。
由以上可知：自1 GΩ之高電阻狀態(RH)向低電阻狀態 (RL)之切換所花費之時間大於自1 MΩ之高電阻狀態(RH)向低電阻狀態(RL)之切換所花費之時間。即，可知：與Off電阻較低(1 MΩ)之情形時相比，Off電阻較高(1 GΩ)之情形時On動作速度較慢。如此，判明：於自Off狀態向On狀態之切換中，On動作速度依存於Off電阻。
其次，對於自Off狀態向On狀態之切換中之Off電壓與On動作成功率之關係進行說明。
圖3A係表示於對高電阻狀態(Off狀態)之複數個樣本施加自2 V至7 V之On電壓脈衝之情形時之電阻分佈之圖表(魏普圖)。橫軸係表示樣本之電阻(Ω)，縱軸係表示關於具有該電阻之樣本之機率(頻數)F之Ln(-Ln(1-F))。複數個樣本均具有圖1A之構成，且自低電阻狀態(RL)以Off電壓脈衝-2.5 V高電阻化而成為Off狀態。圖表係表示對於該Off狀態之複數個樣本施加自2 V至9 V之On電壓脈衝(以脈衝寬度2 μsec固定)，而嘗試低電阻化(On動作)時之電阻之分佈。又，圖3B係表示圖3A之情形時之On動作(低電阻化)成功率之圖表。橫軸係表示On電壓脈衝之電壓，縱軸係表示On動作成功率。
如圖3A所示，2 V之On電壓脈衝施加後之電阻分佈(中空三角)完全未自Off電阻之分佈(中空圓)產生變化。然而，藉由施加3 V以上之On電壓脈衝，而自Off電阻較低之記憶胞逐漸地開始低電阻化。然而，即便施加9 V之高On電壓脈衝，亦觀察到未低電阻化之記憶胞。可知：特別是Off電阻越高之記憶胞越難低電阻化。因此，如圖3B所示，於 以Off電壓脈衝-2.5 V高電阻化而成為Off狀態之情形時，因存在Off電阻較高之記憶胞，故於2~9 V之On電壓脈衝中On動作(低電阻化)成功率未達到100%。如此，判明：Off電阻較高之記憶胞成為降低On動作成功率之主要因素。
圖4係表示On動作成功率之Off電壓依存性。橫軸係表示On電壓脈衝之電壓，縱軸係表示On動作成功率。又，中空三角係表示圖3B之情形。中空圓係表示以Off電壓脈衝-2.0 V高電阻化而成為初始狀態，且與圖3A之情形同樣地嘗試On動作(低電阻化)時之情形。如圖所示，可知：藉由降低Off電壓(絕對值)(自中空三角：-2.5 V向中空圓：-2.0 V)，而可降低On電壓。此係由於藉由降低Off電壓(絕對值)而On動作前之Off電阻之分佈向低電阻側位移。即，由於Off電阻較高之記憶胞減少，而易於低電阻化之記憶胞增加。藉此，On動作(低電阻化)成功率達到100%。如此，判明：藉由Off電阻之分佈向低電阻側位移而可降低On電壓從而提高On動作成功率。然而，On電壓之不均非常大。
其次，對於自On狀態向Off狀態之切換中之Off電阻之分佈與Off電壓之關係進行說明。
圖5係On狀態之電阻分佈及Off狀態之電阻分佈之Off電壓依存性。橫軸係表示樣本之電阻(Ω)，縱軸係表示關於具有該電阻之樣本之機率(頻數)F之Ln(-Ln(1-F))。又，實心圓係表示On(低電阻)狀態。中空圓係表示以Off電壓脈衝-1.5 V高電阻化之情形。中空四角係表示以Off電壓脈 衝-2.0 V高電阻化之情形。中空三角係表示以Off電壓脈衝-2.5 V高電阻化之情形。如圖所示，判明：於任一之情形時，若於相同條件下進行Off動作(高電阻化)則記憶胞間之Off電阻之不均皆非常大。為減少此種Off電阻之不均，而必需進行Verify(驗證)動作。然而，Verify動作需要較多之時間。
其次，對於上述各問題產生之機制進行說明。
圖6係表示圖1A之構成之電阻變化元件之On動作機構之模式圖。最上部係電阻變化元件101之模式圖。(a)係表示電阻變化元件101中之於高電阻狀態(Off狀態：Off電阻RH1)下之第2電阻變化層113內之障壁之圖表。(b)係表示電阻變化元件101中之於低電阻狀態(On狀態：On電阻RL)下之第2電阻變化層113內之障壁之圖表。(c)係表示電阻變化元件101中之於其他高電阻狀態(Off狀態：Off電阻RH2(>RH1))下之第2電阻變化層113內之障壁之圖表。(d)係表示電阻變化元件101中之於低電阻狀態(On狀態：On電阻RL)下之第2電阻變化層113內之障壁之圖表。
於TiOx(第2電阻變化層113)/TaOx(第1電阻變化層112)內，藉由Forming(形成)動作而形成有表示歐姆之傳導之長絲116/115。其後，藉由Off動作，而於第2電阻變化層113(TiOx)中形成切斷長絲116之通道障壁B(圖6之(a))，成為高電阻。然而，認為殘留有長絲16。於增大Off電壓之情形時，通道障壁B之寬度增大，成為更高之電阻(RH1>RH2)(圖6之(c))。然而，認為仍殘留有長絲16。然後，於進一 步增大Off電壓之情形時，通道障壁B之寬度與第2電阻變化層113之寬度相等(Off電阻最大)。此處，初次認為長絲16消失。
由以上認為：Off動作中之Off電阻之不均係如圖6之(a)或圖6之(c)所示，由於針對每個記憶胞而通道障壁B之寬度不均。換言之，認為：Off動作中之Off電阻之不均係由於針對每個記憶胞而長絲116之長度不均。另一方面，認為On動作係以On電壓施加時之應力電場或應力電流破壞該通道障壁B之機構(圖6之(b)、圖6之(d))。因此，認為：On動作中之On電壓之不均係由於如圖6之(a)或圖6之(c)所示之每個記憶胞之通道障壁B之寬度之不均、即因Off電阻之不均而導致通道障壁B之破壞所需之On電壓不均。
期待於電阻變化型非揮發性記憶裝置中，以較低之不均實現低電壓且高速之切換動作之技術。
以下，使用於用以實施發明之形態中使用之編號．符號，對用以解決課題之方法進行說明。該等編號．符號係為使申請專利範圍之記載與用以實施發明之形態之對應關係明確而帶有括弧地附加者。然而，不能將該等編號．符號用於申請專利範圍所記載之發明之技術範圍之解釋。
本發明之電阻變化型非揮發性記憶裝置具備第1電極(14)、設置於第1電極(14)上之電阻變化部(18)、及設置於電阻變化部(18)上之第2電極(11)。電阻變化部(18)包括設置於第1電極(14)上且其電阻因所施加之電壓而變化之電阻 變化層(13)、及設置於電阻變化層(13)上且形成長絲之穩定層(12)。電阻變化層與穩定層為不同之金屬氧化物。電阻變化層之氧化物生成能量高於穩定層之氧化物生成能量。電阻變化層(13)之膜厚具有使斷開(Off)狀態之電阻成為由膜厚限制之範圍內之電阻之值。
本發明之半導體裝置具備包括複數個記憶胞(MC，memory cell)之記憶體部(80)、及利用記憶體部(80)執行資訊處理之邏輯部(60)。複數個記憶胞(MC)之各者包括上述段落記載之電阻變化型非揮發性記憶裝置。
於本發明之電阻變化型非揮發性記憶裝置之動作方法中，此處，電阻變化型非揮發性記憶裝置具備第1電極(14)、設置於第1電極(14)上之電阻變化部(18)、及設置於電阻變化部(18)上之第2電極(11)。電阻變化部(18)包括設置於第1電極(14)上且其電阻因所施加之電壓而變化之電阻變化層(13)、及設置於電阻變化層(13)上且形成長絲之穩定層(12)。電阻變化層與穩定層為不同之金屬氧化物。電阻變化層之氧化物生成能量高於穩定層之氧化物生成能量。電阻變化層(13)之膜厚具有如斷開狀態之電阻成為由膜厚限制之範圍內之電阻之值。電阻變化型非揮發性記憶裝置之動作方法具備以下步驟：於形成(Forming)電阻變化部(18)之情形時，對第1電極(14)與第2電極(11)之間施加形成電壓，而於電阻變化層(13)及穩定層(12)形成長絲；於使電阻變化部(18)成為斷開狀態之情形時，對第1電極(14)與第2電極(11)之間施加斷開電壓，而去除電阻變化層(13) 之長絲；及於使電阻變化部(18)成為接通(On)狀態之情形時，對第1電極(14)與第2電極(11)之間施加接通電壓，而形成電阻變化層(13)之長絲。
根據本發明，可於電阻變化型非揮發性記憶裝置中，以較低之不均實現低電壓且高速之切換動作。
以下，參照隨附圖式，對於本發明之實施形態之電阻變化型非揮發性記憶裝置、半導體裝置及電阻變化型非揮發性記憶裝置之動作方法進行說明。
(第1實施形態)參照隨附圖式，對於本發明之第1實施形態之電阻變化型非揮發性記憶裝置之構成進行說明。圖7係表示本發明之第1實施形態之電阻變化型非揮發性記憶裝置中之電阻變化元件之構成之剖面圖及於Off狀態下電子所感受到之電位之圖表。本實施形態之電阻變化元件1具備下部電極14、設置於下部電極14上之電阻變化部18、及設置於電阻變化部18上之上部電極11。該電阻變化元件1為藉由最初之Forming動作而於電阻變化部18之一部分形成有傳導路徑(長絲)之長絲型。所形成之長絲之一部分係於On狀態(低電阻狀態)與Off狀態(高電阻狀態)之間進行切換。因此，各狀態之電阻為Forming前之初始狀態之電阻>Off狀態之電阻>On狀態之電阻、即初始電阻>Off電阻>On電阻之大小關係。因此，該電阻變化元件1於低於形成前之初始電阻之電阻區域進行動作(成為On狀態及Off狀 態)。
電阻變化部18包括電阻變化層13、及穩定層12。電阻變化層13係設置於下部電極14上，且因所施加之電壓而電阻產生變化。即，對應於成為On狀態之On動作(低電阻化動作)及成為Off狀態之Off動作(高電阻化動作)而低電阻化及高電阻化。穩定層12係設置於電阻變化層13上，且藉由Forming動作而形成穩定之長絲。該長絲一旦形成，則無論成為On狀態之On動作及成為Off狀態之Off動作如何，均可穩定地維持。即，形成有長絲之穩定化層12成為低電阻。再者，電阻變化層13與穩定層12之積層順序亦可相反。
因此，該電阻變化元件1之Off電阻與電阻變化層13之初始電阻(形成前之電阻)大致相同。換言之，Off電阻由電阻變化層13之電阻限制，電阻變化部18之電阻變化與電阻變化層13之電阻變化大致相同。此時，電阻變化層13之膜厚較佳為與於Off狀態下形成之通道障壁B0之寬度相同。即，電阻變化層13之膜厚較佳為與以由Off動作施加之Off電壓之最低值形成之通道障壁B0之寬度相同。或者，電阻變化層13之膜厚較佳為具有如不依存於由Off動作施加之Off電壓之大小，而Off電阻成為由電阻變化層13之膜厚限制(決定)之範圍內之電阻之膜厚。換言之，電阻變化元件1較佳為於Off電阻之最大值由電阻變化層13之膜厚限制(決定)之範圍內進行動作。
藉此，即便由於例如電阻變化層13之膜厚不均，因而施 加於電阻變化層13之Off電壓依每個電阻變化元件1而不同，只要電阻變化層13充分地薄，則無論於哪一電阻變化元件1中，電阻變化層13之長絲(16)皆消失。即，於任一電阻變化元件1中，所形成之通道障壁均成為與電阻變化層13之膜厚相同之寬度，且成為表示無長絲(16)之電阻變化層13本身之Off電阻。
上述電阻變化層13與穩定層12包含不同金屬之氧化物。電阻變化層13之氧化物生成能量較佳為高於穩定層12之氧化物生成能量。其原因如後述。於穩定層12為例如Ta2O5之情形時(氧化物生成能量：△Hf/Oxgen=409.2 eV)，作為電阻變化層13，較理想的是例如氧化鈦(TiO2：△Hf/Oxgen=472.5 eV)、氧化鋁(Al2O3：△Hf/Oxgen=558 eV)、氧化鋯(ZrO2：△Hf/Oxgen=550.3 eV)、氧化鉿(HfO2：△Hf/Oxgen=572.5 eV)。又，亦可於該等材料中添加鋁(Al)、鈷(Co)、鉻(Cr)、鈦(Ti)、鋰(Li)等異種金屬。另一方面，作為穩定層12，並不限於Ta2O5，只要與電阻變化層13相比氧化物能量較低，即可獲得本實施形態之效果。例如，即便使用氧化矽(SiO2：△Hf/Oxgen=455 V)、氧化鈷(CoO：△Hf/Oxgen=237 V)、氧化鎢(WO3：△Hf/Oxgen=280V)作為穩定層12，並與上述電阻變化層13組合，亦可獲得相同之效果。
下部電極14及上部電極11基本上只要具有導電性即可。下部電極14及上部電極11只要包含例如金(Au)、鎳(Ni)、鈷(Co)、鉑(Pt)、釕(Ru)、鎢(W)、銥(Ir)、鈦(Ti)、銅 (Cu)、鉭(Ta)、銥-鉭合金(Ir-Ta)、添加有錫之銦氧化物(ITO)、或該等之合金、或該等之氧化物、氮化物、氟化物、碳化物、矽化物等即可。又，亦可為該等材料之積層體。
其次，參照隨附圖式，對本發明之第1實施形態之電阻變化型非揮發性記憶裝置之動作進行說明。圖8A~圖8E係表示本發明之第1實施形態之電阻變化型非揮發性記憶裝置中之電阻變化元件之長絲之模式圖及載子所感受到之電位之圖表。惟圖8A係表示電阻變化元件1之初始狀態→圖8B係表示Forming後之低電阻狀態(RL)→圖8C係表示Off動作後之高電阻狀態(RH1)→圖8D係表示On動作後之低電阻狀態(RL)→圖8E係表示Off動作後之高電阻狀態(RH1)之各個狀態下之電阻變化元件1之長絲與電子所感受到之電位。
於初始狀態下(圖8A)，於由下部電極14與上部電極11所夾持之電阻變化層13/穩定層12(電阻變化部18)內未形成傳導路徑，而形成有寬度較廣之電位障壁。此時之下部電極14與上部電極11之間(電阻變化部18)之初始電阻為1 GΩ以上。又，因初始之傳導路徑為下部電極14及上部電極11與電阻變化部18之整個接觸面，故電阻依存於電極面積，隨著電極面積減少而高電阻化。又，電阻依存於電阻變化層13及穩定層12之膜厚，電阻會因各自之膜厚增大而增大。
其次，對下部電極14與上部電極11之間施加電壓(此處，對上部電極11施加+5 V)。藉此，傳導路徑(長絲15、 16)以貫通電阻變化部18之方式形成(Forming)(圖8B)。Forming為絕緣膜之軟擊穿(soft breakdown)之機構。因此，Forming所需之電壓依存於電阻變化層13與穩定層12之膜厚。而且，因各自之膜厚增大而Forming所需之電壓亦增大。長絲15、16係連接電阻變化層13/穩定層12中之氧缺陷而形成。藉由長絲15、16之形成而電阻變化部18成為低電阻狀態(RL)，且電阻為10 kΩ以下。長絲15、16之傳導機構為歐姆(相對於施加電壓為線形之電流特性)。長絲15、16形成於接觸面內之一部分。藉此，形成長絲15、16後之電阻不依存於電極面積。因於電阻變化部18內形成有長絲15、16，故電位障壁消失。
其次，對上部電極11施加負的電壓(Off電壓)，而將電阻變化部18高電阻化(Off動作)(圖8C)。藉此，以切斷長絲16之方式再次於電阻變化層13內形成通道障壁(電位障壁)，傳導機構變得如隧道般，電阻變化部18(電阻變化層13)高電阻化(RH1)。此處，關於Off動作後之電阻之電阻變化層13之膜厚依存性及Off電壓依存性於以下進行研究。
圖9係表示Off動作後之電阻之電阻變化層13之膜厚依存性及Off電壓依存性之圖表。縱軸係表示Off電阻(Ω)，橫軸係表示電阻變化層13之膜厚(nm)。此處，分別表示於使用Ta2O5作為穩定層12、使用TiO2作為電阻變化層13之情形(表示為“TaO/TiO2”)、及使用Ta2O5作為穩定層12、使用ZrO2作為電阻變化層13之情形(表示為“TaO/ZrO2”)。曲線係分別表示Off電壓均自上依序為-2.5 V、-2.0 V、-1.5 V 及-1.0 V之情形。
首先，對於使用TiO2作為電阻變化層13之情形進行說明。如圖所示，於電阻變化層13之膜厚較厚之情形時，Off電阻較大地依存於Off電壓。例如，於電阻變化層13之膜厚大於2 nm之範圍內，因Off電壓而Off電阻較大地不均。此係由於利用Off動作之高電阻化之原理包含隨著施加Off電壓氧離子藉由電阻變化層13中之電場而擴散。若施加較高之電壓，則氧離子移動，更多之氧缺陷恢復，藉此於電阻變化層13中形成通道障壁，並高電阻化。然而，因利用電阻變化層13中之電場之氧離子之擴散量依存於各個記憶胞，故於Off動作後之記憶胞間之電阻不均變大。
發現：於本實施形態中，因使電阻變化層13之氧化物生成能量高於穩定層12之氧化物生成能量，故可藉由Off動作(向與電阻變化層13相接觸之電極施加相對的正電壓)而僅選擇性地修復電阻變化層13中之氧缺陷。而且，發現：使用其Off電阻之變化幅度可由電阻變化層13之材料及電阻變化層13之膜厚控制。進而，發現因形成有通道障壁之電阻變化層13之氧化物生成能量較高，故即便進行高溫保管，亦不產生氧擴散，從而獲得優異之高溫穩定性。例如，於該圖中，於不足1 nm之電阻變化層13之膜厚中，Off電阻與電阻變化層13之初始電阻(Forming前之電阻變化層13單層之電阻)相同。即，藉由使電阻變化層13之膜厚極薄膜化(圖中之D2之範圍)，而Off後之通道障壁寬度由電阻變化層13之膜厚自行限制。因此，於至少-1 V以下(絕 對值為1 V以上)之Off電壓中，觀察不到Off電阻之Off電壓依存性。換言之，藉由使用電阻變化層13之膜厚與Off動作後之通道障壁寬度相同之動作區域，而可減少Off電阻之不均。再者，此處，雖表示對上部電極11施加負電壓之情形時之Off動作，但於對下部電極14施加正電壓之情形時之Off動作中亦相同。
根據以上情況，於使用TiO2作為電阻變化層13之情形時，可藉由以成為圖中之D2之範圍之方式薄化至電阻變化層13之材料固有之特定膜厚以下，而滿足上述條件。藉此，可減少Off電阻之不均。此處，作為一例，以D2表示作為於將穩定層12設為膜厚8 nm之氧化鉭(Ta2O5：△Hf/Oxgen=409.2 eV)、將電阻變化層13設為氧化鈦(TiO2：△Hf/Oxgen=472.5 eV)之情形時之電阻變化層13之膜厚之較佳之範圍。因此，於該情形時，藉由將電阻變化層13之膜厚(於可成膜之範圍內)設為大於0且不足1 nm，而可減少Off電阻之不均。進而較佳為，以成為圖中之D1之範圍之方式將電阻變化層13之膜厚(於可成膜之範圍內)設為大於0且不足0.8 nm。再者，穩定層12因穩定地形成長絲15，故其膜厚不限定於上述值。
上述D1及D2係表示將穩定層12設為膜厚8 nm之氧化鉭(△Hf/Oxgen=409.2 eV)、將電阻變化層13設為氧化鈦(△Hf/Oxgen=472.5 eV)時之電阻變化層13之膜厚之較佳之範圍。於該情形時，穩定層12之氧化物生成能量與電阻變化層13之氧化物生成能量之差為63.3 eV。然而，根據上述 議論，認為：只要穩定層12之氧化物生成能量與電阻變化層13之氧化物生成能量之差進一步變大，則可更加減少Off電阻之不均。其次，作為其一例，對於使用ZrO2作為電阻變化層13之情形進行說明。
例如，考慮將穩定層12設為膜厚8 nm之氧化鉭(Ta2O5：△Hf/Oxgen=409.2 eV)、將電阻變化層13設為氧化鋯(ZrO2：△Hf/Oxgen=550.3 eV)之情形。於該情形時，穩定層12之氧化物生成能量與電阻變化層13之氧化物生成能量之差為141.1 eV。此為使用TiO2作為電阻變化層13之情形時之2倍有餘。因此，認為電阻變化層13之膜厚之較佳之範圍亦同樣地為使用TiO2作為電阻變化層13之情形時之至少2倍左右。
圖中進而表示將穩定層12設為膜厚6 nm之氧化鉭(Ta2O5：△Hf/Oxgen=409.2 eV)、將電阻變化層13設為氧化鋯(ZrO2：△Hf/Oxgen=550.3 eV)時之電阻變化層13之膜厚之較佳之範圍D4。於該情形時，可將電阻變化層13之膜厚(於可成膜之範圍內)設為大於0且不足2 nm，進而較佳為可於圖中之D3所示之範圍內(於可成膜之範圍內)設為大於0且不足1.6 nm。藉此，可減少Off電阻之不均。再者，穩定層12因穩定地形成長絲15，故其膜厚不限定於上述值。
再者，認為：即便使用氧化鉿(HfO2：△Hf/Oxgen=572.5 eV)或氧化鋁(Al2O2：△Hf/Oxgen=558.6 eV)代替氧化鋯(ZrO2)，亦因氧化物生成能量接近氧化鋯，故較佳之膜厚之範圍大致相同。
又，若容許些許不均，則Off電阻較佳為10 MΩ以下。此係由於較低之Off電阻有助於On動作之穩定化。更佳為1 MΩ以下。進而較佳為0.7 MΩ以下。雖無特別規定下限，但若考慮材料或膜厚等則現實而言為1 kΩ左右。
其次，對上部電極11施加正的高電壓(On電壓)，將電阻變化部18低電阻化(On動作)(圖8D)。藉此，藉由施加電場而於電阻變化層13中再次形成氧缺陷而通道障壁(電位障壁)消失，藉此再次低電阻化(RL)。由於On動作之機構為藉由Off動作而形成於電阻變化層13內之通道障壁之破壞，故On電壓及On速度較大地依存於Off電阻(先前技術之說明：圖2~圖6)。於本實施形態中，藉由將通道障壁之寬度較薄地控制為特定範圍內而一致(即，使電阻變化層13之膜厚一致)而可減小Off電阻之不均，從而亦減小On電壓及On速度之不均。
以下，藉由對上部電壓11施加電壓，而可於電阻變化層13中產生由電阻變化層13之膜厚限制之通道障壁之生成(圖8C)及消失(圖8D)，從而於Off狀態(圖8C)與On狀態(圖8D)之間反覆進行切換。例如，對上部電極11施加電壓(Off電壓)，將電阻變化部18高電阻化(Off動作)(圖8E)。藉此，以切斷長絲16之方式於電阻變化層13內再次自行限制地形成通道障壁(電位障壁)，傳導機構變得如隧道般，電阻變化部18(電阻變化層13)高電阻化(RH1)。
如以上般，發現：於本實施形態中，Off狀態之電阻可由電阻變化層13之膜厚控制。基於此，藉由使Off狀態之 電阻以由電阻變化層13之膜厚限制之方式動作，而可減少Off電阻之不均，又，亦可減少On動作之不均。即，藉由使Off電阻與由電阻變化層13之膜厚決定之電阻相同，或使電阻變化層13之膜厚與於Off狀態下之通道障壁寬度相同，而可減少Off電阻不均，又，亦能夠減少On動作之不均。
藉由使用本實施形態，而即便不進行驗證動作，亦能夠由電阻變化層13之材料及膜厚限制Off電阻，從而可使Off電阻低不均化。進而，藉由使Off電阻低不均化，而可實現On動作之低電壓化．高速化。
本發明可應用於所有電極間之結構為穩定層與電阻變化層之積層型、且最初形成長絲之長絲型之電阻變化元件。
(第2實施形態)參照隨附圖式，對本發明之第2實施形態之電阻變化型非揮發性記憶裝置之構成進行說明。第2實施形態係將第1實施形態之電阻變化元件應用於1T1R(1電晶體1電阻)型之電阻變化型記憶體(ReRAM)。以下，進行詳細說明。
圖10A及圖10B係表示本發明之第2實施形態之電阻變化型非揮發性記憶裝置之主要部分之構成之剖面圖。圖10A係表示該電阻變化型非揮發性記憶裝置50中之1個記憶胞。該記憶胞包括控制用電晶體2及電阻變化元件1(1T1R型)。圖1B係表示該電阻變化元件1。該電阻變化元件1具有由上部電極11與下部電極14夾持穩定層12與電阻變化層13而成之積層結構。穩定層12與電阻變化層13之膜厚例如 分別為8 nm與0.8 nm。
記憶胞之控制用電晶體2形成於導體基板40之表面區域。控制用電晶體2包括閘極絕緣膜23、閘極22(字元線)、汲極21、源極24及側壁25。於汲極21、源極24上分別連接有接點4。控制用電晶體2及各接點4係由第1層間絕緣膜31覆蓋。汲極21側之接點4係連接於第1配線層(Metal1)之第1配線3。電阻變化元件1係設置於第1配線3上且連接於第1配線3。於電阻變化元件1上連接有通孔9。通孔9係連接於第2配線層(Metal2)上之第2配線6(位元線)。另一方面，源極24側之接點4係連接於共用線8。第1配線3、電阻變化元件1、通孔9及共用配線8係由第2層間絕緣膜32覆蓋。
電阻變化元件1係如第1實施形態所示。電阻變化層13之氧化物生成能量較理想的是高於穩定層12之氧化物生成能量。因電阻變化層13之氧化物生成能量較高，故選擇性地開始電阻變化層13中之氧缺陷之恢復，且僅於電阻變化層13內進行Off動作，而於穩定層12內幾乎不進行Off動作。藉此，可獲得第1實施形態之效果。
作為電阻變化層13之材料，可列舉氧化鈦(TiO2)、氧化鋁(Al2O3)、氧化鋯(ZrO2)、氧化鉿(HfO2)。又，亦可於該等材料中添加鋁(Al)、鈷(Co)、鉻(Cr)、鈦(Ti)、鋰(Li)等異種金屬。此處，使用氧化鋯(ZrO2)。將該氧化鋯(ZrO2)之膜厚設為0.8 nm。作為穩定層12之材料，可列舉氧化鉭(Ta2O5)、氧化矽(SiO2)、氧化鈷(CoO)、氧化鎢(WO3)。此處，使用非晶質之氧化鉭(Ta2O5)。將該氧化鉭(Ta2O5)之膜 厚設為8 nm。
下部電極14及上部電極11基本上只要具有導電性即可。下部電極14及上部電極11只要包含例如金(Au)、鎳(Ni)、鈷(Co)、鉑(Pt)、釕(Ru)、鎢(W)、銥(Ir)、鈦(Ti)、銅(Cu)、鉭(Ta)、銥-鉭合金(Ir-Ta)、添加有錫之銦氧化物(ITO)、或該等之合金、或該等之氧化物、氮化物、氟化物、碳化物、矽化物等即可。又，亦可為該等材料之積層體。
本實施形態中之電阻變化元件1使用氧化鋯作為電阻變化層13。該氧化鋯(ZrO2：△Hf/Oxgen=550.3 eV)與第1實施形態中使用之氧化鈦(TiO2：△Hf/Oxgen=472.5 eV)相比，與氧化鉭(Ta2O5：△Hf/Oxgen=409.2 eV)之氧化物生成能量之差較大。因此，Off動作時之氧缺陷恢復之選擇性更高，Off電阻之控制性大幅提高。
又，藉由於1T1R型之構成中使用並利用控制電晶體2控制On電阻，而可減少On電阻不均。
再者，本實施形態中之電阻變化元件1中所含之MIM(Metal Insulator Metal，金屬-絕緣體-金屬)結構、即上部電極11/電阻變化部18/下部電極14之鄰接之層彼此只要於其等之至少一部分之區域積層即可。又，於本實施形態中，當然亦可調換下部電極14與上部電極11。
其次，對於本發明之第2實施形態之電阻變化型非揮發性記憶裝置之製造方法進行說明。圖11A~圖11H係表示本發明之第2實施形態之電阻變化型非揮發性記憶裝置之製 造方法之剖面圖。
首先，如圖11A所示，於半導體基板40上堆積氧化矽膜(SiO2)及添加有磷之多晶矽膜(P-doped Si)，藉由使用曝光步驟及乾式蝕刻步驟進行圖案化，而形成閘極絕緣膜23及閘極22。其次，如圖11B所示，將閘極22作為掩模進行劑量2×10+15cm-2之磷(P)注入，形成源極24及汲極21。繼而，如圖11C所示，於半導體基板40之整個面堆積第1層間絕緣膜31，藉由使用CMP(Chemical Mechanical Etching，化學機械蝕刻)法而將表面平坦化。於本實施形態中，使用氧化矽膜(SiO2)作為第1層間絕緣膜31。其次，如圖11D所示，於第1層間絕緣膜31使用曝光步驟及乾式蝕刻步驟，於源極24/汲極21上開口接觸孔，堆積氮化鈦膜(TiN)及鎢膜(W)。進而，使用CMP法將表面平坦化並且去除接觸孔以外之氮化鈦膜(TiN)及鎢膜(W)，形成接點4。
其次，如圖11E所示，依序堆積氮化鈦膜(TiN)及鋁膜(Al)而形成金屬配線層，藉由使用曝光步驟及乾式蝕刻步驟進行圖案化，而將第1配線3及共用線8形成於第1配線層(Metal1)。其後，如圖11F所示，堆積膜厚10 nm之釕膜(Ru)。繼而，依序堆積膜厚0.8 nm之氧化鋯膜(ZrO2)、及膜厚8 nm之氧化鉭膜(Ta2O5)。於氧化鋯膜之成膜(ZrO2)中使用ALD(Atomic Layer Deposition，原子層沈積)裝置。於原料中使用ZDEAZ(tetrakis(diethylamino)zirconium，四(二乙胺基)鋯)，且於140℃下形成。於氧化鉭膜(Ta2O5)之形成中，使用RF(radio frequency，射頻)濺鍍裝置。於濺 鍍靶中使用Ta2O5，於腔室內，以10 sccm、5 sccm供給氧氣與氬氣。又，成膜溫度設為350℃、功率設為2 kW。進而，堆積膜厚10 nm之釕膜(Ru)。其後，藉由使用曝光步驟及乾式蝕刻步驟進行圖案化而於第1配線3上形成包含下部電極14、電阻變化層13、穩定層12及上部電極11之電阻變化元件1(ReRAM)。
其次，如圖11G所示，於半導體基板40之整個面堆積第2層間絕緣膜32，藉由使用CMP法而將表面平坦化。於本實施形態中，使用氧化矽膜(SiO2)作為第2層間絕緣膜32。其後，如圖11H所示，於第2層間絕緣膜32上使用曝光步驟及乾式蝕刻步驟而設置通孔，堆積氮化鈦膜(TiN)及鎢膜(W)。進而，使用CMP法將表面平坦化並且去除通孔以外之氮化鈦膜(TiN)及鎢膜(W)，形成通孔9。其次，依序堆積氮化鈦膜(TiN)及鋁膜(Al)而形成金屬配線層，藉由使用曝光步驟及乾式蝕刻步驟進行圖案化，而將第2配線6形成於第2配線層(Metal2)。
藉由以上，製造本實施形態之電阻變化型非揮發性記憶裝置。
圖12係表示對於本發明之第2實施形態之電阻變化型非揮發性記憶裝置與圖1A之電阻變化型非揮發性記憶裝置反覆比較On/Off時之電阻變化之結果之圖表。縱軸係表示電阻(Ω)，橫軸係表示P/E(Program/Erase)cycle、即On/Off反覆次數。圖中，本實施形態之構成之結果以中空圓表示，圖1A之構成之結果以中空四角表示。然而，本實施形態之 構成為Ru(10 nm)/TaOx(8 nm)/ZrOx(0.8 nm)/Ru(10 nm)。圖1A之構成為Ru(10 nm)/TaOx(8 nm)/TiOx(2 nm)/Ru(10 nm)。再者，不進行Off動作時之Off電阻驗證。Off電壓係固定為-2.5 V。On電阻係藉由與電阻變化元件連接之控制電晶體之電晶體電流而控制。
如圖12所示，相對於圖1A之構成之結果中Off電阻顯著不均，於本實施形態之構成之結果中幾乎觀察不到Off電阻之不均。即，藉由使用本實施形態之電阻變化元件1之結構，而可大幅改善反覆On/Off時之電阻之不均。特別是，因藉由電阻變化層13(ZrOx膜)而自行限制通道障壁之生成，故可大幅改善Off電阻之不均。又，於本實施形態中亦能夠獲得第1實施形態之其他效果。
(第3實施形態)參照隨附圖式，對本發明之第3實施形態之電阻變化型非揮發性記憶裝置之構成進行說明。第3實施形態係關於一種將第1實施形態之電阻變化元件作為開關元件而應用於半導體裝置之FPGA(Field Programmable Gate Array，場可程式化閘陣列)區域、將第2實施形態之1T1R型之電阻變化型記憶體作為非揮發性記憶體而應用於半導體裝置之記憶體區域，且與邏輯區域之邏輯LSI(large-scale integration，大型積體電路)混載之半導體裝置。以下，進行詳細說明。
圖13係表示本發明之第3實施形態之半導體裝置之構成之一例之方塊圖。半導體裝置90具備邏輯部60、FPGA部70、及記憶體部80。邏輯部60具有作為邏輯LSI之功能， 且包括CPU(Central Processing Unit，中央處理單元)、SRAM(Static Random Access Memory，靜態隨機存取記憶體)、周邊電路等邏輯電路及記憶體。邏輯部60之構成並未特別限定。FPGA部70具有作為場．可程序化．閘．陣列(FPGA)之功能，且包括複數個第1實施形態之電阻變化元件1作為FPGA之開關元件。FPGA部70藉由設定複數個電阻變化元件1之On狀態/Off狀態，而可再構成邏輯電路。記憶體部80具有作為非揮發性記憶體之功能，且包括複數個第2實施形態之1T1R型之電阻變化型記憶體(電阻變化元件1及控制電晶體2)作為非揮發性記憶體之記憶胞。邏輯部60、FPGA部70及記憶體部80係可相互輸入輸出資料地連接。邏輯部60控制FPGA部70及記憶體部80之動作。FPGA部70亦可控制邏輯部60或記憶體部80之動作。再者，該圖中之邏輯部60、FPGA部70及記憶體部80之佈局為一例，並不限定於該例。
圖14係表示圖13之半導體裝置中之FPGA部70及記憶體部80之構成之一例之概略圖。再者，如已敍述般，邏輯部60之構成並無特別限制，故省略記載。
FPGA部70包括複數條信號線Xi(i=0~n，i、n為整數，圖中表示i=3為止)、複數條信號線Yj(j=0~m，j、m為整數，圖中表示j=3為止)、及複數個電阻變化元件Rij(圖中表示R33為止)。複數條信號線Xi(i=0~n)為於第1方向上延伸之輸入用信號線。複數條信號線Yi(j=0~m)為於與第1方向成直角地相交之第2方向上延伸之輸出用信號線。複數個電 阻變化元件Rij(i=0~n、j=0~m)係對應於複數條信號線Xi(i=0~n)與複數條信號線Yj(j=0~m)所交叉之位置之各者而設置且配置為矩陣狀。各電阻變化元件Rij之一電極係連接於所對應之信號線Xi，另一電極係連接於所對應之信號線Yj。各電阻變化元件Rij藉由施加於信號線Xi及信號線Yj之電壓而設定為On狀態或Off狀態。於電阻變化元件Rij為On狀態、即低電阻狀態之情形時，自信號線Xi供給之信號供給至信號線Yj。另一方面，於電阻變化元件Rij為Off狀態、即高電阻狀態之情形時，自信號線Xi供給之信號不供給至信號線Yj。以如此之方式，各電阻變化元件Rij作為開關元件而發揮功能。因此，複數個電阻變化元件Rij(i=0~n、j=0~m)構成FPGA中之作為開關方塊(switch block)(開關矩陣)之縱橫制交換機(crossbar switch)71。再者，因FPGA之其他構成與先前相同故省略其說明。
記憶體部80包括複數條字元線WLk(k=0~p，k、p為整數，圖中表示k=2為止)、複數條位元線BLl(l=0~q，l、q為整數，圖中表示l=2為止)、複數個記憶胞MCkl(圖中表示MC22為止)、及共用線PL。複數條字元線WLk(k=0~p)係於第1方向上延伸。複數條位元線BLl(l=0~q)係於與第1方向成直角地相交之第2方向上延伸。複數個記憶胞MCkl(k=0~p、l=0~q)係對應於複數條字元線WLk(k=0~p)與複數條位元線BLl(l=0~q)所交叉之位置之各者而設置且配置為矩陣狀。共用線PL係分支而連接於各記憶胞MCkl。各記憶胞MCkl包括電阻變化元件1及控制電晶體 2。控制電晶體2之閘極係連接於所對應之字元線WLk，源極/汲極之一者係連接於共用線PL，源極/汲極之另一者係連接於電阻變化元件1之一電極。電阻變化元件1之另一電極係連接於所對應之位元線BLl。各記憶胞MCkl之電阻變化元件1係藉由施加於字元線WLk及位元線BLl之電壓而設定為On狀態或Off狀態。即，複數個記憶胞MCkl(k=0~p、l=0~q)構成1T1R型之電阻變化型記憶體中之記憶體陣列81。再者，因電阻變化型記憶體之其他構成與先前相同故省略其說明。
圖15係表示FPGA部70及記憶體部80之電阻變化元件之於On狀態及Off狀態下之電阻之圖表。橫軸係表示FPGA部70及記憶體部80，縱軸係表示電阻變化元件之電阻(Ω)。FPGA部70中使用之電阻變化元件(Rij)必需於On狀態下使信號通過，於Off狀態下不使信號通過。因此，將On狀態下之電阻設定為相對較低，將Off狀態下之電阻設定為相對較高。於該圖之例中，作為On狀態下之電阻設為約102 Ω左右，作為Off狀態下之電阻設為約109 Ω左右。為將電阻設定為相對較高，而只要於第1實施形態之電阻變化元件中使電阻變化層13之膜厚較厚即可。藉此，電阻之不均變大，但只要具有特定電阻以上則於動作上無問題。另一方面，記憶體部80中使用之電阻變化元件1係如上述般為高速且穩定地讀出而將Off狀態之電阻設定為相對較低，將On狀態下之電阻設定為相對較高。於該圖之例中，作為On狀態下之電阻設為約103 Ω左右，作為Off狀態下之電阻 設為約105 Ω左右。詳細情況係如第1、2之實施形態之記載。
圖16A及圖16B係分別表示圖14之FPGA部70之縱橫制交換機71之構成之例之圖。於圖15A及圖15B中，x、y係分別對應於縱橫制交換機71之排列之行(編號)、列(編號)。即，x=i、y=j這一欄係表示電阻變化元件Rij之狀態(On狀態/Off狀態)。「1」係表示On狀態，「0」係表示Off狀態。例如，x=0、y=0這一欄係表示電阻變化元件R00之狀態。於圖15A之情形時，例如，因電阻變化元件R00為「1」故為On狀態。而且，因僅電阻變化元件R00、R11、R22、R33為「1」、即On狀態，故信號線X0、X1、X2、X3之信號分別自信號線Y0、Y1、Y2、Y3輸出。另一方面，於圖15B之情形時，因僅電阻變化元件R03、R12、R21、R30為「1」、即On狀態，故信號線X0、X1、X2、X3之信號分別自信號線Y3、Y2、Y1、Y0輸出。
圖17A~圖17C係表示FPGA部70之縱橫制交換機71之動作之例之圖表。其中，圖17A係表示輸入信號。圖17B係表示縱橫制交換機71為圖16A之構成之情形時之輸出信號。圖17C係表示縱橫制交換機71為圖16B之構成之情形時之輸出信號。縱軸均表示針對每種信號之種類之信號強度，橫軸均表示時間(100 μs/dev)。若如圖17A所示之輸入信號輸入至信號線X0~X3，則於圖16A之構成之情形時，如圖17B所示之輸出信號輸出至信號線Y0~Y3。另一方面，若如圖17A所示之輸入信號輸入至信號線X0~X3，則 於圖16B之構成之情形時，如圖17C所示之輸出信號輸出至信號線Y0~Y3。
圖18A~圖18C係表示本發明之第3實施形態之半導體裝置之構成之一例之剖面圖。其中，於圖18A中，為易於理解，而表示圖14中之邏輯部60、FPGA部70及記憶體部80各自之一個元件作為示例。即，於邏輯部60中表示用於邏輯電路之一個電晶體2a，於FGPA部70中表示用於縱橫制交換機71之一個電阻變化元件1b(Rij)，於記憶體部80中表示用於記憶體陣列81之1個記憶胞(MC)。圖18B係表示記憶體陣列81之電阻變化元件1，圖18C係表示縱橫制交換機71之電阻變化元件1b。
記憶體部80之記憶胞(MC)為1T1R型，且包括控制用電晶體2及電阻變化元件1(圖18A)。其詳細情況與第2實施形態相同。即，該電阻變化元件1具有由上部電極11與下部電極14夾持穩定層12與電阻變化層13而成之積層結構(圖18B)。穩定層12與電阻變化層13之膜厚例如分別為8 nm與0.8 nm。記憶胞之控制用電晶體2形成於其他區域及由元件分離層41分離之導體基板40之表面區域。控制用電晶體2包括閘極絕緣膜23、閘極22(字元線WL)、汲極21、源極24及側壁25。於汲極21、源極24上分別連接有接點4。控制電晶體2及各接點4係由第1層間絕緣膜31覆蓋。汲極21側之接點4係連接於第1配線層(Metal1)之第1配線3。電阻變化元件1係設置於第1配線3上且連接於第1配線3。於電阻變化元件1上連接有通孔9。通孔9係連接於第2配線層 (Metal2)上之第2配線6(位元線BL)。另一方面，源極24側之接點4係連接於共用線8(PL)。第1配線3、電阻變化元件1、通孔9及共用配線8係由第2層間絕緣膜32覆蓋。再者，記憶體部80之控制用電晶體2就施加電壓或流動之電流之方面而言，耐壓高於邏輯部60之電晶體2a。例如，閘極絕緣膜23之膜厚厚於閘極絕緣膜23a之膜厚。
FPGA部70之縱橫制交換機71包括電阻變化元件1b(Rij)(圖18A)。該電阻變化元件1b具有由上部電極11b與下部電極14b夾持穩定層12b與電阻變化層13b而成之積層結構(圖18C)。穩定層12與電阻變化層13之膜厚例如分別為8 nm與0.8 nm。作為信號線Xi之第1配線3b係形成於第1配線層(Metal1)。電阻變化元件1b係設置於第1配線3b上且連接於第1配線3b。於電阻變化元件1b上連接有通孔9b。通孔9b係連接於第2配線層(Metal2)上之作為信號線Yj之第2配線6。
邏輯部60之電晶體2a係形成於其他區域及由元件分離層41分離之導體基板40之表面區域。電晶體2a包括閘極絕緣膜23a、閘極22a、汲極21a、源極24a及側壁25a。於汲極21a、源極24a上分別連接有接點4a。電晶體2a及各接點4a係由第1層間絕緣膜31覆蓋。接點4a係連接於第1配線層(Metal1)之第1配線3a。於第1配線3a上連接有通孔9a。通孔9a係連接於第2配線層(Metal2)上之第2配線6a。第1配線3a、及通孔9a係由第2層間絕緣膜32覆蓋。
圖19係表示圖18之記憶體部80中之電阻變化元件1之讀 出電流與讀出電壓之關係之一例之圖表。橫軸係表示讀出電壓(V)，縱軸係表示讀出電流(μA)。於該情形時，On狀態下之電阻(On電阻)為5 kΩ，Off狀態下之電阻(Off電阻)為0.1 MΩ。例如，藉由約0.1 V之讀出電壓，而可於On狀態下獲得20 μA之電流，於Off狀態下獲得大致0 μA之電流。
其次，對於本發明之第3實施形態之半導體裝置之製造方法進行說明。圖20A~圖20G係表示本發明之第3實施形態之半導體裝置之製造方法之剖面圖。
首先，如圖20A所示，使用通常之步驟於半導體基板40上形成元件分離層41。其後，於記憶體部80及邏輯部60中，於半導體基板40上堆積氧化矽膜(SiO2)及添加有磷之多晶矽膜(P-doped Si)，藉由使用曝光步驟及乾式蝕刻步驟進行圖案化而形成閘極絕緣膜23、23a及閘極22、22a。其次，如圖20B所示，將閘極22、22a作為掩模進行劑量2×10+15 cm-2之磷(P)注入，形成源極24、24a及汲極21、21a。繼而，如圖20C所示，於半導體基板40整個面堆積第1層間絕緣膜31，藉由使用CMP(Chemical Mechanical Polishing，化學機械拋光)法而將表面平坦化。於本實施形態中，使用氧化矽膜(SiO2)作為第1層間絕緣膜31。其次，於記憶體部80及邏輯部60中，於第1層間絕緣膜31使用曝光步驟及乾式蝕刻步驟而於源極24、24a/汲極21、21a上開口接觸孔，堆積氮化鈦膜(TiN)及鎢膜(W)。進而，使用CMP法將表面平坦化，並且去除接觸孔以外之氮化鈦膜 (TiN)及鎢膜(W)，形成接點4、4a。進而，依序堆積氮化鈦膜(TiN)及鋁膜(Al)而形成金屬配線層，使用曝光步驟及乾式蝕刻步驟進行圖案化。藉此，於記憶體部80中，將第1配線3及共用配線8形成於第1配線層(Metal1)。於邏輯部60中，將第1配線3a形成於第1配線層(Metal1)。於FPGA部70中，將第1配線3b形成於第1配線層(Metal1)。
其後，如圖20D所示，於半導體基板40之整個面堆積膜厚10 nm之釕膜(Ru)14f。繼而，以抗蝕劑覆蓋邏輯部60及FPGA部70，於記憶體部80堆積膜厚0.8 nm之氧化鋯膜(ZrO2)13f。其後，去除抗蝕劑。另一方面，以抗蝕劑覆蓋記憶體部80，於邏輯部60及FPGA部70堆積膜厚8 nm之氧化鋯膜(ZrO2)13af。其後，去除抗蝕劑。氧化鋯膜之成膜(ZrO2)使用ALD(Atomic Layer Deposition)裝置。於原料中使用ZDEAZ(四二乙胺基鋯)，且於140℃下形成。繼而，如圖20E所示，於半導體基板40之整個面堆積膜厚8 nm之氧化鉭膜(Ta2O5)12f。於氧化鉭膜(Ta2O5)之形成中，使用RF濺鍍裝置。於濺鍍靶中使用Ta2O5，於腔室內，以10 sccm、5 sccm供給氧氣及氬氣。又，成膜溫度設為350℃、功率設為2 kW。進而，於半導體基板40之整個面堆積膜厚10 nm之釕膜(Ru)11f。其後，如圖20F所示，藉由使用曝光步驟及乾式蝕刻步驟進行圖案化，而於記憶體部80之第1配線3上形成包含下部電極14、電阻變化層13、穩定層12及上部電極11之電阻變化元件1，於FPGA部70之第1配線3b上形成包含下部電極14b、電阻變化層13b、穩 定層12b及上部電極11b之電阻變化元件1b。
其次，如圖20G所示，於半導體基板40之整個面堆積第2層間絕緣膜32，藉由使用CMP法而將表面平坦化。於本實施形態中，使用氧化矽膜(SiO2)作為第2層間絕緣膜32。其後，於第2層間絕緣膜32上使用曝光步驟及乾式蝕刻步驟，而於共用線8、上部電極11、上部電極11b及第1配線3a上設置通孔，堆積氮化鈦膜(TiN)及鎢膜(W)。進而，使用CMP法將表面平坦化，並且去除通孔以外之氮化鈦膜(TiN)及鎢膜(W)，形成通孔9、9b、9a。其次，依序堆積氮化鈦膜(TiN)及鋁膜(Al)而形成金屬配線層，藉由使用曝光步驟及乾式蝕刻步驟進行圖案化，而將第2配線6、6b、6a形成於第2配線層(Metal2)。
藉由以上，製造本實施形態之半導體裝置。
再者，於本實施形態中，無需邏輯部60、FPGA部70及記憶體部80全部備齊，例如，亦可僅為邏輯部60及記憶體部80。
本實施形態亦能夠獲得與第1、2實施形態相同之效果。而且，本實施形態之半導體裝置可藉由些許之步驟之變更而將使用有本發明之電阻變化元件之FPGA或記憶體陣列混載於邏輯LSI，從而可大幅削減製造成本。進而，不改變邏輯LSI之器件參數即可混載使用有電阻變化元件之FPGA或記憶體陣列。
如以上般，本發明之電阻變化元件可應用於普通非揮發性記憶體、微計算機混載非揮發性記憶體。而且，可控制 為記憶體元件之On/Off電阻比，故亦可向FPGA用非揮發開關及開關．記憶體混載元件等新領域應用。
應明確：本發明並不限定於上述各實施形態，且於本發明之技術思想之範圍內，各實施形態可進行適當變形或變更。
1‧‧‧電阻變化元件
1b‧‧‧電阻變化元件
2‧‧‧電晶體
2a‧‧‧電晶體
3‧‧‧第1配線
3a‧‧‧第1配線
3b‧‧‧第1配線
4‧‧‧接點
4a‧‧‧接點
6‧‧‧第2配線
6a‧‧‧第2配線
6b‧‧‧第2配線
8‧‧‧共用線
9‧‧‧通孔
9a‧‧‧通孔
9b‧‧‧通孔
11‧‧‧上部電極
11b‧‧‧上部電極
11f‧‧‧釕膜
12‧‧‧穩定層
12b‧‧‧穩定層
12f‧‧‧氧化鉭膜
13‧‧‧電阻變化層
13af‧‧‧氧化鋯膜
13b‧‧‧電阻變化層
13f‧‧‧氧化鋯膜
14‧‧‧下部電極
14b‧‧‧下部電極
14f‧‧‧釕膜
15‧‧‧長絲
16‧‧‧長絲
18‧‧‧電阻變化部
21‧‧‧汲極
21a‧‧‧汲極
22‧‧‧閘極
22a‧‧‧閘極
23‧‧‧閘極絕緣膜
23a‧‧‧閘極絕緣膜
24‧‧‧源極
24a‧‧‧源極
25‧‧‧側壁
25a‧‧‧側壁
31‧‧‧第1層間絕緣膜
32‧‧‧第2層間絕緣膜
40‧‧‧半導體基板
41‧‧‧元件分離層
50‧‧‧電阻變化型非揮發性記憶裝置
60‧‧‧邏輯部
70‧‧‧FPGA部
71‧‧‧縱橫制交換機
80‧‧‧記憶體部
81‧‧‧記憶體陣列
90‧‧‧半導體裝置
101‧‧‧電阻變化元件
102‧‧‧電晶體
103‧‧‧第1配線
104‧‧‧接點
106‧‧‧第2配線
108‧‧‧共用線
109‧‧‧通孔
111‧‧‧上部電極
112‧‧‧第1電阻變化層
113‧‧‧第2電阻變化層
114‧‧‧下部電極
115‧‧‧長絲
116‧‧‧長絲
B0‧‧‧通道障壁
BL‧‧‧位元線
MCkl‧‧‧記憶胞
PL‧‧‧共用線
Rij‧‧‧電阻變化元件
WL‧‧‧字元線
Xi‧‧‧輸入用信號線
Yi‧‧‧輸出用信號線
圖1A係表示該非專利文獻2及非專利文獻3之電阻變化型記憶體之主要部分構成之剖面圖。
圖1B係表示該非專利文獻2及非專利文獻3之電阻變化型記憶體之主要部分構成之剖面圖。
圖2A係表示於使用圖1A所示之電阻變化型記憶體之結構之情形時之Reset動作時之切換電流之暫態響應之圖表。
圖2B係表示於使用圖1A所示之電阻變化型記憶體之結構之情形時之On動作時之切換電流之暫態響應之圖表。
圖2C係表示於使用圖1A所示之電阻變化型記憶體之結構之情形時之On動作時之切換電流之暫態響應之圖表。
圖3A係表示於對高電阻狀態之複數個樣本施加2 V至7 V之On電壓脈衝之情形時之電阻分佈之圖表(魏普圖)。
圖3B係表示於圖3A之情形時之On動作(低電阻化)成功率之圖表。
圖4係表示On動作成功率之Off電壓依存性。
圖5係On狀態之電阻分佈及Off狀態之電阻分佈之Off電壓依存性。
圖6係表示圖1A之構成之電阻變化元件之On動作機構之模式圖。
圖7係表示本發明之第1實施形態之電阻變化型非揮發性記憶裝置中之電阻變化元件之構成之剖面圖及於Off狀態下電子所感受到之電位之圖表。
圖8A係表示本發明之第1實施形態之電阻變化型非揮發性記憶裝置中之電阻變化元件之長絲之模式圖及載子所感受到之電位之圖表。
圖8B係表示本發明之第1實施形態之電阻變化型非揮發性記憶裝置中之電阻變化元件之長絲之模式圖及載子所感受到之電位之圖表。
圖8C係表示本發明之第1實施形態之電阻變化型非揮發性記憶裝置中之電阻變化元件之長絲之模式圖及載子所感受到之電位之圖表。
圖8D係表示本發明之第1實施形態之電阻變化型非揮發性記憶裝置中之電阻變化元件之長絲之模式圖及載子所感受到之電位之圖表。
圖8E係表示本發明之第1實施形態之電阻變化型非揮發性記憶裝置中之電阻變化元件之長絲之模式圖及載子所感受到之電位之圖表。
圖9係表示Off動作後之電阻之電阻變化層13之膜厚依存性及Off電壓依存性之圖表。
圖10A係表示本發明之第2實施形態之電阻變化型非揮發性記憶裝置之主要部分之構成之剖面圖。
圖10B係表示本發明之第2實施形態之電阻變化型非揮發性記憶裝置之主要部分之構成之剖面圖。
圖11A係表示本發明之第2實施形態之電阻變化型非揮發性記憶裝置之製造方法之剖面圖。
圖11B係表示本發明之第2實施形態之電阻變化型非揮發性記憶裝置之製造方法之剖面圖。
圖11C係表示本發明之第2實施形態之電阻變化型非揮發性記憶裝置之製造方法之剖面圖。
圖11D係表示本發明之第2實施形態之電阻變化型非揮發性記憶裝置之製造方法之剖面圖。
圖11E係表示本發明之第2實施形態之電阻變化型非揮發性記憶裝置之製造方法之剖面圖。
圖11F係表示本發明之第2實施形態之電阻變化型非揮發性記憶裝置之製造方法之剖面圖。
圖11G係表示本發明之第2實施形態之電阻變化型非揮發性記憶裝置之製造方法之剖面圖。
圖11H係表示本發明之第2實施形態之電阻變化型非揮發性記憶裝置之製造方法之剖面圖。
圖12係表示對於本發明之第2實施形態之電阻變化型非揮發性記憶裝置與圖1A之電阻變化型非揮發性記憶裝置反覆比較On/Off時之電阻變化之結果之圖表。
圖13係表示本發明之第3實施形態之半導體裝置之構成之一例之方塊圖。
圖14係表示圖13之半導體裝置中之FPGA部及記憶體部 之構成之一例之概略圖。
圖15係表示FPGA部及記憶體部之電阻變化元件之於On狀態及Off狀態下之電阻之圖表。
圖16A係表示圖14之FPGA部之縱橫制交換機之構成之例之圖。
圖16B係表示圖14之FPGA部之縱橫制交換機之構成之例之圖。
圖17A係表示FPGA部之縱橫制交換機之動作之例之圖表。
圖17B係表示FPGA部之縱橫制交換機之動作之例之圖表。
圖17C係表示FPGA部之縱橫制交換機之動作之例之圖表。
圖18A係表示本發明之第3實施形態之半導體裝置之構成之一例之剖面圖。
圖18B係表示本發明之第3實施形態之半導體裝置之構成之一例之剖面圖。
圖18C係表示本發明之第3實施形態之半導體裝置之構成之一例之剖面圖。
圖19係表示圖18之記憶體部中之電阻變化元件之讀出電流與讀出電壓之關係之一例之圖表。
圖20A係表示本發明之第3實施形態之半導體裝置之製造方法之剖面圖。
圖20B係表示本發明之第3實施形態之半導體裝置之製造 方法之剖面圖。
圖20C係表示本發明之第3實施形態之半導體裝置之製造方法之剖面圖。
圖20D係表示本發明之第3實施形態之半導體裝置之製造方法之剖面圖。
圖20E係表示本發明之第3實施形態之半導體裝置之製造方法之剖面圖。
圖20F係表示本發明之第3實施形態之半導體裝置之製造方法之剖面圖。
圖20G係表示本發明之第3實施形態之半導體裝置之製造方法之剖面圖。
1‧‧‧電阻變化元件
11‧‧‧上部電極
12‧‧‧穩定層
13‧‧‧電阻變化層
14‧‧‧下部電極
18‧‧‧電阻變化部
B0‧‧‧通道障壁

Claims (12)

  1. 一種電阻變化型非揮發性記憶裝置，其具備第1電極、設置於上述第1電極上之電阻變化部、及設置於上述電阻變化部上之第2電極；上述電阻變化部包括設置於上述第1電極上且其電阻因所施加之電壓而變化之電阻變化層、及設置於上述電阻變化層上且形成長絲之穩定層；上述電阻變化層與上述穩定層為不同之金屬氧化物，上述電阻變化層之氧化物生成能量高於上述穩定層之氧化物生成能量，上述電阻變化層之膜厚具有使上述電阻變化部之斷開狀態之電阻成為由上述膜厚限制之範圍內之電阻之值。
  2. 如請求項1之電阻變化型非揮發性記憶裝置，其中上述斷開狀態之電阻無論斷開電壓如何均為固定。
  3. 如請求項2之電阻變化型非揮發性記憶裝置，其中上述電阻變化層之膜厚係基於上述電阻變化層之氧化物生成能量與上述穩定層之氧化物生成能量之差而設定。
  4. 如請求項3之電阻變化型非揮發性記憶裝置，其中上述穩定層為氧化鉭、氧化矽、氧化鈷及氧化鎢中之任一者，上述電阻變化層為氧化鈦、氧化鋁、氧化鋯及氧化鉿中之任一者。
  5. 如請求項4之電阻變化型非揮發性記憶裝置，其中上述穩定層為氧化鉭，上述電阻變化層為氧化鈦，且上述電阻變化層之膜厚不足1 nm。
  6. 如請求項4之電阻變化型非揮發性記憶裝置，其中上述 穩定層為氧化鉭，上述電阻變化層為氧化鋯，且上述電阻變化層之膜厚不足2 nm。
  7. 如請求項1至6中任一項之電阻變化型非揮發性記憶裝置，其中上述電阻變化層之膜厚與於上述斷開狀態下所形成之通道障壁之寬度相同。
  8. 如請求項1至7中任一項之電阻變化型非揮發性記憶裝置，其中上述電阻變化型非揮發性記憶裝置係於上述斷開狀態之電阻之最大值由上述電阻變化層之膜厚限制之區域內進行動作。
  9. 如請求項1至8中任一項之電阻變化型非揮發性記憶裝置，其中上述電阻變化型非揮發性記憶裝置其上述斷開狀態之電阻為1 kΩ以上且10 MΩ以下。
  10. 一種半導體裝置，其具備包括複數個記憶胞之記憶體部、及利用上述記憶體部執行資訊處理之邏輯部，且上述複數個記憶胞之各者包括如請求項1至8中任一項之電阻變化型非揮發性記憶裝置。
  11. 一種半導體裝置，其係如請求項10之半導體裝置，且進而具備包括開關方塊之FPGA部，上述開關方塊包含複數個開關，上述複數個開關之各者包括第3電極、設置於上述第3電極上且其電阻因所施加之電壓而變化之第2電阻變化層、設置於上述第2電阻變化層上且形成長絲之第2穩定層及設置於上述第2穩定層上之第4電極；上述第2電阻變化層之膜厚厚於上述複數個記憶胞之各者之電阻變化層之膜厚。
  12. 一種電阻變化型非揮發性記憶裝置之動作方法，其係如下之電阻變化型非揮發性記憶裝置之動作方法，即，上述電阻變化型非揮發性記憶裝置具備第1電極、設置於上述第1電極上之電阻變化部、及設置於上述電阻變化部上之第2電極；上述電阻變化部包括設置於上述第1電極上且其電阻因所施加之電壓而變化之電阻變化層、及設置於上述電阻變化層上且形成長絲之穩定層；上述電阻變化層與上述穩定層為不同之金屬氧化物，上述電阻變化層之氧化物生成能量高於上述穩定層之氧化物生成能量，上述電阻變化層之膜厚具有使上述斷開狀態之電阻成為由上述膜厚限制之範圍內之電阻之值；上述電阻變化型非揮發性記憶裝置之動作方法具備以下步驟：於形成上述電阻變化部之情形時，對上述第1電極與上述第2電極之間施加形成電壓，而於上述電阻變化層及上述穩定層形成長絲；於使上述電阻變化部成為斷開狀態之情形時，對上述第1電極與上述第2電極之間施加斷開電壓，而去除上述電阻變化層之長絲；及於使上述電阻變化部成為接通狀態之情形時，對上述第1電極與上述第2電極之間施加接通電壓，而形成上述電阻變化層之長絲。
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