JP6687122B2 - 再構成可能回路およびその使用方法 - Google Patents

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Description

本発明は、不揮発性抵抗スイッチを有する再構成可能回路と、再構成可能回路を使用するための方法とに関する。
典型的な半導体集積回路(IC)は、半導体基板上に構築されたトランジスタと、トランジスタを接続するために使用される上層配線とによって構成される。トランジスタおよび配線のパターンは、ICの設計段階において決定される。トランジスタと配線との間の相互接続は、製造後に変更することができない。ICの柔軟性を改善するために、フィールドプログラマブルゲートアレイ(FPGA)が提案され、開発されている。FPGAにおいて、エンドユーザの要求に従って製造後にメモリを構成することによって、異なる論理演算および相互接続が実現され得るように、演算および相互接続情報を含む構成データがメモリ内に含まれる。FPGA内の相互接続は、メモリ内に記憶された相互接続情報に従って、FPGA内に配置されたルーティングマルチプレクサ(MUX)内またはルーティングファブリック内のスイッチのオンおよびオフを制御することによって変更され得る。
FPGAの比較的大きいエネルギー消費は、商用FPGAのIoT(インターネットオブシングス)デバイスへの組み込みを制限する。商用FPGSの大部分において、構成データを記憶するためにSRAM(スタティックランダムアクセスメモリ)が使用される。典型的には、SRAMの各メモリセルは、6つのトランジスタで構成され、各現代のFPGAチップは、10M(1千万)よりも多くのSRAMのメモリセルを有する。これは、FPGAにおける極めて大面積のオーバヘッド、コスト、およびエネルギー消費を引き起こす。この説明において、構成データを記憶するメモリとしてSRAMを使用するFPGAは、SRAMベースのFPGA、またはSRAM FPGAと呼ばれる。
最近、SRAMベースのFPGAの課題を克服し、小面積のオーバヘッドを達成するために、トランジスタ層上の配線間に集積されたNanobridge(登録商標)(NB)のような不揮発性抵抗スイッチ(NVRS)を有するFPGAが提案されている[非特許文献1、非特許文献2]。NBを有するFPGAは、NBFPGA(Nanobridge(登録商標)フィールドプログラマブルゲートアレイ)と呼ばれる。NBの不揮発性は、ゼロ待機電力消費にも寄与する。LSI(大規模集積回路)のメモリ部分に適用され得るNVRSの例が[特許文献1]において開示されている。
図1は、NBFPGAの典型的な構成を示す。多数のセル101がNBFPGAのセルアレイを構成する。各セル101は、ルーティングMUX102と論理ブロック103とを含む。この例において、論理ブロック103は、2つのルックアップテーブル(LUT)104と、2つのD型フリップフロップ105と、2つのセレクタ106とを含む。ルーティングMUX102は、論理ブロック103および隣接するセル101に接続された、格子状に配置された複数の入力線および出力線を含む。入力線と出力線との間の各交点または交差においてデータルーティングスイッチ107が配置される。したがって、ルーティングMUX102は、クロスバー構造を有する。図1において、拡大視110は、入力線IN0、IN1と出力線OUT0、OUT1との間の交点において配置された4つのデータルーティングスイッチ107またはNBを示す。各データルーティングスイッチ107は、互いに直列に接続された2つのNVRS S11、S12から構成される。一方のNVRS S11は、入力線に結合され、他方のNVRS S12は、出力線に結合される。クロスバーの1つのスイッチ107内の両方のNVRS S11、S12が、NVRSが低抵抗を有するオン状態またはセット状態にあるとき、スイッチ107は、入力線を出力線に電気的に接続する。入力線から出力線に信号が送信され得る。一方、スイッチ107内の両方のNVRS S11、S12は、NVRSが高抵抗を有するオフ状態またはリセット状態にあり、スイッチ107は、入力線を出力線に電気的に接続しない。入力線から出力線に信号が送信され得ない。各スイッチ107を構成する2つのNVRS S11、S12は、NBFPGA内のデータルーティングのみに使用される。
国際公開第2015/198573号パンフレット 日本国特開2013-77681号公報 米国特許第7486111号明細書
Munehiro Tadaら、Improved OFF-State Reliability of Nonvolatile Resistive Switch with Low Programming Voltage、IEEE TRANSACTIONS ON ELECTRON DEVICES、Vol.59、No.9、2357〜2362頁、2012年9月 Makoto Miyamuraら、Low-power programmable-logic cell arrays using nonvolatile complementary atom switch、ISQED 2014、330〜334頁 Xu Baiら、Architecture of Reconfigurable-Logic Cell Array with Atom Switch: Cluster Size & Routing Fabrics、FPGA 2015、269頁
NBFPGAにおいて、NBクロスバーは、NBFPGAの総面積の60%よりも多くを必要とし、これは、NBFPGAの柔軟性を幾分損なう。NBFPGAの比較的低い柔軟性は、その広い用途を依然として制限する。
本発明の例示的な目的は、NBFPGAよりも高い柔軟性を有し、FPGAとメモリの両方として機能することができる再構成可能回路を提供することである。
本発明の別の例示的な目的は、FPGAとメモリの両方として機能することができる再構成可能回路を使用するための方法を提供することである。
本発明の例示的な態様によれば、再構成可能回路は、第１の配線と、前記第１の配線と第１の電圧の第１の電源線との間に配置された第１のスイッチ要素と、第２の配線と、前記第２の配線と、前記第１の電圧と異なる第２の電圧の第２の電源線との間に配置された第２のスイッチ要素と、前記第１の配線と前記第２の配線との間に配置された抵抗スイッチアセンブリであって、第１の不揮発性抵抗スイッチと、第１の端部が前記第１の不揮発性抵抗スイッチの第１の端部に結合された第２の不揮発性抵抗スイッチとを含む、抵抗スイッチアセンブリと、パストランジスタとを備える再構成可能回路であって、前記第１の不揮発性抵抗スイッチの第２の端部が前記第１の配線に結合され、前記第２の不揮発性抵抗スイッチの第２の端部が前記第２の配線に結合され、前記第１の配線と前記第２の配線との間に複数の前記抵抗スイッチアセンブリが配置され、前記パストランジスタが、前記第１の配線への前記第１の不揮発性抵抗スイッチの結合部と、前記第２の配線への前記第２の不揮発性抵抗スイッチの結合部との間の部分内に挿入されるように、前記複数の抵抗スイッチアセンブリの各々の中に前記パストランジスタが配置される。
本発明の別の例示的な態様によれば、方法は、第１の配線と、第２の配線と、前記第１の配線と前記第２の配線との間に配置された抵抗スイッチアセンブリと、パストランジスタとを備える再構成可能回路であって、前記抵抗スイッチアセンブリが、第１の不揮発性抵抗スイッチと、第１の端部が前記第１の不揮発性抵抗スイッチの第１の端部に結合された第２の不揮発性抵抗スイッチとを含み、前記第１の不揮発性抵抗スイッチの第２の端部が前記第１の配線に結合され、前記第２の不揮発性抵抗スイッチの第２の端部が前記第２の配線に結合され、前記第１の配線と前記第２の配線との間に複数の前記抵抗スイッチアセンブリが配置され、前記パストランジスタが、前記第１の配線への前記第１の不揮発性抵抗スイッチの結合部と、前記第２の配線への前記第２の不揮発性抵抗スイッチの結合部との間の部分内に挿入されるように、前記複数の抵抗スイッチアセンブリの各々の中に前記パストランジスタが配置された、再構成可能回路を使用するための方法であって、前記第１の不揮発性抵抗スイッチおよび前記第２の不揮発性抵抗スイッチがオン状態にある第１の状態と、前記第１の不揮発性抵抗スイッチおよび前記第２の不揮発性抵抗スイッチがオフ状態にある第２の状態とのうちの１つを選択的に作ることによって、前記第１の不揮発性抵抗スイッチおよび前記第２の不揮発性抵抗スイッチを前記第１の配線と前記第２の配線との間のデータルーティングスイッチとして使用することと、前記第１の不揮発性抵抗スイッチおよび前記第２の不揮発性抵抗スイッチのうちの一方をオン状態にし、他方をオフ状態にすることによって、前記第１の不揮発性抵抗スイッチおよび前記第２の不揮発性抵抗スイッチをメモリ要素として使用することとを含む。
図1は、NBFPGAの例示的な構造を示す概略図である。 図2は、本発明の第1の例示的な実施形態による再構成可能回路を示す回路図である。 図3A〜図3Dは、再構成可能回路の動作の例を示す回路図である。 図4は、様々な半導体デバイスのエネルギー効率と柔軟性とを示すグラフである。 図5は、不揮発性抵抗要素の例の断面図である。 図6は、第1の例示的な実施形態による別の再構成可能回路を示す回路図である。 図7は、図6に示す再構成可能回路をプログラミングするためのタイミングチャートである。 図8は、第2の例示的な実施形態による再構成可能回路を示す回路図である。 図9Aおよび図9Bは、図8に示す再構成可能回路の動作の例を示す回路図である。 図10は、プログラム回路を有する再構成可能回路の回路図である。 図11は、プログラム回路と直列読み出し回路とを有する再構成可能回路の回路図である。 図12は、プログラム回路と並列読み出し回路とを有する再構成可能回路の回路図である。 図13は、第3の例示的な実施形態による再構成可能回路を示す回路図である。 図14Aおよび図14Bは、第4の例示的な実施形態によるNBPLMD(Nanobridge(登録商標)プログラマブル論理メモリデバイス)の柔軟な構成を説明する図である。 図15は、NBPLMDのセルを示す回路図である。
次に、本発明の例示的な実施形態について、添付図面を参照して説明する。
(第1の例示的な実施形態)
図2は、本発明の第1の例示的な実施形態による再構成可能回路を示す。再構成可能回路は、第1の配線L1と、第1の配線L1と第1の電圧V1の第1の電源線との間に配置された第1のスイッチ要素SW1と、第2の配線L2と、第2の配線L2と電圧V2の第2の電源線との間に配置された第2のスイッチ要素SW2と、第1の配線L1と第2の配線L2との間に配置された抵抗スイッチアセンブリ111とを含む。電圧V1およびV2は、互いに異なる。抵抗スイッチアセンブリ111は、第1のNVRS(不揮発性抵抗スイッチ)S1と、第1の端部が第1のNVRS S1の第1の端部に結合された第2のNVRS S2とを含む。第1のNVRS S1の第2の端部は、第1の配線L1に結合され、第2のNVRS S2の第2の端部は、第2の配線L2に結合される。説明の目的のために、図2において、端子T1およびT2は、それぞれ第1の配線L1および第2の配線L2の端部において示されている。端子T3は、第1のNVRS S1と第2のNVRS S2との間の結合部またはノードに接続される。NVRS S1、S2は、第1のラインL1、第2のライン、および結合部の間に制御電圧を印加することによって、オン状態、すなわち低抵抗状態、またはオフ状態、すなわち高抵抗状態に別々かつ任意にプログラムされる。両方のNVRS S1、S2から分離されたノードは、第1のNVRS S1の第1の端部と第2のNVRS S2の第1の端部の結合部として設けられ得る。代替的には、第1のNVRS S1および第2のNVRS S2のうちの1つの一部が、結合部として機能することができる。
本例示的な実施形態の一例において、スイッチ要素SW1、SW2は、MOS(金属酸化物半導体)トランジスタであり得、電圧V1、V2は、それぞれ、電源電圧VDDおよび接地電位GNDであり得る。
図2に示す再構成可能回路において、2つのNVRS S1、S2がノードを介して直列に接続された抵抗スイッチアセンブリ111は、第1の配線L1と第2の配線L2との間に配置される。したがって、抵抗スイッチアセンブリ111は、1入力2出力のNB(Nanobridge(登録商標))を構成することができる。本例示的な実施形態の再構成可能回路は、データルーティングスイッチとメモリセルの両方を実装するためにNBを使用する。再構成可能回路によって実現されたデータルーティングスイッチは、FPGA(フィールドプログラマブルゲートアレイ)内のパスルーティングのために使用され得る。ここで、再構成可能回路がデータルーティングスイッチとして使用されるモードは、データルーティングモードと呼ばれ、回路がメモリセルとして使用される別のモードは、メモリモードと呼ばれる。
データルーティングモードにおいて、スイッチ要素SW1、SW2の両方がオフにされる。NVRS S1、S2は、端子T1、T2間、すなわち、第1の配線L1と第2の配線L2との間のデータルーティングを制御するように構成される。端子T1、T2間のデータルーティングを可能にするとき、両方のNVRS S1、S2は、オン状態にプログラムされるか、オン状態にされる。端子T1、T2間のデータルーティングを無効にするとき、NVRS S1、S2の両方がオフ状態にされる。2つの直列に接続されたNVRSは、電圧ストレスが各NVRSについて半分に分割されるので、低いプログラミング電圧および高いオフ状態の信頼性に寄与することができる[非特許文献1、非特許文献2]。
メモリモードにおいて、データを記憶するために、NVRS S1、S2の一方は、オン状態にされ、他方は、オフ状態にされる。たとえば、NVRS S1がオンにされ、NVRS S2がオフにされたとき、データ"1"が記憶される。読み出し動作において、電圧V1、V2を、それぞれ、配線L1、L2に印加するために、スイッチ要素SW1、SW2の両方がオンにされる。結果として、メモリ出力が端子T3から読み出され得る。メモリが"1"を記憶する場合、端子T3から読み出される電圧は、電圧V1に近い値である。NVRS S1がオフにされ、NVRS S2がオンにされた場合、データ"0"が記憶されV2に近い電圧が読み出され得る。NVRS S1またはS2のいずれかに対する電圧ストレスは、データルーティングモードにおける電圧ストレスよりも2倍大きいが、極端に短い読み出し時間は、信頼性の問題を生じさせない。
図3A〜図3Dは、本例示的な実施形態の再構成可能回路の動作の例を示す。図3A〜図3Dにおいて、スイッチ要素SW1、SW2は、それぞれ、pMOSトランジスタM1およびnMOSトランジスタM2であり、電圧V1、V2は、それぞれ、VDDおよびGNDであると仮定する。端子T1およびT2は、それぞれ、データルーティングのための入力端子INおよび出力端子OUTである。端子T3は、メモリ出力端子MOUTである。データルーティングモードにおいて、pMOSトランジスタM1およびnMOSトランジスタM2をオフにするために、pMOSトランジスタM1およびnMOSトランジスタM2のゲートにカットオフ電圧および接地電位が印加される。図3Aに示すように、NVRS S1およびS2の両方がオンにされた(すなわち、オン状態にある)とき、端子INからNVRS S1、S2を介して端子OUTに信号が送信され得る。図3Bに示すように、NVRS S1およびS2の両方がオフにされた(すなわち、オフ状態にある)とき、端子INから端子OUTへの経路は、遮断される。メモリモードにおいて、NVRS S1をオンにし、NVRS S2をオフにすることによって、データ"1"が記憶され、NVRS S1をオフにし、NVRS S2をオンにすることによって、データ"0"が記憶される。データが読み出されると、トランジスタM1、M2の両方は、オンにされる。図3Cは、VDDに近い電圧が端子MOUTにおいて現れるデータ"1"の読み出しを示す。図3Dは、GNDに近い電圧が端子MOUTにおいて現れるデータ"0"の読み出しを示す。
上記で説明したように、本例示的な実施形態は、柔軟性の改善のために単一のデバイスを使用してFPGAと不揮発性メモリの両方を実装する新規な再構成可能回路を提供する。新規な再構成可能回路NBPLMD(Nanobridge(登録商標)プログラマブル論理メモリデバイス)と名付ける。図4は、様々な半導体デバイスのエネルギー効率と柔軟性との間の関係を示す。図4に示すように、ASIC(特定用途向け集積回路)は、高いエネルギー効率と低い柔軟性とを有し、CPU(中央処理装置)は、低いエネルギー効率と高い柔軟性とを有する。SRAM FPGAは、中程度のエネルギー効率と中程度の柔軟性とを有する。NBFPGAは、SRAM FPGAのエネルギー効率における改良版である。本NBPLMDは、NBFPGAよりも高い柔軟性を有する。したがって、NBPLMDは、エネルギー効率と柔軟性との間でバランスのとれた特徴を有する。
次に、再構成可能回路において使用され得るNVRSについて説明する。上記で説明したように、NVRSは、オン状態(すなわち、セット状態)とオフ状態(すなわち、リセット状態)との間で変更され得る。図5において、2つのNVRS121、122が示され、NVRS121は、オフ状態にあり、NVRS122は、オン状態にある。NVRSは、たとえば、銅(Cu)からなる活性電極123と、たとえば、ルテニウム(Ru)からなる不活性電極124と、活性電極123と不活性電極124との間に挟まれた固体電解質125とを含む。
オフ状態において、活性電極123および不活性電極124は、固体電解質125によって電気的に分離され、活性電極123と不活性電極124との間の電気抵抗は、非常に高い。不活性電極124の電圧がゼロに固定され、しきい値電圧よりも高い正の電圧が、オフ状態におけるNVRS121の活性電極123に印加されたとき、金属イオンが電場によって引き付けられ、固体電解質125に供給される。次いで、活性電極123と不活性電極124との間に金属ブリッジ126が形成され、電極123、124の両方は、金属ブリッジ126によって電気的に短絡される。活性電極123と不活性電極124との間の抵抗は、著しく低減される。NVRSをオン状態にするこの動作は、セット動作と呼ばれる。不活性電極124の電圧がゼロに固定され、絶対値が別のしきい値電圧よりも大きい負の電圧がオン状態におけるNVRS122の活性電極123に印加されたとき、金属ブリッジ126内の金属イオンは、活性電極123の方向において移動し、金属ブリッジ126は、次いで、消滅する。活性電極123と不活性電極124との間の抵抗は、増大し、初期値、すなわち、オフ状態における値に戻る。NVRSをオフ状態にするこの動作は、リセット動作と呼ばれる。NVRSは、オン状態とオフ状態との間の高いオン/オフ抵抗比(典型的には、>105)を有する。小面積のオーバヘッドおよび高い論理密度は、CMOS(相補型MOS)スイッチをNVRSで置き換えることによって達成され得る。
2つのNVRSは、本例示的な実施形態において、抵抗スイッチアセンブリ111を構成するように直列に接続される。各NVRSは、活性電極123と不活性電極124とを有するので、2つのNVRSを直列に接続する4つの方法が存在する。特にデータルーティングモードにおけるNVRSの信頼性を改善するために、両方のNVRSの活性電極を互いに接続するか、または、両方のNVRSの不活性電極を互いに接続することが好ましい。両方のNVRSの活性電極が互いに接続されるか、または不活性電極が互いに接続された2つのNVRSは、相補型NVRSと呼ばれる。2つのNVRSの不活性電極が互いに接続されているとき、2つのNVRSは、単一の不活性電極を共有することができる。そのような場合、2つのNVRSの結合部は、共有不活性電極である。2つのNVRSは、同様に単一の活性電極を共有することができるが、半導体製造プロセスとの適合性の観点から、共有活性電極の場合と比較して、不活性電極を共有することが好ましい。
図6は、共有不活性電極を有する再構成可能回路の例を示す。図2に示す再構成可能回路と比較して、図6に示す再構成可能回路は、NVRS S1、S2が不活性電極124を共有し、NVRS S1、S2をプログラムし、読み出すための回路が追加されている点が異なる。プログラム回路は、データルーティングモードのためにNVRSをプログラムすることと、メモリモードのためにNVRSにデータを書き込むことの両方のために使用される。スイッチ要素SW1、SW2として、pMOSトランジスタM1およびnMOSトランジスタM2がそれぞれ使用される。読み出し動作の間活性であるメモリイネーブル信号MENが再構成可能回路に供給され、インバータINVが、信号MENに基づいて、反転メモリイネーブル信号MEN'を生成する。共有不活性電極124は、NVRS S1、S2間の結合部として機能する。プログラムドライバPX、PYは、それぞれ、配線L1、L2に接続され、プログラムドライバCは、NVRS S1、S2の結合部に接続される。結合部は、信号MEN、MEN'が供給されるトランスミッションゲートTGを介してメモリ出力端子MOUTにも接続される。トランジスタM1、M2は、メモリイネーブル信号MENがアサートされたときにオンになるように構成される。トランスミッションゲートTGも、メモリイネーブル信号MENがアサートされたときにオンにされる。データルーティングモードおよびメモリモードにおける図6に示す回路の動作は、図2に示す回路のものと同じである。
図7A〜図7Dは、図6に示す再構成可能回路におけるNVRS S1、S2のプログラミングを示す。ここで、VSETは、NVRSの状態をオフ状態からオン状態に変化させるのに十分な電圧であり、VRESETは、NVRSの状態をオン状態からオフ状態に変化させるのに十分な電圧である。VSET/2、すなわち、VSETの半分の電圧の印加は、NVRSの状態変化を引き起こさず、VRESET/2の印加は、NVRSの変化を引き起こさないことに留意すべきである。プログラミング動作を簡単にするために、VSETの大きさは、VRESETの大きさと等しいことが好ましい。電圧VPX、VPY、VCは、それぞれ、プログラムドライバPX、PY、Cの出力電圧である。
図7Aは、NVRS S1に関するセット動作を示す。初期段階において、VPX、VPY、VCの各々は、VSET/2のレベルにおいて維持される。次いで、VCは、接地電位GNDに変えられ、VPYは、その後VSETに変えられ、それによって、NVRS S1の状態は、オン状態にシフトする。オン状態への移行後、VPYは、VSET/2に戻され、VCは、その後VSET/2に変えられる。VPXは、NVRS S1のセット動作の間変えられない。図7Bは、NVRS S2に関するセット動作を示す。NVRS S2のセット動作は、NVRS S1のセット動作と同様であるが、VPYの代わりにVPXが変えられる。
図7Cは、NVRC S1に関するリセット動作を示す。初期段階において、VPX、VPY、VCの各々は、VSET/2のレベルにおいて維持される。次いで、VCは、VRESETに変えられ、VPYは、その後接地電位GNDに変えられ、それによって、NVRS S1の状態は、オフ状態にシフトする。オフ状態への移行後、VPYは、VSET/2に戻され、VCは、その後VSET/2に変えられる。VPXは、NVRS S1のリセット動作の間変えられない。図7Dは、NVRS S2に関するリセット動作を示す。NVRS S2のリセット動作は、NVRS S1のリセット動作と同様であるが、VPYの代わりにVPXが変えられる。
(第2の例示的な実施形態)
次に、上述した再構成可能回路の用途について説明する。図8は、複数の第1の配線および複数の第2の配線が配置され、互いに直列に接続された2つのNVRSを含む抵抗スイッチアセンブリが、第1の配線と第2の配線との間の各交点において配置された第2の例示的な実施形態による再構成可能回路を示す。図において、第1の配線は、垂直方向において延在し、第2の配線は、水平方向において延在する。本実施形態においても、各抵抗スイッチアセンブリは、第1の配線と第2の配線との間のデータルーティングスイッチとメモリセルの両方のために使用される1入力2出力NB(Nanobridge(登録商標))である。
図8に示す例において、2つの第1のまたは垂直配線LV0、LV1および2つの第2のまたは水平配線LH0、LH1は、格子状に配置され、抵抗スイッチアセンブリまたはNanobridge(登録商標)は、垂直配線LV0、LV1と水平配線LH0、LH1との間の各交点において配置され、それによって、2×2のNBクロスバーを構成する。合計8つのNVRS S1〜S8が、図8に示す回路内に含まれる。垂直配線LV0、LV1は、それぞれ、pMOSトランジスタM11、M12を介して電力線VDDに結合される。水平配線LH0、LH1は、それぞれ、nMOSトランジスタM21、M22を介して接地ソース線GNDに結合される。このNBクロスバーは、ルーティングマルチプレクサ(MUX)とメモリアレイの両方を実装することができ、異なる動作モード、データルーティングモードとメモリモードとを有する。図9Aおよび図9Bは、それぞれ、図8に示す回路のデータルーティングモードとメモリモードとを示す。
データルーティングモードにおいて、トランジスタM11、M12、M21、M22は、遮断される。垂直配線LV0、LV1の端部は、それぞれ、入力端IN0、IN1であり、水平配線LH0、LH1の端部は、それぞれ、出力端OUT1、OUT2であると仮定する。図9Aに示すように、IN0からOUT0へのデータ転送経路と、IN1からOUT1への別のデータ経路とを実装するために、NVRS S3、S4、S7、S8は、オン状態にされ、NVRS S1、S2、S5、S6は、オフ状態にされる。同じ交点における2つのNVRSは、同じオン/オフ状態にされる。
メモリモードにおいて、論理値"1"または"0"を記憶するために、各交点における2つのNVRSのうちの一方は、オン状態にされ、他方は、オフ状態にされる。図9Bに示す例において、論理値"1"を記憶するために、NVRS S1、S2は、それぞれ、オンおよびオフにされる。論理値"0"を記憶するために、NVRS S3、S4は、それぞれ、オフおよびオンにされる。NVRS S5、S6は、同様に、論理値"1"を記憶するように構成され、NVRS S7、S8は、論理値"0"を記憶するように構成される。メモリアレイの記憶された値が読み出されると、トランジスタM11、M12、M21、M22は、オンにされる。各交点における2つのNVRS間の結合部に接続された端子T3の電圧は、記憶された論理値を示す。この場合、記憶された値が"0"であるとき、端子T3の電圧は、GNDに近づき、記憶された値が"1"であるとき、端子T3の電圧は、VDDに近づく。
図8に示す再構成可能回路におけるNVRSのプログラミングについて説明する。図10は、データルーティング機能のみを有する関連技術における2×2のNBクロスバーを示す[非特許文献2、特許文献1]。図10に示す回路は、プログラム回路を備える。プログラム回路の部分は、図中の破線によって囲まれている。プログラム回路は、NVRSを別々にプログラムするために使用されるが、図10に示す回路は、メモリアレイを実装しない。垂直配線と水平配線との間の各交点に対して制御トランジスタが設けられる。制御トランジスタのソースは、同じ交点における2つのNVRS間の結合部に接続される。図10において、nMOSトランジスタTr4〜Tr7は、それぞれの交点における制御トランジスタである。制御トランジスタの代わりに、ダイオードなどが使用され得る。垂直配線LV0、LV1は、それぞれ、nMOSトランジスタTr0、Tr1を介して共通列プログラムドライバPYの出力に結合され、水平配線LH0、LH1は、それぞれ、nMOSトランジスタTr2、Tr3を介して共通行プログラムドライバPXの出力に結合される。列プログラムドライバPYの出力をnMOSトランジスタTr0、Tr1に接続する配線は、列プログラム線LPYであり、行プログラムドライバPXの出力をnMOSトランジスタTr2、Tr3に接続する配線は、行プログラム線LPXである。同じ列上の制御トランジスタのドレインは、互いに接続され、次いで、それぞれの列に対して設けられたnMOSトランジスタTr8、Tr9のうちの一方を介して共通中央プログラムドライバCに結合される。中央プログラムドライバCの出力をnMOSトランジスタTr8、Tr9に接続する配線は、中央プログラム線LCである。行アドレス信号X0、X1および列アドレス信号Y0、Y1は、NBクロスバーの構成のためのnMOSトランジスタTr0〜Tr9を制御する。
データルーティング機能とメモリ機能の両方を有する第2の例示的な実施形態による新規なNBクロスバーを実現するために、図10に示す関連技術の回路に読み出し回路を追加することができる。図11は、直列読み出し回路とプログラム回路とを有する第2の例示的な実施形態による再構成可能回路、すなわち、NBクロスバーを示す。直列読み出し回路の部分は、一点鎖線によって囲まれ、プログラム回路の部分は、図中の破線によって囲まれている。
図11に示す例において、アサートされたときにハイレベルであるメモリイネーブル信号MENが読み出し回路に供給され、その反転信号MEN'がインバータINVによって生成される。電源電圧VDDが、信号MEN'によって制御されるpMOSトランジスタTr11を介して列プログラム線LPYに印加される。接地電位GNDが、信号MENによって制御されるnMOSトランジスタTr12を介して行プログラム線LPXに印加される。メモリ値は、同じ交点の2つのNVRSの結合部から読み出されるので、メモリ値は、対応する制御トランジスタと、nMOSトランジスタTr8、Tr9のうちの一方とを介して中央プログラム線LCに転送される。メモリ値を外部回路に供給するために、中央プログラム線は、信号MENおよびMEN'によって制御されるトランスミッションゲートTGを介してバッファBUFに接続される。バッファBUFの出力は、メモリ出力端子MOUTに接続される。
たとえば、垂直配線LV0および水平配線LH0の交点におけるNVRSにおいて記憶されたデータが読み出されるとき、信号MEMをハイ、アドレスX0、Y0をハイ、アドレスX1、Y1をローに設定する必要がある。トランジスタTr0は、電源電圧VDDを垂直配線LV0に印加するためにオンにされ、トランジスタTr2は、接地電位GNDを水平配線LH0に印加するためにオンにされる。トランジスタTr4、Tr8は、次いで、目標交点におけるNVRSにおいて記憶されたデータを出力するためにオンにされる。
10のトランジスタTr0〜Tr9は、図11に示すプログラム回路を構成し、これらのトランジスタTr0〜Tr9は、読み出し動作にも関わる。直列読み出し回路に関する追加の構成要素は、2つのトランジスタTr11、Tr12、1つのインバータINV、1つのトランスミッションゲートTG、および1つのバッファBUFのみである。これは、ルーティングスイッチ機能のみを有する関連技術のNBクロスバーと比較して、ルーティングスイッチ機能とメモリ機能の両方を有する新規なNBクロスバーの非常に小さい面積のオーバヘッドにつながる。
図11に示すNBクロスバーは、直列読み出し回路を含む。高いメモリ読み出しレートが必要とされるとき、直列読み出し回路は、並列読み出し回路に置き換えられ得る。図12は、図11に示す回路の変形例である、プログラム回路と並列読み出し回路とを有する再構成可能回路を示す。図12に示す回路は、直列読み出し回路の代わりに並列読み出し回路が使用される点においてのみ、図11に示す回路と異なる。並列読み出し回路の部分は、図12において一点鎖線によって囲まれる。
並列読み出し回路において、インバータINVは、信号MEN'を生成するためにメモリイネーブル信号MENを反転させる。垂直配線LV0、LV1は、それぞれ、pMOSトランジスタTr20、Tr21を介して電源線VDDに接続される。トランジスタTr20、Tr21は、信号MEN'によって制御される。接地電位GNDは、信号MENによって制御されるnMOSトランジスタTr12を介して行プログラム線LPXに印加される。それぞれの列に対してトランスミッションゲートTG0、TG1が設けられる。同じ列上の制御トランジスタのドレインは、互いに接続され、次いで、トランスミッションゲートTG0、TG1のうちの対応する1つに結合される。トランスミッションゲートTG0、TG1の各々は、信号MEN、MEN'によって制御される。トランスミッションゲートTG0、TG1の出力は、それぞれ、バッファBUF0、BUF1を介してメモリ出力端子MOUT0、MOUT1に接続される。
図12に示す回路は、同じ行上のメモリセルを同時に読み出すことができる。並列読み出しが行われるとき、電源電圧VDDは、トランジスタTr0、Tr1を使用することなく、信号MEN'によって制御されるトランジスタTr20、Tr21を介して垂直配線LV0、LV1に印加される。メモリデータは、トランジスタTr8、Tr9を使用することなく、並列読み出し用のトランスミッションゲートおよびバッファに供給される。たとえば、垂直配線LV0および水平配線LH0の交点におけるNVRSにおいて記憶されたデータ、および垂直配線LV1および水平配線LH0の交点において記憶された別のデータが同時に読み出される場合、信号MENをハイ、アドレスY0をハイ、アドレスY1をローに設定する必要がある。ハイにおける信号MENは、電圧VDDを両方の垂直配線LV0、LV1に供給させる。トランジスタTr2は、アドレスY0によってオンにされるので、接地電位GNDは、水平配線LH0に供給される。トランジスタTr4、Tr5は、配線LV0、LH0の交点に対応するメモリデータ、および配線LV1、LH0の交点に対応する別のメモリデータが同時にメモリ出力端子MOUT0、MOUT1に読み出され得るように、アドレスY0によってオンにされる。
上記で説明した例において、2つの垂直配線LV0、LV1および2つの水平配線LH0、LH1は、クロスバーを構成するように配置される。しかしながら、垂直配線の数および水平配線の数の各々は、2つに限定されない。3つ以上の垂直配線が配置され得、3つ以上の水平配線が配置され得る。垂直配線および水平配線の格子構造のより大きい規模は、再構成可能回路の柔軟性をさらに改善する。
(第3の例示的な実施形態)
本発明に基づく再構成可能回路は、複数のスイッチが水平配線と垂直配線との間の交点の各々において配置され、2つ以上のスイッチが同時に選択されるように、スイッチが時分割式に選択される、[特許文献3]において提案されるような時間多重化クロスバーまたは相互接続構造にも適用され得る。時間多重化クロスバーは、FPGAにおけるコンテクストの時分割切り替えを達成する。スイッチの選択は、各スイッチ内に挿入されたパストランジスタを使用することによって実行される。時間制御信号が、各交点におけるそれぞれのパストランジスタに印加される。パストランジスタを使用する選択は、迅速に実行され得るので、時間多重化クロスバー構成は、FPGAの柔軟性を改善する、実行時に変更可能なデータ信号ルーティングを提供する。
図13は、互いに直列に接続された2つのNVRSを各々が備える複数の抵抗スイッチアセンブリが水平配線と垂直配線との間の各交点において配置された第3の例示的な実施形態による再構成可能回路の例を示す。図13に示す例は、図12に示す回路の変形例であり、したがって、2つの垂直配線LV0、LV1と2つの水平配線LH0、LH1との間の各交点において2つの抵抗スイッチアセンブリを備える。しかしながら、3つ以上の垂直配線および3つ以上の水平配線が配置され得る。加えて、2つの抵抗スイッチアセンブリが各交点において配置されるが、第1の配線、すなわち、垂直配線と、第2の配線、すなわち、水平配線との間の交点ごとの抵抗スイッチアセンブリの数は、3つ以上であり得る。時分割式に切り替えられるコンテクストの多重度は、交点あたりの抵抗スイッチアセンブリの数が増加するにつれて増加する。
パストランジスタが抵抗スイッチアセンブリ内の直列に接続された2つのNVRSを流れる電流を遮断することができるように、抵抗スイッチアセンブリの各々においてパストランジスタが配置される。図13において、2つの抵抗スイッチアセンブリが、垂直配線LV1および垂直配線LH0の交点において配置され、第1のアセンブリは、2つのNVRS S1a、S2aとパストランジスタTr15aとを含み、第2のアセンブリは、2つのNVRS S1b、S2bとパストランジスタTr15bとを含む。第1の抵抗スイッチアセンブリにおいて、NVRS S1a、S1bの第2の端部は、それぞれ、配線LV1、LH0に接続され、nMOSトランジスタであるパストランジスタTr15aは、NVRS S1a、S2aの第1の端部間に挿入される。制御トランジスタTr5aのソースは、NVRS S2aの第1の端部とパストランジスタTr15aとの間の接合点に接続される。同様に、第2の抵抗スイッチアセンブリにおいて、NVRS S1b、S2bの第2の端部は、それぞれ、配線LV1、LH0に接続され、パストランジスタTr15bは、NVRS S1b、S2bの第1の端部間に挿入される。制御トランジスタTr5bは、NVRS S2bの第1の端部とパストランジスタTr15bとの間の接合部に接続される。制御トランジスタTr5a、Tr5bのドレインは、同じ列内の他の制御トランジスタTr7a、Tr7bのドレインに共通に接続され、次いで、アドレスX1によって制御されるトランジスタTr9に接続される。
2つの時間制御信号CS1、CS2が再構成可能回路に供給される。信号CS1は、それぞれの交点における第1の抵抗スイッチアセンブリ内に含まれるパストランジスタTr14a、Tr15a、Tr16a、Tr17aのゲートに印加される。信号CS2は、それぞれの交点における第2の抵抗スイッチアセンブリ内に含まれるパストランジスタTr14b、Tr15b、Tr16b、Tr17bのゲートに印加される。加えて、ANDゲートA10が時間制御信号CS1とアドレスY0とを受信し、ANDゲートA10の出力は、水平配線VH0上の第1の抵抗アセンブリ内の制御トランジスタTr4a、Tr5aのゲートに供給される。同様に、ANDゲートA20が時間制御信号CS2とアドレスY0とを受信し、ANDゲートA20の出力は、水平配線VH0上の第2の抵抗アセンブリ内の制御トランジスタTr4b、Tr5bのゲートに供給される。垂直配線VH1に関して、2つのANDゲートA11、A21が同様に設けられ、それらの出力は、制御トランジスタTr6a、Tr7a、Tr6b、Tr7bのゲートに供給される。
図12に示す例において、パストランジスタは、交点ごとに第1のNVRSおよび第2のNVRSの第1の端部間に挿入されるが、パストランジスタの位置は、これに限定されない。パストランジスタは、第1の配線への第1のNVRSの結合部と第2の配線への第2のNVRSの結合部との間の任意の位置において配置され得る。たとえば、図12に示す垂直配線LV1および水平配線LH0の交点の場合において、パストランジスタTr15aは、垂直配線LV1とNVRS S1aの第2の端部との間に挿入され得る。代替的には、パストランジスタTr15aは、水平配線LH0とNVRS S2aの第2の端部との間に挿入され得る。
図13に示す再構成可能回路の動作は、時間制御信号CS1、CS2による各交点における2つの抵抗スイッチアセンブリのうちの1つの選択を除いて、図12に示す回路の動作と同じである。第1の抵抗スイッチアセンブリまたはNBがデータルーティングスイッチまたはメモリセルのために使用されるとき、時間制御信号CS1は、時間制御信号CS2が不活性に保たれている間に活性化される。一方、第2の抵抗スイッチアセンブリがデータルーティングスイッチまたはメモリセルのために使用される場合、時間制御信号CS2は、時間制御信号CS1が不活性に保たれている間に活性化される。NVRSに対するプログラミング動作は、時間制御信号CS1、CS2のうちの1つを活性化することによっても実行される。
(第4の例示的な実施形態)
次に、本発明による第4の例示的な実施形態について説明する。上記で説明したように、例示的な実施形態の再構成可能回路は、NBPLMDと呼ばれる。本例示的な実施形態は、新規のNBPLMDを使用する方法を説明する。図14Aおよび図14Bは、新規のNBPLMDの使用法を示す。NBPLMDは、図1に示す従来のNBFPGAと同じ構造を有するが、上記の例示的な実施形態において開示されるように、データルーティングスイッチとメモリの両方のために使用され得る新規のNBクロスバーを有する。図14Aに示すように、NBPLMDのための3種類の使用法が存在する。第1の使用法は、大規模アプリケーションがNBPLMDに対してマッピングされる場合、NBPLMDが完全なNBFPGAとして構成されることである。第2の使用法は、データストレージのみが必要である場合、NBPLMDが完全なメモリとして構成されることである。第3の使用法は、アプリケーションとメモリの両方が同時に必要である場合、NBPLMDの1つの部分がNBFPGAとして構成され、他の部分がメモリとして構成されることである。図14Bに示す例は、アプリケーションがNBPLMDの25%を使用して実現され得、他の75%がプログラマブルROM(読み出し専用メモリ)として使用され得る場合を示す。NBFPGA部分とメモリ部分との間の面積比は、1:0と0:1の範囲の間で任意に設定され得る。データルーティングモード、すなわち、NBFPGAモード、およびメモリモードは、メモリイネーブル信号MENの状態、および各NBにおける直列に接続された2つのNVRSに書き込まれたデータパターンにおいてのみ異なるので、NBPLMDのモードは、NBPLMDの動作中、NBPLMDにおける各ブロックに関してNBFPGAモードとメモリモードとの間で動的に変更され得る。
図15は、大規模なFPGAまたはメモリが典型的なアーキテクチャを有するNBPLMDによってどのように提供され得るのかを示す。この例において、クラスタサイズ、セグメント長、およびセグメントレーンは、[非特許文献3]において導入されたように、4であるように最適化され、64×64セルのセルアレイがNBPLMD内に配置されることが仮定される。各セルは、4つのルックアップテーブル(LUT)を有し、したがって、合計64×64×4=16384のLUTがNBPLMDのFPGAモードにおいて提供される。図15に示すように、NBPLMDの各セルは、32の水平配線LH0〜LH31と、69の垂直配線LV0〜LV68とを有し、したがって、32×69のNBクロスバーがセルごとに形成される。メモリモードにおいて、32×69×64×64=9,043,968であるので、9メガビットのメモリがNBPLMDによって提供される。
上記の例示的な実施形態の再構成可能回路は、たとえば、携帯電話、IoT(インターネットオブシングス)デバイスなどに使用され得る。上記で説明した再構成可能回路によって、高度に柔軟なPLMD(プログラマブル論理メモリデバイス)が実現され得る。
本発明は、上記の例示的な実施形態および実施例に限定されず、本発明の範囲および要旨から逸脱することなく、修正および変更され得ることは、明らかである。
111 抵抗スイッチアセンブリ
L1、L2 配線
S1、S2 不揮発性抵抗スイッチ(NVRS)
T1、T2、T3 端子

Claims (8)

  1. 第１の配線と、
    前記第１の配線と第１の電圧の第１の電源線との間に配置された第１のスイッチ要素と、
    第２の配線と、
    前記第２の配線と、前記第１の電圧と異なる第２の電圧の第２の電源線との間に配置された第２のスイッチ要素と、
    前記第１の配線と前記第２の配線との間に配置された抵抗スイッチアセンブリであって、第１の不揮発性抵抗スイッチと、第１の端部が前記第１の不揮発性抵抗スイッチの第１の端部に結合された第２の不揮発性抵抗スイッチとを含む、抵抗スイッチアセンブリと、パストランジスタとを備える再構成可能回路であって、
    前記第１の不揮発性抵抗スイッチの第２の端部が前記第１の配線に結合され、前記第２の不揮発性抵抗スイッチの第２の端部が前記第２の配線に結合され、
    前記第１の配線と前記第２の配線との間に複数の前記抵抗スイッチアセンブリが配置され、
    前記パストランジスタが、前記第１の配線への前記第１の不揮発性抵抗スイッチの結合部と、前記第２の配線への前記第２の不揮発性抵抗スイッチの結合部との間の部分内に挿入されるように、前記複数の抵抗スイッチアセンブリの各々の中に前記パストランジスタが配置された、再構成可能回路。
  2. 前記第１の電圧および前記第２の電圧のうちの一方が電源電圧であり、前記第１の電圧および前記第２の電圧のうちの他方が接地電位である、請求項１に記載の再構成可能回路。
  3. 前記第１の不揮発性抵抗スイッチおよび前記第２の不揮発性抵抗スイッチの各々が、活性電極と、不活性電極と、前記活性電極と前記不活性電極との間に挟まれた固体電解質とを備える、請求項１または２に記載の再構成可能回路。
  4. 前記第１の不揮発性抵抗スイッチおよび前記第２の不揮発性抵抗スイッチの前記活性電極同士が互いに結合されるか、または、前記第１の不揮発性抵抗スイッチおよび前記第２の不揮発性抵抗スイッチの前記不活性電極同士が互いに結合された、請求項３に記載の再構成可能回路。
  5. 前記第１のスイッチ要素および前記第２のスイッチ要素の各々がＭＯＳトランジスタを備える、請求項１から４のいずれか一項に記載の再構成可能回路。
  6. 前記第１のスイッチ要素および前記第２のスイッチ要素がメモリイネーブル信号に従ってオンにされる、請求項１から５のいずれか一項に記載の再構成可能回路。
  7. 前記第１の配線に第１のプログラム電圧を印加する第１のプログラムドライバと、
    前記第２の配線に第２のプログラム電圧を印加する第２のプログラムドライバと、
    前記第１の不揮発性抵抗スイッチおよび前記第２の不揮発性抵抗スイッチの前記第１の端部同士の結合部に第３のプログラム電圧を印加する第３のプログラムドライバとをさらに備える、請求項１から６のいずれか一項に記載の再構成可能回路。
  8. 第１の配線と、第２の配線と、前記第１の配線と前記第２の配線との間に配置された抵抗スイッチアセンブリと、パストランジスタとを備える再構成可能回路であって、前記抵抗スイッチアセンブリが、第１の不揮発性抵抗スイッチと、第１の端部が前記第１の不揮発性抵抗スイッチの第１の端部に結合された第２の不揮発性抵抗スイッチとを含み、前記第１の不揮発性抵抗スイッチの第２の端部が前記第１の配線に結合され、前記第２の不揮発性抵抗スイッチの第２の端部が前記第２の配線に結合され、前記第１の配線と前記第２の配線との間に複数の前記抵抗スイッチアセンブリが配置され、前記パストランジスタが、前記第１の配線への前記第１の不揮発性抵抗スイッチの結合部と、前記第２の配線への前記第２の不揮発性抵抗スイッチの結合部との間の部分内に挿入されるように、前記複数の抵抗スイッチアセンブリの各々の中に前記パストランジスタが配置された、再構成可能回路を使用するための方法であって、
    前記第１の不揮発性抵抗スイッチおよび前記第２の不揮発性抵抗スイッチがオン状態にある第１の状態と、前記第１の不揮発性抵抗スイッチおよび前記第２の不揮発性抵抗スイッチがオフ状態にある第２の状態とのうちの１つを選択的に作ることによって、前記第１の不揮発性抵抗スイッチおよび前記第２の不揮発性抵抗スイッチを前記第１の配線と前記第２の配線との間のデータルーティングスイッチとして使用することと、
    前記第１の不揮発性抵抗スイッチおよび前記第２の不揮発性抵抗スイッチのうちの一方をオン状態にし、他方をオフ状態にすることによって、前記第１の不揮発性抵抗スイッチおよび前記第２の不揮発性抵抗スイッチをメモリ要素として使用することとを含む方法。
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* Cited by examiner, † Cited by third party
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WO2017195236A1 (en) * 2016-05-13 2017-11-16 Nec Corporation Reconfigurable circuit and the method for using the same
US10090840B1 (en) * 2017-06-29 2018-10-02 Intel Corporation Integrated circuits with programmable non-volatile resistive switch elements
US10573375B1 (en) 2018-08-28 2020-02-25 Intel Corporation Methods and circuitry for programming non-volatile resistive switches using varistors

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032867A (ja) * 2004-07-21 2006-02-02 Sony Corp 記憶素子及びその駆動方法
US7486111B2 (en) 2006-03-08 2009-02-03 Tier Logic, Inc. Programmable logic devices comprising time multiplexed programmable interconnect
WO2011158821A1 (ja) * 2010-06-16 2011-12-22 日本電気株式会社 半導体装置、および半導体装置の製造方法
WO2012043502A1 (ja) * 2010-09-28 2012-04-05 日本電気株式会社 半導体装置
JP5092001B2 (ja) * 2010-09-29 2012-12-05 株式会社東芝 半導体集積回路
US9299424B2 (en) 2011-03-02 2016-03-29 Nec Corporation Reconfigurable circuit and method for refreshing reconfigurable circuit
US9729155B2 (en) * 2011-07-29 2017-08-08 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8674724B2 (en) 2011-07-29 2014-03-18 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
JP5687978B2 (ja) * 2011-09-14 2015-03-25 ルネサスエレクトロニクス株式会社 抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の動作方法
JP5849577B2 (ja) 2011-09-30 2016-01-27 日本電気株式会社 抵抗変化素子及びそのプログラミング方法
JP6094582B2 (ja) 2012-06-20 2017-03-15 日本電気株式会社 半導体装置およびプログラミング方法
US9036395B2 (en) 2012-06-26 2015-05-19 Hewlett-Packard Development Company, L.P. Programmed-state detection in memristor stacks
FR3001571B1 (fr) * 2013-01-30 2016-11-25 Commissariat Energie Atomique Procede de programmation d'un dispositif memoire a commutation bipolaire
US9318158B2 (en) * 2014-05-27 2016-04-19 Freescale Semiconductor, Inc. Non-volatile memory using bi-directional resistive elements
WO2015198573A1 (ja) * 2014-06-25 2015-12-30 日本電気株式会社 半導体装置、および半導体装置の製造方法
WO2017195236A1 (en) * 2016-05-13 2017-11-16 Nec Corporation Reconfigurable circuit and the method for using the same

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