JPH02202718A - プルアップ回路 - Google Patents
プルアップ回路Info
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- JPH02202718A JPH02202718A JP1023232A JP2323289A JPH02202718A JP H02202718 A JPH02202718 A JP H02202718A JP 1023232 A JP1023232 A JP 1023232A JP 2323289 A JP2323289 A JP 2323289A JP H02202718 A JPH02202718 A JP H02202718A
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- Japan
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- pull
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- switches
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、入力信号が全て無信号であるときに、集積回
路の入力線をプルアップしておくためのプルアップ回路
に係り、特に、ユーザが手元で任意の回路を電気的にプ
ログラム可能なプログラマブル論理素子（プログラマブ
ル・ロジック・デバイス、以下ＰＬＤと称する）のプロ
グラマブル論理要素（プログラマブル・ロジック・エレ
メント、以下ＰＬＥと称する）の入力端子のプルアップ
回路として用いるのに好適な、プルアップ回路に関する
ものである。
路の入力線をプルアップしておくためのプルアップ回路
に係り、特に、ユーザが手元で任意の回路を電気的にプ
ログラム可能なプログラマブル論理素子（プログラマブ
ル・ロジック・デバイス、以下ＰＬＤと称する）のプロ
グラマブル論理要素（プログラマブル・ロジック・エレ
メント、以下ＰＬＥと称する）の入力端子のプルアップ
回路として用いるのに好適な、プルアップ回路に関する
ものである。
従来より、ユーザが手元において任意の論理回路を実現
可能に構成された集積回路であるＰＬＤが知られている
。 このＰＬＤは、主に、ユーザ独自の論理を構築するため
のコンフィグラブルなＰＬＥと、該ＰＬＥの論理機能及
び内部配線の接続を決定するための回路機能定義用のメ
モリ・セルと、装置の外部パッケージ・ビンと内部論理
回路（ＰＬＥ）との間のインターフェイスを行うための
プログラマブル入出カブロック（以下、ＩＯＢと称する
）と、該ＩＯＢ及びＰＬＥの入出力を希望のネットワー
クに接続する配線バスを与えるためのプログラマブルな
配線と、から構成されている。 前記プログラマブルな配線としては、例えば第５図に示
す如く、各ＰＬＥＩＯ（及びｌ０Ｂ）の行と行の間にあ
る水平方向の配線１２と、各ＰＬＥ１０（及びｌ０Ｂ）
の列と列の間にある垂直方向の配線１４と、各配線１２
と１４の行と列の交点に配置された、隣接する列と行か
らの配線を交差させるための配線間スイッチ１６Ａを含
むスイッチング・マトリックス１６と、各配線１２．１
４のＰＬＥＩＯと対応する位置に配設された、各ＰＬＥ
ＩＯの入出力を前記配線１２又は１４に接続するための
入出力スイッチ（以下、ＩＯ３と称する）１８から構成
されるものが用いられていた。 前記配線間スイッチ１６Ａ及びＩＯ３１８は、それぞれ
、回路機能定義データの各ビットで制御可能とされてお
り、これによって、任意の配線を実現するようにされて
いる。 又、プログラマブルな配線の他の例として、出願人は特
願昭６３−２３５２９３で、第６図に示す如く、複数の
入出力端子を有し、該入出力端子を相互に接続すめたの
スイッチが内蔵された、複数のスイッチング・ステーシ
ョン（以下ＳＳと称する）２０と、該５Ｓ２０の入出力
端子の一部を、隣接するＰＬＥＩＯの入出力端子に直接
接続する配線２２と、前記５Ｓ２０の入出力の一部を、
隣接するＳＳに直接接続する配線２４とを含むものを提
案している。 ところで、ユーザがＰＬＤを使用して論理回路を設計す
る場合には、スイッチング・マトリックス１６や３３２
０に実装されている全ての出力線（ＰＬＥＩＯへの入力
線）を用いるとは限らず、未使用とするものがある。こ
のような場合に、未使用のＰＬＥ入力端子への入力を中
間電位のまま放置しておくと、貫通電流が流れて消費電
力が大きくなり、当該ゲートが破損する恐れがある。 そこで従来は、第７図に示す如く、各信号ｆａ３０Ａ、
３０Ｂ、３０Ｃから入力される入力信号の導通又は遮断
を設定するため記憶素子（ＭＥＭ）３２Ａ、３２Ｂ、３
２Ｃと、該記憶素子３２Ａ、３２Ｂ、３２Ｃの記憶状態
に従って、入力信号を導通すべき状態でオンとなる第１
スイッチ３４Ａ、３４Ｂ、３４Ｃを有するスイッチング
素子の他に、更に、入力信号が全て遮断されたときにＰ
ＬＥの入力端子に至る入力線３６を所定電位Ｖｄｄに引
き上げてプルアップするためのスイッチング素子３８と
、該スイッチング素子３８のオンオフ状態を設定するた
めの記憶素子４０を設けていた。
可能に構成された集積回路であるＰＬＤが知られている
。 このＰＬＤは、主に、ユーザ独自の論理を構築するため
のコンフィグラブルなＰＬＥと、該ＰＬＥの論理機能及
び内部配線の接続を決定するための回路機能定義用のメ
モリ・セルと、装置の外部パッケージ・ビンと内部論理
回路（ＰＬＥ）との間のインターフェイスを行うための
プログラマブル入出カブロック（以下、ＩＯＢと称する
）と、該ＩＯＢ及びＰＬＥの入出力を希望のネットワー
クに接続する配線バスを与えるためのプログラマブルな
配線と、から構成されている。 前記プログラマブルな配線としては、例えば第５図に示
す如く、各ＰＬＥＩＯ（及びｌ０Ｂ）の行と行の間にあ
る水平方向の配線１２と、各ＰＬＥ１０（及びｌ０Ｂ）
の列と列の間にある垂直方向の配線１４と、各配線１２
と１４の行と列の交点に配置された、隣接する列と行か
らの配線を交差させるための配線間スイッチ１６Ａを含
むスイッチング・マトリックス１６と、各配線１２．１
４のＰＬＥＩＯと対応する位置に配設された、各ＰＬＥ
ＩＯの入出力を前記配線１２又は１４に接続するための
入出力スイッチ（以下、ＩＯ３と称する）１８から構成
されるものが用いられていた。 前記配線間スイッチ１６Ａ及びＩＯ３１８は、それぞれ
、回路機能定義データの各ビットで制御可能とされてお
り、これによって、任意の配線を実現するようにされて
いる。 又、プログラマブルな配線の他の例として、出願人は特
願昭６３−２３５２９３で、第６図に示す如く、複数の
入出力端子を有し、該入出力端子を相互に接続すめたの
スイッチが内蔵された、複数のスイッチング・ステーシ
ョン（以下ＳＳと称する）２０と、該５Ｓ２０の入出力
端子の一部を、隣接するＰＬＥＩＯの入出力端子に直接
接続する配線２２と、前記５Ｓ２０の入出力の一部を、
隣接するＳＳに直接接続する配線２４とを含むものを提
案している。 ところで、ユーザがＰＬＤを使用して論理回路を設計す
る場合には、スイッチング・マトリックス１６や３３２
０に実装されている全ての出力線（ＰＬＥＩＯへの入力
線）を用いるとは限らず、未使用とするものがある。こ
のような場合に、未使用のＰＬＥ入力端子への入力を中
間電位のまま放置しておくと、貫通電流が流れて消費電
力が大きくなり、当該ゲートが破損する恐れがある。 そこで従来は、第７図に示す如く、各信号ｆａ３０Ａ、
３０Ｂ、３０Ｃから入力される入力信号の導通又は遮断
を設定するため記憶素子（ＭＥＭ）３２Ａ、３２Ｂ、３
２Ｃと、該記憶素子３２Ａ、３２Ｂ、３２Ｃの記憶状態
に従って、入力信号を導通すべき状態でオンとなる第１
スイッチ３４Ａ、３４Ｂ、３４Ｃを有するスイッチング
素子の他に、更に、入力信号が全て遮断されたときにＰ
ＬＥの入力端子に至る入力線３６を所定電位Ｖｄｄに引
き上げてプルアップするためのスイッチング素子３８と
、該スイッチング素子３８のオンオフ状態を設定するた
めの記憶素子４０を設けていた。
しかしながら、第７図に示したようなプルアップ回路で
は、入力信号線３０Ａ、３０Ｂ、３０Ｃを導通又は遮断
するためのスイッチ３４Ａ、３４Ｂ、３４Ｃの個数（図
では３個）に加えて、更に、入力線３６をプルアップす
るスイッチ３８のための記憶素子４０がもう一個必要と
なり、記憶素子の数が多くなるという問題点を有してい
た。しかしながら、チップ面積の縮小のなめは、記憶素
子は少ないほどよく、理想的には、入力信号線の数と等
しい数の記憶素子でスイッチング回路を構成することが
望まれていた。 本発明は、前記従来の問題点を解消するべくなされたも
ので、入力信号線の数と等しい数の記憶素子で構成され
たスイッチング回路を実現可能なプルアップ回路を提供
することを課題とする。
は、入力信号線３０Ａ、３０Ｂ、３０Ｃを導通又は遮断
するためのスイッチ３４Ａ、３４Ｂ、３４Ｃの個数（図
では３個）に加えて、更に、入力線３６をプルアップす
るスイッチ３８のための記憶素子４０がもう一個必要と
なり、記憶素子の数が多くなるという問題点を有してい
た。しかしながら、チップ面積の縮小のなめは、記憶素
子は少ないほどよく、理想的には、入力信号線の数と等
しい数の記憶素子でスイッチング回路を構成することが
望まれていた。 本発明は、前記従来の問題点を解消するべくなされたも
ので、入力信号線の数と等しい数の記憶素子で構成され
たスイッチング回路を実現可能なプルアップ回路を提供
することを課題とする。
【課題を達成するなの手段１
本発明は、入力信号が全て無信号であるときに、入力線
をプルアップしておくためのプルアップ回路において、
入力信号の導通又は遮断を設定するための記憶素子と、
該記憶素子の記憶状態に従って、入力信号を導通すべき
状態でオンとなる第１スイッチ及びオフとなる第２スイ
ッチを有するスイッチング素子とを備え、前記入力線と
各入力信号線を、前記第１スイッチの各々を介して並列
的に接続し、前記入力線とプルアップ用の電源を、互い
に直列接続された全ての前記第２スイッチを介して接続
することにより、前記課題を達成したものである。 【作用及び効果】 本発明は、ＰＬＤのＳＳ等で用いられているスイッチン
グ素子が、通常、記憶素子の記憶状態に従ってオンとな
る第１スイッチの他に、オフとなる第２スイッチが備え
られていることに着目してなされたものである。 即ち、本発明においては、第１図に基本的な構成を例示
する如く、従来と同様に、プルアップすべき入力線３６
と各入力信号８３０Ａ、３０Ｂ、３０Ｃを、入力信号を
導通すべき状態でオンとなる第１スイッチ３４Ａ、３４
Ｂ、３４Ｃの各々を介して並列的に接続するだけでなく
、前記入力線３６とプルアップ用の電源Ｖｄｄを、互い
に直列接続された全ての第２スイッチ（入力信号を導通
すべき状態でオフとなる）４２Ａ、４２Ｂ、４２Ｃを介
して接続するようにしている。従って、入力信号の導通
又は遮断を設定するための記憶素子３２Ａ、３２Ｂ、３
２Ｃによって入力信号が全て遮断状態とされているとき
、即ち、全ての第１スイッチがオフとなり、全ての第２
のスイッチがオンとなっているときには、入力線３６が
前記第２スイッチ４２Ａ、４２Ｂ、４２Ｃを介してプル
アップ用の電源Ｖｄｄに接続されるので、プルアップ用
の記憶素子を省略して、信号線の数と等しい数の記憶素
子でプルアップ回路を含むスイッチング回路を構成する
ことができる。又、ＰＬＤの場合には、プルアップ回路
が、スイッチの個数と等しい入力数を持つたＮＯＲゲー
トと等価であり、該ＮＯＲゲートのうち半数のスイッチ
ング素子が、本発明で用いられる第２スイッチそれ自身
であるため、第２スイッチのために別体のスイッチを付
加する必要はなく、回路面積が実質的に大幅に縮小され
る。 なお、第１図の例では、入力信号数が３であったが、入
力信号の数は、これに限定されない。
をプルアップしておくためのプルアップ回路において、
入力信号の導通又は遮断を設定するための記憶素子と、
該記憶素子の記憶状態に従って、入力信号を導通すべき
状態でオンとなる第１スイッチ及びオフとなる第２スイ
ッチを有するスイッチング素子とを備え、前記入力線と
各入力信号線を、前記第１スイッチの各々を介して並列
的に接続し、前記入力線とプルアップ用の電源を、互い
に直列接続された全ての前記第２スイッチを介して接続
することにより、前記課題を達成したものである。 【作用及び効果】 本発明は、ＰＬＤのＳＳ等で用いられているスイッチン
グ素子が、通常、記憶素子の記憶状態に従ってオンとな
る第１スイッチの他に、オフとなる第２スイッチが備え
られていることに着目してなされたものである。 即ち、本発明においては、第１図に基本的な構成を例示
する如く、従来と同様に、プルアップすべき入力線３６
と各入力信号８３０Ａ、３０Ｂ、３０Ｃを、入力信号を
導通すべき状態でオンとなる第１スイッチ３４Ａ、３４
Ｂ、３４Ｃの各々を介して並列的に接続するだけでなく
、前記入力線３６とプルアップ用の電源Ｖｄｄを、互い
に直列接続された全ての第２スイッチ（入力信号を導通
すべき状態でオフとなる）４２Ａ、４２Ｂ、４２Ｃを介
して接続するようにしている。従って、入力信号の導通
又は遮断を設定するための記憶素子３２Ａ、３２Ｂ、３
２Ｃによって入力信号が全て遮断状態とされているとき
、即ち、全ての第１スイッチがオフとなり、全ての第２
のスイッチがオンとなっているときには、入力線３６が
前記第２スイッチ４２Ａ、４２Ｂ、４２Ｃを介してプル
アップ用の電源Ｖｄｄに接続されるので、プルアップ用
の記憶素子を省略して、信号線の数と等しい数の記憶素
子でプルアップ回路を含むスイッチング回路を構成する
ことができる。又、ＰＬＤの場合には、プルアップ回路
が、スイッチの個数と等しい入力数を持つたＮＯＲゲー
トと等価であり、該ＮＯＲゲートのうち半数のスイッチ
ング素子が、本発明で用いられる第２スイッチそれ自身
であるため、第２スイッチのために別体のスイッチを付
加する必要はなく、回路面積が実質的に大幅に縮小され
る。 なお、第１図の例では、入力信号数が３であったが、入
力信号の数は、これに限定されない。
以下図面を参照して、本発明の実施例を詳細に説明する
。 本実施例は、本発明を、ＰＬＤのＰＬＥ入力端子のプル
アップ回路に適用したもので、本発明に係るプルアップ
回路は、第２図に示す如く、５Ｓ２０内に内蔵されてい
る。 ５Ｓ２０は、３本の入力信号線３０Ａ、３０Ｂ、３０Ｃ
をＰＬＥ（図示省ＩＮ）の入力端子に至る入力線３６に
接続するためのものである。 この５Ｓ２０は、第２図に示す如く、３個のスイッチン
グ素子と、同じく３個の記憶素子３２Ａ、３２Ｂ、３２
Ｃで構成されている。 前記スイッチング素子は、例えばＣＭＯＳトランジスタ
で構成されたＮＯＲゲートとされており、例えば、その
ｎチャネル部分が前記第１スイッチ３４Ａ、３４Ｂ、３
４Ｃとされ、一方、ｐチャネル部分が第２スイッチ４２
Ａ、４２Ｂ、４２Ｃとされている。 前記第１スイッチ３４Ａ、３４Ｂ、３４Ｃとしてのｎチ
ャネルトランジスタは、従来と同様に、入力線３６と各
入力信号線３０Ａ、３０Ｂ、３０Ｃの間に並列的に接続
されている。従って、前記記憶素子３２Ａ、３２Ｂ、３
２Ｃにより、所望の入力信号線３０．Ａ、３０Ｂ、３０
Ｃと前記入力線３６を導通状態又は遮断状態とすること
ができる。 一方、前記第２スイッチ４２Ａ、４２Ｂ、４２Ｃとして
のｐチャネルトランジスタは、ドレイン−ソース間が相
互に直列的に短絡された状態で、前記プルアップ用電源
Ｖｄｄと入力１１１３６の間に挿入されている。従って
、入力信号線３０Ａ、３０Ｂ、３０Ｃのいずれか１つで
も導通状態が選択されているときには、プルアップ用電
源Ｖｄｄが出力線３６に印加されることはないが、全て
の入力信号線が選択されなかった場合には、第２スイッ
チ４２Ａ、４２Ｂ、４２Ｃが全てオンとなるので、出力
線３６がプルアップ弔電１Ｖｄｄによってプルアップさ
れる。 発明者が、第３図に示すような、スイッチング素子とし
てのパストランジスタを例として１２段有するシミュレ
ーション回路を用いて実験したところでは、第４図に示
すような入出力特性が得られ、第２スイッチのチャ参ネ
ル幅＆ｗｐｉ ＝３．０μｍでも出力電圧Ｖｏｕｔ ＝
４．１５Ｖとなり、十分プルアップされていることが確
認できた。 なお、前記実施例は、本発明をＰＬＤのＰＬＥ入力端子
のプルアップ回路に適用していたが、本発明の適用範囲
はこれに限定されない。
。 本実施例は、本発明を、ＰＬＤのＰＬＥ入力端子のプル
アップ回路に適用したもので、本発明に係るプルアップ
回路は、第２図に示す如く、５Ｓ２０内に内蔵されてい
る。 ５Ｓ２０は、３本の入力信号線３０Ａ、３０Ｂ、３０Ｃ
をＰＬＥ（図示省ＩＮ）の入力端子に至る入力線３６に
接続するためのものである。 この５Ｓ２０は、第２図に示す如く、３個のスイッチン
グ素子と、同じく３個の記憶素子３２Ａ、３２Ｂ、３２
Ｃで構成されている。 前記スイッチング素子は、例えばＣＭＯＳトランジスタ
で構成されたＮＯＲゲートとされており、例えば、その
ｎチャネル部分が前記第１スイッチ３４Ａ、３４Ｂ、３
４Ｃとされ、一方、ｐチャネル部分が第２スイッチ４２
Ａ、４２Ｂ、４２Ｃとされている。 前記第１スイッチ３４Ａ、３４Ｂ、３４Ｃとしてのｎチ
ャネルトランジスタは、従来と同様に、入力線３６と各
入力信号線３０Ａ、３０Ｂ、３０Ｃの間に並列的に接続
されている。従って、前記記憶素子３２Ａ、３２Ｂ、３
２Ｃにより、所望の入力信号線３０．Ａ、３０Ｂ、３０
Ｃと前記入力線３６を導通状態又は遮断状態とすること
ができる。 一方、前記第２スイッチ４２Ａ、４２Ｂ、４２Ｃとして
のｐチャネルトランジスタは、ドレイン−ソース間が相
互に直列的に短絡された状態で、前記プルアップ用電源
Ｖｄｄと入力１１１３６の間に挿入されている。従って
、入力信号線３０Ａ、３０Ｂ、３０Ｃのいずれか１つで
も導通状態が選択されているときには、プルアップ用電
源Ｖｄｄが出力線３６に印加されることはないが、全て
の入力信号線が選択されなかった場合には、第２スイッ
チ４２Ａ、４２Ｂ、４２Ｃが全てオンとなるので、出力
線３６がプルアップ弔電１Ｖｄｄによってプルアップさ
れる。 発明者が、第３図に示すような、スイッチング素子とし
てのパストランジスタを例として１２段有するシミュレ
ーション回路を用いて実験したところでは、第４図に示
すような入出力特性が得られ、第２スイッチのチャ参ネ
ル幅＆ｗｐｉ ＝３．０μｍでも出力電圧Ｖｏｕｔ ＝
４．１５Ｖとなり、十分プルアップされていることが確
認できた。 なお、前記実施例は、本発明をＰＬＤのＰＬＥ入力端子
のプルアップ回路に適用していたが、本発明の適用範囲
はこれに限定されない。
第１図は、本発明に係るプルアップ回路の基本的な構成
例を示す回路図、 第２図は、本発明の実施例の構成を示す回路図、第３図
は、本発明の作用を確認するためのシミュレーション回
路の例を示す回路図、 第４図は、第３図の回路によるシミュレーション結果を
示す線図、 第５図は、従来のプログラム可能な配線を含むＰＬＤの
一例を示すブロック線図、 第６図は、出願人が特願昭６３−２３５２９３で提案し
た、プログラム可能な配線を含むＰＬＤの一例示すブロ
ック線図、 第７図は、従来のプルアップ回路の一例の構成を示す回
路図である。 ３０Ａ、３０Ｂ、３０Ｃ・・・入力信号線、３２Ａ、３
２Ｂ、３２Ｃ・・・記憶素子（ＭＥＭ）、３４Ａ、３４
Ｂ、３４Ｃ・・・第１スイッチ、３６・・・入力線、 ４２Ａ、４２Ｂ、４２Ｃ・・・第２スイッチ、Ｖｄｄ・
・・プルアップ用電源。
例を示す回路図、 第２図は、本発明の実施例の構成を示す回路図、第３図
は、本発明の作用を確認するためのシミュレーション回
路の例を示す回路図、 第４図は、第３図の回路によるシミュレーション結果を
示す線図、 第５図は、従来のプログラム可能な配線を含むＰＬＤの
一例を示すブロック線図、 第６図は、出願人が特願昭６３−２３５２９３で提案し
た、プログラム可能な配線を含むＰＬＤの一例示すブロ
ック線図、 第７図は、従来のプルアップ回路の一例の構成を示す回
路図である。 ３０Ａ、３０Ｂ、３０Ｃ・・・入力信号線、３２Ａ、３
２Ｂ、３２Ｃ・・・記憶素子（ＭＥＭ）、３４Ａ、３４
Ｂ、３４Ｃ・・・第１スイッチ、３６・・・入力線、 ４２Ａ、４２Ｂ、４２Ｃ・・・第２スイッチ、Ｖｄｄ・
・・プルアップ用電源。
Claims (1)
- （１）入力信号が全て無信号であるときに、入力線をプ
ルアップしておくためのプルアップ回路において、 入力信号の導通又は遮断を設定するための記憶素子と、 該記憶素子の記憶状態に従つて、入力信号を導通すべき
状態でオンとなる第１スイッチ及びオフとなる第２スイ
ッチを有するスイッチング素子とを備え、 前記入力線と各入力信号線が、前記第１スイッチの各々
を介して並列的に接続され、 前記入力線とプルアップ用の電源が、互いに直列接続さ
れた全ての前記第２スイッチを介して接続されているこ
とを特徴とするプルアップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1023232A JPH02202718A (ja) | 1989-02-01 | 1989-02-01 | プルアップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1023232A JPH02202718A (ja) | 1989-02-01 | 1989-02-01 | プルアップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02202718A true JPH02202718A (ja) | 1990-08-10 |
Family
ID=12104874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1023232A Pending JPH02202718A (ja) | 1989-02-01 | 1989-02-01 | プルアップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02202718A (ja) |
-
1989
- 1989-02-01 JP JP1023232A patent/JPH02202718A/ja active Pending
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