JPH0413852Y2 - - Google Patents
Info
- Publication number
- JPH0413852Y2 JPH0413852Y2 JP1984200107U JP20010784U JPH0413852Y2 JP H0413852 Y2 JPH0413852 Y2 JP H0413852Y2 JP 1984200107 U JP1984200107 U JP 1984200107U JP 20010784 U JP20010784 U JP 20010784U JP H0413852 Y2 JPH0413852 Y2 JP H0413852Y2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- output
- terminals
- control
- selection control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 101000746134 Homo sapiens DNA endonuclease RBBP8 Proteins 0.000 description 5
- 101000969031 Homo sapiens Nuclear protein 1 Proteins 0.000 description 5
- 102100021133 Nuclear protein 1 Human genes 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本願は電子的に制御可能なスイツチいわゆる電
子スイツチ装置に関する。
子スイツチ装置に関する。
電子スイツチ装置は信号の切換を電子的に行な
うために、リレーにかわり広く用いられており、
MOSトランジスタをトランスフアゲートとして
用いたものや差動的に動作するトランジスタ対を
用いて切換えるもの等がある。被切換信号をデジ
タル信号に限定すれば、NANDゲート等の通常
の論理ゲートからなるマルチプレクサやデマルチ
プレクサ等もある。このような電子スイツチ装置
には入力の本数、出力の本数等により、一つの容
器に収納するスイツチの数が多数の組み合せで存
在している。
うために、リレーにかわり広く用いられており、
MOSトランジスタをトランスフアゲートとして
用いたものや差動的に動作するトランジスタ対を
用いて切換えるもの等がある。被切換信号をデジ
タル信号に限定すれば、NANDゲート等の通常
の論理ゲートからなるマルチプレクサやデマルチ
プレクサ等もある。このような電子スイツチ装置
には入力の本数、出力の本数等により、一つの容
器に収納するスイツチの数が多数の組み合せで存
在している。
たとえば、第２図は従来の４入力１出力２ケ入
りの電子スイツチ装置の一例であり、第４図は従
来の８入力１出力１ケ入り電子スイツチ装置の一
例である。
りの電子スイツチ装置の一例であり、第４図は従
来の８入力１出力１ケ入り電子スイツチ装置の一
例である。
２〜９はスイツチ回路部であり、それぞれはス
イツチ回路部２に例示しているように、Ｐチヤン
ネルMOSトランジスタ２４とＮチヤンネルMOS
トランジスタ２５からなるトランスミツシヨンゲ
ートと、インバータ２３により構成されており、
制御入力（インバター２３の入力信号）がハイレ
ベルで導通、そうでないときに非導通となる。８
１または８２は制御回路部であり、インバータ１
０〜１２およびアンドゲート１５〜２２で構成さ
れており、端子Ａ０〜Ａ１又はＡ０〜Ａ２の入力
の論理組合せにより、アンドゲート１５〜２２の
いずれか１ケの出力のみが選択的にハイレベルに
なるように構成されている。
イツチ回路部２に例示しているように、Ｐチヤン
ネルMOSトランジスタ２４とＮチヤンネルMOS
トランジスタ２５からなるトランスミツシヨンゲ
ートと、インバータ２３により構成されており、
制御入力（インバター２３の入力信号）がハイレ
ベルで導通、そうでないときに非導通となる。８
１または８２は制御回路部であり、インバータ１
０〜１２およびアンドゲート１５〜２２で構成さ
れており、端子Ａ０〜Ａ１又はＡ０〜Ａ２の入力
の論理組合せにより、アンドゲート１５〜２２の
いずれか１ケの出力のみが選択的にハイレベルに
なるように構成されている。
第２図においては、端子Ａ１とＡ０とがともに
ローレベルのとき、端子S0と端子COM１間及び
端子S4と端子COM２間のそれぞれのスイツチ回
路が導通する。同様に端子Ａ１とＡ０とが共にロ
ーレベルの時において、端子S1〜3と端子COM１
間、端子S5〜7と端子COM２間のそれぞれ１ケづ
つのスイツチ回路が導通する。すなわち４入力１
出力２ケ入りの電子スイツチ装置である。
ローレベルのとき、端子S0と端子COM１間及び
端子S4と端子COM２間のそれぞれのスイツチ回
路が導通する。同様に端子Ａ１とＡ０とが共にロ
ーレベルの時において、端子S1〜3と端子COM１
間、端子S5〜7と端子COM２間のそれぞれ１ケづ
つのスイツチ回路が導通する。すなわち４入力１
出力２ケ入りの電子スイツチ装置である。
第４図においては、端子Ａ２，Ａ１，Ａ０の入
力に応じて、端子S0〜7と端子COM間のどれか１
ケのスイツチ回路が導通する。すなわち８入力１
出力１ケ入りの電子スイツチ装置である。
力に応じて、端子S0〜7と端子COM間のどれか１
ケのスイツチ回路が導通する。すなわち８入力１
出力１ケ入りの電子スイツチ装置である。
第２図及び第３図の電子スイツチ装置をIC化
する場合、別々の製品として構成せざるを得な
い。
する場合、別々の製品として構成せざるを得な
い。
このように電子スイツチ装置は、入力の本数、
出力の本数、制御線の本数及び、それらを何個同
一パツケージに実装するか等に応じて多数の組合
せが存在し、例えば、１入力１出力４ケ入り、２
入力１出力２ケ入り、４入力１出力２ケ入り、８
入力１出力１ケ入り等々がある。これらはたくさ
んの種類があるほどユーザは最適なものを選べる
利点がある反面、多品種に分かれるためメーカに
とつては少量多品種となつてしまい、量産効果が
出しにくく、したがつて価格が高いという欠点が
ある。また、多品種が存在するということは、メ
ーカ、ユーザを問わず、それらの在庫管理等の時
間も多くかかるという欠点もある。
出力の本数、制御線の本数及び、それらを何個同
一パツケージに実装するか等に応じて多数の組合
せが存在し、例えば、１入力１出力４ケ入り、２
入力１出力２ケ入り、４入力１出力２ケ入り、８
入力１出力１ケ入り等々がある。これらはたくさ
んの種類があるほどユーザは最適なものを選べる
利点がある反面、多品種に分かれるためメーカに
とつては少量多品種となつてしまい、量産効果が
出しにくく、したがつて価格が高いという欠点が
ある。また、多品種が存在するということは、メ
ーカ、ユーザを問わず、それらの在庫管理等の時
間も多くかかるという欠点もある。
本願の目的はかかる欠点をなくすため、切換端
子を設けて、この端子の電圧等により、いくつか
の組合せを切換えることを可能にした電子スイツ
チ装置を提供することを目的としている。
子を設けて、この端子の電圧等により、いくつか
の組合せを切換えることを可能にした電子スイツ
チ装置を提供することを目的としている。
本願ではのこりの制御部にわずかな素子を追加
するだけで、いくつかの組合せを実現できること
を特徴としている。すなわち、所定の入力（たと
えば２本）のハイ、ローの論理的組合せ（この場
合４通りある）に応じて、スイツチ回路部の複数
個（たとえば２ケづつ）の組のみを導通させる第
１のモード（この場合４入力１出力２ケ入りの電
子スイツチ装置となる）と、前述の複数個（この
場合２ケづつ）の組のどちらか一方のスイツチ回
路を選択的に（この場合、どちらを選ぶかの信号
を入力する端子が必要）非導通とするゲート手段
を付加した第２のモード（この場合８ケのスイツ
チのうちのどれかを選択するいわゆる８入力１出
力１ケ入りの電子スイツチ装置となる）を有する
ことにより本願の目的を達することができる。
するだけで、いくつかの組合せを実現できること
を特徴としている。すなわち、所定の入力（たと
えば２本）のハイ、ローの論理的組合せ（この場
合４通りある）に応じて、スイツチ回路部の複数
個（たとえば２ケづつ）の組のみを導通させる第
１のモード（この場合４入力１出力２ケ入りの電
子スイツチ装置となる）と、前述の複数個（この
場合２ケづつ）の組のどちらか一方のスイツチ回
路を選択的に（この場合、どちらを選ぶかの信号
を入力する端子が必要）非導通とするゲート手段
を付加した第２のモード（この場合８ケのスイツ
チのうちのどれかを選択するいわゆる８入力１出
力１ケ入りの電子スイツチ装置となる）を有する
ことにより本願の目的を達することができる。
次に、図面を参照して本考案をより詳細に説明
する。
する。
第１図は本考案の一実施例であり、第２図、第
３図と同じものには同一の番号を付してある。１
は制御部であり、MODE端子はハイレベルが入
力されると第３図と同一の機能（８入力１出力１
ケ入りの電子スイツチ装置）を有しそうでないと
きには第３図と同一の機能（４入力１出力２ケ入
りの電子スイツチ装置）を有するための制御信号
の入力端子である。
３図と同じものには同一の番号を付してある。１
は制御部であり、MODE端子はハイレベルが入
力されると第３図と同一の機能（８入力１出力１
ケ入りの電子スイツチ装置）を有しそうでないと
きには第３図と同一の機能（４入力１出力２ケ入
りの電子スイツチ装置）を有するための制御信号
の入力端子である。
第４図と異なるのは端子Ａ２の信号が、ナンド
ゲート１３，１４により端子MODEの信号で修
飾を受ける点と、スイツチ回路部３〜５と６〜９
の出力がそれぞれCOM１及びCOM２につながつ
ている点である。
ゲート１３，１４により端子MODEの信号で修
飾を受ける点と、スイツチ回路部３〜５と６〜９
の出力がそれぞれCOM１及びCOM２につながつ
ている点である。
MODE端子がローレベルの場合は、ナンドゲ
ート１３，１４は端子Ａ２の入力に関係なく、常
にハイレベルとなるため、アンドゲート１５〜２
２の入力のうちこれらにつながるものは無視され
る（ドント・ケア）。したがつてアンドゲート１
５は端子Ａ１，Ａ０がともにローレベルのときす
べての入力がハイレベルとなるから出力がハイレ
ベルとなり、端子Ａ１，Ａ０が他の組合せになる
とかかる条件をみたさないので出力はローレベル
となる。アンドゲート１９についてもアンドゲー
ト１５と全く同様である。すなわちスイツチ回路
部３と６が導通し、端子S0とCOM１間及びS4と
COM２間のみが導通する。同様にして端子Ａ１
がローレベルで端子Ａ０がハイレベルのときは端
子S1−COM１間と端子S5−COM２間のみが導通
する。以下同様にして、４入力１出力２ケ入りの
電子スイツチ装置の動作が行なわれる。
ート１３，１４は端子Ａ２の入力に関係なく、常
にハイレベルとなるため、アンドゲート１５〜２
２の入力のうちこれらにつながるものは無視され
る（ドント・ケア）。したがつてアンドゲート１
５は端子Ａ１，Ａ０がともにローレベルのときす
べての入力がハイレベルとなるから出力がハイレ
ベルとなり、端子Ａ１，Ａ０が他の組合せになる
とかかる条件をみたさないので出力はローレベル
となる。アンドゲート１９についてもアンドゲー
ト１５と全く同様である。すなわちスイツチ回路
部３と６が導通し、端子S0とCOM１間及びS4と
COM２間のみが導通する。同様にして端子Ａ１
がローレベルで端子Ａ０がハイレベルのときは端
子S1−COM１間と端子S5−COM２間のみが導通
する。以下同様にして、４入力１出力２ケ入りの
電子スイツチ装置の動作が行なわれる。
MODE端子がハイレベルのとき、ナンドゲー
ト１４の出力には端子Ａ２と同じ信号が現われ、
またナンドゲート１３の出力には端子Ａ２の反転
信号が生ずる。他の部分は第３図と全く同じであ
るから第３図と同じ機能すなわち８入力１出力１
ケ入りの電子スイツチ装置の機能となる。なお、
あらかじめ本電子スイツチ装置の外部でCOM１
とCOM端子を短絡して使用する必要がある。
ト１４の出力には端子Ａ２と同じ信号が現われ、
またナンドゲート１３の出力には端子Ａ２の反転
信号が生ずる。他の部分は第３図と全く同じであ
るから第３図と同じ機能すなわち８入力１出力１
ケ入りの電子スイツチ装置の機能となる。なお、
あらかじめ本電子スイツチ装置の外部でCOM１
とCOM端子を短絡して使用する必要がある。
見方を変えて言うならば、ナンドゲート１３，
１４を設けることにより、MODE端子がローレ
ベルの場合にはアンドゲート１３，１４の出力が
ハイレベルとなることにより、アンドゲート１５
〜１８からなるグループのうちの１ケとアンドゲ
ート１９〜２２からなるグループのうちの１ケ
（合計２ケ）の出力がハイレベルとなる。また、
MODE端子がハイレベルの場合には、アンドゲ
ート１３，１４の出力の一方が（Ａ２端子の入力
レベルに応じ）選択的にハイレベルとなることに
より、アンドゲート１５〜１８からなるグループ
とアンドゲート１９〜２２からなるグループのう
ちのいずれか一方（のうちさらに端子Ａ１，Ａ０
によつて指定された１ケ）の出力がハイレベルと
なる。すなわち２つのグループの両方を選択する
モードと、どちらか一方のみを選択するモードを
作る回路構成である。
１４を設けることにより、MODE端子がローレ
ベルの場合にはアンドゲート１３，１４の出力が
ハイレベルとなることにより、アンドゲート１５
〜１８からなるグループのうちの１ケとアンドゲ
ート１９〜２２からなるグループのうちの１ケ
（合計２ケ）の出力がハイレベルとなる。また、
MODE端子がハイレベルの場合には、アンドゲ
ート１３，１４の出力の一方が（Ａ２端子の入力
レベルに応じ）選択的にハイレベルとなることに
より、アンドゲート１５〜１８からなるグループ
とアンドゲート１９〜２２からなるグループのう
ちのいずれか一方（のうちさらに端子Ａ１，Ａ０
によつて指定された１ケ）の出力がハイレベルと
なる。すなわち２つのグループの両方を選択する
モードと、どちらか一方のみを選択するモードを
作る回路構成である。
本願は前述の実施例に限ることなく、いかなる
制御部を有する電子スイツチ装置にも実施するこ
とができる。
制御部を有する電子スイツチ装置にも実施するこ
とができる。
たとえば制御部１をすべてナンドゲートで作る
ことや、ノアゲートで作ることも可能であり、ま
た２入力のナンドゲートもしくはノアゲートで作
ることも可能であり、公知の論理回路の設計手法
を容易に適することができる。
ことや、ノアゲートで作ることも可能であり、ま
た２入力のナンドゲートもしくはノアゲートで作
ることも可能であり、公知の論理回路の設計手法
を容易に適することができる。
また、端子Ａ１の入力に対し、第１図のナンド
ゲート１３，１４に相当するものを付加し、スイ
ツチ回路２〜９の出力の共通側を２ケづつ端子
COM1〜4に引き出すことにより（図示せず）、２
入力１出力４ケ入り、４入力１出力２ケ入り、８
入力１出力１ケ入りの各電子スイツチ装置のいず
れのモードにもなることが可能である。
ゲート１３，１４に相当するものを付加し、スイ
ツチ回路２〜９の出力の共通側を２ケづつ端子
COM1〜4に引き出すことにより（図示せず）、２
入力１出力４ケ入り、４入力１出力２ケ入り、８
入力１出力１ケ入りの各電子スイツチ装置のいず
れのモードにもなることが可能である。
またこれまでの例はスイツチ回路部８ケについ
てのべたが、これも必ずしも８ケである必要はな
く、何ケでもよい。
てのべたが、これも必ずしも８ケである必要はな
く、何ケでもよい。
これまでのべたように本願の応用範囲は広く、
かつ、工業的に大量生産が可能になる利点があ
り、きわめて有用である。
かつ、工業的に大量生産が可能になる利点があ
り、きわめて有用である。
本考案によれば、前述のとおり、わずかなゲー
トの追加だけで一つの電子スイツチ装置で、従来
の２種類の電子スイツチ装置のいずれとしても使
用できるため、従来に比べ、生産量がこれらの和
となり、したがつて大量生産が可能となる。IC
の場合大量生産をすればするほど原価が安くなる
ことが多いので、原価低減が可能となる。さら
に、生産管理や入出庫管理も一品種分でよく、こ
の部分でも人件費等の節約ができる。
トの追加だけで一つの電子スイツチ装置で、従来
の２種類の電子スイツチ装置のいずれとしても使
用できるため、従来に比べ、生産量がこれらの和
となり、したがつて大量生産が可能となる。IC
の場合大量生産をすればするほど原価が安くなる
ことが多いので、原価低減が可能となる。さら
に、生産管理や入出庫管理も一品種分でよく、こ
の部分でも人件費等の節約ができる。
第１図は本考案の一実施例による電子スイツチ
装置のブロツク図であり、第２図および第３図は
従来の電子スイツチ装置を示すブロツク図であ
る。 １……制御部、２〜９……スイツチ回路部、１
０〜１２……インバータ、１３〜１４……ナンド
ゲート、１５〜２２……アンドゲート、２３……
インバータ、２４……ＰチヤンネルMOSトラン
ジスタ、２５……ＮチヤンネルMOSトランジス
タ、８１，８２……制御回路部。
装置のブロツク図であり、第２図および第３図は
従来の電子スイツチ装置を示すブロツク図であ
る。 １……制御部、２〜９……スイツチ回路部、１
０〜１２……インバータ、１３〜１４……ナンド
ゲート、１５〜２２……アンドゲート、２３……
インバータ、２４……ＰチヤンネルMOSトラン
ジスタ、２５……ＮチヤンネルMOSトランジス
タ、８１，８２……制御回路部。
Claims (1)
- 夫々が入力端、出力端および制御端を有し、前
記制御端が第１の論理レベルのときは前記入力端
を前記出力端に接続し第２の論理レベルのときは
前記入力端を前記出力端から切り離して前記出力
端をハイインピーダンス状態とする複数のスイツ
チ回路と、これらスイツチ回路の入力端にそれぞ
れ接続された複数の信号入力端子と、前記複数の
スイツチ回路を第１および第２のグループに分割
し前記第１のグループのスイツチ回路の出力端に
共通接続された第１の信号出力端子および前記第
２のグループのスイツチ回路の出力端に共通接続
された第２の信号出力端子と、前記第１のグルー
プのスイツチ回路の制御端にそれぞれ接続された
複数の第１選択制御端子および前記第２のグルー
プのスイツチ回路の制御端にそれぞれ接続された
複数の第２選択制御端子を有する制御回路であつ
て、複数ビツトでなる選択データおよびモード指
定信号を受け、前記モード指定信号が第１の状態
のときは前記選択データの各ビツトのデータに応
答して前記第１および第２選択制御端子の中の１
つの選択制御端子に前記第１の論理レベルを出力
するとともに残りの選択制御端子に前記第２の論
理レベルを出力し、前記モード指定信号が第２の
状態のときは前記選択データのうちの所定ビツト
を除く残りのビツトのデータに応答して前記第１
選択制御端子の中の１つの選択制御端子と前記第
２選択制御端子の中の１つの選択制御端子に前記
第１の論理レベルをそれぞれ出力するとともに残
りの選択制御端子に前記第２の論理レベルを出力
する制御回路とを備える電子スイツチ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984200107U JPH0413852Y2 (ja) | 1984-12-26 | 1984-12-26 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984200107U JPH0413852Y2 (ja) | 1984-12-26 | 1984-12-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61113429U JPS61113429U (ja) | 1986-07-17 |
| JPH0413852Y2 true JPH0413852Y2 (ja) | 1992-03-30 |
Family
ID=30760647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984200107U Expired JPH0413852Y2 (ja) | 1984-12-26 | 1984-12-26 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0413852Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036144A (ja) * | 1973-08-02 | 1975-04-05 |
-
1984
- 1984-12-26 JP JP1984200107U patent/JPH0413852Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036144A (ja) * | 1973-08-02 | 1975-04-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61113429U (ja) | 1986-07-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5400262A (en) | Universal interconnect matrix array | |
| EP0317287B1 (en) | Programmable logic device | |
| US4931946A (en) | Programmable tiles | |
| EP0360540A2 (en) | Programmable logic device | |
| US5157618A (en) | Programmable tiles | |
| US6066965A (en) | Method and apparatus for a N-nary logic circuit using 1 of 4 signals | |
| US4409499A (en) | High-speed merged plane logic function array | |
| US7480165B1 (en) | Microcontroller with programmable logic | |
| EP1236278B1 (en) | Method and apparatus for an n-nary logic circuit | |
| US5338982A (en) | Programmable logic device | |
| US5751162A (en) | Field programmable gate array logic module configurable as combinational or sequential circuits | |
| US4644191A (en) | Programmable array logic with shared product terms | |
| JPH0413852Y2 (ja) | ||
| US20050253625A1 (en) | Logic basic cell, logic basic cell arrangement and logic device | |
| US7425842B2 (en) | Logic basic cell | |
| US7432736B2 (en) | Logic basic cell | |
| US5491431A (en) | Logic module core cell for gate arrays | |
| US4516040A (en) | High-speed merged plane logic function array | |
| EP0256336B1 (en) | A programmable logic array | |
| US5422581A (en) | Gate array cell with predefined connection patterns | |
| US5200653A (en) | Tristate output gate structure particularly for cmos integrated circuits | |
| US6911846B1 (en) | Method and apparatus for a 1 of N signal | |
| US4891534A (en) | Circuit for comparing magnitudes of binary signals | |
| JPH09506481A (ja) | ユニバーサル接続マトリクスアレイ | |
| JP3128661B2 (ja) | 高分解能タイミング調整回路 |