KR100225008B1 - 다중 공유 로직 어레이를 갖는 프로그래머블 로직 디바이스 - Google Patents

다중 공유 로직 어레이를 갖는 프로그래머블 로직 디바이스 Download PDF

Info

Publication number
KR100225008B1
KR100225008B1 KR1019940700906A KR19940700906A KR100225008B1 KR 100225008 B1 KR100225008 B1 KR 100225008B1 KR 1019940700906 A KR1019940700906 A KR 1019940700906A KR 19940700906 A KR19940700906 A KR 19940700906A KR 100225008 B1 KR100225008 B1 KR 100225008B1
Authority
KR
South Korea
Prior art keywords
logic
array
arrays
input
output
Prior art date
Application number
KR1019940700906A
Other languages
English (en)
Inventor
죠프레이 에스. 공워
Original Assignee
페레고스 조지
아트멜 코포레이숀
마이크 로스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 페레고스 조지, 아트멜 코포레이숀, 마이크 로스 filed Critical 페레고스 조지
Application granted granted Critical
Publication of KR100225008B1 publication Critical patent/KR100225008B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

프로그래머블 로직 디바이스는 AND 어레이(11)와 같은 다층 제 1로직어레이를 갖는데, 이 어레이는 각각 상이한 입력(13)세트를 갖고 모두 동시에 작동되며, 둘이상의 제 1 로직어레이(11)의 출력(17)은 OR 게이트 또는 어레이(21)와 같은 단일 제 2 로직게이트 또는 어레이(21)에서 공유된다.
일실시예에서, 각각의 제 2 로직어레이가 모든 제 1 로직어레이(11)로부터 중간항을 수신하고 각각의 제 l 로직어레이(11)의 중간항이 복수의 제 2로직어레이(21)에 의해 공유되도록 N 개의 제 1 로직어레이(11)와 M 개의 제 2로직어레이(21)가 연결된다. 제 2 실시예에서, 최소한 일부의 제 2로직게이트(53)가 두인접 제 1 로직어레이(41)로부터 중간항(49)을 수신하도록 N개의 제 1 로직어레이(41)와 복수의 제 2 로직게이트(51, 53)가 연결된다.

Description

[발명의 명칭]
다중 공유 로직 어레이를 갖는 프로그래머블 로직 디바이스
[기술분야]
본 발명은 레이아웃 또는 집적회로내의 상호연결부에 의해 특정지워지는프로그래머블 로직 디바이스(PLD)에 관한 것이다.
[배경기술]
미국 특허 제4,942,319호(Pickett 씨등)에는 각각의 페이지가 분리 로직어레이로서 역할을 하는 복수의 페이지와 적절한 페이지 또는 페이지들을 선택하는 적합한 고속 페이지 제어회로를 구비한 다중 페이지 프로그래머블 로직 디바이스가 개시되어 있다. 예컨대, OR 어레이 페이지를 형성하는 M 개의 제2로직 어레이 세트를 수반하는 AND 어레이 페이지를 형성하는 N 개의 제1로직어레이 세트가 있을 수 있다. 그 어레이 세트층 하나 또는 둘 다의 일부 또는 전체 어레이 페이지는 사용자가 프로그램할 수 있다. 페이지를 선택함으로써 특정 AND 및 OR 어레이 페이지의 선택이 항상 일치하도록 AND 에레이 페이지를 선택하는 수단과 동일한 OR 어레이 페이지를 선택하는 수단을 사용하여, 본질적으로 특정 AND 어레이 및 특정 OR 어레이로 각각 이루어지는 복수의페이지를 제공할 수 있다. 이와는 달리, OR 어레이 페이지를 선택하는 수단은 분리된 AND 어레이 페이지를 선택하는 수단과 별개로 동작할 수도 있다. 또한, AND 어레이 페이지만이 선택 실행되는 단일 OR 어레이 (M=1) 또는 그 역(N=1)이 존재하는 실시예가 기술되어 있다. 다수 페이지가 동시에 동작하도록 선택될 수 있다. 입력신호는 모든 AND 어레이 페이지중 공유되는 입력 리드 또는 특정 페이지에 전용된 입력 리드중 하나 또는 공유 및 전용 입력 리드의 조합에 의해 AND 어레이 페이지에 인가될 수도 있다. 적절한 입력 리드를 선택된 AND 어레이 페이지 또는 페이지들에 멀티플렉스하기 위해 페이지 제어 회로를 사용하거나 하드와이어링을 사용하여 입력 리드를 AND 어레이 페이지에 접속시킬 수도 있다. 이러한 목적으로 사용된 멀티플렉서는 고정 또는 프로그램될 수 있다. OR 어레이 페이지로부터 출력 신호는 유사한 방식으로 출력 리드에 제공될 수도 있다. 상술한 구성은 로직 어레이를 페이지로 조직화하고 당장에는 필요치않는 이들 페이지를 턴오프함으로써 어레이 크기를 적게하고, 속도를 증가시키며 전력 소비를 줄일 수 있는 한편, 다수의 곱항 및 합항을 이용할 수 있게 된다.
미국 특허 제4,847,612호(Kaplinsk)/ 씨)에는 프로그램 가능 상호 연결 매트릭스에서 스위치에 의해 상호 연결되는 그 각각이 완전한 AND-OR 어레이인 복수의 프로그램 가능 기능 유닛을 갓는 프로그래머블 로직 디바이스가 개시되어 있다. 기능 유닛의 모든 입력은 AND 어레이의 모든 AND 게이트에 이용될 수 있다. AND 어레이에 의해 생성된 곱항은 기능유닛의 OR 어레이의 OR 게이트 전부 또는 일부에 이용될 수도 있다. 일실시예에서, 입력, 출력, 기능 유닛 및 상호 연결 매트릭스를 각각 구비한 두 서브칩은 한 서브칩에 제공된 일부 신호가 다른 서브칩과 공유될 수 있도록 스위칭 매트릭스로 서로 선택적으로 상호 연결될 수 있다.
미국특허 제4,963,768호(Agrawal 씨등)에는 입력 라인상의 입력 신호로서 역할하는 출력 라인상의 출력 신호를 각각 제공하는 복수의 프로그래머블 로직 디바이스와 각 로직 디바이스의 출력 신호중 최소한 하나를 임의의 로직 디바이스의 선택된 입력 라인에 연결시키기 위한 프로그램 가능 스위치 상호 연결 수단을 갖는 프로그램 가능 집적 회로 구조가 개시되어 있다. 일실시예에서, 로직 디바이스는 곱항들을 OR 게이트에 제공하여 그 곱항들을 함께 합산하는 AND 어레이를 가질 수 있다. 일부 곱항은 사용자의 선택에 따라 하나의 OR 게이트에 루팅되는 인접 OR 게이트들간에 공유될 수 있거나 또는 접속되지 않은 상태로 될 수 있다. 로직 디바이스내의 모든 곱항은 AND 어레이에 접속되는 공통의 입력 세트를 갖는다.
본 발명의 목적은 성능을 저하시키지 않거나 또는 AND 어레이의 확장시 전력 소모를 증가시키지 않고 소정 성능 레벨에 대해 보다 나은 로직 융통성을 갖는 프로그래머블 로직 디바이스를 제공하는 것이다.
본 발명의 또다른 목적은 소정 로직 능력, 즉 로직 융통성을 저하시키지 않기 위해 전력 소모가 절감되고 AND 어레이 크기가 감소되며 성능이 향상된 프로그래머블 로직 디바이스를 제공하는 것이다.
[발명의 개시]
상기 목적은 모두 유효하게 인에이블되고 동시에 동작하는 AND 어레이와 같은 다중 제1로직 어레이를 포함하고, 또한 OR 게이트 또는 어레이와 같은 단일 제2로직 게이트 또는 어레이의 둘 이상의 상이한 제1로직 어레이로부터 출력된 중간항을 결합시키는 능력을 포함하는 레이아웃에 의해 특정지워지는 프로그래머블 로직 디바이스와 부합된다. 제1로직 어레이 각각은 상이한 입력 세트를 갖는다. 이 레이아웃은 개개의 제2 로직 게이트 또는 어레이가 다수의 제1로직 어레이로부터 동시에 입력을 가질 수 있으므로, 임의의 단일 제1로직 어레이의 입력수를 증가시키지 않고 개개의 제2로직 게이트에 이용될 수 있는 제1로직 어레이 입력의 총수를 증가시키는 방법을 제공한다.
일실시예에서, 특정 입력 세트를 각각 갖는 다중 AND 어레이는 하나 이상의 OR 어레이의 입력에 곱항을 출력하여, 각 OR 어레이가 그 입력에서 모든 AND 어레이로부터 곱항을 수신한다. 디바이스에 하나 이상의 OR 어레이가 존재할 경우, 각 AND 어레이로부터 곱항은 복수의 OR 어레이에 의해 공유된다. 모든 AND 어레이가 항상 동작중이기 때문에, 임의의 한 OR 어레이는 최소한 AND 어레이에 의해 수신된 임의의 입력 신호가 로직 상태를 변경시킬 때 모든 AND 어레이로 부터 입력을 동시에 수신하게 된다.
제2실시예는 모든 어레이가 항상 인에이블 상태인 다중 AND 어레이 및 복수의 OR 게이트를 갖는다. 일부 OR 게이트들이 AND 어레이중 단지 하나로부터 곱항을 수신하는 반면, 다른 OR 게이트들은 두개의 인접 AND 어레이로부터 곱항을 수신한다.
[도면의 간단한 설명]
제1도는 본 발명의 프로그래머블 로직 디바이스 레이아웃의 개략적인 블록도이다.
제2도는 본 발명의 또다른 프로그래머블 로직 디바이스의 개략적인 블록도이다.
[발명을 실행하기 위한 최상모드]
본 발명은 AND 어레이가 OR 게이트 또는 OR 어레이에 곱항을 제공하고, 차례로 적화 출력(sum-of-Products outputs)을 제공하는 AND/OR 로직을 참조하여 아래에 설명하기로 한다. 그러나, 다른 타입의 로직 어레이가 본 발명에 따라 실행될 수도 있다. 일반적으로, 제 1 로직 어레이는 증간함을 제 2 로직 게이트 또는 제 2 로직 어레이에 제공하고, 차례로 최종 로직항 출력을 제공한다. 예컨데, OR/AND 로직이 실행될 경우, 제 l 로직 어레이는 합항인 중간항을 제 2 로직 게이트 또는 어레이에 제공하는 OR 어레이가 될 수 있다.
이들 제 2 로직 게이트 또는 어레이는 적화 출력인 최종 로직항 출력을 제공하는 AND 게이트 또는 어레이가 될 수 있다. 다른 공통으로 사용된 어레이 로직은 NAND/NAND 및 NOR/NOR 로직을 포함한다. 이들 모두는 AND/OR 로직 구성과 동일한 기능적 융통성을 제공한다.
제1도를 참조하면, 프로그래머블 로직 디바이스는 복수 N 개의 AND 어레이(111, 112,…, 11N-1, 11N) 및 복수 M 개의 OR 어레이(21l, 212, …, 21M-1, 21M)를 포함한다. 각각의 AND 어레이(l11, 112, …, 11N-1, 11N)는 디바이스의 외부 접촉부와 입력버스(131,132, …, 13N-1, 13N)에 피드백되는 AND 어레이 출력, OR어레이 출력 및 레지스터 출력으로부터 내부적으로 발생된 로직을 포함하는 신호원의 특성 세트(151, 152, …, 15N-1, 15N)로부터 입력신호를 수신하기 위해 대응하는 전용 입력 버스(131, 132, …, 13N-1, 13N)에 접속된 입력을 갖는다. 또한, 각각의 AND 어레이(111, 112, …, 11N-1, 11N)는 곱함 세트가 AND 어레이에 의해 각각 제공되는 대응하는 출력버스(171, 172, …, 17N-1, 17N)에 접속된 출력을 갖는다. 임의의 특정 AND 어레이(11)에 의해 제공된 곱항은 특성 AND 어레이에 대응하는 전용 입력 버스(13)상의 선택된 입력신호의 로직곱, 즉 AND 이다. 각각의 OR 어레이 (211, 212,…, 21N-1, 21N)는 모든 AND 어레이(111, 112, …, 11N-l, 11N)의 출력 버스(171, 172, …, 17N-l, 17N)상의 곱항을 수신하기 위해 대응하는 입력버스(231, 232, …, 23N-l, 23N)에 접속된 입력을 갖는다. 노드세트(251, 252, …, 25N-l, 25N)를 통하여 접속이 이루어진다(여기에서 제 1 첨자는 곱항을 발생하는 AND 어레이를 나타내고, 반면에 제 2 첨자는 곱항이 할당되는 OR 어레이를 나타낸다). 노드(25) 각각은 각 버스가 복수의 라인으로 이루어지므로, 실제로는 출력버스(l7)의 라인과 입력버스(23)의 라인간의 복수의 접속점이다. 모든 OR 어레이 입력(231, 232, …, 23M-l, 23M)은 인에이블 상태이고 항상 유효하다. OR 어레이(211, 212, …, 21M-l, 21M) 각각은 출력함이 제공되는 대응하는 출력버스(271, 272, …, 27M-l, 27M)에 접속된 출력세트를 갖는다.
모든 AND 어레이(111, 112, …, 11N-l, 11N) 및 모든 OR 게이트 또는 OR 어레이 입력(231, 232, …, 23M-l, 23M)이 인에이블되고 동시에 동작함으로써, 임의의 한 AND어레이가 동작할 때 다른 모든 AND 어레이는 또한 동작하고, 임의의 한 OR 어레이 입력이 인에이블 될 때 모든 OR 어레이의 다른 모든 OR 어레이 입력은 마찬가지로 인에이블된다. 바람직한 실시예에서, AND 및 OR 어레이는 본 발명의 양수인에게 양도되고 참고로 본 발명에 포함된 미국 특허 제 4,906,870 호에 기술된 회로를 포함한다. 이 회로는 버스(131, 132, …, 13N-l, 13N)상의 어떠한 입력신호도 로직 상태를 변경시키지 않을때 AND 어레이를 디스에이블하고 OR 출력을 래치한다. 임의의 입력 신호가 로직상태를 변경시킬 때, 모든 AND 어레이(111, 112, …, 11N-l, 11N) 및 OR 어레이 입력(231, 232, …, 23N-l, 23N)은 동시에 인에이블된다. 이와는 달리, 모든 AND 어레이 및 OR 어레이는 인에이블 될 수도 있고 항상 동작한다.
제2도를 참조하면, 또한 본 발명의 또다른 프로그래머블 로직 디바이스는 복수 N 개의 AND 어레이(411, 412, …, 41N)를 포함한다. AND 어레이 각각은 디바이스의 외부 접촉부와 입력버스(431, 432, …, 43N)에 피드백되는 AND 어레이 출력, OR 어레이 출력 및 레지스터 입력으로부터 내부적으로 발생된 로직을 포함할 수 있는 신호원의 특정 세트(451, 452, …, 45N)로부터 입력신호를 수신하기 위해 대용하는 전용 입력 버스(431, 432, …, 43N)에 접속된 입력을 갓는다. 또한, 각각의 AND 어레이 (411, 412, …, 41N)는 곱항이 대응하는 AND 어레이(411, 412, …, 41N)에 의해 제공되는 출력라인(471, 472, …, 47N) 및 491, 492, …, 49N)에 접속된 출력을 갖는다. 또한, 그 디바이스는 복수의 OR 게이트(511, 512, …, 11N및 531, 2, 532, 3, …, 53N-l,N)로 구성된 0R 어레이를 포함한다.
OR 게이트(511, 512, …, 51N)는 대응하는 AND 어레이 (411, 412, …, 41N)의 출력(471, 472, …, 47N) 각각에 접속된 입력을 갖는다. 0R 게이트(531, 2, 532, …, 53N-l,N)는 두 인접 AND 어레이(411, 412, …, 41N)의 출력(491, 492, …, 49N)에 접속된 입력을 갖는다. 즉, OR 게이트(53l, 2)는 인접 AND 어레이(411, 412)의 출력(491, 492)에 접속된 입력을 갖고, OR 게이트(532, 3)는 인접 AND 어레이(413, 413)의 출력(493, 493)에 접속된 입력을 갖는다. 0R 게이트(51, 53)는 임의의 소정 AND 어레이(41)의 출력(47, 49) 모두 또는 단지 출력(47, 49)의 서브세트에 접속될 수도 있다. AND 어레이(41)의 출력(47, 49) 각각은 단지 한 OR 게이트에 접속될 수 있거나 또는 다수의 OR 게이트와 공유될 수도 있다.
그러나, OR 게이트(51, 53) 각각은 대체로 다른 모든 OR 게이트로 부터 상이한 세트의 AND 어레이 출력 접속부를 갓는다.
일부 OR 게이트의 출력은 임의의 한 OR 게이트에 의해 요구되는 입력수를 최소화하기 의해, 도시생략된 제 2 단의 OR 게이트의 입력에 접속될 수 있다.
그러나, 로직 OR 연산이 조합되므로, 이 다른 계층적 구조는 실행되는 전체 로직에 본질적으로 영향을 주지 않는다. 제 2 단의 OR 게이트는 개개의 AND 어레이와 제 2 단의 OR 게이트간에 접속된 제1 상태 OR 게이트로 부터 중간항을 수신함에 의해 두인접 AND 어레이로 부터 로직을 결합하는 실제 물리적 게이트 (531, 2, 532, 3, …, 11N-l,N)일 수도 있다.
제1도에 도시한 AND 어레이당 L 입력을 수신하고 AND 어레이 당 P 곱항을 제공하는 N AND 어레이 및 M OR 어레이를 갖는 타입의 프로그래머블 로직 디바이스에 있어서, 각각의 OR 어레이는 항상 AND 어레이로부터 곱항을 수신하기 위해 유효하게 인에이블되는 층 N·P 입력을 가질 수 있다. 마찬가지로, 각각의 OR 어레이는 AND 어레이를 통하여 AND 어레이의 층 N·L 입력에 이르기까지 접근할 수 있다. 단일 AND 어레이는 제1도의 AND 어레이에서 총 N·L·P스위치를 요구하는 다층 AND 어레이 레이아웃에 제공되는 바와같이 동일 레벨의 로직능력을 제공하기 위해 N2·L·P 스위치를 필요로 하게 된다.
또한, 제2도에 도시한 AND 어레이당 L 입력을 수신하고 AND 어레이당 P곱항을 제공하는 N 개의 AND 어레이 및 두 인점 AND 어레이의 층 P 곱항까지 접속되는 N-1 OR 게이트 각각을 갖는 타입의 프로그래머블 로직 디바이스에 있어서, 각각의 OR 게이트는 곱항을 수신하기 의해 층 2·P 입력까지 가질 수 있고 2·L AND 어레이 입력까지 접근할 수 있다.

Claims (23)

  1. 어레이 입력 신호를 프로그램 가능하게 결합하기 위해 동일한 스위치의 행 및 열을 갖는 타입의 것으로서, 입력 신호를 수신하기 위해 상이한 입력 세트에 각각 접속되고, 각각 출력 세트를 갖고 상기 입력상의 선택된 입력 신호로서 상기 출력 세트상의 중간항을 로직 어레이에 제공하도록 작동되며, 최소한 임의의 입력 신호가 로직 상태를 변경할 때 모두 동시에 인에이블 및 작동되고, 어떠한 입력도 로직 어레이 중간항을 수신하도록 접속되지 않는 복수의 로직 어레이와, 중간항을 수신하기 위해 상기 복수의 로직 어레이로부터 출력에 접속된 입력세트를 갖고, 출력을 가지며 입력상에 수신된 상기 중간항으로서 상기 출력상의 최종 로직항을 제공하도록 작동되는 최소한 하나의 로직 게이트를 포함 하고, 상기 한쌍의 로직 어레이의 모든 입력은 분리되어 별개로 되는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  2. 제1항에 있어서, 상기 한쌍의 로직 어레이의 최소한 한 입력은 또다른 로직 어레이의 입력과 공유되는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  3. 제1항에 있어서, 중간항을 수신하기 위해 상기 최소한 하나의 로직 어레이로부터 출력에 접속된 입력 세트를 각각 갖는 복수의 로직 게이트를 포함하고, 상기 최소한 하나의 로직 게이트는 상기 복수의 로직 어레이로부터 출력에 접속된 입력을 갖는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  4. 제3항에 있어서, 상기 모든 로직 게이트는 상기 복수의 로직 어레이로부터 출력에 접속된 입력을 갖는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  5. 제4항에 있어서, 상기 모든 로직 게이트는 상기 모든 로직 어레이로부터 출력에 접속된 입력을 가지는데, 상기 로직 어레이는 제1 로직 어레이이고 상기 복수의 로직 게이트는 제2 로직 어레이를 형성하는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  6. 제4항에 있어서, 모든 로직 게이트는 두 개의 인접한 로직 어레이로부터 출력에 접속된 입력을 갖는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  7. 제3항에 있어서, 상기 최소한 하나의 로직 게이트는 상기 모든 로직 어레이로 부터 출력에 접속된 입력을 갖는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  8. 제7항에 있어서, 상기 모든 로직 게이트는 상기 모든 로직 어레이로부터 출력에 접속된 입력을 갖고, 상기 로직 어레이는 제1 로직 어레이이고 상기 로직 게이트는 최소한 하나의 제2 로직 어레이를 형성하는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  9. 어레이 입력 신호를 결합하기 위해 프로그래머블 스위치의 X-Y 배열을 갖는 타입의 것으로서, 별개의 입력 세트로부터 입력 신호를 수신하도록 각각 접속되고, 곱항 세트를 각각 제공하며, 어떤 입력도 상기 임의의 AND 어레이 곱항을 수신하도록 접속되지 않는 복수의 AND 어레이와, 상기 모든 AND 어레이로부터 곱항을 수신하도록 접속된 입력을 각각 갖고, 모든 입력이 항상 인에이블 및 유효하게 되며, 출력세트에 결합된 출력항 세트를 각각 제공하는 복수의 OR 어레이를 포함하고, 상기 최소한 한쌍의 AND 어레이의 모든 입력은 분리되어 별개로 되는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  10. 어레이 입력을 프로그램 가능하게 결합하기 위해 동일한 스위치의 행 및 열을 갖는 타입의 것으로서, 각각 별개 세트의 입력으로부터 입력 신호를 수신 하도록 접속되고, 각각 중간항 세트를 제공하며, 어떤 중간항도 다수의 제1어레이 입력 세트가 아닌 복수의 제1 로직 어레이와, 상기 모든 제1 로직 어레이로부터 중간항을 수신하도록 접속된 입력을 각각 갖고, 최소한 상기 복수의 제1 로직 어레이에 의해 수신된 임의의 입력 신호가 로직 상태를 변경할 때 입력 모두 인에이블 및 유효하게 되며, 출력세트에 결합된 출력항 세트를 각각 제공하는 복수의 제2 로직 어레이를 포함하는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  11. 어레이 입력 신호를 결합하기 위해 프로그래머블 스위치의 행 및 열을 갖는 타입의 것으로서, 별개의 입력 세트로부터 입력 신호를 수신하도록 각각 접속되고, 중간항 세트를 각각 제공하며, 어떤 중간항도 다수의 제1 어레이 입력 세트가 아닌 복수의 제1 로직 어레이와, 복수의 로직 게이트로 구성된 것으로서, 로직 게이트 각각이 상기 최소한 하나의 제1 로직 어레이로부터 중간항을 수신하도록 접속된 입력을 갖고, 상기 최소한 하나의 로직 게이트가 상기 복수의 제1 로직 어레이로부터 중간항을 수신하도록 접속되며, 최소한 상기 복수의 제1 로직 어레이에 의해 수신된 임의의 입력신호가 로직 상태를 변경할때 모든 로직게이트 입력이 인에이블 및 유효하게 되고, 각각의 로직 게이트가 출력 세트에 결합된 출력항 세트를 제공하는 제2 로직 어레이를 포함하고, 상기 최소한 한쌍의 로직 어레이의 모든 입력은 분리되어 별개로 되는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  12. 제11항에 있어서, 각각의 제1 로직 어레이에 제1 로직 어레이 및 또다른 제1 로직 어레이로 부터 중간항을 수신하도록 접속된 입력을 갖는 최소한 하나의 로직 게이트가 결합되는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  13. 어레이 입력 신호를 결합하기 위해 스위치의 행 및 열을 갖는 타입의 것으로서, 입력 신호를 수신하기 위한 별개의 입력 세트에 각각 접속되고, 출력 세트를 갖고 상기 입력상의 선택된 입력 신호로서 상기 출력 세트상의 곱항을 AND 어레이에 제공하기 위해 작동되며, 항상 모두 동시에 인에이블 및 작동되고, 어떤 출력 신호도 AND 어레이 입력 신호가 아닌 복수의 AND 어레이와, 곱항을 수신하기 위해 상기 복수의 AND 어레이로부터 출력에 접속된 입력세트를 갖고, 출력을 가지며 입력상에 수신된 상기 곱항으로서 상기 출력상의 적화항을 제공하도록 작동되는 최소한 하나의 OR 게이트를 포함하고, 상기 최소한 한쌍의 AND 어레이의 모든 입력은 분리되어 별개로 되는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  14. 제13항에 있어서, 각각의 AND 어레이의 모든 입력은 다른 모든 AND 어레이의 입력으로부터 분리되어 별개로 되는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  15. 제13항에 있어서, AND 어레이의 최소한 하나의 입력은 또다른 AND 어레이의 입력과 공유되는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  16. 제13항에 있어서, 곱항을 수신하기 위해 상기 최소한 하나의 AND 어레이로 부터 출력에 접속된 입력 세트를 각각 갖는 복수의 OR 게이트를 포함하고, 상기 최소한 하나의 OR 게이트는 상기 복수의 AND 어레이로부터 출력에 접속된 입력을 갖는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  17. 제16항에 있어서, 상기 모든 OR 게이트는 상기 복수의 AND 어레이로 부터 출력에 접속된 입력을 갖는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  18. 제17항에 있어서, 모든 OR 게이트는 두 인접 AND 어레이로부터 출력에 접속된 입력을 갖는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  19. 제17항에 있어서, 상기 모든 OR 게이트는 상기 모든 AND 어레이로부터 출력에 접속된 입력을 갗고, 상기 복수의 OR 게이트는 OR 어레이를 형성하는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  20. 제16항에 있어서, 상기 최소한 하나의 OR 게이트는 상기 모든 상기 어레이로부터 출력에 접속된 입력을 갖는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  21. 제20항에 있어서, 상기 모든 OR 게이트는 상기 모든 AND 어레이로 부터 출력에 접속된 입력을 갖고, 상기 OR 게이트는 최소한 하나의 OR 어레이를 형성하는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  22. 어레이 입력을 프로그램 가능하게 결합하기 위해 동일한 스위치의 행 및 열을 갖는 타입의 것으로서, 별개의 입력 세트로부터 입력 신호를 수신하도록 각각 접속되고, 곱항 세트를 각각 제공하며, 어떤 입력도 임의의 상기 AND 어레이 곱항을 수신하도록 접속되지 않는 복수의 AND 어레이와, 복수의 OR 게이트로 구성되는 것으로서, 각각의 OR 게이트가 상기 최소한 하나의 AND 어레이로부터 곱항을 수신하도록 접속된 입력을 갖고, 상기 최소한 하나의 OR 게이트가 상기 복수의 AND 어레이로부터 곱항을 수신하도록 접속되며, 모든 OR 게이트 입력이 항상 인에이블 및 유효하게 되며, 각각의 OR 게이트가 출력세트에 결합된 출력항 세트를 제공하는 OR 어레이를 포함하고, 상기 최소한 한쌍의 AND 어레이의 모든 입력은 분리되어 별개로 되는 것을 특징으로 하는 프로그래머블 로직 디바이스.
  23. 제22항에 있어서, 각각의 AND 어레이에 AND 어레이 및 또다른 AND 어레이로부터 곱항을 수신하도록 접속된 입력을 갖는 최소한 하나의 OR 게이트가 결합되는 것을 특징으로 하는 프로그래머블 로직 디바이스.
KR1019940700906A 1991-09-23 1992-09-10 다중 공유 로직 어레이를 갖는 프로그래머블 로직 디바이스 KR100225008B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US763,921 1991-09-23
US07/763,921 US5189320A (en) 1991-09-23 1991-09-23 Programmable logic device with multiple shared logic arrays
PCT/US1992/007706 WO1993006658A1 (en) 1991-09-23 1992-09-10 Programmable logic device with multiple shared logic arrays

Publications (1)

Publication Number Publication Date
KR100225008B1 true KR100225008B1 (ko) 1999-10-15

Family

ID=25069187

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940700906A KR100225008B1 (ko) 1991-09-23 1992-09-10 다중 공유 로직 어레이를 갖는 프로그래머블 로직 디바이스

Country Status (5)

Country Link
US (1) US5189320A (ko)
EP (1) EP0606286A4 (ko)
JP (1) JPH06511118A (ko)
KR (1) KR100225008B1 (ko)
WO (1) WO1993006658A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3313848B2 (ja) * 1992-11-10 2002-08-12 インフィニット テクノロジー コーポレーション ロジックネットワーク
US5467029A (en) * 1993-10-28 1995-11-14 Cypress Semiconductor Corp. OR array architecture for a programmable logic device
JP3570724B2 (ja) * 1994-05-04 2004-09-29 アトメル・コーポレイション 領域信号経路指定およびユニバーサル信号経路指定を伴うプログラマブルロジックデバイス
DE69513278T2 (de) * 1994-09-26 2000-05-11 Koninklijke Philips Electronics N.V., Eindhoven Kombinierte pla- und pal-schaltung
US5646546A (en) * 1995-06-02 1997-07-08 International Business Machines Corporation Programmable logic cell having configurable gates and multiplexers
US5781032A (en) * 1996-09-09 1998-07-14 International Business Machines Corporation Programmable inverter circuit used in a programmable logic cell
WO2011092548A1 (en) 2010-01-26 2011-08-04 Freescale Semiconductor, Inc. Integrated circuit device and method of using combinatorial logic in a data processing circuit

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3975623A (en) * 1974-12-30 1976-08-17 Ibm Corporation Logic array with multiple readout tables
US3987287A (en) * 1974-12-30 1976-10-19 International Business Machines Corporation High density logic array
US4032894A (en) * 1976-06-01 1977-06-28 International Business Machines Corporation Logic array with enhanced flexibility
US4195352A (en) * 1977-07-08 1980-03-25 Xerox Corporation Split programmable logic array
US4233667A (en) * 1978-10-23 1980-11-11 International Business Machines Corporation Demand powered programmable logic array
JPH077825B2 (ja) * 1981-08-13 1995-01-30 富士通株式会社 ゲートアレイの製造方法
US4433331A (en) * 1981-12-14 1984-02-21 Bell Telephone Laboratories, Incorporated Programmable logic array interconnection matrix
US4554640A (en) * 1984-01-30 1985-11-19 Monolithic Memories, Inc. Programmable array logic circuit with shared product terms
US4642487A (en) * 1984-09-26 1987-02-10 Xilinx, Inc. Special interconnect for configurable logic array
US4742252A (en) * 1985-03-29 1988-05-03 Advanced Micro Devices, Inc. Multiple array customizable logic device
US4963768A (en) * 1985-03-29 1990-10-16 Advanced Micro Devices, Inc. Flexible, programmable cell array interconnected by a programmable switch matrix
US4758746A (en) * 1985-08-12 1988-07-19 Monolithic Memories, Inc. Programmable logic array with added array of gates and added output routing flexibility
US4745307A (en) * 1985-09-06 1988-05-17 Nec Corporation Semiconductor integrated circuit with a programmable logic array
US4644191A (en) * 1985-09-19 1987-02-17 Harris Corporation Programmable array logic with shared product terms
JPS63294124A (ja) * 1987-05-27 1988-11-30 Toshiba Corp プログラマブル・ロジック・アレ−
JPH0193927A (ja) * 1987-10-06 1989-04-12 Fujitsu Ltd プログラム可能な論理回路
US4847612A (en) * 1988-01-13 1989-07-11 Plug Logic, Inc. Programmable logic device
US4831285A (en) * 1988-01-19 1989-05-16 National Semiconductor Corporation Self precharging static programmable logic array
US4912342A (en) * 1988-05-05 1990-03-27 Altera Corporation Programmable logic device with array blocks with programmable clocking
US4906870A (en) * 1988-10-31 1990-03-06 Atmel Corporation Low power logic array device
US4942319A (en) * 1989-01-19 1990-07-17 National Semiconductor Corp. Multiple page programmable logic architecture
US5012135A (en) * 1989-05-12 1991-04-30 Plus Logic, Inc. Logic gates with a programmable number of inputs
US5079451A (en) * 1990-12-13 1992-01-07 Atmel Corporation Programmable logic device with global and local product terms
US5121006A (en) * 1991-04-22 1992-06-09 Altera Corporation Registered logic macrocell with product term allocation and adjacent product term stealing

Also Published As

Publication number Publication date
EP0606286A4 (en) 1995-05-24
JPH06511118A (ja) 1994-12-08
WO1993006658A1 (en) 1993-04-01
US5189320A (en) 1993-02-23
EP0606286A1 (en) 1994-07-20

Similar Documents

Publication Publication Date Title
US6392438B1 (en) Programmable logic array integrated circuit devices
US5942914A (en) PLD with split multiplexed inputs from global conductors
US5612633A (en) Circuit for simultaneously inputting and outputting signals on a single wire
US6184712B1 (en) FPGA configurable logic block with multi-purpose logic/memory circuit
US5023606A (en) Programmable logic device with ganged output pins
US5698992A (en) Programmable logic module and architecture for field programmable gate array device
US6288569B1 (en) Memory array with hard and soft decoders
US5635851A (en) Read and writable data bus particularly for programmable logic devices
EP0317287B1 (en) Programmable logic device
US5208491A (en) Field programmable gate array
KR960704264A (ko) 영역 및 범용 신호 루팅을 갖는 프로그램가능 논리 디바이스(programmable logic device with regional and universal signal routing)
US20040070422A1 (en) Programmable logic devices having enhanced cascade functions to provide increased flexibility
JPH07504797A (ja) 論理積項の縦続接続および改良したフリップフロップ利用を伴うマクロセル
WO1996020534B1 (en) Programmable logic module and architecture for field programmable gate array device
WO1998015059A1 (en) Interconnect scheme for a programmable logic device
US5235221A (en) Field programmable logic array with speed optimized architecture
KR100225008B1 (ko) 다중 공유 로직 어레이를 갖는 프로그래머블 로직 디바이스
EP0132071A2 (en) Programmable logic array
JP3501846B2 (ja) プログラマブル論理アレイ回路
JPH08148989A (ja) 超電導ｆｐｇａ装置
US7425842B2 (en) Logic basic cell
US6870393B2 (en) Field programmable device
EP0289035B1 (en) MOS Gate array device
US6069488A (en) Programmable logic device with versatile exclusive or architecture
US20030128052A1 (en) Programmable logic array integrated circuits

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020418

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee