JPH04183114A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04183114A JPH04183114A JP2313365A JP31336590A JPH04183114A JP H04183114 A JPH04183114 A JP H04183114A JP 2313365 A JP2313365 A JP 2313365A JP 31336590 A JP31336590 A JP 31336590A JP H04183114 A JPH04183114 A JP H04183114A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- circuit
- semiconductor integrated
- integrated circuit
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 3
- 230000003068 static effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、半導体集積回路に係り、特に、プログラマブ
ル・ゲート・アレイに用いるのに好適な、複数のプログ
ラム可能な論理回路と、該論理回路間を接続するプログ
ラム可能な相互接続手段とを有する半導体集積回路の改
良に関するものである。
ル・ゲート・アレイに用いるのに好適な、複数のプログ
ラム可能な論理回路と、該論理回路間を接続するプログ
ラム可能な相互接続手段とを有する半導体集積回路の改
良に関するものである。
従来より、ユーザーが任意の論理回路を実現可能に構成
された半導体集積回路であるプログラマブル・ゲート・
アレイが知られている。 このプログラマブル・ゲート・アレイは、主にユーザー
独自の論理を構築するための、ユーザーがプログラム可
能な複数個の小規模な論理回路（以下、基本回路と称す
る）と、該基本回路の論理機能及び内部配線の接続を決
定するための回路機能定義用のメモリ・セルと、外部回
路と内部基本回路との間のインターフェイスを行うため
のプログラマブルな入出カブロックと、該入出カブロッ
ク及び基本回路の入出力を希望のネットワークに接続す
る配線バスを与えるための、ユーザーがプログラム可能
な相互接続手段とから構成されている。 このうち前記相互接続手段は、従来、例えば第４図に示
す如く、各基本回路１０（及び入出カブロック）の行と
行の間にある、図の左右方向の配線１２．１３と、各基
本回路１０（及び入量カブロック）の列と列の間にある
、図の上下方向の配線１４．１５と、各配線１２．１３
と１４．１５０行と列の交点に配置された、隣接する列
と行からの配線を交差させるための配線間スイッチ（図
の・印）１６Ａを含むスイッチング・マトリックス１６
と、各配線１２．１３．１４．１５の基本回路１０と対
応する位置に配設された、各基本回路の入量力を前記配
線１２．１３又は１４．１５に接続するための入量カス
イッチ１８から構成されていた。 前記スイッチング・マトリックス１６は、例えば第５図
に示す如く、各配線１２．１３．１４．１５間に全て、
前記配線間スイッチ１６Ａとしてのメモリ付スイッチン
グ手段２０を設けて、そのメモリにより、各入出力端子
２２−１〜２２−０（図ではｎ ＝５）、２３−１〜２
３−ｎ 、２４−１〜２４−ｎ 、２５−１〜２５−ｎ
の間を、全て又は一部を断続可能とされており、これに
よって、任意の配線を實現するようにされている。 このようなスイッチング・マトリックス１６を含むプロ
グラマブル・ゲート・アレイは、ユーザーの手元で、基
本回路１０とそれらの相互接続の形態をプログラムされ
た後、実用に供される。 又、欧州特許２０４０３４には、小規模論理回路０１８
間の配線同士を１つのスイッチで直接接続する構造が開
示されている。 このようなプログラマブル・ゲート・アレイのうち、ス
タティックメモリによる回路定義を行うものは、本来、
回路動作中に動的に回路定義を書換えながら動作できる
はずである。
された半導体集積回路であるプログラマブル・ゲート・
アレイが知られている。 このプログラマブル・ゲート・アレイは、主にユーザー
独自の論理を構築するための、ユーザーがプログラム可
能な複数個の小規模な論理回路（以下、基本回路と称す
る）と、該基本回路の論理機能及び内部配線の接続を決
定するための回路機能定義用のメモリ・セルと、外部回
路と内部基本回路との間のインターフェイスを行うため
のプログラマブルな入出カブロックと、該入出カブロッ
ク及び基本回路の入出力を希望のネットワークに接続す
る配線バスを与えるための、ユーザーがプログラム可能
な相互接続手段とから構成されている。 このうち前記相互接続手段は、従来、例えば第４図に示
す如く、各基本回路１０（及び入出カブロック）の行と
行の間にある、図の左右方向の配線１２．１３と、各基
本回路１０（及び入量カブロック）の列と列の間にある
、図の上下方向の配線１４．１５と、各配線１２．１３
と１４．１５０行と列の交点に配置された、隣接する列
と行からの配線を交差させるための配線間スイッチ（図
の・印）１６Ａを含むスイッチング・マトリックス１６
と、各配線１２．１３．１４．１５の基本回路１０と対
応する位置に配設された、各基本回路の入量力を前記配
線１２．１３又は１４．１５に接続するための入量カス
イッチ１８から構成されていた。 前記スイッチング・マトリックス１６は、例えば第５図
に示す如く、各配線１２．１３．１４．１５間に全て、
前記配線間スイッチ１６Ａとしてのメモリ付スイッチン
グ手段２０を設けて、そのメモリにより、各入出力端子
２２−１〜２２−０（図ではｎ ＝５）、２３−１〜２
３−ｎ 、２４−１〜２４−ｎ 、２５−１〜２５−ｎ
の間を、全て又は一部を断続可能とされており、これに
よって、任意の配線を實現するようにされている。 このようなスイッチング・マトリックス１６を含むプロ
グラマブル・ゲート・アレイは、ユーザーの手元で、基
本回路１０とそれらの相互接続の形態をプログラムされ
た後、実用に供される。 又、欧州特許２０４０３４には、小規模論理回路０１８
間の配線同士を１つのスイッチで直接接続する構造が開
示されている。 このようなプログラマブル・ゲート・アレイのうち、ス
タティックメモリによる回路定義を行うものは、本来、
回路動作中に動的に回路定義を書換えながら動作できる
はずである。
しかしながら、従来のものは、回路の再定義に時間がか
かるため、このようなデザイン例はあまりなかった。 本発明は、前記従来の問題点を解消するべくなされたも
ので、回路動作中に容易且つ迅速に回路定義を書換える
ことができ、使い易い半導体集積回路を提供することを
目的とする。 （問題点を解決するための手段］ 本発明は、複数のプログラム可能な論理回路と、該論理
回路間を接続する、プログラム可能な相互接続手段とを
有する半導体集積回路において、前記相互接続手段が、
任意の２つの端子を接続又は非接続する切換え手段の集
合体からなり、該切換え手段が、前記２つの端子間をオ
ンオフするスイッチと、該スイッチのオンオフ状態を定
義するためのスイッチ定義部とを少くとも含み、該スイ
ッチ定義部を複数有し、回路動作中に前記スイッチ定義
部を１つ選択することにより、複数の回路形態が切換え
られるようにして、前記目的を達成したものである。 ｒ作用及び効果】 本発明においては、複数のスイッチ定義部を有するため
、動的に回路定義を変更する際に、外部からデータをロ
ードする必要がなく、しかも、変更時間も短くてすむ。
かるため、このようなデザイン例はあまりなかった。 本発明は、前記従来の問題点を解消するべくなされたも
ので、回路動作中に容易且つ迅速に回路定義を書換える
ことができ、使い易い半導体集積回路を提供することを
目的とする。 （問題点を解決するための手段］ 本発明は、複数のプログラム可能な論理回路と、該論理
回路間を接続する、プログラム可能な相互接続手段とを
有する半導体集積回路において、前記相互接続手段が、
任意の２つの端子を接続又は非接続する切換え手段の集
合体からなり、該切換え手段が、前記２つの端子間をオ
ンオフするスイッチと、該スイッチのオンオフ状態を定
義するためのスイッチ定義部とを少くとも含み、該スイ
ッチ定義部を複数有し、回路動作中に前記スイッチ定義
部を１つ選択することにより、複数の回路形態が切換え
られるようにして、前記目的を達成したものである。 ｒ作用及び効果】 本発明においては、複数のスイッチ定義部を有するため
、動的に回路定義を変更する際に、外部からデータをロ
ードする必要がなく、しかも、変更時間も短くてすむ。
以下図面を参照して、本発明の実施例を詳細に説明する
。 本実施例は、複数のプログラム可能な基本回路と、該基
本回路間を接続する、プログラム可能な相互接続手段と
を有する半導体集積回路において、該相互接続手段３０
が、第１図（Ａ）に示す如く、任意の２つの端子３２．
３２を直接接続又は非接続する切換え手段３４の集合体
とされ、該切換え手段３４が、第１図（Ｂ）に示す如く
、前記２つの端子間をオンオフするスイッチ３６と、該
スイッチ３６のオンオフ状態を定義するための、２つの
揮発性のスイッチ定義部３８．４０とを用いて構成され
ている。 図において、４２．４４は、スイッチ定義部３８．４０
のいずれか一方を、スイッチ３６に接続するための相補
的に動作するようにされたスイッチである。 前記スイッチ３６としては、例えばＭＯＳトランジスタ
３６Ａを用いることができる。 前記揮発性のスイッチ定義部３８．４０は、例えば第２
図に詳細に示す如く、一対のＳＲＡＭからなるメモリセ
ル３８Ａと、該メモリセル３８Ａの書込み及び消去を行
うための一対のＭＯＳトランジスタ３８Ｂ、３８Ｃから
構成されており、信号線Ｌ１ 、Ｌ２．１３を介して外
部から信号を送って、該トランジスタ３８Ｂ、３８Ｃの
いずれが一方をオンとし、他方をオフとすることによっ
て、メモリセル３８Ａの記憶状態を変更可能とされてい
る。このスイッチ定義部３８は揮発性とされているので
、スイッチ３６のオンオフ状態を容易に書換えることが
できる。 本実施例においては、２つのスイッチ定義部３８．４０
が互いに独立して設けられているので、２つの回路形態
を記憶することができる。 なお、前記スイッチ定義部３８．４０のいずれか一方又
は両方は、第３図に示す不揮発性のスイッチ定義部（ス
タティックメモリ）４８でも置換えられる。この場合は
、外部から信号を送って、不揮発性記憶素子５０の状態
を変化させる。 本実施例において、第１図（Ａ）の端子３２．３２間の
相互接続状態をプログラムする際には、信号線Ｌｌ 、
Ｌ２ 、Ｌ３によって、メモリの論理を制御する。する
と、その状態に応じて、スイッチ３６のオンオフ状態が
変化する。 このようにスイッチ定義部に、不揮発性のものを用いた
場合には、電源を切断しても、スイッチ定義の情報が失
われない。従って、従来プログラマブル・ゲート・アレ
イの外部に必要であった不揮発性の記憶媒体が省略でき
、ワンチップ化して、部品点数を低減することができる
。
。 本実施例は、複数のプログラム可能な基本回路と、該基
本回路間を接続する、プログラム可能な相互接続手段と
を有する半導体集積回路において、該相互接続手段３０
が、第１図（Ａ）に示す如く、任意の２つの端子３２．
３２を直接接続又は非接続する切換え手段３４の集合体
とされ、該切換え手段３４が、第１図（Ｂ）に示す如く
、前記２つの端子間をオンオフするスイッチ３６と、該
スイッチ３６のオンオフ状態を定義するための、２つの
揮発性のスイッチ定義部３８．４０とを用いて構成され
ている。 図において、４２．４４は、スイッチ定義部３８．４０
のいずれか一方を、スイッチ３６に接続するための相補
的に動作するようにされたスイッチである。 前記スイッチ３６としては、例えばＭＯＳトランジスタ
３６Ａを用いることができる。 前記揮発性のスイッチ定義部３８．４０は、例えば第２
図に詳細に示す如く、一対のＳＲＡＭからなるメモリセ
ル３８Ａと、該メモリセル３８Ａの書込み及び消去を行
うための一対のＭＯＳトランジスタ３８Ｂ、３８Ｃから
構成されており、信号線Ｌ１ 、Ｌ２．１３を介して外
部から信号を送って、該トランジスタ３８Ｂ、３８Ｃの
いずれが一方をオンとし、他方をオフとすることによっ
て、メモリセル３８Ａの記憶状態を変更可能とされてい
る。このスイッチ定義部３８は揮発性とされているので
、スイッチ３６のオンオフ状態を容易に書換えることが
できる。 本実施例においては、２つのスイッチ定義部３８．４０
が互いに独立して設けられているので、２つの回路形態
を記憶することができる。 なお、前記スイッチ定義部３８．４０のいずれか一方又
は両方は、第３図に示す不揮発性のスイッチ定義部（ス
タティックメモリ）４８でも置換えられる。この場合は
、外部から信号を送って、不揮発性記憶素子５０の状態
を変化させる。 本実施例において、第１図（Ａ）の端子３２．３２間の
相互接続状態をプログラムする際には、信号線Ｌｌ 、
Ｌ２ 、Ｌ３によって、メモリの論理を制御する。する
と、その状態に応じて、スイッチ３６のオンオフ状態が
変化する。 このようにスイッチ定義部に、不揮発性のものを用いた
場合には、電源を切断しても、スイッチ定義の情報が失
われない。従って、従来プログラマブル・ゲート・アレ
イの外部に必要であった不揮発性の記憶媒体が省略でき
、ワンチップ化して、部品点数を低減することができる
。
第１図（Ａ＞、＜８）は、それぞれ、本発明の実施例で
用いられている相互接続手段及び切換え手段の構成を示
す回路図、 第２図は、前記実施例で用いられている揮発性のスイッ
チ定義部の構成を示す回路図、第３図は、前記実施例で
用いることが可能な不揮発性のスイッチ定義部の構成を
示す回路図、第４図は、従来のプログラム可能な相互接
続手段を含むプログラマブル・ゲート・アレイの一例を
示す回路図、 第５図は、前記従来例で用いられているスイッチング・
マトリックスの構成の一例を示す回路図である。 ３ｏ・・・相互接続手段、 ３２・・・端子、３４
・・・切換え手段、 ３６・・・スイッチ、３８
．４０．４８・・・スイッチ定義部、３８Ａ・・・メモ
リセル。
用いられている相互接続手段及び切換え手段の構成を示
す回路図、 第２図は、前記実施例で用いられている揮発性のスイッ
チ定義部の構成を示す回路図、第３図は、前記実施例で
用いることが可能な不揮発性のスイッチ定義部の構成を
示す回路図、第４図は、従来のプログラム可能な相互接
続手段を含むプログラマブル・ゲート・アレイの一例を
示す回路図、 第５図は、前記従来例で用いられているスイッチング・
マトリックスの構成の一例を示す回路図である。 ３ｏ・・・相互接続手段、 ３２・・・端子、３４
・・・切換え手段、 ３６・・・スイッチ、３８
．４０．４８・・・スイッチ定義部、３８Ａ・・・メモ
リセル。
Claims (1)
- （１）複数のプログラム可能な論理回路と、該論理回路
間を接続する、プログラム可能な相互接続手段とを有す
る半導体集積回路において、 前記相互接続手段は、任意の２つの端子を接続又は非接
続する切換え手段の集合体からなり、該切換え手段は、
前記２つの端子間をオンオフするスイッチと、該スイッ
チのオンオフ状態を定義するためのスイッチ定義部とを
少くとも含み、該スイッチ定義部を複数有し、 回路動作中に前記スイッチ定義部を１つ選択することに
より、複数の回路形態が切換えられることを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313365A JPH04183114A (ja) | 1990-11-19 | 1990-11-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313365A JPH04183114A (ja) | 1990-11-19 | 1990-11-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04183114A true JPH04183114A (ja) | 1992-06-30 |
Family
ID=18040386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2313365A Pending JPH04183114A (ja) | 1990-11-19 | 1990-11-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04183114A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012074410A (ja) * | 2010-09-27 | 2012-04-12 | Toshiba Corp | スイッチアレイ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01126724A (ja) * | 1987-11-12 | 1989-05-18 | Kawasaki Steel Corp | プログラマブル集積回路 |
-
1990
- 1990-11-19 JP JP2313365A patent/JPH04183114A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01126724A (ja) * | 1987-11-12 | 1989-05-18 | Kawasaki Steel Corp | プログラマブル集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012074410A (ja) * | 2010-09-27 | 2012-04-12 | Toshiba Corp | スイッチアレイ |
| US8552763B2 (en) | 2010-09-27 | 2013-10-08 | Kabushiki Kaisha Toshiba | Switch array including active regions being adjacent to each other in channel width direction of memory cell transistor |
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