JPWO2018051946A1 - 集積回路 - Google Patents

集積回路 Download PDF

Info

Publication number
JPWO2018051946A1
JPWO2018051946A1 JP2018539705A JP2018539705A JPWO2018051946A1 JP WO2018051946 A1 JPWO2018051946 A1 JP WO2018051946A1 JP 2018539705 A JP2018539705 A JP 2018539705A JP 2018539705 A JP2018539705 A JP 2018539705A JP WO2018051946 A1 JPWO2018051946 A1 JP WO2018051946A1
Authority
JP
Japan
Prior art keywords
integrated circuit
power supply
wiring
ground
bias wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2018539705A
Other languages
English (en)
Inventor
旭 白
旭 白
阪本　利司
利司 阪本
幸秀 辻
幸秀 辻
あゆ香 多田
あゆ香 多田
信 宮村
信 宮村
竜介 根橋
竜介 根橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of JPWO2018051946A1 publication Critical patent/JPWO2018051946A1/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17756—Structural details of configuration resources for partial configuration or partial reconfiguration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/331—Design verification, e.g. functional simulation or model checking using simulation with hardware acceleration, e.g. by using field programmable gate array [FPGA] or emulation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • Logic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

消費電力の少ない集積回路を提供する。集積回路は、それぞれの一端が入力端子として用いられる複数の第一の配線と、それぞれの一端が出力端子として用いられ、かつ、それぞれが第一の配線の各々と接続される複数の第二の配線と、第二の配線の各々と接続され、かつ、電源又はグランドと接続されるバイアス配線と、第一の配線又はバイアス配線と、第２の配線とを接続する複数のスイッチと、バイアス配線と、電源又はグランドのいずれかとの電気的な接続を選択する選択回路とを備える。

Description

本発明は、集積回路に関する。
集積回路の一例として、再構成可能な集積回路が用いられている。再構成可能な集積回路は、内部の設定情報を書き換えることで、様々な論理回路に構成される。このような特徴から、再構成可能な集積回路は、試作品の作成に用いられたり、画像処理や通信等の回路として用いられたりする等、様々な分野で利用されている。
また、集積回路に含まれるメモリセルやスイッチとして、抵抗変化素子が用いられつつある。抵抗変化素子は、抵抗変化型不揮発性素子とも呼ばれる。抵抗変化素子は、電圧又は電流の印加等により、抵抗値が高い状態と抵抗値が低い状態との間を遷移する。抵抗変化素子の抵抗値は、不揮発に保持される。集積回路に含まれるメモリセルやスイッチを抵抗変化素子に置き換えることにより、チップ面積や消費電力の低減が可能となる。同様の技術は非特許文献１にも記載されている。
特許文献１には、抵抗変化素子を用いている再構成回路チップの例が記載されている。特許文献１に記載の例では、抵抗変化素子はルーティングスイッチ、或いはメモリとして用いられている。
また、特許文献２から４までの各々には、抵抗変化素子の例が記載されている。特許文献２には、抵抗変化メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の例が記載されている。特許文献３には、相変化メモリ（ＰＲＡＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の例が記載されている。また、特許文献４には、ＮａｎｏＢｒｉｄｇｅ（登録商標）と呼ばれる、固体電解質中に金属原子が作る架橋の生成/消滅を印加電圧で制御することにより抵抗値が変化する抵抗変化メモリが記載されている。
国際公開第２０１５／１９８５７３号 特開２００６−３４００９６号公報 特開平１０−２２８７８０号公報 特開平０９−１３５３５８号公報
Ｍａｋｏｔｏ Ｍｉｙａｍｕｒａ ｅｔ ａｌ．， Ｌｏｗ−ｐｏｗｅｒ ｐｒｏｇｒａｍｍａｂｌｅ−ｌｏｇｉｃ ｃｅｌｌ ａｒｒａｙｓ ｕｓｉｎｇ ｎｏｎｖｏｌａｔｉｌｅ ｃｏｍｐｌｅｍｅｎｔａｒｙ ａｔｏｍ ｓｗｉｔｃｈ， ＩＳＱＥＤ ２０１４， ｐｐ．３３０−３３４． Ｘｕ Ｂａｉ ｅｔ ａｌ．， Ａｒｅａ−ｅｆｆｉｃｉｅｎｔ ｎｏｎｖｏｌａｔｉｌｅ ｃａｒｒｙ ｃｈａｉｎ ｂａｓｅｄ ｏｎ ｐａｓｓ−ｔｒａｎｓｉｓｔｏｒ／ａｔｏｍ−ｓｗｉｔｃｈ ｈｙｂｒｉｄ ｌｏｇｉｃ， Ｊｐｎ． Ｊ． Ａｐｐｌ． Ｐｈｙｓ． ５５（４Ｓ）， ０４ＥＦ０１， ２０１６−０３−０１． Ｔｏｓｈｉｔｓｕｇｕ Ｓａｋａｍｏｔｏ ｅｔ ａｌ．， Ａ Ｓｉｌｉｃｏｎ−ｏｎ−Ｔｈｉｎ−Ｂｕｒｉｅｄ−Ｏｘｉｄｅ ＣＭＯＳ Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ ｗｉｔｈ Ｅｍｂｅｄｄｅｄ Ａｔｏｍ−Ｓｗｉｔｃｈ ＲＯＭ， ＩＥＥＥ Ｍｉｃｒｏ， ｖｏｌ．３５， Ｎｏ．０６， ｐｐ．１３−２３．
上述した再構成可能な集積回路を含む集積回路は、消費電力が小さいことが好ましい。すなわち、各先行技術文献を用いた集積回路に対して、消費電力の更なる低減が求められている。
本発明は、上記課題を解決するためになされたものであって、消費電力の少ない集積回路を提供することを主たる目的とする。
本発明の一態様における集積回路は、それぞれの一端が入力端子として用いられる複数の第一の配線と、それぞれの一端が出力端子として用いられ、かつ、それぞれが第一の配線の各々と接続される複数の第二の配線と、第二の配線の各々と接続され、かつ、電源又はグランドと接続されるバイアス配線と、第一の配線又はバイアス配線と、第２の配線とを接続する複数のスイッチと、バイアス配線と、電源又はグランドのいずれかとの電気的な接続を選択する選択回路とを備える。
本発明によると、消費電力の少ない集積回路を提供することができる。
本発明の第１の実施形態における集積回路を示す図である。 本発明の第１の実施形態における集積回路を含む再構成可能集積回路を示す図である。 本発明の第１の実施形態における集積回路にて複数のスイッチが抵抗変化素子によって実現される場合の例を示す図である。 本発明の第１の実施形態における集積回路の比較例となるクロスバースイッチ回路の例を示す図である。 本発明の第１の実施形態における集積回路の比較例となるクロスバースイッチ回路においてリーク電流が生じる場合の例を示す図である。 本発明の第１の実施形態における集積回路を含む再構成可能集積回路に構成される回路の設計方法の一例を示すフローチャートである。 本発明の第１の実施形態における集積回路を含む再構成可能集積回路の制御メモリの配置例を示す図である。 本発明の第１の実施形態における集積回路を含む再構成可能集積回路の制御メモリの他の配置例を示す図である。 本発明の第１の実施形態における集積回路を含む再構成可能集積回路の制御メモリの他の配置例を示す図である。 本発明の第１の実施形態における集積回路を含む再構成可能集積回路の制御メモリの他の配置例を示す図である。 本発明の第１の実施形態における集積回路を含む再構成可能集積回路の制御メモリの他の配置例を示す図である。 本発明の第１の実施形態における集積回路が有する制御メモリの回路の例を示す図である。 本発明の第１の実施形態における集積回路及び比較例となる回路に生じるリーク電流のシミュレーション結果を示す図である。
本発明の各実施形態について、添付の図面を参照して説明する。まず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態における集積回路を示す図である。また、図２は、本発明の第１の実施形態における集積回路が用いられる再構成可能集積回路を示す図である。
図１に示すとおり、本発明の第１の実施形態における集積回路１００は、主な要素として、複数の第一の配線１１０と、複数の第二の配線１２０と、バイアス配線１３０と、複数のスイッチ１４０と、選択回路１５０とを備える。複数の第一の配線１１０、複数の第二の配線１２０及び複数のスイッチ１４０によって、クロスバースイッチが構成される。
複数の第一の配線１１０は、それぞれの一端がクロスバースイッチの入力端子として用いられる。図１に示す例では、複数の第一の配線１１０として、第一の配線１１０−１及び１１０−２の２本の配線が設けられている。第一の配線１１０−１及び１１０−２の各々の一端は、それぞれ入力端子ＩＮ０及びＩＮ１として用いられる。複数の第二の配線１２０は、各々が複数の第一の配線１１０の各々と後述する複数のスイッチ１４０を介して接続され、かつ、各々の一端がクロスバースイッチの出力端子として用いられる。図１に示す例では、複数の第二の配線１２０として、第二の配線１２０−１から１２０−３の３本の配線が設けられている。第二の配線１２０−１から１２０−３の各々の一端は、それぞれ出力端子ＯＵＴ０からＯＵＴ２として用いられる。バイアス配線１３０は、複数の第二の配線１２０の各々、電源及びグランドと後述する複数のスイッチ１４０を介して接続される。バイアス配線１３０は、選択回路１５０の選択に応じて、電源の電位又はグランドの電位となる。複数のスイッチ１４０は、各々が、複数の第一の配線１１０及びバイアス配線１３０の各々と、複数の第二の配線１２０の各々とを接続する。図１に示す例では、複数のスイッチ１４０として、スイッチ１４０−１から１４０−９の９つのスイッチが設けられている。選択回路１５０は、バイアス配線１３０と、電源又はグランドとの電気的な接続を選択する。図１に示す例では、選択回路１５０は、ＰＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１５１、ＮＭＯＳトランジスタ１５２及び制御メモリ１５３を備える。ＰＭＯＳトランジスタ１５１又はＮＭＯＳトランジスタ１５２と制御メモリ１５３とは、選択配線１５４を介して接続される。
本実施形態における集積回路１００は、一例として、再構成可能集積回路の一部として適用される。再構成可能集積回路は、ユーザによる回路構成の変更が可能な集積回路であり、例えばＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）である。
図２は、再構成可能集積回路１の例を示す。図２に示す例では、再構成可能集積回路１は、ルーティングブロック１１及びロジックブロック１２を規則的に配置して構成される。本実施形態においては、１つのルーティングブロック１１及びロジックブロックを含む集積回路の単位をセル１０と称する。すなわち、再構成可能集積回路１は、複数のセル１０を規則的に配置して構成される。本実施形態における集積回路１００は、セル１０におけるルーティングブロック１１として用いられる。
再構成可能集積回路１として複数のセル１０が規則的に配置される様子は、図２の（１）として示される。図２の（１）に含まれる個々の正方形状の部位が１つのセル１０を示す。図２の（１）に示す例では、再構成可能集積回路１に３６個のセル１０が含まれている。つまり、この例では、図中の行方向に６行、列方向に６列のセル１０が２次元的にアレイ状に配置されている。なお、再構成可能集積回路１に含まれるセル１０の数は特に制限されない。
個々のセル１０の構成の一例は、図２の（２）として示される。ルーティングブロック１１は、クロスバースイッチ回路で構成される。すなわち、ルーティングブロック１１は、一例として、１つの配線群と、当該１つの配線群と交わる他の配線群と、これらの配線群の各々を接続するスイッチを含む。また、ロジックブロック１２は、一例として、ＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）、フリップフロップ及びマルチプレクサ等を含む。ルーティングブロック１１の接続関係やＬＵＴ等が適宜設定されることにより、再構成可能集積回路１のユーザが所望する構成の回路が実現される。
また、ルーティングブロック１１の一部分の例は、図２の（３）として示される。この例においては、２本の入力信号線の各々と２本の出力信号線の各々とがスイッチを介して接続されている。集積回路１００がルーティングブロック１１として用いられる場合には、入力信号線は複数の第一の配線１１０、出力信号線は複数の第二の配線１２０、入力信号線と出力信号線とを接続するスイッチはスイッチ１４０にそれぞれ相当する。なお、ルーティングブロック１１に含まれるスイッチは、図２の（４）に示されるように、抵抗変化素子であってもよい。
続いて、本発明の第１の実施形態における集積回路１００の各構成要素についての詳細を説明する。
複数の第一の配線１１０は、それぞれの一端が入力端子として用いられる。図１に示す例では、複数の第一の配線１１０として第一の配線１１０−１及び１１０−２の２本の配線が設けられている。また、この例では、第一の配線１１０−１の一端がクロスバースイッチの入力端子ＩＮ０として用いられており、かつ、第一の配線１１０−２の一端がクロスバースイッチの入力端子ＩＮ１として用いられている。
複数の第二の配線１２０は、それぞれが第一の配線１１０の各々と後述するスイッチ１４０を接続される。また、複数の第二の配線１２０は、それぞれの一端が出力端子として用いられる。図１に示す例では、複数の第二の配線１２０として、第二の配線１２０−１から１２０−３の３本の配線が設けられている。第二の配線１２０−１から１２０−３の各々は、後述するスイッチ１４０を介して第一の配線１１０−１及び１１０−２と接続される。また、第二の配線１２０−１から１２０−３の一端は、それぞれクロスバースイッチの出力端子ＯＵＴ０からＯＵＴ２として用いられる。なお、図１に示す例では、第二の配線１２０の出力端子の各々は、後述するバッファ１６０と接続される。
バイアス配線１３０は、複数の第二の配線１２０の各々と後述するスイッチ１４０を介して接続される。また、バイアス配線１３０は、後述する選択回路１５０に含まれるＰＭＯＳトランジスタ１５１又はＮＭＯＳトランジスタ１５２を介して、電源ＶＤＤ又はグランドＧＮＤとそれぞれ電気的に接続される。後述のように、バイアス配線１３０は、選択回路１５０の選択に応じて、電源ＶＤＤ又はグランドＧＮＤのいずれかの電位となるように、電源ＶＤＤ又はグランドＧＮＤと接続される。また、スイッチ１４０の接続に応じて、複数の第二の配線１２０の各々は、バイアス配線１３０の電位と同じ電位とされ得る。すなわち、バイアス配線１３０が設けられることにより、第二の配線１２０の出力端子がいわゆるフローティング状態となることが防止される。
複数のスイッチ１４０の各々は、第一の配線１１０又はバイアス配線１３０のいずれかと、第二の配線１２０のいずれかとを接続する。図１に示す例では、スイッチ１４０−１から１４０−９までの９個のスイッチ１４０が設けられている。スイッチ１４０−１から１４０−６の各々は、第一の配線１１０の各々と第二の配線１２０の各々とを接続する。スイッチ１４０−７から１４０−９の各々は、第二の配線１２０とバイアス配線１３０とを接続する。
複数のスイッチ１４０の各々は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のスイッチでもよいし、抵抗変化素子であってもよい。抵抗変化素子は、上述のように、電圧又は電流の印加等により抵抗値が高い状態と抵抗値が低い状態との間を遷移する。複数のスイッチ１４０として抵抗変化素子が用いられる場合には、抵抗値が大きい状態がスイッチとして開放された状態（オフ状態）となり、抵抗値が小さい状態が、スイッチとして閉じた状態（オンとなる状態）となる。複数のスイッチ１４０として抵抗変化素子が用いられることで、集積回路１００の消費電力の削減が可能となる。図３は、集積回路１００の複数のスイッチ１４０として、抵抗変化素子１４１が用いられる場合の例を示す。
選択回路１５０は、バイアス配線１３０と、電源ＶＤＤ又はグランドＧＮＤとの接続を選択する。選択回路１５０による選択に応じて、バイアス配線１３０は、電源ＶＤＤ又はグランドＧＮＤのいずれか一方と電気的に接続される。すなわち、バイアス配線１３０の電位は、選択回路１５０による選択に応じて、電源又はグランドの各々に対応して高電位又は低電位のいずれかの電位となる。
本実施形態においては、選択回路１５０は、制御メモリ１５３と、ＰＭＯＳトランジスタ１５１と、ＮＭＯＳトランジスタ１５２とを有する。ＰＭＯＳトランジスタ１５１又はＮＭＯＳトランジスタ１５２の各々のゲート電極と制御メモリ１５３とは、選択配線１５４を介して接続される。ＰＭＯＳトランジスタ１５１は、電源ＶＤＤとバイアス配線１３０との間に設けられる。すなわち、ＰＭＯＳトランジスタ１５１は、バイアス配線１３０と電源ＶＤＤとの電気的な接続を切り替えるスイッチとして動作する。
また、ＮＭＯＳトランジスタ１５２は、バイアス配線１３０とグランドＧＮＤとの間に設けられる。すなわち、ＮＭＯＳトランジスタ１５２は、グランドとバイアス配線１３０との電気的な接続を切り替えるスイッチとして動作する。
なお、ＰＭＯＳトランジスタ１５１及びＮＭＯＳトランジスタ１５２は、まとめて、バイアス配線１３０と電源又はグランドとの接続を切り替える選択スイッチと称される場合がある。
制御メモリ１５３は、選択スイッチであるＰＭＯＳトランジスタ１５１及びＮＭＯＳトランジスタ１５２の開閉を制御する。つまり、制御メモリ１５３は、バイアス配線１３０と電源ＶＤＤ又はグランドＧＮＤとのいずれかとが電気的に接続されるようにＰＭＯＳトランジスタ１５１及びＮＭＯＳトランジスタ１５２の開閉を制御する。制御メモリ１５３に保持される値は、選択配線１５４を介してＰＭＯＳトランジスタ１５１又はＮＭＯＳトランジスタ１５２の各々のゲート電極へ伝播する。すなわち、制御メモリ１５３に保持される値に応じて、ＰＭＯＳトランジスタ１５１又はＮＭＯＳトランジスタ１５２の開閉が制御される。
例えば、制御メモリ１５３に保持される値が“０”（低電位）である場合には、ＰＭＯＳトランジスタ１５１が接続され、ＮＭＯＳトランジスタ１５２が遮断される。この場合には、バイアス配線１３０は、高電位となる。また、制御メモリ１５３に保持される値が“１”（高電位）である場合には、ＮＭＯＳトランジスタ１５２が接続され、ＰＭＯＳトランジスタ１５１が遮断される。この場合には、バイアス配線１３０は、低電位となる。なお、各実施形態の説明では、グランドＧＮＤの電位である低電位に“０”が対応し、電源ＶＤＤの電位である高電位に“１”が対応する場合を想定する。
すなわち、制御メモリ１５３に保持される値（電位）に応じて、バイアス配線１３０の接続が変更される。すなわち、制御メモリ１５３に保持される値（電位）に応じて、バイアス配線１３０は電源又はグランドのいずれかと電気的に接続される。その結果として、バイアス配線１３０の電位が高電位又は低電位のいずれかとなる。
なお、上述した選択回路１５０の構成は一例であり、この他の構成の回路が用いられてもよい。選択回路１５０は、バイアス配線１３０と電源又はグランドのいずれか一方とが電気的に接続されるような制御が可能であればよい。また、ＮＭＯＳトランジスタ１５２が電源ＶＤＤとバイアス配線１３０との間に設けられ、ＰＭＯＳトランジスタ１５１がバイアス配線１３０とグランドＧＮＤとの間に設けられてもよい。ＰＭＯＳトランジスタ１５１及びＮＭＯＳトランジスタ１５２の各々に代えて、バイアス配線１３０と電源又はグランドのいずれか一方とを接続するスイッチとして機能する他の素子等が用いられてもよい。また、制御メモリ１５３の回路の構成は特に制限されさない。ＰＭＯＳトランジスタ１５１及びＮＭＯＳトランジスタ１５２のいずれか一方が電気的に接続されるような制御が可能であれば、制御メモリ１５３として、メモリとは異なる構成の回路が用いられてもよい。制御メモリ１５３の回路の例は後述する。
（集積回路１００の動作）
続いて、本実施形態における集積回路１００の動作等について、選択回路１５０の動作を主に説明する。下記の説明では、必要に応じて、集積回路１００の動作と、バイアス配線１３０が電源又はグランドのいずれかと直接に接続されている回路（すなわち、選択回路１５０に相当する回路を備えない回路）の動作等とを比較する。
比較例となるクロスバースイッチ回路の一例を図４に示す。図４に示すクロスバースイッチ回路は、一端が入力となる２本の入力側の配線の各々と、一端が出力となる３本の出力側の配線の各々とがスイッチを介して接続される。図４の例では、入力端子は、“ＩＮ０”又は“ＩＮ１”として示される。出力端子は、“ＯＵＴ０”、“ＯＵＴ１”又は“ＯＵＴ２”として示される。入力側の配線は集積回路１００における複数の第一の配線１１０に相当し、出力側の配線は集積回路１００における複数の第二の配線１２０に相当する。また、入力側の配線と出力側の配線とを接続するスイッチは、集積回路１００における複数のスイッチ１４０に相当する。図４の例では、スイッチとして例えば抵抗変化素子が用いられる。ただし、スイッチの種類は特に限られない。
図４に示すクロスバースイッチ回路では、スイッチ及び配線の抵抗の大きさはゼロではない。そして、これらの抵抗に起因して、出力からの信号の電圧が低下する可能性がある。そこで、図４に示す例では、各々の出力端子にバッファが接続されている。図４に示す例では、バッファは、２つのインバータ回路が直列に接続して構成される。バッファによって、電圧の低下に起因して出力端子から誤った値が出力されることが防止される。
一方、クロスバースイッチ回路では、出力側の配線に接続されたスイッチのいずれもがオフとなる（すなわち、開放された状態となる）場合がある。この場合には、当該配線がフローティング状態となり、電位が不定となる可能性がある。
そこで、図４に示すように、クロスバースイッチ回路に対してバイアス配線が設けられる場合がある。バイアス配線は、電源ＶＤＤ又はグランドＧＮＤのいずれかに接続される。つまり、バイアス配線は、電源ＶＤＤ又はグランドＧＮＤのいずれかの電位となる。また、バイアス配線は、出力側の配線とスイッチを介して接続される。そして、入力側の配線と接続されているスイッチの全てがオフである（開放されている）出力側の配線について、バイアス配線と接続するスイッチがオンとなる（すなわち、閉じた状態となる）。このようにスイッチの開閉が定められることで、上述した出力側の配線の出力は高電位又は低電位のいずれかの状態となる。すなわち、バッファに対しては高電位又は低電位の値が入力される。このような動作によって、フローティング状態の発生が回避される。
しかしながら、図４に示すクロスバースイッチ回路では、バイアス配線の存在により、リーク電流が生じる場合がある。図５は、リーク電流が生じる場合の一例が示す。
図５に示す例では、図４に示す例と同様に、一端が入力となる２本の入力側の配線の各々と、一端が出力となる３本の出力側の配線の各々とがスイッチを介して接続される。図５の例では、入力端子は、“ＩＮ０”又は“ＩＮ１”として示される。出力端子は、“ＯＵＴ０”、“ＯＵＴ１”又は“ＯＵＴ２”として示される。入力側の配線は集積回路１００における複数の第一の配線１１０に相当し、出力側の配線は集積回路１００における複数の第二の配線１２０に相当する。出力端子の各々には、図示しないバッファが接続されていることを想定する。また、スイッチの種類は特に限られないが、例えば抵抗変化素子である。
図５（ａ）及び（ｂ）は、バイアス配線がグランドＧＮＤに接続されている場合の例である。これらの例では、バイアス配線は低電位となる。また、これらの例において、スイッチＳ０１及びＳ１２がオンとなる場合を想定する。そのため、ＩＮ０からＯＵＴ０への経路、及びＩＮ１からＯＵＴ１への経路が構成される。また、上述したフローティングに関する問題を回避するため、スイッチＳ２０がオンとなると想定する。これによって、出力ＯＵＴ２は低電位となる。
この場合に、ＩＮ０及びＩＮ１から入力される値が“１”、すなわち、高電位である場合を想定する。この場合には、入力側の配線とバイアス配線との間に電位差が存在する。そのため、図５（ａ）に示すように、オフの状態にあるスイッチＳ００、Ｓ１０、Ｓ２１及びＳ２２を介したリーク電流が生じる。
一方、ＩＮ０及びＩＮ１から入力される値が“０”、すなわち、低電位である場合を想定する。この場合には、入力側の配線とバイアス配線との間に電位差はないとみなすことができる。そのため、図５（ｂ）に示すように、オフの状態にあるスイッチＳ００、Ｓ１０、Ｓ２１及びＳ２２を介したリーク電流は生じない。
また、図５（ｃ）及び（ｄ）は、バイアス配線が電源ＶＤＤに接続されている場合の例である。これらの例では、バイアス配線は高電位となる。また、これらの例において、上述した例と同様にスイッチＳ０１及びＳ１２がオンとなる場合を想定する。そのため、ＩＮ０からＯＵＴ０への経路、及びＩＮ１からＯＵＴ１への経路が構成される。また、上述したフローティングに関する問題を回避するため、スイッチＳ２０がオンとなると想定する。これによって、出力ＯＵＴ２は高電位となる。
この場合に、この場合に、ＩＮ０及びＩＮ１から入力される値が“１”、すなわち、高電位である場合を想定する。この場合には、入力側の配線とバイアス配線との間に電位差が存在しないとみなすことができる。そのため、図５（ｃ）に示すように、オフの状態にあるスイッチＳ００、Ｓ１０、Ｓ２１及びＳ２２を介したリーク電流が生じない。
一方、ＩＮ０及びＩＮ１から入力される値が“０”、すなわち、低電位である場合を想定する。この場合には、入力側の配線とバイアス配線との間に電位差が生じている。そのため、図５（ｄ）に示すように、オフの状態にあるスイッチＳ００、Ｓ１０、Ｓ２１及びＳ２２を介したリーク電流は生じる。
すなわち、図５に示すクロスバースイッチ回路においては、入力側の配線とバイアス配線との間に電位差が存在する場合にリーク電流が生じる場合がある。より詳しくは、バイアス配線が電源ＶＤＤに接続されており、かつ入力側の配線からの入力が“０”（低電位）である場合にリーク電流が生じうる。また、バイアス配線がグランドに接続されており、かつ入力側の配線からの入力が“１”（高電位）である場合にリーク電流が生じうる。
本実施形態における集積回路１００は、選択回路１５０を備えることによって、上述のようにバイアス配線１３０が電源又はグランドのいずれに電気的に接続されるかを選択可能にする。そして、選択回路１５０によって、バイアス配線１３０と、上述した例における入力側の信号に相当する複数の第一の配線１１０との電位差が生じる可能性を小さくするように選択が行われることで、リーク電流の削減を可能とする。
選択回路１５０が電源又はグランドのいずれを選択するかは、一例として、クロスバースイッチを構成する複数の第一の配線１１０に対して入力される信号の値に応じて定められる。
一例として、入力される信号に“０”が多く含まれる場合には、選択回路１５０は、バイアス配線１３０とグランドとを接続するよう選択する。すなわち、選択回路１５０の制御メモリ１５３に“１”が保持される。また、入力される信号に“１”が多く含まれる場合には、選択回路１５０は、バイアス配線１３０を電源と接続するように選択する。すなわち、選択回路１５０の制御メモリに“０”が保持される。このように定められることで、バイアス配線１３０に起因するリーク電流の削減が可能となる。
（選択回路１５０によって選択される電位の決定方法）
続いて、選択回路１５０によって電源又はグランドのいずれが選択されるかの決定方法、すなわち、選択回路１５０によって選択される電位の決定方法について説明する。より詳しくは、選択回路１５０の制御メモリ１５３に保持される値の決定方法について説明する。
なお、選択回路１５０がいずれを選択するかの決定方法の説明においては、集積回路１００が再構成可能集積回路１のセル１０に含まれるルーティングブロック１１として用いられる場合を想定する。この場合には、例えば、再構成可能集積回路１にて実現される回路の生成と併せて、選択回路１５０の制御メモリ１５３に保持される値が決定される。
この場合に、制御メモリ１５３に保持される値は、一例として図６に示すフローチャートのように決定される。図６に示すフローチャートは、例えば１つ以上の回路の設計支援ツール等を用いて行われる。
最初に、再構成可能集積回路１によって実現される回路を記述したファイルが取得される（ステップＳ１０１）。この場合に、回路は、例えばＶｅｒｉｌｏｇ−ＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）やＶＨＤＬ（ＶＨＳＩＣ ＨＤＬ）等のハードウェア記述言語によって記述される。
次に、ステップＳ１０１にて取得されたファイルに対して、論理合成ソフトウェア等によって論理合成が実行される（ステップＳ１０２）。論理合成の結果として、回路要素の間についての接続関係を記述したネットリストが生成される。この場合に、ネットリストに含まれる素子として、ロジックブロック１１を構成するＬＵＴやフリップフロップがある。また、ネットリストには、ロジックブロック１２に含まれるＬＵＴの真理値についての情報が含まれる。
次に、配置配線ツールによって、ステップＳ１０２にて生成されたネットリストに基づいて、再構成可能集積回路１における物理的な配置や配線が決定される（ステップＳ１０３）。すなわち、配置配線ツールによって、ネットリストに記載された回路要素の再構成可能集積回路１における物理的な配置が決定される。また、回路要素の間の接続関係の情報に基づいて、再構成可能集積回路１に含まれる配線やスイッチのリソースを用いた、物理的な配置が決定された回路要素の間の接続が決定される。また、本ステップの実行結果として、マッピングファイルが出力される。
ステップＳ１０１からＳ１０３までの動作は、一般的なＦＰＧＡにて実現される回路の論理合成や配置配線等の処理と同様に行われる。
次に、後述するシミュレーションに用いられるＨＤＬファイルが生成される（ステップＳ１０４）。ＨＤＬファイルは、ステップＳ１０３の実行結果として出力されたマッピングファイルを変換することで生成される。生成されたＨＤＬファイルは、クロスバースイッチを構成する複数の第一の配線１１０の入力端子に関する情報を含む。また、生成されたＨＤＬファイルは、続くステップにおいて実行されるシミュレーションにて用いられる。
次に、先のステップＳ１０４にて生成されたＨＤＬを用いてＨＤＬシミュレーションが行われる（ステップＳ１０５）。ＨＤＬシミュレーションは、一般的なＨＤＬシミュレータによって実行される。
次に、ステップＳ１０５での結果を用いて、クロスバースイッチ回路を構成する複数の第一の配線１１０の入力端子へ入力される値に含まれる“０”又は“１”が出現する確率の特定が行われる（ステップＳ１０６）。つまり、複数の第一の配線１１０の入力端子へ入力される値の全体に対する “０”又は“１”の各々の割合が求められる。
再構成可能集積回路１に複数のセル１０が含まれる場合には、確率の特定は、例えばセル１０に含まれる集積回路１００に含まれる各々の入力端子に対して行われる。また、後述のように、複数のクロスバースイッチに対して１つの選択回路１５０が設けられる構成である場合は、選択回路１５０による制御の対象となる複数の入力端子を単位として確率の特定が行われる。
最後に、選択回路１５０が電源又はグランドのいずれを選択するかが決定される（ステップＳ１０７）。すなわち、選択回路１５０の制御メモリ１５３に保持される値が決定される。
例えば、複数の第一の配線１１０の入力端子に入力される信号に“０”が多く含まれる場合には、選択回路１５０が、バイアス配線１３０をグランドと接続するように選択する。すなわち、選択回路１５０の制御メモリ１５３には“１”が保持されると決定される。また、複数の第一の配線１１０の入力端子に入力される信号に“１”が多く含まれる場合には、選択回路１５０が、バイアス配線１３０を電源と接続するように選択する。すなわち、選択回路１５０の制御メモリ１５３には“０”が保持されると決定される。
図７は、選択回路１５０によって電源又はグランドのいずれを選択するかが決定された場合、すなわち、制御メモリ１５３に保持される値が決定された場合の一例を示す。図７は、セル１０−１から１０−１６まで、横に４行、縦に４列の１６個のセル１０が設けられている再構成可能集積回路１の例である。セル１０−１から１０−１６の各々には、クロスバースイッチ回路として、本実施形態における集積回路１００が用いられていると想定する。すなわち、図７に示す例では、制御メモリ１５３−１から１５３−１６までの１６個の制御メモリ１５３が設けられている。そして、上述した手順により、制御メモリ１５３−１から１５３−１６までの各々に保持される値が決定される。
図７に示す例において、セル１０−１から１０−１６の各々に含まれるクロスバースイッチ回路の入力端子（すなわち、複数の第一の配線１１０の入力端子）へ入力された値に含まれる“０”又は“１”の出現の確率は、それぞれＰ０又はＰ１と記載される。
また、セル１０−１から１０−１６の各々について、各々の入力端子に入力される信号に“０”が出現する確率が、“１”が出現する確率と比較して大きい場合には、Ｐ０＞Ｐ１と記される。同様に、セル１０−１から１０−１６の各々について、各々の入力端子に入力される信号に“１”が出現する確率が、“０”が出現する確率と比較して大きい場合には、Ｐ０＜Ｐ１と記される。
そして、セル１０に関して、“０”又は“１”の出現の確率がＰ０＞Ｐ１との関係になる場合には、当該セル１０に含まれる制御メモリ１５３に保持される値は“１”となる。また、セル１０に関して、“０”又は“１”の出現の確率がＰ０＜Ｐ１との関係になる場合には、当該セル１０に含まれる制御メモリ１５３に保持される値は“０”となる。
図７に示す例では、セル１０−１から１０−１６の１６個のセルのうち、１１個のセル１０に含まれる制御メモリ１５３に保持される値が“１”となっている。また、セル１０−１から１０−１６の１６個のセルのうち、残りの５個のセル１０に含まれる制御メモリ１５３に保持される値が“０”となっている。
（制御メモリの配置）
上述のように、図２に示す再構成可能集積回路１には、一般に複数のセル１０が設けられる。すなわち、本実施形態における集積回路１００が、再構成可能集積回路１のセル１０に含まれるルーティングブロックとして用いられる場合、再構成可能集積回路１には、複数の集積回路１００が含まれる。そして、この場合には、上述の図７の例のように、複数の集積回路１００の各々に対して選択回路１５０の制御メモリ１５３が設けられる。
図７に示す例では、セル１０の各々に制御メモリ１５３が設けられる場合には、セル１０のルーティングブロック１１を構成する個々のクロスバースイッチへの入力に応じて制御メモリ１５３に保持される値が決定される。すなわち、個々のクロスバースイッチへの入力に応じてバイアス配線１３０の電位が定められる。したがって、リーク電流の削減効果は大きくなる。しかしながら、図７に示す例では、個々のセル１０に制御メモリ１５３が備えられる。したがって、制御メモリ１５３が面積の観点でオーバーヘッドとなる場合がある。
そこで、複数の集積回路１００を有する回路に含まれる選択回路の制御メモリ１５３の配置として、図７の例とは異なる種々の例が想定される。すなわち、複数の集積回路１００が含まれる場合に、例えば複数の集積回路１００に対して１つの制御メモリ１５３が配置される場合が想定される。
図８から図１１を用いて、制御メモリ１５３の配置例について説明する。図８から図１１に示す例においては、１６個のセル１０がアレイ状に配置されて再構成可能集積回路１が構成される場合を想定する。図８から図１１に示す例では、一例として、１つのセルが明示的に示されている。そして、セル１０のルーティングブロック１１として集積回路１００が用いられる場合を想定する。すなわち、集積回路１００の制御メモリ１５３を除く要素が各々のセル１０に含まれている。なお、図８から図１１に示す例においては、再構成可能集積回路１に含まれるセル１０の数は特に制限されない。
図８は、再構成可能集積回路１に含まれるセル１０の各々の列に対して１つの制御メモリ１５３が設けられる場合の例を示す。すなわち、図８に示す例では、制御メモリ１５３−１から１５３−４の４つの制御メモリ１５３が設けられている。制御メモリ１５３−１から１５３−４は、選択配線１５４−１から１５４−４の各々を介して制御の対象となるセル１０の各々に含まれる集積回路１００のＰＭＯＳトランジスタ１５１及びＮＭＯＳトランジスタ１５２の各々と接続される。つまり、セル１０の各々に含まれる集積回路１００のＰＭＯＳトランジスタ１５１及びＮＭＯＳトランジスタ１５２は、制御メモリ１５３−１から１５３−４のいずれかの値に基づいて開閉が制御される。この場合、制御メモリ１５３が制御の対象とする、各々の列のセル１０が有するクロスバースイッチへの入力に含まれる“０”又は“１”の出現の確率に基づいて、各々の制御メモリ１５３に保持される値が定められる。
図８に示す例では、最も左又は最も右の２つの列に対して設けられた制御メモリ１５３には“０”が保持される。また、この例では、中央の２つの列に対して設けられた制御メモリ１５３には“１”が保持される。
図９は、再構成可能集積回路１に含まれるセル１０の各々の行に対して１つの制御メモリ１５３が設けられる場合の例を示す。図９に示す再構成可能集積回路１は、制御メモリ１５３−１から１５３−４の各々が制御の対象とするセル１０が異なる点を除き、図８に示す再構成可能集積回路と同様の構成を有する。つまり、制御メモリ１５３−１から１５３−４は、選択配線１５４−１から１５４−４の各々を介して、制御の対象となるセル１０の各々に含まれるＰＭＯＳトランジスタ１５１及びＮＭＯＳトランジスタ１５２の各々と接続される。また、この場合においても、制御メモリ１５３が制御の対象とする各々の行のセル１０が有するクロスバースイッチへの入力に含まれる“０”又は“１”の出現の確率に基づいて、各々の制御メモリ１５３に保持される値が定められる。
また、図１０は、再構成可能集積回路１に含まれるセル１０のうち、隣接する４つのセル１０に対して１つの制御メモリ１５３が設けられる場合の例を示す。図１０に示す再構成可能集積回路１は、制御メモリ１５３−１から１５３−４の各々が制御の対象とするセル１０が異なる点を除き、図８又は図９に示す再構成可能集積回路と同様の構成を有する。つまり、制御メモリ１５３−１から１５３−４は、選択配線１５４−１から１５４−４の各々を介して、制御の対象となるセル１０の各々に含まれるＰＭＯＳトランジスタ１５１及びＮＭＯＳトランジスタ１５２の各々と接続される。この場合においても、制御メモリ１５３が制御の対象とするセル１０が有するクロスバースイッチへの入力に含まれる“０”又は“１”の出現の確率に基づいて、各々の制御メモリ１５３に保持される値が定められる。
また、図１１は、再構成可能集積回路１に含まれるセル１０の全てに対して１つの制御メモリ１５３が設けられる場合の例を示す。制御メモリ１５３は、選択配線１５４を介して、再構成可能集積回路１に含まれる全てのセル１０の各々に含まれる集積回路１００のＰＭＯＳトランジスタ１５１及びＮＭＯＳトランジスタ１５２の各々と接続される。つまり、全てのセル１０の各々に含まれる集積回路１００のＰＭＯＳトランジスタ１５１及びＮＭＯＳトランジスタ１５２は、制御メモリ１５３の値に基づいて開閉が制御される。この場合においては、全てのセル１０に含まれるクロスバースイッチへの入力に含まれる“０”又は“１”の出現の確率に基づいて、各々の制御メモリ１５３に保持される値が定められる。
図８から図１１に示す例においては、再構成可能集積回路１に含まれるセル１０の数が同じであると想定すると、制御メモリ１５３の数が少なくなることで、制御メモリ１５３に要する面積が小さくなる。一方で、制御メモリ１５３の数が少なくなることで、リーク電流の削減の効果は小さくなる傾向にある。すなわち、リーク電流の削減と制御メモリ１５３の面積のオーバーヘッドとのトレードオフに応じて制御メモリ１５３の数や配置が定められる。また、制御メモリ１５３の配置は、上述した例と異なってもよい。
（制御メモリの構成）
集積回路１００に含まれる選択回路１５０の制御メモリ１５３として、様々な構成の回路が用いられる。図１２は、制御メモリ１５３の構成例を示す。
図１２（１）に示す例では、制御メモリ１５３は、２つの抵抗変化素子１５３１−１及び１５３１−２と、バッファ１５３２とで構成される。
この例では、抵抗変化素子１５３１−１がオン（抵抗値が小さい状態）となり、抵抗変化素子１５３１−２がオフ（抵抗値が大きい状態）となる場合に、バッファ１５３２とグランドＧＮＤとが電気的に接続される。この場合には、バッファ１５３２に値“０”が保持される。また、抵抗変化素子１５３１−１がオフとなり、抵抗変化素子１５３１−２がオンとされる場合に、バッファ１５３２と電源ＶＤＤとが電気的に接続される。この場合には、バッファ１５３２に値“１”が保持される。そして、バッファ１５３２に保持される値が、制御メモリ１５３に保持される値となる。
図１２（１）に示す構成の回路が用いられることで、相対的に少ない面積での制御メモリ１５３の実現が可能となる。しかしながら、抵抗変化素子１５３１−１及び１５３１−２の少なくとも一方がオン又はオフに固定される不良が生じた場合に、貫通電流の発生や、バッファ１５３２に対するフローティング問題等の不具合が生じる可能性がある。
図１２（２）に示す例では、制御メモリ１５３は、抵抗変化素子１５３１と、２つのＰＭＯＳトランジスタ１５３３−１及び１５３３−２と、２つのＮＯＴゲート１５３４−１及び１５３４−２とで構成される。ＰＭＯＳトランジスタ１５３３−１は、プリチャージトランジスタとして用いられる。また、ＰＭＯＳトランジスタ１５３３−２とＮＯＴゲート１５３４−１によってフィードバックループが構成されて、自己保持回路として用いられる。
この例では、ＰＭＯＳトランジスタ１５３３−１のゲート端子にパルス信号が印加されることで、ＰＭＯＳトランジスタ１５３３−１とＮＯＴゲート１５３４−１等とを接続する配線ｎ１がプリチャージされる。この場合に、抵抗変化素子１５３１がオフ（抵抗値が大きい状態）であると想定すると、配線ｎ１は高電位のままとなり、ＰＭＯＳトランジスタ１５３３−２とＮＯＴゲート１５３４−１にて構成される自己保持回路は“１”を保持する。その結果として、ＮＯＴゲート１５３４−２からの出力は“１”となる。この値が、制御メモリ１５３からの出力となる。
一方、抵抗変化素子１５３１がオン（抵抗値が小さい状態）であると想定すると、配線ｎ１はグランドＧＮＤと電気的に接続されて低電位となる。その結果として、ＰＭＯＳトランジスタ１５３３−２とＮＯＴゲート１５３４−１にて構成される自己保持回路は“０”を保持する。その結果として、ＮＯＴゲート１５３４−２からの出力は“０”となる。
図１２（２）に示す構成の回路は、図１２（１）に示す構成の回路と比較すると、トランジスタ数の増加に起因して面積が大きくなる場合がある。ただし、この構成の回路は、抵抗変化素子１５３１にオン又はオフに固定される不良が生じた場合においても、貫通電流やフローティング等の問題は生じる可能性が小さい。したがって、図１２（２）に示す構成の回路は、図１２（１）に示す構成の回路と比較して安定性の高い回路となる。
（実施例）
本実施形態における集積回路１００に対するＨＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）シミュレーションを行った。
本実施例では、集積回路１００のスイッチ１４０は抵抗変化素子であり、集積回路１００が６５ｎｍ（ナノメートル）のＣＭＯＳ／抵抗変化素子ハイブリッドプロセスによって実現される場合が想定された。そして、集積回路１００に含まれるクロスバースイッチの入力端子への入力に含まれる“０”又は“１”の割合に応じて、バイアス配線１３０に印加される電位が変更された。
具体的には、入力に含まれる“０”が５０％以上の場合には、バイアス配線１３０はグランドＧＮＤと電気的に接続され、低電位が印加された。また、入力に含まれる“０”が５０％より小さい場合には、バイアス配線１３０は電源ＶＤＤと電気的に接続され、高電位が印加された。
比較例は、集積回路１００と同様のプロセスにて実現され、バイアス配線１３０に印加される電位が固定されている場合が想定された。比較例（１）は、バイアス配線１３０が低電位に固定されている場合である。また、比較例（２）は、バイアス配線１３０が高電位に固定されている場合である。
この場合におけるリーク電流は、図１３の通りとなる。図１３においては、横軸は、クロスバースイッチの入力端子への入力に含まれる“０”の割合を示す。また、縦軸は、リーク電流の大きさを示す。
図１３に示すように、本実施形態における集積回路１００は、入力に含まれる“０”が５０％より小さい場合には、比較例（１）に対してリーク電流の大きさが小さくなった。また、入力に含まれる“０”が５０％以上である場合には、本実施形態における集積回路１００は、比較例（２）に対してリーク電流の大きさが小さくなった。すなわち、本実施形態における集積回路１００は、バイアス配線１３０に印加される電位が固定されている場合と比較して、リーク電流が削減可能であることが示された。
以上のとおり、本実施形態における集積回路１００は、選択回路１５０を備える。選択回路１５０は、集積回路１００の要素であるクロスバースイッチに設けられたバイアス配線１３０に対して印加される電位を選択可能にする。つまり、選択回路１５０によって、クロスバースイッチの入力端子に対する入力に含まれる“０”又は“１”の割合に応じてバイアス配線１３０に対して印加される電位を選択するように制御が行われる。このような制御が行われることで、バイアス配線１３０に起因するリーク電流が削減される。
したがって、本実施形態における集積回路１００は、消費電力の少ない集積回路となる。
この発明の一部又は全部は、以下の付記のようにも表されるが、以下に限られない。
（付記１）
それぞれの一端が入力端子として用いられる複数の第一の配線と、
それぞれの一端が出力端子として用いられ、かつ、それぞれが前記第一の配線の各々と接続される複数の第二の配線と、
前記第二の配線の各々と接続され、かつ、電源又はグランドと接続されるバイアス配線と、
前記第一の配線又は前記バイアス配線と、前記第２の配線とを接続する複数のスイッチと、
前記バイアス配線と、前記電源又は前記グランドのいずれかとの電気的な接続を選択する選択回路とを備える集積回路。
（付記２）
前記スイッチは抵抗変化素子である、付記１に記載の集積回路。
（付記３）
前記選択回路は、前記入力端子への入力される値に応じて、前記バイアス配線が前記電源又は前記グランドのいずれかに電気的に接続されるかを選択する、付記１又は２に記載の集積回路。
（付記４）
前記選択回路は、前記入力端子へ入力される値に０が多い場合に前記バイアス配線を前記グランドと電気的に接続し、前記入力端子へ入力される値に１が多い場合に前記バイアス配線を前記電源と接続するように選択する、付記１から３のいずれか一項に記載の集積回路。
（付記５）
前記選択回路は、前記バイアス配線と、電源又はグランドのいずれかとを電気的に接続する選択スイッチと、前記選択スイッチの開閉を制御する制御メモリとを有する、付記１から４のいずれか一項に記載の集積回路。
（付記６）
前記選択スイッチは、前記バイアス配線と前記電源とを接続するＰＭＯＳトランジスタと、前記バイアス配線と前記グランドとを接続するＮＭＯＳトランジスタとを有する、付記１から５のいずれか一項に記載の集積回路。
（付記７）
前記制御メモリは、一端が前記グランドに接続された第１の抵抗変化素子と、一端が前記電源に接続され、他端が前記第１の抵抗変化素子と接続される第２の抵抗変化素子と、一端が前記第１の抵抗変化素子と前記第２の抵抗変化素子とを接続する配線に接続されるバッファとを有する、付記１から６のいずれか一項に記載の集積回路。
（付記８）
前記制御メモリは、一端が前記電源に接続された第１のＰＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、一端が前記電源に接続され、他端が前記第１のＰＭＯＳトランジスタに接続される第２のＰＭＯＳトランジスタと、
入力が前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとを接続する配線に接続され、出力が前記第２のＰＭＯＳトランジスタのゲート端子へ接続される第１のＮＯＴゲートと、
入力が前記第１のＮＯＴゲートの出力に接続される第２のＮＯＴゲートと、
一端が前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとを接続する配線に接続され、他端が前記グランドへ接続される抵抗変化素子とを有する、付記１から６のいずれか一項に記載の集積回路。
（付記９）
アレイ状に配列された複数のセル回路を備え、
前記複数のセル回路の各々は、
付記１から８のいずれか一項に記載の集積回路と、
前記集積回路の前記出力端子と接続され、少なくともＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）及びフリップフロップを有するロジックブロックと
を備える再構成可能集積回路。
（付記１０）
複数のセル回路と、少なくとも１つの制御メモリとを備え、
前記複数のセル回路の各々は、
それぞれの一端が入力端子として用いられる複数の第一の配線を含む第一の配線と、
それぞれの一端が出力端子として用いられ、かつ、それぞれが前記第一の配線の各々と接続される複数の第二の配線と、
前記第二の配線の各々と接続され、かつ、電源又はグランドと接続されるバイアス配線と、
前記第一の配線又は前記バイアス配線と、前記第２の配線とを接続する複数のスイッチと、
前記バイアス配線と、電源又はグランドのいずれかとを電気的に接続する選択スイッチと、
前記集積回路の前記出力端子と接続され、少なくともＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）及びフリップフロップを有するロジックブロックとを有し、
前記制御メモリの各々は、少なくとも１つの前記セル回路が有する前記選択スイッチの開閉を制御する、
再構成可能集積回路。
（付記１１）
付記９又は１０に記載の再構成可能集積回路が備える選択回路が、前記バイアス配線と前記電源又は前記グランドのいずれとの電気的な接続を選択するかを決定する決定方法であって、
前記再構成可能集積回路にて実現される回路のシミュレーションを実行し、
前記シミュレーションの結果に基づいて、前記再構成可能集積回路が備える前記入力端子の各々に入力される値に含まれる０又は１の出現の確率を特定し、
特定した前記確率に基づいて、前記選択回路が前記電源又は前記グランドのいずれとの電気的な接続を選択するかを決定する
決定方法。
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。また、各実施形態における構成は、本発明のスコープを逸脱しない限りにおいて、互いに組み合わせることが可能である。
この出願は、２０１６年９月１６日に出願された日本出願特願２０１６−１８１９４２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１ 再構成可能集積回路
１０ セル
１１ ルーティングブロック
１２ ロジックブロック
１００ 集積回路
１１０ 第一の配線
１２０ 第二の配線
１３０ バイアス配線
１４０ スイッチ
１４１ 抵抗変化素子
１５０ 選択回路
１５１ ＰＭＯＳトランジスタ
１５２ ＮＭＯＳトランジスタ
１５３ 制御メモリ
１５３１ 抵抗変化素子
１５３２ バッファ
１５３３ ＰＭＯＳトランジスタ
１５３４ ＮＯＴゲート
１５４ 選択配線

Claims (11)

  1. それぞれの一端が入力端子として用いられる複数の第一の配線と、
    それぞれの一端が出力端子として用いられ、かつ、それぞれが前記第一の配線の各々と接続される複数の第二の配線と、
    前記第二の配線の各々と接続され、かつ、電源又はグランドと接続されるバイアス配線と、
    前記第一の配線又は前記バイアス配線と、前記第二の配線とを接続する複数のスイッチと、
    前記バイアス配線と、前記電源又は前記グランドのいずれかとの電気的な接続を選択する選択回路とを備える集積回路。
  2. 前記スイッチは抵抗変化素子である、請求項１に記載の集積回路。
  3. 前記選択回路は、前記入力端子への入力される値に応じて、前記バイアス配線が前記電源又は前記グランドのいずれかに電気的に接続されるかを選択する、請求項１又は２に記載の集積回路。
  4. 前記選択回路は、前記入力端子へ入力される値に０が多い場合に前記バイアス配線を前記グランドと電気的に接続し、前記入力端子へ入力される値に１が多い場合に前記バイアス配線を前記電源と接続するように選択する、請求項１から３のいずれか一項に記載の集積回路。
  5. 前記選択回路は、前記バイアス配線と、電源又はグランドのいずれかとを電気的に接続する選択スイッチと、前記選択スイッチの開閉を制御する制御メモリとを有する、請求項１から４のいずれか一項に記載の集積回路。
  6. 前記選択スイッチは、前記バイアス配線と前記電源とを接続するＰＭＯＳトランジスタと、前記バイアス配線と前記グランドとを接続するＮＭＯＳトランジスタとを有する、請求項１から５のいずれか一項に記載の集積回路。
  7. 前記制御メモリは、一端が前記グランドに接続された第１の抵抗変化素子と、一端が前記電源に接続され、他端が前記第１の抵抗変化素子と接続される第２の抵抗変化素子と、一端が前記第１の抵抗変化素子と前記第２の抵抗変化素子とを接続する配線に接続されるバッファとを有する、請求項１から６のいずれか一項に記載の集積回路。
  8. 前記制御メモリは、一端が前記電源に接続された第１のＰＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、一端が前記電源に接続され、他端が前記第１のＰＭＯＳトランジスタに接続される第２のＰＭＯＳトランジスタと、
    入力が前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとを接続する配線に接続され、出力が前記第２のＰＭＯＳトランジスタのゲート端子へ接続される第１のＮＯＴゲートと、
    入力が前記第１のＮＯＴゲートの出力に接続される第２のＮＯＴゲートと、
    一端が前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとを接続する配線に接続され、他端が前記グランドへ接続される抵抗変化素子とを有する、請求項１から６のいずれか一項に記載の集積回路。
  9. アレイ状に配列された複数のセル回路を備え、
    前記複数のセル回路の各々は、
    請求項１から８のいずれか一項に記載の集積回路と、
    前記集積回路の前記出力端子と接続され、少なくともＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）及びフリップフロップを有するロジックブロックと
    を備える再構成可能集積回路。
  10. 複数のセル回路と、少なくとも１つの制御メモリとを備え、
    前記複数のセル回路の各々は、
    それぞれの一端が入力端子として用いられる複数の第一の配線を含む第一の配線と、
    それぞれの一端が出力端子として用いられ、かつ、それぞれが前記第一の配線の各々と接続される複数の第二の配線と、
    前記第二の配線の各々と接続され、かつ、電源又はグランドと接続されるバイアス配線と、
    前記第一の配線又は前記バイアス配線と、前記第二の配線とを接続する複数のスイッチと、
    前記バイアス配線と、電源又はグランドのいずれかとを電気的に接続する選択スイッチと、
    前記集積回路の前記出力端子と接続され、少なくともＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）及びフリップフロップを有するロジックブロックとを有し、
    前記制御メモリの各々は、少なくとも１つの前記セル回路が有する前記選択スイッチの開閉を制御する、
    再構成可能集積回路。
  11. 請求項９又は１０に記載の再構成可能集積回路が備える選択回路が、前記バイアス配線と前記電源又は前記グランドのいずれとの電気的な接続を選択するかを決定する決定方法であって、
    前記再構成可能集積回路にて実現される回路のシミュレーションを実行し、
    前記シミュレーションの結果に基づいて、前記再構成可能集積回路が備える前記入力端子の各々に入力される値に含まれる０又は１の出現の確率を特定し、
    特定した前記確率に基づいて、前記選択回路が前記電源又は前記グランドのいずれとの電気的な接続を選択するかを決定する
    決定方法。
JP2018539705A 2016-09-16 2017-09-11 集積回路 Withdrawn JPWO2018051946A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016181942 2016-09-16
JP2016181942 2016-09-16
PCT/JP2017/032669 WO2018051946A1 (ja) 2016-09-16 2017-09-11 集積回路

Publications (1)

Publication Number Publication Date
JPWO2018051946A1 true JPWO2018051946A1 (ja) 2019-07-04

Family

ID=61619112

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018539705A Withdrawn JPWO2018051946A1 (ja) 2016-09-16 2017-09-11 集積回路

Country Status (3)

Country Link
US (1) US10720925B2 (ja)
JP (1) JPWO2018051946A1 (ja)
WO (1) WO2018051946A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021009930A1 (en) * 2019-07-17 2021-01-21 Nec Corporation Reconfigurable circuit using resistive switches

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09135358A (ja) 1995-11-08 1997-05-20 Nec Corp 算術符号を用いた画像符号化装置
JPH10228780A (ja) 1997-02-17 1998-08-25 Nec Corp センスアンプ回路
JPH11136119A (ja) * 1997-10-29 1999-05-21 Nec Corp 入力回路
US7345805B2 (en) * 2004-09-27 2008-03-18 Idc, Llc Interferometric modulator array with integrated MEMS electrical switches
JP2006340096A (ja) 2005-06-02 2006-12-14 Nec Electronics Corp 電圧電流変換回路
JP5025172B2 (ja) 2005-09-28 2012-09-12 エスケーハイニックス株式会社 スルー−レートが制御されたオープン−ループ出力ドライバー
US8975920B2 (en) * 2011-08-12 2015-03-10 Bae Systems Information And Electronic Systems Integration Inc. Programmable transceiver circuit
US20140225646A1 (en) * 2011-11-04 2014-08-14 Matthew D. Pickett Decoder circuits having metal-insulator-metal threshold switches
US9166598B1 (en) * 2012-05-08 2015-10-20 Altera Corporation Routing and programming for resistive switch arrays
US9536584B2 (en) 2012-06-11 2017-01-03 Nec Corporation Nonvolatile logic gate device
WO2015198573A1 (ja) 2014-06-25 2015-12-30 日本電気株式会社 半導体装置、および半導体装置の製造方法
KR102517730B1 (ko) * 2017-12-27 2023-04-03 엘지디스플레이 주식회사 디지털 엑스레이 검출기 패널과 이를 포함하는 엑스레이 시스템

Also Published As

Publication number Publication date
US10720925B2 (en) 2020-07-21
WO2018051946A1 (ja) 2018-03-22
US20190253057A1 (en) 2019-08-15

Similar Documents

Publication Publication Date Title
US7265577B2 (en) Integrated circuits with RAM and ROM fabrication options
US8901962B2 (en) Programmable logic device structure using third dimensional memory
US9276573B2 (en) High-performance low-power near-Vt resistive memory-based FPGA
JP6856032B2 (ja) 再構成可能回路、再構成可能回路システム、および再構成可能回路の動作方法
US20100327906A1 (en) Inverting flip-flop for use in field programmable gate arrays
US11018671B2 (en) Reconfigurable circuit and the method for using the same
JP4956025B2 (ja) 半導体集積回路装置
US10396798B2 (en) Reconfigurable circuit
WO2018051946A1 (ja) 集積回路
US7107566B1 (en) Programmable logic device design tools with gate leakage reduction capabilities
JP6795103B2 (ja) 不揮発性抵抗スイッチを用いる再構成可能回路
WO2012085627A1 (en) Method for operating a transistor, reconfigurable processing architecture and use of a restored broken down transistor for a multiple mode operation
JP6908121B2 (ja) プログラマブル集積回路および制御装置
US20210020238A1 (en) Binary-to-ternary converter using a complementary resistive switch
WO2020095347A1 (en) Reconfigurable circuit
US6765409B2 (en) Very low power, high performance universal connector for reconfigurable macro cell arrays
WO2019208414A1 (ja) 論理集積回路および書き込み方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190222

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200817

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20210510