KR20130029352A - 저항 변화형 불휘발 기억 장치, 반도체 장치 및 저항 변화형 불휘발 기억 장치의 동작 방법 - Google Patents
저항 변화형 불휘발 기억 장치, 반도체 장치 및 저항 변화형 불휘발 기억 장치의 동작 방법 Download PDFInfo
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- 230000008859 change Effects 0.000 title claims abstract description 393
- 238000000034 method Methods 0.000 title claims abstract description 61
- 239000004065 semiconductor Substances 0.000 title abstract description 42
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 5
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 5
- 230000015654 memory Effects 0.000 claims description 118
- 230000004888 barrier function Effects 0.000 claims description 29
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 20
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 20
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 18
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 7
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 5
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- 229910000428 cobalt oxide Inorganic materials 0.000 claims description 3
- IVMYJDGYRUAWML-UHFFFAOYSA-N cobalt(ii) oxide Chemical compound [Co]=O IVMYJDGYRUAWML-UHFFFAOYSA-N 0.000 claims description 3
- 230000010365 information processing Effects 0.000 claims description 2
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 claims description 2
- 229910001930 tungsten oxide Inorganic materials 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 245
- 239000010408 film Substances 0.000 description 146
- 230000008569 process Effects 0.000 description 26
- 239000011229 interlayer Substances 0.000 description 22
- 238000004519 manufacturing process Methods 0.000 description 22
- 239000000758 substrate Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 16
- 239000001301 oxygen Substances 0.000 description 16
- 229910052760 oxygen Inorganic materials 0.000 description 16
- 229910010413 TiO 2 Inorganic materials 0.000 description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 12
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 12
- 238000009826 distribution Methods 0.000 description 12
- 238000001312 dry etching Methods 0.000 description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 11
- 230000007246 mechanism Effects 0.000 description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 10
- 229910052721 tungsten Inorganic materials 0.000 description 10
- 239000010937 tungsten Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 230000004044 response Effects 0.000 description 8
- 229910052707 ruthenium Inorganic materials 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- -1 oxygen ions Chemical class 0.000 description 7
- 230000001052 transient effect Effects 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 206010021143 Hypoxia Diseases 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000005036 potential barrier Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 230000002950 deficient Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910003070 TaOx Inorganic materials 0.000 description 3
- 229910003087 TiOx Inorganic materials 0.000 description 3
- 229910003134 ZrOx Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000037427 ion transport Effects 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- DVOBFBBUJSCXOR-UHFFFAOYSA-N CCN([Zr])CC Chemical compound CCN([Zr])CC DVOBFBBUJSCXOR-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910001362 Ta alloys Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 150000002222 fluorine compounds Chemical class 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910003437 indium oxide Inorganic materials 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 2
- ULFQGKXWKFZMLH-UHFFFAOYSA-N iridium tantalum Chemical compound [Ta].[Ir] ULFQGKXWKFZMLH-UHFFFAOYSA-N 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 229910052744 lithium Inorganic materials 0.000 description 2
- 150000001247 metal acetylides Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- NFHFRUOZVGFOOS-UHFFFAOYSA-N palladium;triphenylphosphane Chemical compound [Pd].C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1 NFHFRUOZVGFOOS-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000001552 radio frequency sputter deposition Methods 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 2
- 229910000314 transition metal oxide Inorganic materials 0.000 description 2
- 229910006253 ZrOy Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000003381 stabilizer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000000638 stimulation Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- ZNOKGRXACCSDPY-UHFFFAOYSA-N tungsten trioxide Chemical compound O=[W](=O)=O ZNOKGRXACCSDPY-UHFFFAOYSA-N 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
- 229910021521 yttrium barium copper oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
- H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
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- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
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Abstract
본 발명의 과제는 저전압 또한 고속의 스위칭 동작을 낮은 편차로 실현 가능한 저항 변화형 불휘발 기억 장치를 제안하는 것을 목적으로 한다.
저항 변화형 불휘발성 기억 장치는, 제1 전극(14)과, 제1 전극(14) 상에 설치된 저항 변화부(18)와, 저항 변화부(18) 상에 설치된 제2 전극(11)을 구비하고 있다. 저항 변화부(18)는, 제1 전극(14) 상에 설치되고, 인가하는 전압에 의해 저항이 변화되는 저항 변화층(13)과, 저항 변화층(13) 상에 설치되고, 필라멘트를 형성하는 안정층(12)을 구비하고 있다. 저항 변화층과 안정층은 상이한 금속 산화물이다. 저항 변화층의 산화물 생성 에너지는 안정층의 산화물 생성 에너지보다도 높다. 저항 변화층(13)의 막 두께는 저항 변화부(18)의 오프 상태의 저항이 막 두께로 율속되는 범위의 저항이 되는 바와 같은 값을 갖는다.
저항 변화형 불휘발성 기억 장치는, 제1 전극(14)과, 제1 전극(14) 상에 설치된 저항 변화부(18)와, 저항 변화부(18) 상에 설치된 제2 전극(11)을 구비하고 있다. 저항 변화부(18)는, 제1 전극(14) 상에 설치되고, 인가하는 전압에 의해 저항이 변화되는 저항 변화층(13)과, 저항 변화층(13) 상에 설치되고, 필라멘트를 형성하는 안정층(12)을 구비하고 있다. 저항 변화층과 안정층은 상이한 금속 산화물이다. 저항 변화층의 산화물 생성 에너지는 안정층의 산화물 생성 에너지보다도 높다. 저항 변화층(13)의 막 두께는 저항 변화부(18)의 오프 상태의 저항이 막 두께로 율속되는 범위의 저항이 되는 바와 같은 값을 갖는다.
Description
본 발명은 저항 변화형 불휘발 기억 장치, 반도체 장치 및 저항 변화형 불휘발 기억 장치의 동작 방법에 관한 것이다.
불휘발성 메모리의 분야에 있어서는, 플래시 메모리, 강유전체 메모리(Ferroelectric Random Access Memory; FeRAM), 자기 메모리(Magnetic Random Access Memory; MRAM), OUM(Ovonic Unified Memory) 등의 연구가 한창이다. 그러나, 최근, 이것들의 종래의 불휘발성 메모리와 상이한 불휘발성 메모리로서 저항 변화형 메모리(Resistance Random Access Memory; ReRAM)가 제안되고 있다. 예를 들어, 비특허 문헌 1의 저항 변화형 메모리는 메모리 셀에 있어서의 저항 변화 소자의 저항 변화층의 저항을 전압 펄스의 인가로 설정함으로써 정보를 기입할 수 있다. 게다가, 저항을 비파괴로 측정함으로써 정보를 판독할 수 있다. 이 저항 변화형 메모리는 메모리 셀의 면적이 작으며, 다치화가 가능하다. 그로 인해, 기존의 불휘발성 메모리를 능가하는 가능성을 갖고 있다. 비특허 문헌 1에서는 저항 변화층으로서 PCMO(Pr0 .7Ca0 .3MnO3) 및 YBCO(YBa2Cu3Oy)이 사용되고 있다.
또한, 저항 변화형 메모리에 대해서는 다른 제안도 이루어지고 있다. 예를 들어, 비특허 문헌 2나 비특허 문헌 3에서는, 저항 변화형 메모리의 저항 변화 소자로서 2층의 저항 변화층을 상부 전극과 하부 전극으로 끼운 적층 구조를 제안하고 있다. 도 1a 및 도 1b는 그 비특허 문헌 2 및 비특허 문헌 3의 저항 변화형 메모리의 주요부 구성을 나타내는 단면도이다. 도 1a는 그 저항 변화형 메모리(150)에 있어서의 1개의 메모리 셀을 도시하고 있다. 그 메모리 셀은 제어용 트랜지스터(102)와 저항 변화 소자(101)를 구비하고 있다(1T1R형). 도 1b는 그 저항 변화 소자(101)를 도시하고 있다. 그 저항 변화 소자(101)는 제1 저항 변화층(112)으로서의 Ta2O5층과 제2 저항 변화층(113)으로서의 TiO2층을 상부 전극(111)과 하부 전극(114)으로 끼운 적층 구조를 갖고 있다. 제1 저항 변화층(112)(Ta2O5층)과 제2 저항 변화층(113)(TiO2층)의 막 두께는, 예를 들어 각각 10nm과 3nm이다.
메모리 셀의 제어용 트랜지스터(102)는 반도체 기판(140)의 표면 영역에 형성되어 있다. 제어 트랜지스터(102)는 게이트 절연막(123), 게이트(122)(워드선), 드레인(121), 소스(124) 및 사이드 월(125)을 구비하고 있다. 드레인(121), 소스(124) 상에 각각 컨택트(104)가 접속되어 있다. 제어 트랜지스터(102) 및 각 컨택트(104)는 제1층간 절연막(131)에 덮어져 있다. 드레인(121)측의 컨택트(104)는 제1 배선(103)에 접속되어 있다. 저항 변화 소자(101)는 제1 배선(103)에 접속되어 있다. 저항 변화 소자(101) 상에 제1 비아(109)가 접속되어 있다. 제1 비아(109) 상에 제2 배선(106)(비트선)이 접속되어 있다. 한편, 소스(124)측의 컨택트(104)는 공통선(108)에 접속되어 있다. 제1 배선(103), 저항 변화 소자(101), 제1 비아(109) 및 공통 배선(108)은 제2층간 절연막(132)에 덮어져 있다.
다음에, 상술된 Ta2O5층/TiO2층(제1 저항 변화층(112)/제2 저항 변화층(113))의 적층 구조를 갖는 저항 변화 소자(101)의 바이폴라형의 스위칭 방법에 대해서 설명한다. 초기 상태에서의 저항 변화 소자(101)의 저항은 1GΩ 이상이다. 처음에, 저항 변화 소자(101)에 고전압을 인가(Forming)함으로써 적층 구조를 관통하는 전도 패스(필라멘트)를 형성한다. 이에 의해, 저항 변화 소자(101)는 저저항화된다(10kΩ 이하). 이 필라멘트(전도 패스)는 Ta2O5층 및 TiO2층 중의 산소 결손이 이어져서 생겼다고 생각할 수 있으며, 오믹의(ohmic) 전도 기구를 나타낸다. 다음에, 저저항 상태(On 상태)에서 고저항 상태(Off 상태)로의 스위칭은 상부 전극(111)에 마이너스 전압(Off 전압)을 인가하는 것(Off 동작)으로 일어난다. 그것에 의해, 저항 변화 소자(101)는 0.01MΩ 이상의 고저항(RH:Off 저항)이 된다. Off 저항 상태에서는 TiO2층 중에 터널 배리어가 형성되고, 필라멘트를 분단함으로써 저항이 상승한다. Ta2O5층은 필라멘트가 한번 생성된 후에는 안정된 상태를 유지한다. 다음에, 고저항 상태(Off 상태)에서 저저항 상태(On 상태)로의 스위칭은 상부 전극(111)에 플러스의 고전압(On 전압)을 인가하는 것(On 동작)으로 일어난다. 그것에 의해, 저항 변화 소자(101)는 10kΩ 이하의 저저항(RL:On 저항)이 된다. On 동작 조건 및 Off 동작 조건의 목표값은 바람직하게는 ±5V 이하/10μsec 이하이다. 또한, 비특허 문헌 3에는, Off 동작 후의 저항은 Verify를 행함으로써 다치화가 가능한 방향으로 되어있다. 또한, 비특허 문헌 4에는, Off 저항은 필라멘트를 분단하도록 TiO2층 내에 형성된 터널 배리어의 폭에 의존한다고 보고되어 있다.
관련 기술로서, 일본 특허 출원 공개 제2008-21750호 공보(특허 문헌 1; 대응 미국 출원: US2008048164(A1))에 저항 변화 소자가 개시되어 있다. 이 저항 변화 소자는 제1 전극과, 제2 전극과, 상기 제1 전극과 상기 제2 전극의 사이에 적층된 저항 변화층 및 절연층을 포함한다. 상기 절연층의 두께가 0.5nm 이상 5nm 이하이다. 상기 저항 변화층은, 상기 제1 전극과 상기 제2 전극의 사이에 전압 또는 전류를 인가함으로써 전기 저항값이 상이한 복수의 상태 사이에서 변화시키는 것이 가능한 층이다. 상기 저항 변화층이 천이 금속 산화물을 주성분으로 한다.
또한, 일본 특허 출원 공개 제2009-21524호 공보(특허 문헌2)에 저항 변화 소자가 개시되어 있다. 이 저항 변화 소자는, 기판과, 상기 기판 상에 배치된 하부 전극 및 상부 전극과, 상기 하부 전극과 상기 상부 전극의 사이에 배치된 저항 변화층을 포함한다. 이 저항 변화 소자에서는, 상기 하부 전극과 상기 상부 전극의 사이의 전기 저항값이 상이한 2이상의 상태가 존재한다. 이 저항 변화 소자는, 상기 하부 전극과 상기 상부 전극의 사이에 구동 전압 또는 전류를 인가함으로써 상기 2이상의 상태로부터 선택되는 1개의 상태에서 다른 상태로 변화된다. 상기 저항 변화층은, 탄탈의 산화물 또는 산질화물로 이루어지는 막을 2이상 포함하고, 또한 상기 막의 두께가 2nm 이하인 다층막 구조를 갖고 있다.
또한, 일본 특허 출원 공개 제2009-135370호 공보(특허 문헌3)에 불휘발성 기억 소자가 개시되어 있다. 이 불휘발성 기억 소자는, 제1 전극과, 제2 전극과, 상기 제1 전극과 상기 제2 전극의 사이에 개재시키고, 상기 제1 전극 및 상기 제2 전극간에 주어지는 전기적 신호에 기초하여 가역적으로 저항값이 변화되는 저항 변화층을 구비하고 있다. 상기 저항 변화층은, 적어도 탄탈과는 상이한 천이 금속 산화물로 이루어지는 제1 산화물층과 탄탈 산화물로 이루어지는 제2 산화물층을 포함하는 적층 구조로 이루어진다. 상기 제2 산화물층이 상기 제1 산화물층보다 두껍게 형성되어 있다.
또한, 일본 특허 출원 공개 제2009-212380호 공보(특허 문헌4)에 저항 변화형 메모리가 개시되어 있다. 이 저항 변화형 메모리는, 한 쌍의 전극간에 끼워진 저항 변화층을 갖는 저항 변화 소자를 포함한다. 이 저항 변화형 메모리에서는, 상기 저항 변화층은 다결정 산화물막과, 상기 다결정 산화물막보다도 두꺼운 아몰퍼스 산화물막의 적층을 포함한다.
또한, 일본 특허 출원 공개 제2010-21381호 공보(특허 문헌5)에 불휘발성 기억 소자가 개시되어 있다. 이 불휘발성 기억 소자는 제1 전극과, 제2 전극과, 상기 제1 전극과 상기 제2 전극의 사이에 개재되고, 양쪽 전극간에 주어지는 전기적 신호에 기초하여 가역적으로 저항값이 변화되는 저항 변화층을 구비하고 있다. 이 불휘발성 기억 소자는, 상기 제1 전극과 상기 제2 전극간에 주어지는 극성이 다른 전기적 신호에 기초하여 상기 제1 전극과 상기 제2 전극간의 저항값이 가역적으로 변화된다. 상기 저항 변화층은 ZrOx(단, 0.9≤x≤1.4)로 나타내는 조성을 갖는 도전성의 제1 산소 부족형의 지르코늄 산화물층과, ZrOy(단, 1.9<y<2.0)로 나타내는 조성을 갖는 도전성의 제2 산소 부족형의 지르코늄 산화물층이 적층된 적층 구조를 적어도 갖고 있다.
또한, 특허 4469023호 공보(특허 문헌 6; 대응 미국 출원: US2011002154(A1))에 불휘발성 기억 소자가 개시되어 있다. 이 불휘발성 기억 소자는 제1 전극과, 제2 전극과, 상기 제1 전극과 상기 제2 전극의 사이에 개재되어 있고, 양쪽 전극간에 주어지는 전기적 신호에 기초하여 가역적으로 저항값이 변화되는 저항 변화층을 구비하고 있다. 이 불휘발성 기억 소자는, 상기 제1 전극과 상기 제2 전극간에 주어지는 극성이 다른 전기적 신호에 기초하여 상기 제1 전극과 상기 제2 전극간의 저항값이 가역적으로 변화된다. 상기 저항 변화층은 HfOx(단, 0.9≤x≤1.6)로 나타내는 조성을 갖는 도전성의 제2 산소 부족형의 하프늄 산화물층과, HfOy(단, 1.8<y<2.0)로 나타내는 조성을 갖는 도전성의 제1 산소 부족형의 하프늄 산화물층이 적층된 적층 구조를 갖고 있다.
또한, WO2008/038365호 공보(특허 문헌 7; 대응 미국 특허: US7764160(B2))에 저항 변화형 소자가 개시되어 있다. 이 저항 변화형 소자는 제1 전극과, 제2 전극과, 상기 제1 전극 및 상기 제2 전극의 사이에 위치하고, 내부에서의 산소 이온의 이동에 의해 산소 구멍으로 이루어지는 저저항로가 생길 수 있는 산소 이온 이동층과, 상기 산소 이온 이동층에 접하여 상기 산소 이온 이동층 및 상기 제1 전극의 사이에 위치하는 산소 이온 생성 촉진층을 포함하는 적층 구조를 갖고 있다.
W.W. Zhuang et al., "Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)", IEDM, 논문 번호 7.5, pp.193-196, 2002.
M. Terai et. al., "Effect of ReRAM-Stack Asymmetry on Read Disturb Immunity", IRPS Tech. Dig., p.134-138, 2009.
M. Terai et. al., "Resistance Controllability of Ta2O5/TiO2 Stack ReRAM for Low-Voltage and Multilevel Operation", IEEE Electron Device Letter, Vol.31, Issue.3, pp.204-206, 2010.
Y. Sakotsubo et. al., "Physical Model for Reset State of Ta2O5/TiO2-Stacked Resistance Random Access Memory", JJAP, Vol.49, 04DD19, 2010.
발명자는 이번에 세계에서 처음으로 실험에 의해 도 1a 및 도 1b에 도시하는 저항 변화형 메모리의 새로운 문제점 및 그 메커니즘을 발견했다. 그 상세를 이하에 설명한다.
우선, Off 상태에서 On 상태로의 스위칭에 있어서의 Off 저항과 On 동작 속도의 관계에 대해서 설명한다.
도 2a 내지 도 2c는, 도 1a에 도시하는 저항 변화형 메모리의 구조를 사용한 경우의 Reset 동작시, On 동작시 및 다른 On 동작시의 스위칭 전류의 과도 응답을 나타내는 그래프이다. 단, 그 저항 변화형 메모리(저항 변화 소자)의 구조는, 상부 전극/제1 저항 변화층/제2 저항 변화층/하부 전극=Ru/TaO(10nm)/TiO(3nm)/Ru이다.
도 2a는, Reset 동작시(RL(2kΩ)→RH(1GΩ))의 스위칭 전류의 과도 응답을 나타내고 있다. 좌측 종축은 Off 전류의 값(μA), 우측 종축은 Off 전압 펄스의 값(V), 횡축은 시간(nsec.)을 각각 나타내고 있다. 이 경우, -2.5V, 2μsec의 Off 전압 펄스를 인가했다. 도면에 도시한 바와 같이, Set 상태의 시료의 스위칭 전류(Off 전류)는, Off 전압 펄스를 인가(Time=0nsec)한 직후의 약 100nsec 후에 피크값(-150μA 정도)이 되고, 300nsec 미만 경과하고나서 고저항화에 의해 완전히 흐르지 않게 되었다(0μA). 즉, 고저항 상태(RH)로의 스위칭은 300nsec 미만의 비교적 빠른 시간으로 완료되는 것을 알 수 있었다.
도 2b는, On 동작시(RH(1GΩ)→RL(1.5kΩ))의 스위칭 전류의 과도 응답을 나타내고 있다. 좌측 종축은 On 전류의 값(A), 우측 종축은 On 전압 펄스의 값(V), 횡축은 시간(μsec.)을 각각 나타내고 있다. 이 경우, +5V, 250μsec의 On 전압 펄스를 인가했다. 도면에 도시한 바와 같이, 1GΩ의 고저항 상태(RH)에서 저저항 상태(RL)로의 스위칭 전류(On 전류)는, On 전압 펄스를 인가(Time=0μsec)한 후에도 장시간 변화되지 않고, 펄스 인가 개시부터 300μsec이상 경과하고나서 저저항화에 의해 증가되었다(-0.0002A정도). 즉, 저저항 상태(RL)로의 스위칭 시간은, On 동작 조건의 목표값을 10μsec이하로 하면 목표에서 현저하게 멀리 떨어져 있는 것을 알 수 있었다.
한편, 도 2c는, On 동작시(RH(1MΩ)→RL(1.5kΩ))의 스위칭 전류의 과도 응답을 나타내고 있다. 도 2b의 경우와 마찬가지로, 좌측 종축은 On 전류의 값(A), 우측 종축은 On 전압 펄스의 값(V), 횡축은 시간(μsec.)을 각각 나타내고 있다. 이 경우, 도 2b의 경우와 마찬가지로, +5V, 250μsec의 On 전압 펄스를 인가했다. 도면에 도시한 바와 같이, 1MΩ의 고저항 상태(RH)에서 저저항 상태(RL)로의 스위칭 전류(On 전류)는, On 전압 펄스를 인가(Time=40μsec)한 직후의 수μsec으로 저저항화에 의해 증가되었다(-0.0002A정도). 즉, 이 경우에서의 저저항 상태(RL)로의 스위칭 시간은 대강 목표에 도달하고 있는 것을 알 수 있었다.
이상의 점에서, 1GΩ의 고저항 상태(RH)에서 저저항 상태(RL)로의 스위칭에 걸리는 시간은 1MΩ의 고저항 상태(RH)에서 저저항 상태(RL)로의 스위칭에 걸리는 시간보다도 큰 것을 알 수 있다. 즉, Off 저항이 높은(1GΩ) 경우의 쪽이 Off 저항이 낮은(1MΩ) 경우와 비교하여 On 동작 속도가 느린 것을 알 수 있었다. 이와 같이, Off 상태에서 On 상태로의 스위칭에 있어서, On 동작 속도는 Off 저항에 의존하는 것이 판명되었다.
다음에, Off 상태에서 On 상태로의 스위칭에 있어서의 Off 전압과 On 동작 성공률의 관계에 대해서 설명한다.
도 3a는, 고저항 상태(Off 상태)의 복수의 샘플에 대하여 2V 내지 7V의 On 전압 펄스를 인가한 경우에서의 저항 분포를 나타내는 그래프(와이블 플로트)이다. 횡축은 샘플의 저항(Ω), 종축은 해당 저항을 갖는 샘플의 확률(도수)(F)에 관한 Ln(-Ln(1-F))을 각각 나타낸다. 복수의 샘플은 모두 도 1a의 구성을 갖고 있으며, 저저항 상태(RL)로부터 Off 전압 펄스 -2.5V로 고저항화되어 Off 상태로 되어 있다. 그래프는 그 Off 상태의 복수의 샘플에 대하여 2V 내지 9V의 On 전압 펄스(펄스폭 2μsec으로 고정)를 인가하여 저저항화(On 동작)를 시험해 보았을 때의 저항의 분포를 나타내고 있다. 또한, 도 3b는, 도 3a의 경우에서의 On 동작(저저항화) 성공률을 나타내는 그래프이다. 횡축은 On 전압 펄스의 전압, 종축은 On 동작 성공률을 각각 나타내고 있다.
도 3a에 도시한 바와 같이, 2V의 On 전압 펄스 인가 후의 저항 분포(백색 삼각)는 Off 저항의 분포(백색 원)로부터 전혀 변화되지 않았다. 그러나, 3V 이상의 On 전압 펄스를 인가함으로써 Off 저항이 낮은 메모리 셀부터 서서히 저저항화되기 시작했다. 단, 9V의 고 On 전압 펄스를 인가해도 저저항화되지 않는 메모리 셀을 볼 수 있었다. 특히, Off 저항이 높은 메모리 셀만큼 저저항화되기 어려운 것을 알 수 있었다. 그로 인해, 도 3b에 도시한 바와 같이, Off 전압 펄스 -2.5V로 고저항화하여 Off 상태로 한 경우, Off 저항이 높은 메모리 셀이 존재하므로, 2 내지 9V의 On 전압 펄스에서는 On 동작(저저항화) 성공률이 100%에 달하지 않았다. 이와 같이, Off 저항이 높은 메모리 셀은 On 동작 성공률을 저하시키는 요인이 되는 것이 판명되었다.
도 4는, On 동작 성공률의 Off 전압 의존성을 나타내고 있다. 횡축은 On 전압 펄스의 전압, 종축은 On 동작 성공률을 각각 나타낸다. 또한, 백색 삼각은 도 3b의 경우를 나타내고 있다. 백색 원은 Off 전압 펄스 -2.0V로 고저항화하여 초기 상태로 하고, 도 3a의 경우와 마찬가지로 On 동작(저저항화)을 시험해 보았을 때의 경우를 나타내고 있다. 도면에 도시한 바와 같이, Off 전압(절대값)을 내림으로써(흰색 삼각: -2.5V부터 흰색 원: -2.0V로), On 전압을 내릴 수 있는 것을 알 수 있다. 이것은, Off 전압(절대값)을 내림으로써 On 동작 전의 Off 저항의 분포가 저저항측에 시프트되었기 때문이다. 즉, Off 저항이 높은 메모리 셀이 감소하여 저저항화되기 쉬운 메모리 셀이 증가했기 때문이다. 그것에 의해, On 동작(저저항화) 성공률이 100%에 도달했다. 이와 같이, Off 저항의 분포가 저저항측에 시프트 됨으로써 On 전압을 내려서 On 동작 성공률을 높일 수 있는 것이 판명되었다. 단, On 전압의 편차는 매우 컸다.
다음에, On 상태에서 Off 상태로의 스위칭에 있어서의 Off 저항의 분포와 Off 전압의 관계에 대해서 설명한다.
도 5는, On 상태의 저항 분포 및 Off 상태의 저항 분포의 Off 전압 의존성이다. 횡축은 샘플의 저항(Ω), 종축은 해당 저항을 갖는 샘플의 확률(도수)(F)에 관한 Ln(-Ln(1-F))을 각각 나타낸다. 또한, 흑색 원은 On(저저항) 상태를 나타내고 있다. 백색 원은 Off 전압 펄스 -1.5V로 고저항화된 경우를 나타내고 있다. 백색 사각은 Off 전압 펄스 -2.0V로 고저항화된 경우를 나타내고 있다. 백색 삼각은 Off 전압 펄스 -2.5V로 고저항화된 경우를 나타내고 있다. 도면에 도시한 바와 같이, 모든 경우에도 동일 조건으로 Off 동작(고저항화)을 행하면 메모리 셀간의 Off 저항의 편차가 매우 큰 것이 판명되었다. 이러한 Off 저항의 편차를 저감시키기 위해서는 Verify 동작의 필요성이 있다. 그러나, Verify 동작에는 많은 시간을 필요로 해버린다.
다음에, 상기 각 문제점이 발생하는 메커니즘에 대해서 설명한다.
도 6은, 도 1a의 구성의 저항 변화 소자에 있어서의 On 동작 기구를 도시하는 모식도이다. 최상부는 저항 변화 소자(101)의 모식도이다. (a)는 저항 변화 소자(101)에 있어서의, 고저항 상태(Off 상태: Off 저항 RH1)에서의 제2 저항 변화층(113) 내의 배리어를 나타내는 그래프이다. (b)는 저항 변화 소자(101)에 있어서의, 저저항 상태(On 상태: On 저항 RL)에서의 제2 저항 변화층(113) 내의 배리어를 나타내는 그래프이다. (c)는 저항 변화 소자(101)에 있어서의, 다른 고저항 상태(Off 상태: Off 저항 RH2(>RH1))에서의 제2 저항 변화층(113) 내의 배리어를 나타내는 그래프이다. (d)는 저항 변화 소자(101)에 있어서의, 저저항 상태(On 상태: On 저항 RL)에서의 제2 저항 변화층(113) 내의 배리어를 나타내는 그래프이다.
TiOx(제2 저항 변화층(113))/TaOx(제1 저항 변화층(112)) 내에는, Forming 동작에 의해 오믹의 전도를 나타내는 필라멘트(116/115)가 형성된다. 그 후, Off 동작에 의해, 제2 저항 변화층(113)(TiOx) 중에 필라멘트(116)를 분단하는 터널 배리어(B)가 형성되어(도 6의 (a)) 고저항이 된다. 단, 필라멘트(16)는 남아있다고 생각할 수 있다. Off 전압을 크게 한 경우, 터널 배리어(B)의 폭이 증대하여 보다 고저항이 된다(RH1>RH2)(도 6의 (c)). 단, 필라멘트(16)는 아직 남아있다고 생각할 수 있다. 그리고, 또한 Off 전압을 크게 한 경우, 터널 배리어(B)의 폭은 제2 저항 변화층(113)의 폭과 동등해진다(Off 저항 최대). 여기에서 처음으로 필라멘트(16)는 없어진다고 생각할 수 있다.
이상의 점에서, Off 동작에 있어서의 Off 저항의 편차는, 도 6의 (a)나 도 6의 (c)에 도시한 바와 같이, 메모리 셀마다 터널 배리어(B)의 폭이 변동되어버리기때문이라고 생각할 수 있다. 바꾸어 말하면, Off 동작에 있어서의 Off 저항의 편차는, 메모리 셀마다 필라멘트(116)의 길이가 변동되어버리기때문이라고 생각할 수 있다. 한편, On 동작은, 이 터널 배리어(B)를 On 전압 인가 시의 스트레스 전계 혹은 스트레스 전류로 파괴하는 기구로 생각할 수 있다(도 6의 (b), 도 6의 (d)). 따라서, On 동작에 있어서의 On 전압의 편차는, 도 6의 (a)나 도 6의 (c)에 도시한 바와 같은 메모리 셀마다의 터널 배리어(B)의 폭의 편차, 즉, Off 저항의 편차에 의해 터널 배리어(B)의 파괴에 필요로 하는 On 전압이 변동되어버리는 것이 원인으로 생각할 수 있다.
저항 변화형 불휘발 기억 장치에 있어서, 저전압 또한 고속의 스위칭 동작을 낮은 편차로 실현하는 기술이 기대되고 있다.
이하에, 발명을 실시하기 위한 형태로 사용되는 번호·부호를 사용하여 과제를 해결하기 위한 수단을 설명한다. 이것들의 번호·부호는 특허청구의 범위의 기재와 발명을 실시하기 위한 형태의 대응 관계를 밝히기 위해서 괄호 첨부로 부가된 것이다. 단, 그러한 번호·부호를 특허청구의 범위에 기재되어 있는 발명의 기술적 범위의 해석에 사용해서는 안된다.
본 발명의 저항 변화형 불휘발성 기억 장치는, 제1 전극(14)과, 제1 전극(14) 상에 설치된 저항 변화부(18)와, 저항 변화부(18) 상에 설치된 제2 전극(11)을 구비하고 있다. 저항 변화부(18)는 제1 전극(14) 상에 설치되어 있고, 인가하는 전압에 의해 저항이 변화되는 저항 변화층(13)과, 저항 변화층(13) 상에 설치되어 있으며, 필라멘트를 형성하는 안정층(12)을 구비하고 있다. 저항 변화층과 안정층은 상이한 금속 산화물이다. 저항 변화층의 산화물 생성 에너지는 안정층의 산화물 생성 에너지보다도 높다. 저항 변화층(13)의 막 두께는 오프 상태의 저항이 막 두께로 율속되는 범위의 저항이 되는 바와 같은 값을 갖고 있다.
본 발명의 반도체 장치는, 복수의 메모리 셀(MC)을 구비하는 메모리부(80)와, 메모리부(80)를 이용하여 정보 처리를 실행하는 로직부(60)를 구비하고 있다. 복수의 메모리 셀(MC)의 각각은 상기 단락 기재의 저항 변화형 불휘발성 기억 장치를 구비하고 있다(1).
본 발명의 저항 변화형 불휘발성 기억 장치의 동작 방법에 있어서, 여기서, 저항 변화형 불휘발성 기억 장치는, 제1 전극(14)과, 제1 전극(14) 상에 설치된 저항 변화부(18)와, 저항 변화부(18) 상에 설치된 제2 전극(11)을 구비하고 있다. 저항 변화부(18)는 제1 전극(14) 상에 설치되어 있고, 인가하는 전압에 의해 저항이 변화되는 저항 변화층(13)과, 저항 변화층(13) 상에 설치되어 있으며, 필라멘트를 형성하는 안정층(12)을 구비하고 있다. 저항 변화층과 안정층은 상이한 금속 산화물이다. 저항 변화층의 산화물 생성 에너지는 안정층의 산화물 생성 에너지보다도 높다. 저항 변화층(13)의 막 두께는 오프 상태의 저항이 막 두께로 율속되는 범위의 저항이 되는 바와 같은 값을 갖고 있다. 저항 변화형 불휘발성 기억 장치의 동작 방법은, 저항 변화부(18)를 포밍할 경우, 제1 전극(14)과 제2 전극(11)의 사이에 포밍 전압을 인가하여 저항 변화층(13) 및 안정층(12)에 필라멘트를 형성하는 스텝과, 저항 변화부(18)를 오프 상태로 할 경우, 제1 전극(14)과 제2 전극(11)의 사이에 오프 전압을 인가하여 저항 변화층(13)의 필라멘트를 제외하는 스텝과, 저항 변화부(18)를 온 상태로 할 경우, 제1 전극(14)과 제2 전극(11)의 사이에 온 전압을 인가하여 저항 변화층(13)의 필라멘트를 형성하는 스텝을 구비하고 있다.
본 발명에 의해, 저항 변화형 불휘발 기억 장치에 있어서, 저전압 또한 고속의 스위칭 동작을 낮은 편차로 실현할 수 있다.
도 1a는 그 비특허 문헌 2 및 비특허 문헌 3의 저항 변화형 메모리의 주요부 구성을 도시하는 단면도이다.
도 1b는 그 비특허 문헌 2 및 비특허 문헌 3의 저항 변화형 메모리의 주요부 구성을 도시하는 단면도이다.
도 2a는 도 1a에 도시하는 저항 변화형 메모리의 구조를 사용한 경우의 Reset 동작시의 스위칭 전류의 과도 응답을 나타내는 그래프이다.
도 2b는 도 1a에 도시하는 저항 변화형 메모리의 구조를 사용한 경우의 On 동작시의 스위칭 전류의 과도 응답을 나타내는 그래프이다.
도 2c는 도 1a에 도시하는 저항 변화형 메모리의 구조를 사용한 경우의 On 동작시의 스위칭 전류의 과도 응답을 나타내는 그래프이다.
도 3a는 고저항 상태의 복수의 샘플에 대하여 2V 내지 7V의 On 전압 펄스를 인가한 경우에서의 저항 분포를 나타내는 그래프(와이블 플로트)이다.
도 3b는 도 3a의 경우에서의 On 동작(저저항화) 성공률을 나타내는 그래프이다.
도 4는 On 동작 성공률의 Off 전압 의존성을 나타내고 있다.
도 5는 On 상태의 저항 분포 및 Off 상태의 저항 분포의 Off 전압 의존성이다.
도 6은 도 1a의 구성의 저항 변화 소자에 있어서의 On 동작 기구를 도시하는 모식도이다.
도 7은 본 발명의 제1 실시 형태에 관한 저항 변화형 불휘발 기억 장치에 있어서의 저항 변화 소자의 구성을 도시하는 단면도 및 Off 상태에 있어서 전자가 느끼는 포텐셜을 나타내는 그래프이다.
도 8a는 본 발명의 제1 실시 형태에 관한 저항 변화형 불휘발 기억 장치에 있어서의 저항 변화 소자의 필라멘트의 모식도 및 캐리어가 느끼는 포텐셜을 나타내는 그래프이다.
도 8b는 본 발명의 제1 실시 형태에 관한 저항 변화형 불휘발 기억 장치에 있어서의 저항 변화 소자의 필라멘트의 모식도 및 캐리어가 느끼는 포텐셜을 나타내는 그래프이다.
도 8c는 본 발명의 제1 실시 형태에 관한 저항 변화형 불휘발 기억 장치에 있어서의 저항 변화 소자의 필라멘트의 모식도 및 캐리어가 느끼는 포텐셜을 나타내는 그래프이다.
도 8d는 본 발명의 제1 실시 형태에 관한 저항 변화형 불휘발 기억 장치에 있어서의 저항 변화 소자의 필라멘트의 모식도 및 캐리어가 느끼는 포텐셜을 나타내는 그래프이다.
도 8e는 본 발명의 제1 실시 형태에 관한 저항 변화형 불휘발 기억 장치에 있어서의 저항 변화 소자의 필라멘트의 모식도 및 캐리어가 느끼는 포텐셜을 나타내는 그래프이다.
도 9는 Off 동작 후의 저항의 저항 변화층(13)의 막 두께 의존성 및 Off 전압 의존성을 나타내는 그래프이다.
도 10a는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 주요부의 구성을 도시하는 단면도이다.
도 10b는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 주요부의 구성을 도시하는 단면도이다.
도 11a는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 제조 방법을 나타내는 단면도이다.
도 11b는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 제조 방법을 나타내는 단면도이다.
도 11c는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 제조 방법을 나타내는 단면도이다.
도 11d는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 제조 방법을 나타내는 단면도이다.
도 11e는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 제조 방법을 나타내는 단면도이다.
도 11f는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 제조 방법을 나타내는 단면도이다.
도 11g는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 제조 방법을 나타내는 단면도이다.
도 11h는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 제조 방법을 나타내는 단면도이다.
도 12는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발성 기억 장치와 도 1a에 관한 저항 변화형 불휘발성 기억 장치에 관하여 반복 On/Off시의 저항 변화를 비교한 결과를 나타내는 그래프이다.
도 13은 본 발명의 제3 실시 형태에 관한 반도체 장치의 구성의 일례를 나타내는 블록도이다.
도 14는 도 13의 반도체 장치 중 FPGA부 및 메모리부의 구성의 일례를 나타내는 개략도이다.
도 15는 FPGA부 및 메모리부의 저항 변화 소자의 On 상태 및 Off 상태에서의 저항을 나타내는 그래프이다.
도 16a는 도 14의 FPGA부의 크로스바 스위치의 구성의 예를 나타내는 도면이다.
도 16b는 도 14의 FPGA부의 크로스바 스위치의 구성의 예를 나타내는 도면이다.
도 17a는 FPGA부의 크로스바 스위치의 동작의 예를 나타내는 그래프이다.
도 17b는 FPGA부의 크로스바 스위치의 동작의 예를 나타내는 그래프이다.
도 17c는 FPGA부의 크로스바 스위치의 동작의 예를 나타내는 그래프이다.
도 18a는 본 발명의 제3 실시 형태에 관한 반도체 장치의 구성의 일례를 나타내는 단면도이다.
도 18b는 본 발명의 제3 실시 형태에 관한 반도체 장치의 구성의 일례를 나타내는 단면도이다.
도 18c는 본 발명의 제3 실시 형태에 관한 반도체 장치의 구성의 일례를 나타내는 단면도이다.
도 19는 도 18의 메모리부에 있어서의 저항 변화 소자의 판독 전류와 판독 전압의 관계의 일례를 나타내는 그래프이다.
도 20a는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 20b는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 20c는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 20d는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 20e는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 20f는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 20g는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 1b는 그 비특허 문헌 2 및 비특허 문헌 3의 저항 변화형 메모리의 주요부 구성을 도시하는 단면도이다.
도 2a는 도 1a에 도시하는 저항 변화형 메모리의 구조를 사용한 경우의 Reset 동작시의 스위칭 전류의 과도 응답을 나타내는 그래프이다.
도 2b는 도 1a에 도시하는 저항 변화형 메모리의 구조를 사용한 경우의 On 동작시의 스위칭 전류의 과도 응답을 나타내는 그래프이다.
도 2c는 도 1a에 도시하는 저항 변화형 메모리의 구조를 사용한 경우의 On 동작시의 스위칭 전류의 과도 응답을 나타내는 그래프이다.
도 3a는 고저항 상태의 복수의 샘플에 대하여 2V 내지 7V의 On 전압 펄스를 인가한 경우에서의 저항 분포를 나타내는 그래프(와이블 플로트)이다.
도 3b는 도 3a의 경우에서의 On 동작(저저항화) 성공률을 나타내는 그래프이다.
도 4는 On 동작 성공률의 Off 전압 의존성을 나타내고 있다.
도 5는 On 상태의 저항 분포 및 Off 상태의 저항 분포의 Off 전압 의존성이다.
도 6은 도 1a의 구성의 저항 변화 소자에 있어서의 On 동작 기구를 도시하는 모식도이다.
도 7은 본 발명의 제1 실시 형태에 관한 저항 변화형 불휘발 기억 장치에 있어서의 저항 변화 소자의 구성을 도시하는 단면도 및 Off 상태에 있어서 전자가 느끼는 포텐셜을 나타내는 그래프이다.
도 8a는 본 발명의 제1 실시 형태에 관한 저항 변화형 불휘발 기억 장치에 있어서의 저항 변화 소자의 필라멘트의 모식도 및 캐리어가 느끼는 포텐셜을 나타내는 그래프이다.
도 8b는 본 발명의 제1 실시 형태에 관한 저항 변화형 불휘발 기억 장치에 있어서의 저항 변화 소자의 필라멘트의 모식도 및 캐리어가 느끼는 포텐셜을 나타내는 그래프이다.
도 8c는 본 발명의 제1 실시 형태에 관한 저항 변화형 불휘발 기억 장치에 있어서의 저항 변화 소자의 필라멘트의 모식도 및 캐리어가 느끼는 포텐셜을 나타내는 그래프이다.
도 8d는 본 발명의 제1 실시 형태에 관한 저항 변화형 불휘발 기억 장치에 있어서의 저항 변화 소자의 필라멘트의 모식도 및 캐리어가 느끼는 포텐셜을 나타내는 그래프이다.
도 8e는 본 발명의 제1 실시 형태에 관한 저항 변화형 불휘발 기억 장치에 있어서의 저항 변화 소자의 필라멘트의 모식도 및 캐리어가 느끼는 포텐셜을 나타내는 그래프이다.
도 9는 Off 동작 후의 저항의 저항 변화층(13)의 막 두께 의존성 및 Off 전압 의존성을 나타내는 그래프이다.
도 10a는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 주요부의 구성을 도시하는 단면도이다.
도 10b는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 주요부의 구성을 도시하는 단면도이다.
도 11a는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 제조 방법을 나타내는 단면도이다.
도 11b는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 제조 방법을 나타내는 단면도이다.
도 11c는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 제조 방법을 나타내는 단면도이다.
도 11d는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 제조 방법을 나타내는 단면도이다.
도 11e는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 제조 방법을 나타내는 단면도이다.
도 11f는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 제조 방법을 나타내는 단면도이다.
도 11g는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 제조 방법을 나타내는 단면도이다.
도 11h는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 제조 방법을 나타내는 단면도이다.
도 12는 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발성 기억 장치와 도 1a에 관한 저항 변화형 불휘발성 기억 장치에 관하여 반복 On/Off시의 저항 변화를 비교한 결과를 나타내는 그래프이다.
도 13은 본 발명의 제3 실시 형태에 관한 반도체 장치의 구성의 일례를 나타내는 블록도이다.
도 14는 도 13의 반도체 장치 중 FPGA부 및 메모리부의 구성의 일례를 나타내는 개략도이다.
도 15는 FPGA부 및 메모리부의 저항 변화 소자의 On 상태 및 Off 상태에서의 저항을 나타내는 그래프이다.
도 16a는 도 14의 FPGA부의 크로스바 스위치의 구성의 예를 나타내는 도면이다.
도 16b는 도 14의 FPGA부의 크로스바 스위치의 구성의 예를 나타내는 도면이다.
도 17a는 FPGA부의 크로스바 스위치의 동작의 예를 나타내는 그래프이다.
도 17b는 FPGA부의 크로스바 스위치의 동작의 예를 나타내는 그래프이다.
도 17c는 FPGA부의 크로스바 스위치의 동작의 예를 나타내는 그래프이다.
도 18a는 본 발명의 제3 실시 형태에 관한 반도체 장치의 구성의 일례를 나타내는 단면도이다.
도 18b는 본 발명의 제3 실시 형태에 관한 반도체 장치의 구성의 일례를 나타내는 단면도이다.
도 18c는 본 발명의 제3 실시 형태에 관한 반도체 장치의 구성의 일례를 나타내는 단면도이다.
도 19는 도 18의 메모리부에 있어서의 저항 변화 소자의 판독 전류와 판독 전압의 관계의 일례를 나타내는 그래프이다.
도 20a는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 20b는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 20c는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 20d는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 20e는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 20f는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 20g는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 단면도이다.
이하, 본 발명의 실시 형태에 관한 저항 변화형 불휘발 기억 장치, 반도체 장치 및 저항 변화형 불휘발 기억 장치의 동작 방법에 관해서 첨부 도면을 참조하여 설명한다.
(제1 실시 형태)
본 발명의 제1 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 구성에 대해서 첨부 도면을 참조하여 설명한다. 도 7은 본 발명의 제1 실시 형태에 관한 저항 변화형 불휘발 기억 장치에 있어서의 저항 변화 소자의 구성을 도시하는 단면도 및 Off 상태에 있어서 전자가 느끼는 포텐셜을 나타내는 그래프이다. 본 실시 형태에 관한 저항 변화 소자(1)는 하부 전극(14)과, 하부 전극(14) 상에 설치된 저항 변화부(18)와, 저항 변화부(18) 상에 설치된 상부 전극(11)을 구비하고 있다. 이 저항 변화 소자(1)는 최초의 Forming 동작에 의해 저항 변화부(18)의 일부에 전도 패스(필라멘트)가 형성되는 필라멘트형이다. 형성된 필라멘트의 일부는 On 상태(저저항 상태)와 Off 상태(고저항 상태)의 사이를 스위칭한다. 그로 인해, 각 상태의 저항은 Forming 전의 초기 상태의 저항>Off 상태의 저항>On 상태의 저항, 즉, 초기 저항>Off 저항>On 저항의 대소 관계이다. 따라서, 이 저항 변화 소자(1)는 포밍하기 전의 초기 저항보다도 낮은 저항 영역에서 동작한다(On 상태 및 Off 상태가 된다).
저항 변화부(18)는 저항 변화층(13)과, 안정층(12)을 구비하고 있다. 저항 변화층(13)은 하부 전극(14) 상에 설치되어 있으며, 인가하는 전압에 의해 저항이 변화된다. 즉, On 상태로 하는 On 동작(저저항화 동작) 및 Off 상태로 하는 Off 동작(고저항화 동작)에 대응하여 저저항화 및 고저항화된다. 안정층(12)은 저항 변화층(13) 상에 설치되어 있으며, Forming 동작에 의해 안정한 필라멘트를 형성한다. 그 필라멘트는 한번 형성되면 On 상태로 하는 On 동작 및 Off 상태로 하는 Off 동작에 관계없이 안정적으로 유지된다. 즉, 필라멘트가 형성된 안정화층(12)은 저저항이 된다. 또한, 저항 변화층(13)과 안정층(12)의 적층 순서는 반대이어도 된다.
따라서, 이 저항 변화 소자(1)는 Off 저항이 저항 변화층(13)의 초기 저항(포밍 전의 저항)과 대체로 동일하다. 바꿔 말하면, Off 저항은 저항 변화층(13)의 저항으로 율속되고, 저항 변화부(18)의 저항 변화는 저항 변화층(13)의 저항 변화와 대체로 동일하다. 이 때, 저항 변화층(13)의 막 두께는 Off 상태에 형성되는 터널 배리어(B0)의 폭과 동일한 것이 바람직하다. 즉, 저항 변화층(13)의 막 두께는 Off 동작에서 인가되는 Off 전압의 최저값으로 형성되는 터널 배리어(B0)의 폭과 동일한 것이 바람직하다. 혹은, 저항 변화층(13)의 막 두께는 Off 동작에서 인가되는 Off 전압의 크기에 따르지 않고, Off 저항이 저항 변화층(13)의 막 두께로 율속되는(결정되는) 범위의 저항이 되는 바와 같은 막 두께를 갖고 있는 것이 바람직하다. 바꾸어 말하면, 저항 변화 소자(1)는 Off 저항의 최대값이 저항 변화층(13)의 막 두께로 율속되는(결정되는) 범위에서 동작하는 것이 바람직하다.
그것에 의해, 예를 들어, 저항 변화층(13)의 막 두께가 변동되는 등으로, 저항 변화층(13)에 인가되는 Off 전압이 저항 변화 소자(1)마다 상이하여도, 저항 변화층(13)이 충분히 얇으면 어느 저항 변화 소자(1)에 있어서도 저항 변화층(13)의 필라멘트(16)는 모두 없어진다. 즉, 어느 저항 변화 소자(1)에 있어서도, 형성되는 터널 배리어는 저항 변화층(13)의 막 두께와 동일한 폭이 되고, 필라멘트(16)가 없는 저항 변화층(13) 그 자체의 Off 저항을 나타내게 된다.
상기 저항 변화층(13)과 안정층(12)은 상이한 금속의 산화물로 이루어진다. 저항 변화층(13)의 산화물 생성 에너지는 안정층(12)의 산화물 생성 에너지보다도 높은 것이 바람직하다. 그 이유는 후술된다. 안정층(12)이, 예를 들어 Ta2O5의 경우(산화물 생성 에너지:ΔHf/Oxgen=409.2eV), 저항 변화층(13)으로서는, 예를 들어 산화티탄(TiO2:ΔHf/Oxgen=472.5eV), 산화알루미늄(Al2O3:ΔHf/Oxgen=558eV), 산화지르코늄(ZrO2:ΔHf/Oxgen=550.3eV), 산화하프늄(HfO2:ΔHf/Oxgen=572.5eV)이 바람직하다. 또한, 그것들 재료에 알루미늄(Al), 코발트(Co), 크롬(Cr), 티타늄(Ti), 리튬(Li) 등의 이종 금속이 첨가되어 있어도 된다. 한편, 안정층(12)으로서는 Ta2O5에 한하지 않고, 저항 변화층(13)에 비해 산화물 에너지가 낮으면 본 실시 형태의 효과를 얻을 수 있다. 예를 들어, 안정층(12)으로서 산화 실리콘(SiO2:ΔHf/Oxgen=455V), 산화코발트(CoO:ΔHf/Oxgen=237V), 산화텅스텐(WO3:ΔHf/Oxgen=280V)을 사용하여 상기의 저항 변화층(13)과 조합하여도 마찬가지의 효과를 얻을 수 있다.
하부 전극(14) 및 상부 전극(11)은 기본적으로 도전성을 갖고 있으면 된다. 하부 전극(14) 및 상부 전극(11)은, 예를 들어 금(Au), 니켈(Ni), 코발트(Co), 백금(Pt), 루테늄(Ru), 텅스텐(W), 이리듐(Ir), 티타늄(Ti), 구리(Cu), 탄탈(Ta), 이리듐-탄탈합금(Ir-Ta), 주석 첨가 인듐 산화물(ITO), 또는 이것들의 합금, 또는 이것들의 산화물, 질화물, 불화물, 탄화물, 실리사이드 등으로 구성하면 된다. 또한, 이들 재료의 적층체이어도 된다.
다음에, 본 발명의 제1 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 동작에 대해서 첨부 도면을 참조하여 설명한다. 도 8a 내지 도 8e는, 본 발명의 제1 실시 형태에 관한 저항 변화형 불휘발 기억 장치에 있어서의 저항 변화 소자의 필라멘트의 모식도 및 캐리어가 느끼는 포텐셜을 나타내는 그래프이다. 단, 도 8a는 저항 변화 소자(1)의 초기 상태→도 8b는 Forming 후의 저저항 상태(RL)→도 8c는 Off 동작 후의 고저항 상태(RH1)→도 8d는 On 동작후의 저저항 상태(RL）→도 8e는 Off 동작 후의 고저항 상태(RH1)의 각각의 상태에 있어서의 저항 변화 소자(1)의 필라멘트와 전자가 느끼는 포텐셜을 나타내고 있다.
초기 상태에 있어서(도 8a), 하부 전극(14)과 상부 전극(11)으로 끼워진 저항 변화층(13)/안정층(12)(저항 변화부(18)) 내에는 전도 패스가 형성되어 있지 않고, 폭 넓은 포텐셜 배리어가 형성되어 있다. 이 때의 하부 전극(14)과 상부 전극(11)의 사이(저항 변화부(18))의 초기 저항은 1GΩ 이상이다. 또한, 초기의 전도 패스가 하부 전극(14) 및 상부 전극(11)과 저항 변화부(18)의 접촉면 전체인 것으로부터, 저항은 전극 면적에 의존하고, 전극 면적의 감소와 함께 고저항화된다. 또한, 저항은 저항 변화층(13) 및 안정층(12)의 막 두께에 의존하고, 각각의 막 두께가 증대함으로써 저항은 증대한다.
다음에, 하부 전극(14)과 상부 전극(11)의 사이에 전압(여기서는 상부 전극(11)에 +5V)을 인가한다. 그것에 의해, 전도 패스(필라멘트(15,16))가 저항 변화부(18)를 관통하도록 형성된다(Forming)(도 8b). Forming은 절연막의 소프트 브레이크다운의 기구이다. 그로 인해, Forming에 필요한 전압은 저항 변화층(13)과 안정층(12)의 막 두께에 의존한다. 그리고, 각각의 막 두께가 증대함으로써 Forming에 필요한 전압도 증대한다. 필라멘트(15,16)는 저항 변화층(13)/안정층(12) 중의 산소 결손이 이어져서 형성되어 있다. 필라멘트(15,16)의 형성에 의해 저항 변화부(18)는 저저항 상태가 되고(RL), 저항은 10kΩ 이하가 된다. 필라멘트(15,16)의 전도 기구는 오믹(인가 전압에 대하여 선형의 전류 특성)이다. 필라멘트(15,16)는 접촉면 내의 일부에 형성된다. 그것에 의해, 필라멘트(15,16)를 형성한 후의 저항은 전극 면적에 의존하지 않게 된다. 저항 변화부(18) 내에 필라멘트(15,16)가 형성되어 있으므로 포텐셜 배리어는 없어진다.
다음에, 상부 전극(11)에 마이너스의 전압(Off 전압)을 인가하고, 저항 변화부(18)를 고저항화한다(Off 동작)(도 8c). 그것에 의해, 필라멘트(16)를 절단하도록 저항 변화층(13) 내에 터널 배리어(포텐셜 배리어)가 다시 형성되고, 전도 기구는 터널적으로 되어 저항 변화부(18)(저항 변화층(13))가 고저항화된다(RH1). 여기서, Off 동작 후의 저항의 저항 변화층(13)의 막 두께 의존성 및 Off 전압 의존성에 대해서 이하에 검토한다.
도 9는 Off 동작 후의 저항의 저항 변화층(13)의 막 두께 의존성 및 Off 전압 의존성을 나타내는 그래프이다. 종축은 Off 저항(Ω)을 나타내고, 횡축은 저항 변화층(13)의 막 두께(nm)를 나타낸다. 여기에서는, 안정층(12)으로서 Ta2O5, 저항 변화층(13)으로서 TiO2을 사용한 경우("TaO/TiO2"로 표시)와, 안정층(12)으로서 Ta2O5, 저항 변화층(13)으로서 ZrO2을 사용한 경우("TaO/ZrO2"로 표시)를 각각 나타내고 있다. 곡선은 모두 위에서부터 순차적으로 Off 전압이 -2.5V, -2.0V, -1.5V 및 -1.0V의 경우를 각각 나타내고 있다.
우선, 저항 변화층(13)으로서 TiO2을 사용한 경우에 대해서 설명한다. 도면에 도시한 바와 같이, 저항 변화층(13)의 막 두께가 두꺼운 경우, Off 저항은 Off 전압에 크게 의존한다. 예를 들어, 저항 변화층(13)의 막 두께가 2nm보다도 큰 범위에서는 Off 전압에 의해 Off 저항은 크게 변동되고 있다. 이것은 Off 동작에 의한 고저항화의 원리가 Off 전압 인가에 따라 저항 변화층(13) 중의 전계에 의해 산소 이온이 확산되는 것을 포함하고 있기 때문이다. 높은 전압을 인가하면, 산소 이온이 이동하여 보다 많은 산소 결손이 회복됨으로써 저항 변화층(13) 중에 터널 배리어가 형성되어 고저항화된다. 그러나, 저항 변화층(13) 중의 전계에 의한 산소 이온의 확산량은 개개의 메모리 셀에 의존하므로 Off 동작 후에서의 메모리 셀간의 저항 편차가 커져버린다.
본 실시 형태에 있어서는, 저항 변화층(13)의 산화물 생성 에너지를 안정층(12)의 산화물 생성 에너지보다도 높게 함으로써, Off 동작(저항 변화층(13)과 접하는 전극에의 상대적 정전압 인가)에 의해 저항 변화층(13) 중에서 만의 산소 결손만을 선택적으로 수복할 수 있는 것을 발견했다. 게다가, 그것을 사용하여 Off 저항의 변화 폭이 저항 변화층(13)의 재료 및 저항 변화층(13)의 막 두께로 제어할 수 있는 것을 발견했다. 또한, 터널 배리어가 형성되는 저항 변화층(13)의 산화물 생성 에너지가 높으므로, 고온 보관을 행해도 산소 확산이 일어나지 않아 우수한 고온 안정성을 얻을 수 있는 것을 발견했다. 예를 들어, 이 도면에서는 1nm 미만의 저항 변화층(13)의 막 두께에 있어서는, Off 저항은 저항 변화층(13)의 초기 저항(Forming 전의 저항 변화층(13) 단층으로의 저항)과 동일해진다. 즉, 저항 변화층(13)의 막 두께를 지극히 박막화하는 것(도면 중의 D2의 범위)으로, Off 후의 터널 배리어 폭이 저항 변화층(13)의 막 두께에 의해 자기 제한된다. 그로 인해, 적어도 -1V 이하(절대값이 1V 이상)의 Off 전압에서는 Off 저항의 Off 전압 의존성이 보이지 않게 된다. 바꿔 말하면, 저항 변화층(13)의 막 두께가 Off 동작 후의 터널 배리어 폭과 동일해지는 동작 영역을 사용함으로써 Off 저항의 편차를 감소할 수 있다. 또한, 여기에서는 상부 전극(11)에 마이너스 전압을 인가한 경우의 Off 동작을 나타냈지만, 하부 전극(14)에 플러스 전압을 인가한 경우의 Off 동작에 있어서도 마찬가지이다.
이상의 점에서, 저항 변화층(13)으로서 TiO2을 사용한 경우에서는, 도면 중의 D2의 범위가 되도록 저항 변화층(13)의 재료 고유의 소정의 막 두께 이하로 얇게 함으로써 상기의 조건을 만족할 수 있다. 그것에 의해, Off 저항의 편차를 감소시킬 수 있다. 여기에서는, 일례로서, 안정층(12)을 막 두께 8nm의 산화탄탈(Ta2O5:ΔHf/Oxgen=409.2eV)로 하고, 저항 변화층(13)을 산화티탄(TiO2:ΔHf/Oxgen=472.5eV)으로 한 경우에서의 저항 변화층(13)의 막 두께의 바람직한 범위로서 D2를 나타내고 있다. 따라서, 이 경우, 저항 변화층(13)의 막 두께를 (성막 가능한 범위에서) 0보다 크고, 1nm 미만으로 함으로써 Off 저항의 편차를 감소시킬 수 있다. 더욱 바람직하게는, 도면 중의 D1의 범위가 되도록 저항 변화층(13)의 막 두께를 (성막 가능한 범위에서) 0보다 크고, 0.8nm 미만으로 한다. 또한, 안정층(12)은 안정적으로 필라멘트(15)를 형성하므로, 그 막 두께는 상기 값에 한정되지 않는다.
상기 D1 및 D2는, 안정층(12)을 막 두께 8nm의 산화탄탈(ΔHf/Oxgen=409.2eV), 저항 변화층(13)을 산화티탄(ΔHf/Oxgen=472.5eV)으로 했을 때의 저항 변화층(13)의 막 두께의 바람직한 범위를 나타내고 있다. 이 경우, 안정층(12)의 산화물 생성 에너지와 저항 변화층(13)의 산화물 생성 에너지의 차는 63.3eV이다. 그러나, 상술한 논의에서, 안정층(12)의 산화물 생성 에너지와 저항 변화층(13)의 산화물 생성 에너지의 차가 더욱 커지면, 보다 Off 저항의 편차를 감소시킬 수 있다고 생각할 수 있다. 그 일례로서, 다음에 저항 변화층(13)으로서 ZrO2을 사용한 경우에 대해서 설명한다.
예를 들어, 안정층(12)을 막 두께 8nm의 산화탄탈(Ta2O5:ΔHf/Oxgen=409.2eV)로 하고, 저항 변화층(13)을 산화지르코늄(ZrO2:ΔHf/Oxgen=550.3eV)으로 한 경우를 생각한다. 이 경우, 안정층(12)의 산화물 생성 에너지와 저항 변화층(13)의 산화물 생성 에너지의 차는 141.1eV이다. 이것은 저항 변화층(13)으로서 TiO2을 사용한 경우의 2배 강하다. 따라서, 저항 변화층(13)의 막 두께의 바람직한 범위도 마찬가지로 저항 변화층(13)으로서 TiO2을 사용한 경우의 적어도 2배 정도는 된다고 생각할 수 있다.
도면에는, 또한 안정층(12)을 막 두께 6nm의 산화탄탈(Ta2O5:ΔHf/Oxgen=409.2eV), 저항 변화층(13)을 산화지르코늄(ZrO2:ΔHf/Oxgen=550.3eV)으로 했을 때의 저항 변화층(13)의 막 두께의 바람직한 범위(D4)를 나타내고 있다. 그 경우, 저항 변화층(13)의 막 두께를 (성막 가능한 범위에서) 0보다 크고, 2nm 미만으로 하고, 더욱 바람직하게는 도면 중의 D3에 나타낸 범위에서 (성막 가능한 범위에서) 0보다 크고, 1.6nm 미만으로 할 수 있다. 그것에 의해, Off 저항의 편차를 감소시킬 수 있다. 또한, 안정층(12)은 안정적으로 필라멘트(15)을 형성하므로, 그 막 두께는 상기 값에 한정되지 않는다.
또한, 산화지르코늄(ZrO2) 대신에 산화하프늄(HfO2:ΔHf/Oxgen=572.5eV)이나 산화알루미늄(Al2O2:ΔHf/Oxgen=558.6eV)을 사용해도 산화물 생성 에너지가 산화지르코늄에 가까운 점으로부터, 바람직한 막 두께의 범위는 대체적으로 동일하다고 생각할 수 있다.
또한, Off 저항은 다소의 편차를 허용하면 10MΩ 이하인 것이 바람직하다. 낮은 Off 저항은 On 동작의 안정화에 기여하기 때문이다. 보다 바람직하게는 1MΩ 이하이다. 더욱 바람직하게는 0.7MΩ 이하이다. 하한은 특별히 없지만, 재료나 막 두께 등을 고려하면 현실적으로는 1kΩ 정도라고 생각할 수 있다.
다음에, 상부 전극(11)에 플러스의 고전압(On 전압)을 인가하여 저항 변화부(18)를 저저항화한다(On 동작)(도 8d). 그것에 의해, 인가 전계에 의해 저항 변화층(13) 중에 다시 산소 결손이 형성되어 터널 배리어(포텐셜 배리어)가 소실됨으로써 다시 저저항화된다(RL). On 동작의 기구가 Off 동작에 의해 저항 변화층(13) 내에 형성된 터널 배리어의 파괴이므로, On 전압 및 On 스피드는 Off 저항에 크게 의존한다(배경 기술에서의 설명:도 2 내지 도 6). 본 실시 형태에서는, 터널 배리어의 폭을 소정의 범위로 얇게 억제하여 정렬시키는(즉, 저항 변화층(13)의 막 두께를 정렬시키는) 것으로 Off 저항의 편차를 작게 하고, On 전압 및 On 스피드의 편차도 작게 할 수 있다.
이후에는, 상부 전압(11)에 전압을 인가함으로써 저항 변화층(13) 중에 저항 변화층(13)의 막 두께로 제한된 터널 배리어의 생성(도 8c)과 소실(도 8d)이 일어나고, Off 상태(도 8c)와 On 상태(도 8d)의 사이를 반복 스위칭할 수 있다. 예를 들어, 상부 전극(11)에 전압(Off 전압)을 인가하여 저항 변화부(18)를 고저항화한다(Off 동작)(도 8e). 그것에 의해, 필라멘트(16)를 절단하도록 저항 변화층(13) 내에 터널 배리어(포텐셜 배리어)가 다시 자기 제한적으로 형성되고, 전도 기구는 터널적으로 되어 저항 변화부(18)(저항 변화층(13))가 고저항화된다(RH1).
이상과 같이, 본 실시 형태에서는 Off 상태의 저항이 저항 변화층(13)의 막 두께로 제어 가능한 것이 발견되었다. 그것에 기초하여 Off 상태의 저항을 저항 변화층(13)의 막 두께로 율속하도록 동작시킴으로써 Off 저항 편차를 저감하고, 또한 On 동작의 편차도 저감하는 것이 가능해진다. 즉, Off 저항이 저항 변화층(13)의 막 두께로 결정되는 저항과 동일하게, 혹은 저항 변화층(13)의 막 두께가 Off 상태에서의 터널 배리어 폭과 동일하게 함으로써 Off 저항 편차를 저감하고, 또한 On 동작의 편차도 저감할 수 있다.
본 실시 형태를 이용함으로써 Verify 동작을 행하지 않아도 Off 저항이 저항 변화층(13)의 재료 및 막 두께로 제한되어 Off 저항을 저(低)편차화할 수 있다. 또한, Off 저항을 저(低)편차화함으로써 On 동작의 저전압화·고속화를 실현할 수 있다.
본 발명은, 전극간의 구조가 안정층과 저항 변화층의 적층형이며, 또한 처음에 필라멘트를 형성하는 필라멘트형의 저항 변화 소자 모두에 적용 가능하다.
(제2 실시 형태)
본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 구성에 대해서 첨부 도면을 참조하여 설명한다. 제2 실시 형태는, 제1 실시 형태에 관한 저항 변화 소자를 1T1R(1트랜지스터 1저항)형의 저항 변화형 메모리(ReRAM)에 적용하고 있다. 이하, 상세하게 설명한다.
도 10a 및 도 10b는, 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 주요부의 구성을 도시하는 단면도이다. 도 10a는 그 저항 변화형 불휘발 기억 장치(50)에 있어서의 1개의 메모리 셀을 도시하고 있다. 그 메모리 셀은 제어용 트랜지스터(2)와 저항 변화 소자(1)를 구비하고 있다(1T1R형). 도 1b는 그 저항 변화 소자(1)를 도시하고 있다. 그 저항 변화 소자(1)는 안정층(12)과 저항 변화층(13)을 상부 전극(11)과 하부 전극(14)으로 끼운 적층 구조를 갖고 있다. 안정층(12)과 저항 변화층(13)의 막 두께는, 예를 들어 각각 8nm과 0.8nm이다.
메모리 셀의 제어용 트랜지스터(2)는 도체 기판(40)의 표면 영역에 형성되어 있다. 제어용 트랜지스터(2)는 게이트 절연막(23), 게이트(22)(워드선), 드레인(21), 소스(24) 및 사이드 월(25)을 구비하고 있다. 드레인(21), 소스(24) 상에 각각 컨택트(4)가 접속되어 있다. 제어용 트랜지스터(2) 및 각 컨택트(4)는 제1층간 절연막(31)에 덮어져 있다. 드레인(21)측의 컨택트(4)는 제1 배선층(Metal1)의 제1 배선(3)에 접속되어 있다. 저항 변화 소자(1)는 제1 배선(3) 상에 설치되어 있으며, 제1 배선(3)에 접속되어 있다. 저항 변화 소자(1) 상에 비아(9)가 접속되어 있다. 비아(9)는 제2 배선층(Metal2) 상의 제2 배선(6)(비트선)에 접속되어 있다. 한편, 소스(24)측의 컨택트(4)는 공통선(8)에 접속되어 있다. 제1 배선(3), 저항 변화 소자(1), 비아(9) 및 공통 배선(8)은 제2층간 절연막(32)에 덮어져 있다.
저항 변화 소자(1)는 제1 실시 형태에 나타낸 바와 같다. 저항 변화층(13)의 산화물 생성 에너지는 안정층(12)의 산화물 생성 에너지보다도 높은 것이 바람직하다. 저항 변화층(13)의 산화물 생성 에너지가 높은 것에 의해 저항 변화층(13) 중의 산소 결손의 회복이 선택적으로 일어나며, 저항 변화층(13) 내에서만 Off 동작시키고, 안정층(12) 내에서는 대부분 Off 동작시키지 않도록 한다. 그것에 의해, 제1 실시 형태의 효과를 얻을 수 있다.
저항 변화층(13)의 재료로서는 산화티탄(TiO2), 산화알루미늄(Al2O3), 산화지르코늄(ZrO2), 산화하프늄(HfO2)을 들 수 있다. 또한, 그것들 재료에 알루미늄(Al), 코발트(Co), 크롬(Cr), 티타늄(Ti), 리튬(Li) 등의 이종 금속이 첨가되어 있어도 된다. 여기에서는 산화지르코늄(ZrO2)을 사용했다. 그 산화지르코늄(ZrO2)의 막 두께는 0.8nm로 했다. 안정층(12)의 재료로서는 산화탄탈(Ta2O5), 산화실리콘(SiO2), 산화코발트(CoO), 산화텅스텐(WO3)을 들 수 있다. 여기에서는 비정질의 산화탄탈(Ta2O5)을 사용했다. 그 산화탄탈(Ta2O5)의 막 두께는 8nm으로 했다.
하부 전극(14) 및 상부 전극(11)은 기본적으로 도전성을 갖고 있으면 된다. 하부 전극(14) 및 상부 전극(11)은, 예를 들어 금(Au), 니켈(Ni), 코발트(Co), 백금(Pt), 루테늄(Ru), 텅스텐(W), 이리듐(Ir), 티타늄(Ti), 구리(Cu), 탄탈(Ta), 이리듐-탄탈합금(Ir-Ta), 주석 첨가 인듐 산화물(ITO), 또는 이것들의 합금, 또는 이것들의 산화물, 질화물, 불화물, 탄화물, 실리사이드 등으로 구성하면 된다. 또한, 이들의 재료의 적층체이어도 된다.
본 실시 형태에 있어서의 저항 변화 소자(1)는 저항 변화층(13)으로서 산화지르코늄을 사용하는 것으로 한다. 이 산화지르코늄(ZrO2:ΔHf/Oxgen=550.3eV)은 제1 실시 형태에서 사용한 산화티탄(TiO2:ΔHf/Oxgen=472.5eV)에 비해 산화탄탈(Ta2O5:ΔHf/Oxgen=409.2eV)과의 산화물 생성 에너지의 차가 크다. 그로 인해, Off 동작시의 산소 결손 회복의 선택성이 보다 높고, Off 저항의 제어성이 대폭 향상한다.
또한, 1T1R형의 구성으로 이용하여 On 저항을 제어 트랜지스터(2)로 제어함으로써 On 저항 편차를 저감시키는 것이 가능하다.
또한, 본 실시 형태에 있어서의 저항 변화 소자(1)에 포함되는 MIM(Metal Insulator Metal) 구조, 즉, 상부 전극(11)/저항 변화부(18)/하부 전극(14)은 인접하는 층끼리가 이것들의 적어도 일부의 영역에서 적층되어 있으면 된다. 또한, 본 실시 형태에 있어서도, 하부 전극(14)과 상부 전극(11)을 교체해도 되는 것은 말할 필요도 없다.
다음에, 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 제조 방법에 대해서 설명한다. 도 11a 내지 도 11h는, 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 제조 방법을 나타내는 단면도이다.
우선, 도 11a에 도시한 바와 같이, 반도체 기판(40) 상에 산화 실리콘막(SiO2) 및 인 첨가 폴리실리콘막(P-doped Si)을 퇴적하고, 노광 공정과 드라이 에칭 공정을 이용하여 패터닝 함으로써 게이트 절연막(23) 및 게이트(22)를 형성한다. 다음에, 도 11b에 도시한 바와 같이, 게이트(22)를 마스크로서 도즈량 2×10+15cm-2의 인(P) 주입을 행하여 소스(24) 및 드레인(21)을 형성한다. 이어서, 도 11c에 도시한 바와 같이, 반도체 기판(40) 전체면에 제1층간 절연막(31)을 퇴적하고, CMP(Chemical Mechanical Etching)법을 이용함으로써 표면을 평탄화한다. 본 실시 형태에서는, 제1층간 절연막(31)으로서 산화실리콘막(SiO2)을 사용한다. 다음에, 도 11d에 도시한 바와 같이, 제1층간 절연막(31)에 노광 공정과 드라이 에칭 공정을 이용하여 소스(24)/드레인(21) 상에 컨택트 홀을 개방하여 질화티타늄막(TiN) 및 텅스텐막(W)을 퇴적한다. 또한, CMP법을 이용하여 표면을 평탄화함과 함께 컨택트 홀 이외의 질화티타늄막(TiN) 및 텅스텐막(W)을 제거하여 컨택트(4)를 형성한다.
다음에, 도 11e에 도시한 바와 같이, 질화티타늄막(TiN) 및 알루미늄막(Al)을 순차 퇴적하여 금속 배선층을 형성하고, 노광 공정과 드라이 에칭 공정을 이용하여 패터닝 함으로써 제1 배선(3) 및 공통선(8)을 제1 배선층(Metal1)에 형성한다. 그 후, 도 11f에 도시한 바와 같이, 막 두께 10nm의 루테늄막(Ru)을 퇴적한다. 이어서, 막 두께 0.8nm의 산화지르코늄막(ZrO2) 및 막 두께 8nm의 산화탄탈막(Ta2O5)을 순차 퇴적한다. 산화지르코늄막의 성막(ZrO2)에는 ALD(Atomic Layer Deposition) 장치를 사용했다. 원료에는 ZDEAZ(테트라키스디에틸아미노지르코늄)을 사용하여 140℃에서 형성했다. 산화탄탈막(Ta2O5)의 형성에 있어서는 RF 스퍼터 장치를 사용했다. 스퍼터 타겟에는 Ta2O5을 사용하고, 챔버 내에는 산소 가스와 아르곤 가스를 10sccm, 5sccm으로 공급했다. 또한, 성막 온도는 350℃, 파워는 2kW로 했다. 또한, 막 두께 10nm의 루테늄막(Ru)을 퇴적한다. 그 후, 노광 공정과 드라이 에칭 공정을 이용하여 패터닝 함으로써 제1 배선(3) 상에 하부 전극(14), 저항 변화층(13), 안정층(12) 및 상부 전극(11)으로 구성된 저항 변화 소자(1)(ReRAM)를 형성했다.
다음에, 도 11g에 도시한 바와 같이, 반도체 기판(40)의 전체면에 제2층간 절연막(32)을 퇴적하고, CMP법을 이용함으로써 표면을 평탄화한다. 본 실시 형태에서는, 제2층간 절연막(32)으로서 산화 실리콘막(SiO2)을 사용한다. 그 후, 도 11h에 도시한 바와 같이, 제2층간 절연막(32) 상에 노광 공정과 드라이 에칭 공정을 이용하여 비아 홀을 설치하고, 질화티타늄막(TiN) 및 텅스텐막(W)을 퇴적한다. 또한, CMP법을 이용하여 표면을 평탄화함과 함께, 비아 홀 이외의 질화티타늄막(TiN) 및 텅스텐막(W)을 제거하여 비아(9)를 형성한다. 다음에, 질화티타늄막(TiN) 및 알루미늄막(Al)을 순차 퇴적하여 금속 배선층을 형성하고, 노광 공정과 드라이 에칭 공정을 이용하여 패터닝 함으로써 제2 배선(6)을 제2 배선층 (Metal2)에 형성한다.
이상에 의해, 본 실시 형태에 관한 저항 변화형 불휘발 기억 장치가 제조된다.
도 12는, 본 발명의 제2 실시 형태에 관한 저항 변화형 불휘발성 기억 장치와 도 1a에 관한 저항 변화형 불휘발성 기억 장치에 관하여 반복 On/Off시의 저항 변화를 비교한 결과를 나타내는 그래프이다. 종축은 저항(Ω)을 나타내고, 횡축은 P/E(Program/Erase) cycle, 즉 On/Off 반복 횟수를 나타내고 있다. 도면 중 본 실시 형태의 구성의 결과는 백색 원으로 나타내고, 도 1a의 구성의 결과는 백색 사각으로 나타내고 있다. 단, 본 실시 형태의 구성은 Ru(10nm)/TaOx(8nm)/ZrOx(0.8nm)/Ru(10nm)이다. 도 1a의 구성은 Ru(10nm)/TaOx(8nm)/TiOx(2nm)/Ru(10nm)이다. 또한, Off 동작시의 Off 저항 Verify는 행하지 않았다. Off 전압은 -2.5V로 고정했다. On 저항은 저항 변화 소자와 접속한 제어 트랜지스터의 트랜지스터 전류로 제어했다.
도 12에 도시한 바와 같이, 도 1a의 구성의 결과에서는 Off 저항이 현저하게 변동되고 있는 것에 대하여 본 실시 형태의 구성의 결과에서는 Off 저항의 편차가 대부분 볼 수 없게 되어 있다. 즉, 본 실시 형태의 저항 변화 소자(1)의 구조를 이용함으로써 반복 On/Off시의 저항 편차를 대폭 개선할 수 있다. 특히, 저항 변화층(13)(ZrOx막)에 의해 터널 배리어의 생성을 자기 제한하고 있으므로, Off 저항 편차의 대폭적인 개선이 가능해졌다. 또한, 본 실시 형태에 대해서도 제1 실시 형태의 다른 효과도 얻을 수 있다.
(제3 실시 형태)
본 발명의 제3 실시 형태에 관한 저항 변화형 불휘발 기억 장치의 구성에 대해서 첨부 도면을 참조하여 설명한다. 제3 실시 형태는, 제1 실시 형태에 관한 저항 변화 소자를 반도체 장치의 FPGA(Field Programmable Gate Array) 영역에 스위치 소자로서 적용하고, 제2 실시 형태에 관한 1T1R형의 저항 변화형 메모리를 반도체 장치의 메모리 영역에 불휘발성 메모리로서 적용하고, 로직 영역의 로직LSI(large-scale integration)과 혼재된 반도체 장치에 관한 것이다. 이하, 상세하게 설명한다.
도 13은 본 발명의 제3 실시 형태에 관한 반도체 장치의 구성의 일례를 나타내는 블록도이다. 반도체 장치(90)는 로직부(60)와 FPGA부(70)와 메모리부(80)를 구비하고 있다. 로직부(60)는 로직 LSI로서의 기능을 갖고 있고, CPU(Central Processing Unit), SRAM(Static Random Access Memory), 주변 회로 등의 논리 회로 및 메모리를 구비하고 있다. 로직부(60)의 구성은 특별히 한정되지 않는다. FPGA부(70)는 필드·프로그래머블·게이트·어레이(FPGA)로서의 기능을 갖고 있고, 제1 실시 형태에 관한 저항 변화 소자(1)를 FPGA의 스위치 소자로서 복수 구비하고 있다. PGA부(70)는 복수의 저항 변화 소자(1)의 On 상태/Off 상태의 설정에 의해 논리 회로를 재구성 가능하다. 메모리부(80)는 불휘발성 메모리로서의 기능을 갖고 있고, 제2 실시 형태에 관한 1T1R형의 저항 변화형 메모리(저항 변화 소자(1) 및 제어 트랜지스터(2))를 불휘발성 메모리의 메모리 셀로서 복수 구비하고 있다. 로직부(60)와 FPGA부(70)와 메모리부(80)는 서로 데이터의 입출력이 가능하게 접속되어 있다. 로직부(60)는 FPGA부(70) 및 메모리부(80)의 동작을 제어한다. FPGA부(70)는 로직부(60)나 메모리부(80)의 동작을 제어해도 된다. 또한, 이 도면에 있어서의 로직부(60), FPGA부(70) 및 메모리부(80)의 레이아웃은 일례이며, 이 예에 한정되는 것은 아니다.
도 14는 도 13의 반도체 장치 중 FPGA부(70) 및 메모리부(80)의 구성의 일례를 나타내는 개략도이다. 또한, 상술과 같이 로직부(60)의 구성은 특별히 제한은 없으므로 기재를 생략하고 있다.
FPGA부(70)는 복수의 신호선(Xi)(i=0 내지 n, i, n은 정수, 도면 중에서는 i=3까지 표시)과, 복수의 신호선(Yj)(j=0 내지 m, j, m은 정수, 도면 중에서는 j=3까지 표시)과, 복수의 저항 변화 소자(Rij)(도면 중에서는 R33까지 표시)를 구비하고 있다. 복수의 신호선(Xi)(i=0 내지 n)은 제1 방향으로 연장하는 입력용의 신호선이다. 복수의 신호선(Yj)(j=0 내지 m)은 제1 방향과 직각으로 교차하는 제2 방향으로 연장하는 출력용의 신호선이다. 복수의 저항 변화 소자(Rij)(i=0 내지 n, j=0 내지 m)는, 복수의 신호선(Xi)(i=0 내지 n)과 복수의 신호선(Yj)(j=0 내지 m)이 교차하는 개소의 각각에 대응하여 설치되어 있으며, 행렬 형상으로 배치되어 있다. 각 저항 변화 소자(Rij)의 한쪽의 전극은 대응하는 신호선(Xi)에 접속되고, 다른 쪽의 전극은 대응하는 신호선(Yj)에 접속되어 있다. 각 저항 변화 소자(Rij)는 신호선(Xi) 및 신호선(Yj)에 인가되는 전압에 의해 On 상태 또는 Off 상태로 설정된다. 저항 변화 소자(Rij)가 On 상태, 즉 저저항 상태의 경우, 신호선(Xi)으로부터 공급되는 신호는 신호선(Yj)에 공급된다. 한편, 저항 변화 소자(Rij)가 Off 상태, 즉 고저항 상태의 경우, 신호선(Xi)으로부터 공급되는 신호는 신호선(Yj)에 공급되지 않는다. 이와 같이 하여 각 저항 변화 소자(Rij)는 스위치 소자로서 기능한다. 따라서, 복수의 저항 변화 소자(Rij)(i=0 내지 n, j=0 내지 m)는 FPGA에 있어서의 스위치 블록(스위치 매트릭스)으로서의 크로스바 스위치(71)를 구성하고 있다. 또한, FPGA의 다른 구성에 대해서는 종래와 마찬가지이므로 그 설명을 생략한다.
메모리부(80)는, 복수의 워드선(WLk)(k=0 내지 p, k, p은 정수, 도면 중에서는 k=2까지 표시)과, 복수의 비트선(BLl)(l=0 내지 q, l, q는 정수, 도면 중에서는 l=2까지 표시)과, 복수의 메모리 셀(MCkl)(도면 중에서는 MC22까지 표시)과, 공통선(PL)을 구비하고 있다. 복수의 워드선(WLk)(k=0 내지 p)은 제1 방향으로 연장한다. 복수의 비트선(BLl)(l=0 내지 q)은 제1 방향과 직각으로 교차하는 제2 방향으로 연장한다. 복수의 메모리 셀(MCkl)(k=0 내지 p, l=0 내지 q)은, 복수의 워드선(WLk)(k=0 내지 p)과 복수의 비트선(BLl)(l=0 내지 q)이 교차하는 개소의 각각에 대응하여 설치되어 있으며, 행렬 형상으로 배치되어 있다. 공통선(PL)은 분기하여 각 메모리 셀(MCkl)에 접속되어 있다. 각 메모리 셀(MCkl)은 저항 변화 소자(1)와 제어 트랜지스터(2)를 구비하고 있다. 제어 트랜지스터(2)의 게이트는 대응하는 워드선(WLk)에 접속되고, 소스/드레인의 한쪽은 공통선(PL)에 접속되고, 소스/드레인의 다른 쪽은 저항 변화 소자(1)의 한쪽의 전극에 접속되어 있다. 저항 변화 소자(1)의 다른 쪽의 전극은 대응하는 비트선(BLl)에 접속되어 있다. 각 메모리 셀(MCkl)의 저항 변화 소자(1)는 워드선(WLk) 및 비트선(BLl)에 인가되는 전압에 의해 On 상태 또는 Off 상태로 설정된다. 즉, 복수의 메모리 셀(MCkl)(k=0 내지 p, l=0 내지 q)은 1T1R형의 저항 변화형 메모리에 있어서의 메모리 어레이(81)를 구성하고 있다. 또한, 저항 변화형 메모리의 다른 구성에 대해서는 종래와 마찬가지이므로 그 설명을 생략한다.
도 15는 FPGA부(70) 및 메모리부(80)의 저항 변화 소자의 On 상태 및 Off 상태에서의 저항을 나타내는 그래프이다. 횡축은 FPGA부(70) 및 메모리부(80)을 나타내고, 종축은 저항 변화 소자의 저항(Ω)을 나타내고 있다. FPGA부(70)에서 사용되는 저항 변화 소자(Rij)는 On 상태에서 신호를 통과시키고, Off 상태에서 신호를 통과시키지 않도록 할 필요가 있다. 그로 인해, On 상태에서의 저항을 상대적으로 낮게 설정하고, Off 상태에서의 저항을 상대적으로 높게 설정한다. 이 도면의 예에서는, On 상태에서의 저항으로서 약 102Ω 정도, Off 상태에서의 저항으로서 약 109Ω 정도로 하고 있다. 저항을 상대적으로 높게 설정하기 위해서는, 제1 실시 형태의 저항 변화 소자에 있어서 저항 변화층(13)의 막 두께를 두껍게 하면 된다. 그것에 의해 저항 편차가 커지지만, 소정의 저항 이상을 갖고 있으면 동작상 문제는 없다. 한편, 메모리부(80)에서 사용되는 저항 변화 소자(1)는, 상술한 바와 같이 고속 또한 안정적으로 판독해야하는 Off 상태의 저항을 상대적으로 낮게 설정하고, On 상태에서의 저항을 상대적으로 높게 설정한다. 이 도면의 예에서는, On 상태에서의 저항으로서 약 103Ω 정도, Off 상태에서의 저항으로서 약 105Ω 정도로 하고 있다. 세부사항은 제1, 2의 실시 형태에 기재된 대로이다.
도 16a 및 도 16b는 각각 도 14의 FPGA부(70)의 크로스바 스위치(71)의 구성의 예를 나타내는 도면이다. 도 16a 및 도 16b에 있어서, x, y는 각각 크로스바 스위치(71)의 행렬의 열(번호), 행(번호)에 대응하고 있다. 즉, x=i, y=j의 란은 저항 변화 소자(Rij)의 상태(On 상태/Off 상태)를 나타내고 있다. 「1」은 On 상태, 「0」은 Off 상태를 각각 나타내고 있다. 예를 들어, x=0, y=0의 란은 저항 변화 소자(R00)의 상태를 나타내고 있다. 도 16a의 경우, 예를 들어 저항 변화 소자(R00)는 「1」이므로 On 상태이다. 그리고, 저항 변화 소자(R00, R11, R22, R33)만이 「1」, 즉 On 상태이므로, 신호선(X0, X1, X2, X3)의 신호는 각각 신호선(Y0, Y1, Y2, Y3)으로부터 출력된다. 한편, 도 16b의 경우, 저항 변화 소자(R03, R12, R21, R30)만이 「1」, 즉 On 상태이므로, 신호선(X0, X1, X2, X3)의 신호는 각각 신호선(Y3, Y2, Y1, Y0)으로부터 출력된다.
도 17a 내지 도 17c는 FPGA부(70)의 크로스바 스위치(71)의 동작의 예를 나타내는 그래프이다. 단, 도 17a는 입력 신호를 도시하고 있다. 도 17b는 크로스바 스위치(71)가 도 16a의 구성의 경우에서의 출력 신호를 도시하고 있다. 도 17c는 크로스바 스위치(71)가 도 16b의 구성의 경우에서의 출력 신호를 도시하고 있다. 모두 종축은 신호의 종류마다의 신호 강도, 횡축은 시간(100μs/dev)을 각각 나타내고 있다. 도 17a에 도시하는 바와 같은 입력 신호가 신호선(X0 내지 X3)에 입력되면, 도 16a의 구성의 경우, 도 17b에 도시하는 바와 같은 출력 신호가 신호선(Y0 내지 Y3)에 출력된다. 한편, 도 17a에 도시하는 바와 같은 입력 신호가 신호선(X0 내지 X3)에 입력되면, 도 16b의 구성의 경우, 도 17c에 도시하는 바와 같은 출력 신호가 신호선(Y0 내지 Y3)에 출력된다.
도 18a 내지 도 18c는, 본 발명의 제3 실시 형태에 관한 반도체 장치의 구성의 일례를 나타내는 단면도이다. 단, 도 18a에서는 알기 쉽게 하기 위해서 도 14에 있어서의 로직부(60), FPGA부(70) 및 메모리부(80) 각각의 1소자분을 예로서 나타내고 있다. 즉, 로직부(60)에서는 논리 회로에 사용되는 1개분의 트랜지스터(2a)를 나타내고, FGPA부(70)에서는 크로스바 스위치(71)에 사용되는 1개분의 저항 변화 소자(1b)(Rij)를 나타내고, 메모리부(80)에서는 메모리 어레이(81)에 사용되는 1개분의 메모리 셀(MC)을 나타내고 있다. 도 18b는 메모리 어레이(81)의 저항 변화 소자(1)를 도시하고, 도 18c는 크로스바 스위치(71)의 저항 변화 소자(1b)를 도시하고 있다.
메모리부(80)의 메모리 셀(MC)은 1T1R형이며, 제어용 트랜지스터(2)와 저항 변화 소자(1)를 구비하고 있다(도 18a). 그 세부사항은 제2 실시 형태와 마찬가지이다. 즉, 그 저항 변화 소자(1)는 안정층(12)과 저항 변화층(13)을 상부 전극(11)과 하부 전극(14)으로 끼운 적층 구조를 갖고 있다(도 18b). 안정층(12)과 저항 변화층(13)의 막 두께는, 예를 들어 각각 8nm과 0.8nm이다. 메모리 셀의 제어용 트랜지스터(2)는 다른 영역과 소자 분리층(41)으로 분리된 도체 기판(40)의 표면 영역에 형성되어 있다. 제어용 트랜지스터(2)는 게이트 절연막(23), 게이트(22)(워드선(WL)), 드레인(21), 소스(24) 및 사이드 월(25)을 구비하고 있다. 드레인(21), 소스(24) 상에 각각 컨택트(4)가 접속되어 있다. 제어 트랜지스터(2) 및 각 컨택트(4)는 제1층간 절연막(31)에 덮어져 있다. 드레인(21)측의 컨택트(4)는 제1 배선층(Metal1)의 제1 배선(3)에 접속되어 있다. 저항 변화 소자(1)는 제1 배선(3) 상에 설치되어 있으며, 제1 배선(3)에 접속되어 있다. 저항 변화 소자(1) 상에 비아(9)가 접속되어 있다. 비아(9)는 제2 배선층 (Metal2) 상의 제2 배선(6)(비트선(BL))에 접속되어 있다. 한편, 소스(24)측의 컨택트(4)는 공통선(8)(PL)에 접속되어 있다. 제1 배선(3), 저항 변화 소자(1), 비아(9) 및 공통 배선(8)은 제2층간 절연막(32)에 덮어져 있다. 또한, 메모리부(80)의 제어용 트랜지스터(2)는 인가 전압이나 흐르는 전류의 면부터 로직부(60)의 트랜지스터(2a)보다도 내압이 높다. 예를 들어, 게이트 절연막(23)의 막 두께는 게이트 절연막(23a)의 막 두께보다도 두껍다.
FPGA부(70)의 크로스바 스위치(71)는 저항 변화 소자(1b)(Rij)을 구비하고 있다(도 18a). 그 저항 변화 소자(1b)는 안정층(12b)과 저항 변화층(13b)을 상부 전극(11b)과 하부 전극(14b)으로 끼운 적층 구조를 갖고 있다(도 18c). 안정층(12)과 저항 변화층(13)의 막 두께는, 예를 들어 각각 8nm과 8nm이다. 신호선(Xi)으로서의 제1 배선(3b)은 제1 배선층(Metal1)에 형성되어 있다. 저항 변화 소자(1b)는 제1 배선(3b) 상에 설치되어 있으며, 제1 배선(3b)에 접속되어 있다. 저항 변화 소자(1b) 상에 비아(9b)가 접속되어 있다. 비아(9b)는 제2 배선층(Metal2) 상의 신호선(Yj)으로서의 제2 배선(6)에 접속되어 있다.
로직부(60)의 트랜지스터(2a)는 다른 영역과 소자 분리층(41)으로 분리된 도체 기판(40)의 표면 영역에 형성되어 있다. 트랜지스터(2a)는 게이트 절연막(23a), 게이트(22a), 드레인(21a), 소스(24a) 및 사이드 월(25a)을 구비하고 있다. 드레인(21a), 소스(24a) 상에 각각 컨택트(4a)가 접속되어 있다. 트랜지스터(2a) 및 각 컨택트(4a)는 제1층간 절연막(31)에 덮어져 있다. 컨택트(4a)는 제1 배선층(Metal1)의 제1 배선(3a)에 접속되어 있다. 제1 배선(3a) 상에 비아(9a)가 접속되어 있다. 비아(9a)는 제2 배선층(Metal2) 상의 제2 배선(6a)에 접속되어 있다. 제1 배선(3a) 및 비아(9a)는 제2층간 절연막(32)에 덮어져 있다.
도 19는 도 18의 메모리부(80)에 있어서의 저항 변화 소자(1)의 판독 전류와 판독 전압의 관계의 일례를 나타내는 그래프이다. 횡축은 판독 전압(V)을 나타내고, 종축은 판독 전류(μA)를 나타내고 있다. 이 경우, On 상태에서의 저항(On 저항)은 5kΩ이며, Off 상태에서 저항(Off 저항)은 0.1MΩ이다. 예를 들어, 약 0.1V의 판독 전압에 의해, On 상태에서 20μA, Off 상태에서 거의 0μA의 전류를 얻을 수 있다.
다음에, 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 방법에 대해서 설명한다. 도 20a 내지 도 20g는 본 발명의 제3 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 단면도이다.
우선, 도 20a에 도시한 바와 같이, 반도체 기판(40) 상에 통상의 공정을 이용하여 소자 분리층(41)을 형성한다. 그 후, 메모리부(80) 및 로직부(60)에 있어서, 반도체 기판(40) 상에 산화실리콘막(SiO2) 및 인 첨가 폴리실리콘막(P-doped Si)을 퇴적하고, 노광 공정과 드라이 에칭 공정을 이용하여 패터닝 함으로써 게이트 절연막(23,23a) 및 게이트(22,22a)를 형성한다. 다음에, 도 20b에 도시한 바와 같이, 게이트(22,22a)를 마스크로서 도즈량 2×10+15cm-2의 인(P) 주입을 행하여 소스(24,24a) 및 드레인(21,21a)을 형성한다. 이어서, 도 20c에 도시한 바와 같이, 반도체 기판(40) 전체면에 제1층간 절연막(31)을 퇴적하고, CMP(Chemical Mechanical Polishing)법을 이용함으로써 표면을 평탄화한다. 본 실시 형태에서는, 제1층간 절연막(31)으로서 산화실리콘막(SiO2)을 사용한다. 다음에, 메모리부(80) 및 로직부(60)에 있어서, 제1층간 절연막(31)에 노광 공정과 드라이 에칭 공정을 이용하여 소스(24,24a)/드레인(21,21a) 상에 컨택트 홀을 개방하고, 질화티타늄막(TiN) 및 텅스텐막(W)을 퇴적한다. 또한, CMP법을 이용하여 표면을 평탄화함과 함께, 컨택트 홀 이외의 질화티타늄막(TiN) 및 텅스텐막(W)을 제거하고, 컨택트(4,4a)를 형성한다. 또한, 질화티타늄막(TiN) 및 알루미늄막(Al)을 순차 퇴적하여 금속 배선층을 형성하고, 노광 공정과 드라이 에칭 공정을 이용하여 패터닝 한다. 그것에 의해, 메모리부(80)에 있어서, 제1 배선(3) 및 공통 배선(8)을 제1 배선층(Metal1)에 형성한다. 로직부(60)에 있어서, 제1 배선(3a)을 제1 배선층(Metal1)에 형성한다. FPGA부(70)에 있어서, 제1 배선(3b)을 제1 배선층(Metal1)에 형성한다.
그 후, 도 20d에 도시한 바와 같이, 반도체 기판(40)의 전체면에 막 두께 10nm의 루테늄막(Ru)(14f)을 퇴적한다. 이어서, 로직부(60) 및 FPGA부(70)를 레지스트로 덮고, 메모리부(80)에 막 두께 0.8nm의 산화지르코늄막(ZrO2)(13f)을 퇴적한다. 그 후, 레지스트를 제거한다. 한편, 메모리부(80)를 레지스트로 덮고, 로직부(60) 및 FPGA부(70)에 막 두께 8nm의 산화지르코늄막(ZrO2)(13af)을 퇴적한다. 그 후, 레지스트를 제거한다. 산화지르코늄막의 성막(ZrO2)에는 ALD(Atomic Layer Deposition) 장치를 사용했다. 원료에는 ZDEAZ(테트라키스디에틸아미노지르코늄)을 사용하여 140℃에서 형성했다. 이어서, 도 20e에 도시한 바와 같이, 반도체 기판(40)의 전체면에 막 두께 8nm의 산화탄탈막(Ta2O5)(12f)을 퇴적한다. 산화탄탈막(Ta2O5)의 형성에 있어서는 RF 스퍼터 장치를 사용했다. 스퍼터 타겟에는 Ta2O5을 사용하고, 챔버 내에는 산소 가스와 아르곤 가스를 10sccm, 5sccm으로 공급했다. 또한, 성막 온도는 350℃, 파워는 2kW로 했다. 또한, 반도체 기판(40)의 전체면에 막 두께 10nm의 루테늄막(Ru)(11f)을 퇴적한다. 그 후, 도 20f에 도시한 바와 같이, 노광 공정과 드라이 에칭 공정을 이용하여 패터닝 함으로써, 메모리부(80)의 제1 배선(3) 상에 하부 전극(14), 저항 변화층(13), 안정층(12) 및 상부 전극(11)으로 구성된 저항 변화 소자(1)를 형성하고, FPGA부(70)의 제1 배선(3b) 상에 하부 전극(14b), 저항 변화층(13b), 안정층(12b) 및 상부 전극(11b)으로 구성된 저항 변화 소자(1b)를 형성했다.
다음에, 도 20g에 도시한 바와 같이, 반도체 기판(40)의 전체면에 제2층간 절연막(32)을 퇴적하고, CMP법을 이용함으로써 표면을 평탄화한다. 본 실시 형태에서는, 제2층간 절연막(32)으로서 산화실리콘막(SiO2)을 사용한다. 그 후, 제2층간 절연막(32) 상에 노광 공정과 드라이 에칭 공정을 이용하여 공통선(8), 상부 전극(11), 상부 전극(11b) 및 제1 배선(3a) 상에 비아 홀을 설치하고, 질화티타늄막(TiN) 및 텅스텐막(W)을 퇴적한다. 또한, CMP법을 이용하여 표면을 평탄화함과 함께 비아 홀 이외의 질화티타늄막(TiN) 및 텅스텐막(W)을 제거하여 비아(9,9b,9a)를 형성한다. 다음에, 질화티타늄막(TiN) 및 알루미늄막(Al)을 순차 퇴적하여 금속 배선층을 형성하고, 노광 공정과 드라이 에칭 공정을 이용하여 패터닝 함으로써 제2 배선(6,6b,6a)을 제2 배선층(Metal2)에 형성한다.
이상에 의해, 본 실시 형태에 관한 반도체 장치가 제조된다.
또한, 본 실시 형태에 있어서, 로직부(60)와 FPGA부(70)와 메모리부(80)가 모두 갖춰져 있을 필요는 없고, 예를 들어 로직부(60)와 메모리부(80)만이어도 된다.
본 실시 형태에 대해서도, 제1, 2의 실시 형태와 마찬가지의 효과를 얻을 수 있다. 게다가, 본 실시 형태에 관한 반도체 장치는, 본 발명에 관한 저항 변화 소자를 사용한 FPGA나 메모리 어레이를 약간의 공정의 변경으로 로직 LSI에 혼재 가능하여 제조 비용의 대폭적인 삭감이 가능해진다. 또한, 로직 LSI의 디바이스 파라미터를 바꾸지 않고 저항 변화 소자를 사용한 FPGA나 메모리 어레이를 혼재할 수 있다.
이상과 같이, 본 발명에 관한 저항 변화 소자는 범용 불휘발 메모리, 마이크로컴퓨터 혼재 불휘발 메모리에 적용할 수 있다. 게다가, 메모리 소자의 On/Off 저항비에 제어하는 것이 가능한 점으로부터, FPGA용 불휘발 스위치 및 스위치·메모리 혼재 소자 등의 새로운 분야로의 응용도 가능하다.
본 발명은 상기 각 실시 형태에 한정되지 않고, 본 발명의 기술 사상의 범위 내에 있어서, 각 실시 형태는 적절하게 변형 또는 변경될 수 있는 것은 명백하다.
1, 1b, 101 : 저항 변화 소자
2, 2a, 102 : 트랜지스터
3, 3a, 3b, 103 : 제1 배선
4, 4a, 104 : 컨택트
6, 6a, 6b, 106 : 제2 배선
8, 108 : 공통선
9, 9a, 9b, 109 : 비아
11, 11b, 111 : 상부 전극
11f : 루테늄막
12, 12b : 안정층
12f : 산화탄탈막
13, 13b : 저항 변화층
13f, 13af : 산화지르코늄막
14, 14b, 114 : 하부 전극
14f : 루테늄막
15, 16, 115, 116 : 필라멘트
18 : 저항 변화부
21, 21a : 드레인
22, 22a : 게이트
23, 23a : 게이트 절연막
24, 24a : 소스
25, 25a : 사이드 월
31 : 제1층간 절연막
32 : 제2층간 절연막
40 : 반도체 기판
41 : 소자 분리층
50 : 저항 변화형 불휘발 기억 장치
60 : 로직부
70 : FPGA부
71 : 크로스바 스위치
80 : 메모리부
81 : 메모리 어레이
90 : 반도체 장치
112 : 제1 저항 변화층
12f : 산화탄탈막
113 : 제2 저항 변화층
PL : 공통선
WL : 워드선
BL : 비트선
Xi : 입력용 신호선
Yi : 출력용 신호선
Rij : 저항 변화 소자
MCkl : 메모리 셀
2, 2a, 102 : 트랜지스터
3, 3a, 3b, 103 : 제1 배선
4, 4a, 104 : 컨택트
6, 6a, 6b, 106 : 제2 배선
8, 108 : 공통선
9, 9a, 9b, 109 : 비아
11, 11b, 111 : 상부 전극
11f : 루테늄막
12, 12b : 안정층
12f : 산화탄탈막
13, 13b : 저항 변화층
13f, 13af : 산화지르코늄막
14, 14b, 114 : 하부 전극
14f : 루테늄막
15, 16, 115, 116 : 필라멘트
18 : 저항 변화부
21, 21a : 드레인
22, 22a : 게이트
23, 23a : 게이트 절연막
24, 24a : 소스
25, 25a : 사이드 월
31 : 제1층간 절연막
32 : 제2층간 절연막
40 : 반도체 기판
41 : 소자 분리층
50 : 저항 변화형 불휘발 기억 장치
60 : 로직부
70 : FPGA부
71 : 크로스바 스위치
80 : 메모리부
81 : 메모리 어레이
90 : 반도체 장치
112 : 제1 저항 변화층
12f : 산화탄탈막
113 : 제2 저항 변화층
PL : 공통선
WL : 워드선
BL : 비트선
Xi : 입력용 신호선
Yi : 출력용 신호선
Rij : 저항 변화 소자
MCkl : 메모리 셀
Claims (12)
- 제1 전극과,
상기 제1 전극 상에 설치된 저항 변화부와,
상기 저항 변화부 상에 설치된 제2 전극
을 구비하고,
상기 저항 변화부는,
상기 제1 전극 상에 설치되고, 인가하는 전압에 의해 저항이 변화되는 저항 변화층과,
상기 저항 변화층 상에 설치되고, 필라멘트를 형성하는 안정층을 구비하고,
상기 저항 변화층과 상기 안정층은 상이한 금속 산화물이며,
상기 저항 변화층의 산화물 생성 에너지는 상기 안정층의 산화물 생성 에너지보다도 높고,
상기 저항 변화층의 막 두께는 상기 저항 변화부의 오프 상태의 저항이 상기 막 두께로 율속되는 범위의 저항이 되는 바와 같은 값을 갖는 저항 변화형 불휘발성 기억 장치. - 제1항에 있어서,
상기 오프 상태의 저항은 오프 전압에 상관없이 일정한 저항 변화형 불휘발성 기억 장치. - 제2항에 있어서,
상기 저항 변화층의 막 두께는 상기 저항 변화층의 산화물 생성 에너지와 상기 안정층의 산화물 생성 에너지의 차에 기초하여 설정되는 저항 변화형 불휘발성 기억 장치. - 제3항에 있어서,
상기 안정층은 산화탄탈, 산화실리콘, 산화코발트 및 산화텅스텐 중 어느 하나이며,
상기 저항 변화층은 산화티탄, 산화알루미늄, 산화지르코늄 및 산화하프늄 중 어느 하나인 저항 변화형 불휘발성 기억 장치. - 제4항에 있어서,
상기 안정층은 산화탄탈이며,
상기 저항 변화층은 산화티탄이며,
상기 저항 변화층의 막 두께는 1nm 미만인 저항 변화형 불휘발성 기억 장치. - 제4항에 있어서,
상기 안정층은 산화탄탈이며,
상기 저항 변화층은 산화지르코늄이며,
상기 저항 변화층의 막 두께는 2nm 미만인 저항 변화형 불휘발성 기억 장치. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 저항 변화층의 막 두께는 상기 오프 상태에서 형성되는 터널 배리어의 폭과 동일한 저항 변화형 불휘발성 기억 장치. - 제1항 내지 제7항 중 어느 한 항에 있어서,
상기 저항 변화형 불휘발성 기억 장치는, 상기 오프 상태의 저항의 최대값이 상기 저항 변화층의 막 두께로 율속되는 영역에서 동작하는 저항 변화형 불휘발성 기억 장치. - 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 저항 변화형 불휘발성 기억 장치는, 상기 오프 상태의 저항은 1kΩ 이상, 10MΩ 이하인 저항 변화형 불휘발성 기억 장치. - 복수의 메모리 셀을 구비하는 메모리부와,
상기 메모리부를 이용하여 정보 처리를 실행하는 로직부
를 구비하고,
상기 복수의 메모리 셀의 각각은 제1항 내지 제8항 중 어느 한 항에 기재된 저항 변화형 불휘발성 기억 장치를 구비하는 반도체 장치. - 제10항에 있어서,
스위치 블록을 구비하는 FPGA부를 더 구비하고,
상기 스위치 블록은 복수의 스위치를 포함하고,
상기 복수의 스위치의 각각은,
제3 전극과,
상기 제3 전극 상에 설치되고, 인가하는 전압에 의해 저항이 변화되는 제2 저항 변화층과,
상기 제2 저항 변화층 상에 설치되고, 필라멘트를 형성하는 제2 안정층과,
상기 제2 안정층 상에 설치된 제4 전극을 구비하고,
상기 제2 저항 변화층의 막 두께는 상기 복수의 메모리 셀의 각각의 저항 변화층의 막 두께보다도 두꺼운 반도체 장치. - 저항 변화형 불휘발성 기억 장치의 동작 방법으로서,
여기서, 상기 저항 변화형 불휘발성 기억 장치는,
제1 전극과,
상기 제1 전극 상에 설치된 저항 변화부와,
상기 저항 변화부 상에 설치된 제2 전극을 구비하고,
상기 저항 변화부는,
상기 제1 전극 상에 설치되고, 인가하는 전압에 의해 저항이 변화되는 저항 변화층과,
상기 저항 변화층 상에 설치되고, 필라멘트를 형성하는 안정층을 구비하고,
상기 저항 변화층과 상기 안정층은 상이한 금속 산화물이며,
상기 저항 변화층의 산화물 생성 에너지는 상기 안정층의 산화물 생성 에너지보다도 높고,
상기 저항 변화층의 막 두께는 상기 오프 상태의 저항이 상기 막 두께로 율속되는 범위의 저항이 되는 바와 같은 값을 갖고,
상기 저항 변화형 불휘발성 기억 장치의 동작 방법은,
상기 저항 변화부를 포밍할 경우, 상기 제1 전극과 상기 제2 전극 사이에 포밍 전압을 인가하여 상기 저항 변화층 및 상기 안정층에 필라멘트를 형성하는 스텝과,
상기 저항 변화부를 오프 상태로 할 경우, 상기 제1 전극과 상기 제2 전극 사이에 오프 전압을 인가하여 상기 저항 변화층의 필라멘트를 제외하는 스텝과,
상기 저항 변화부를 온 상태로 할 경우, 상기 제1 전극과 상기 제2 전극 사이에 온 전압을 인가하여 상기 저항 변화층의 필라멘트를 형성하는 스텝을 구비하는 저항 변화형 불휘발성 기억 장치의 동작 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2011-200406 | 2011-09-14 | ||
| JP2011200406A JP5687978B2 (ja) | 2011-09-14 | 2011-09-14 | 抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の動作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130029352A true KR20130029352A (ko) | 2013-03-22 |
Family
ID=47829734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120101758A KR20130029352A (ko) | 2011-09-14 | 2012-09-13 | 저항 변화형 불휘발 기억 장치, 반도체 장치 및 저항 변화형 불휘발 기억 장치의 동작 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8767439B2 (ko) |
| JP (1) | JP5687978B2 (ko) |
| KR (1) | KR20130029352A (ko) |
| CN (1) | CN103000806B (ko) |
| TW (1) | TWI540775B (ko) |
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-
2011
- 2011-09-14 JP JP2011200406A patent/JP5687978B2/ja not_active Expired - Fee Related
-
2012
- 2012-07-31 US US13/563,604 patent/US8767439B2/en active Active
- 2012-08-10 TW TW101129120A patent/TWI540775B/zh not_active IP Right Cessation
- 2012-09-13 CN CN201210339422.2A patent/CN103000806B/zh not_active Expired - Fee Related
- 2012-09-13 KR KR1020120101758A patent/KR20130029352A/ko active IP Right Grant
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Also Published As
| Publication number | Publication date |
|---|---|
| JP5687978B2 (ja) | 2015-03-25 |
| CN103000806A (zh) | 2013-03-27 |
| TWI540775B (zh) | 2016-07-01 |
| US8767439B2 (en) | 2014-07-01 |
| TW201314982A (zh) | 2013-04-01 |
| CN103000806B (zh) | 2017-10-13 |
| US20130064002A1 (en) | 2013-03-14 |
| JP2013062401A (ja) | 2013-04-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |