CN103000806B - 电阻变化型非易失性存储器件及其操作方法、半导体器件 - Google Patents

电阻变化型非易失性存储器件及其操作方法、半导体器件 Download PDF

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Abstract

本发明涉及电阻变化型非易失性存储器件及其操作方法、半导体器件。提出一种电阻变化型非易失性存储器件，其能够执行低压和高速切换行为，同时抑制变化。该电阻变化型非易失性存储器件具备第一电极；设置在第一电极上的电阻变化部；以及设置在电阻变化部上的第二电极。电阻变化部具备设置在第一电极上并通过施加的电压经历电阻变化的电阻变化层以及设置在电阻变化层上并形成细丝的稳定层。电阻变化层和稳定层由彼此不同的金属氧化物制成。电阻变化层的氧化物形成能高于稳定层的氧化物形成能。电阻变化层具有如下膜厚，使得允许电阻变化部在断开状态下的电阻处于由该膜厚确定的范围内。

Description

电阻变化型非易失性存储器件及其操作方法、半导体器件
相关申请交叉引用
将2011年9月14日提交的日本专利申请2011-200406的公开，包括说明书、附图和摘要，整体并入本文作为参考。
技术领域
本发明涉及电阻变化型非易失性存储器件、半导体器件以及操作电阻变化型非易失性存储器件的方法。
背景技术
在非易失性存储器领域中，已经对闪存、铁电存储器（铁电随机存取存储器；FeRAM）、磁存储器（磁随机存取存储器；MRAM）、OUM（奥弗辛斯基电效应统一存储器）等进行了大量研究。但是，作为不同于上述现有技术的非易失性存储器，最近已经提出一种电阻变化型存储器（电阻随机存取存储器；ReRAM）。例如，在非专利文献1中公开的一种电阻变化型存储器，能够通过应用电压脉冲设定存储单元中的电阻变化元件的电阻变化层的电阻来写入数据。此外，其能够以非破坏性方式通过测量电阻来读取数据。这种电阻变化型存储器可以是多值的，因为存储单元具有小面积。因此，其具有超越现有的非易失性存储器的可能性。在非专利文献1中，将PCMO（Pr0.7Ca0.3MnO3）以及YBCO（YBa2Cu3Oy）用作电阻变化层。
还已经存在关于电阻变化型存储器的提议。例如，非专利文献2或非专利文献3提出通过将两个电阻变化层夹在上电极和下电极之间获得的堆叠结构作为电阻变化型存储器的电阻变化元件。图1A和图1B是示出非专利文献2或非专利文献3中提出的电阻变化型存储器的主要部分的构造的横截面图。图1A示出电阻变化型存储器150的存储单元中的一个。该存储单元具备控制晶体管102和电阻变化元件101（1T1R型）。图1B示出该电阻变化元件101。电阻变化元件101具有堆叠结构，该堆叠结构通过将作为第一电阻变化层112的Ta2O5层和作为第二电阻变化层113的TiO2层夹在上电极111和下电极114之间而获得。第一电阻变化层112（Ta2O5层）和第二电阻变化层113（TiO2层）的膜厚例如分别是10nm和3nm。
用于存储单元的控制晶体管102形成在半导体衬底140的表面区域中。控制晶体管102具备栅极绝缘膜123、栅极122（字线）、漏极121、源极124以及侧壁125。接触104分别耦合在漏极121和源极124上。控制晶体管102和接触104由第一层间绝缘膜131覆盖。漏极121一侧上的接触104耦合至第一布线103。电阻变化元件101耦合至第一布线103。第一通路109耦合在电阻变化元件101上。第二布线106（位线）耦合在第一通路109上。另一方面，源极124一侧上的接触104耦合至公共线108。第一布线103、电阻变化元件101、第一通路109以及公共线108由第二层间绝缘膜132覆盖。
以下将说明具有上述Ta2O5层/TiO2层（第一电阻变化层112/第二电阻变化层113）堆叠结构的电阻变化元件101的双极型切换方法。电阻变化元件101的电阻在初始状态下为1GΩ或更大。首先，通过将高电压施加（成型（Forming））至电阻变化元件101而形成穿过堆叠结构的导电路径（细丝（filament））。这就降低了电阻变化元件101的电阻（至10kΩ或更低）。推测这种细丝（导电路径）是由Ta2O5层和TiO2层中的氧空位连接而形成的，并且其显示出欧姆导电机制。随后，通过将负电压（断开电压）施加至上电极111（断开操作）而发生从低电阻状态（导通状态）至高电阻状态（断开状态）的切换。因此，电阻变化元件101具有高达0.01MΩ或更高的电阻（RH:断开电阻）。在断开电阻状态下，在TiO2层中形成隧道势垒并且其分断细丝从而增大电阻。Ta2O5层在形成细丝时保持其稳定状态。随后，通过将正的高电压（导通电压）施加至上电极111而发生从高电阻状态（断开状态）至低电阻状态（导通状态）的切换。因此，电阻变化元件101具有低至10kΩ或更低的电阻（RL:导通电阻）。希望导通操作条件和断开操作条件的目标值是±5V或更小/10μsec或更小。而且，非专利文献3通过证实报导了断开操作之后的电阻可以是多值的。非专利文献4报导了断开电阻值取决于TiO2层中形成以分断细丝的隧道势垒的宽度。
作为现有技术，日本专利特开No.2008-21750（专利文献1；对应于美国专利申请US2008048164（A1））公开了一种电阻变化元件。该电阻变化元件具有第一电极、第二电极以及堆叠在第一电极和第二电极之间的电阻变化层和绝缘层。绝缘层具有0.5nm或更大但不大于5nm的厚度。电阻变化层是通过在第一电极和第二电极之间施加电压或电流而能够在两种或更多种电阻不同的状态之间改变的层。电阻变化层主要由过渡金属氧化物构成。
日本专利特开No.2009-21524（专利文献2）公开了一种电阻变化元件。该电阻变化元件包括衬底、布置在衬底上的下电极和上电极以及布置在下电极和上电极之间的电阻变化层。在该电阻变化元件中，在下电极和上电极之间存在两种或更多种电阻不同的状态。在该电阻变化元件中，通过在下电极和上电极之间施加驱动电压或电流而发生选自该两种或更多种状态中一种状态向另一状态的改变。电阻变化层具有多层结构，其包含由钽的氧化物或氮氧化物制成的两个或更多个膜，且每个膜都具有2nm或更小的厚度。
日本专利特开No.2009-135370（专利文献3）公开了一种非易失性存储元件。该非易失性存储元件具备第一电极、第二电极以及电阻变化层，该电阻变化层插入在第一电极和第二电极之间并取决于第一电极和第二电极之间发送的电信号而经历可逆的电阻改变。该电阻变化层具有堆叠结构，该堆叠结构包含由钽之外的过渡金属的氧化物构成的第一氧化物层以及由钽的氧化物构成的第二氧化物层。第二氧化物层的厚度大于第一氧化物层的厚度。
日本专利特开No.2009-212380（专利文献4）公开了一种电阻变化型存储器。该电阻变化型存储器包括电阻变化元件，该电阻变化元件具有夹在一对电极之间的电阻变化层。在该电阻变化型存储器中，电阻变化层具有多晶氧化物膜和比该多晶氧化物膜厚的非晶氧化物膜的膜堆叠。
日本专利特开No.2010-21381（专利文献5）公开了一种非易失性存储元件。该非易失性存储元件具备第一电极、第二电极以及电阻变化层，该电阻变化层插入在第一电极和第二电极之间并取决于施加在这些电极之间的电信号经历可逆的电阻改变。该非易失性存储元件取决于施加在第一电极和第二电极之间的极性不同的电信号而在第一电极和第二电极之间经历可逆的电阻改变。该电阻变化层至少具有通过堆叠第一氧欠缺锆氧化物层和第二氧欠缺锆氧化物层而获得的堆叠结构，该第一氧欠缺锆氧化物层是导电的并且具有由ZrOx（其中0.9≤x≤1.4）表示的组成，该第二氧欠缺锆氧化物层是导电的并且具有由ZrOy（其中1.9≤x≤2.0）表示的组成。
日本专利No.4469023（专利文献6；对应美国专利申请号US2011002154（A1））公开了一种非易失性存储元件。该非易失性存储元件具备第一电极、第二电极以及电阻变化层，该电阻变化层插入在第一电极和第二电极之间并取决于施加在这些电极之间的电信号经历可逆的电阻改变。该非易失性存储元件取决于施加在第一电极和第二电极之间极性不同的电信号而在第一电极和第二电极之间经历可逆的电阻改变。该电阻变化层具有通过堆叠第二氧欠缺铪氧化物层和第一氧欠缺铪氧化物层而获得的堆叠结构，该第二氧欠缺铪氧化物层是导电的并且具有由HfOx（其中0.9≤x≤1.6）表示的组成，该第一氧欠缺铪氧化物层是导电的并且具有由HfOy（其中1.8<y<2.0）表示的组成。
WO2008/038365（专利文献7；对应美国专利US7764160（B2））公开了一种电阻变化元件。该电阻变化元件具有堆叠结构，该堆叠结构包括第一电极、第二电极、氧离子迁移层以及氧离子形成促进层，该氧离子迁移层位于第一电极和第二电极之间并能够形成由因为该层中的氧离子迁移而产生的氧空位构成的低电阻路径，该氧离子形成促进层位于氧离子迁移层和第一电极之间，同时接触氧离子迁移层。
【专利文献】
【专利文献1】
日本专利特开No.2008-21750
【专利文献2】
日本专利特开No.2009-21524
【专利文献3】
日本专利特开No.2009-135370
【专利文献4】
日本专利特开No.2009-212380
【专利文献5】
日本专利特开No.2010-21381
【专利文献6】
日本专利No.4469023
【专利文献7】
WO2008/038365
【非专利文献】
【非专利文献1】
W.W.Zhuang等人，Novel Colossal Magnetoresistive Thin Film NonvolatileResistance Random Access Memory（RRAM）”,IEDM,Article Number:7.5,pp.193-196,2002.
【非专利文献2】
M.Terai等人，Effect of ReRAM-Stack Asymmetry on Read DisturbImmunity”,IRPS Tech.Dig.,p.134-138,2009.
【非专利文献3】
M.Terai等人，“Resistance Controllability of Ta2O5/TiO2 Stack ReRAM forLow-Voltage and Multilevel Operation”,IEEE Electron Device Letter,Vol.31,Issue.3,pp.204-206,2010.
【非专利文献4】
Y.Sakotsubo等人，“Physical Model for Reset State of Ta2O5/TiO2-StackedResistance Random Access Memory”,JJAP,Vol.49,04DD19,2010.
发明内容
基于测试结果，本发明人在世界上首次发现图1A和1B中所示的电阻变化型存储器的新问题及其机理。以下将说明其细节。
首先将说明在从断开状态切换至导通状态时，在断开电阻与导通操作速度之间的关系。
图2A至2C是示出当使用图1A中所示的电阻变化型存储器结构时，在复位操作、导通操作和另一导通操作时的切换电流的瞬态响应的曲线图。此处使用的电阻变化型存储器（电阻变化元件）具有上电极/第一电阻变化层/第二电阻变化层/下电极=Ru/TaO（10nm）/TiO（3nm）/Ru的结构。
图2A示出复位操作时（RL（2kΩ）→RH（1GΩ））的切换电流的瞬态响应。断开电流值（μA）、断开电压脉冲值（V）以及时间（nsec.）分别沿着左侧纵坐标、右侧纵坐标和横坐标绘出。在这种情况下，施加-2.5V和2μsec的断开电压脉冲。如该曲线图中所示，设定状态下的样品的切换电流（断开电流）在施加断开电压脉冲之后立即（时间＝0nsec）显示峰值（约-150μA），即，在施加之后约100nsec以及在小于300nsec的时间段之后，电阻的增大完全阻止电流流动（0μA）。这意味着在小于300nsec的相对早的时间段内完成切换至高电阻状态（RH）。
图2B示出导通操作时（RH（1GΩ）→RL（1.5kΩ））的切换电流的瞬态响应。导通电流值（A）、导通电压脉冲值（V）以及时间（nsec.）分别沿着左侧纵坐标、右侧纵坐标和横坐标绘出。在这种情况下，施加+5V和250μsec的导通电压脉冲。如该曲线图中所示，从1GΩ的高电阻状态（RH）至低电阻状态（RL）的切换电流（导通电流）即使在施加导通电压脉冲（时间＝0μsec）之后也不经历长时间改变，并且在脉冲施加开始后经过300μsec或更长的时间之后，其由于电阻的降低而增大（约-0.0002A）。这意味着假如导通操作条件下的目标值是10μsec或更小，则切换至低电阻状态（RL）的时间明显不同于目标值。
另一方面，图2C示出导通操作时切换电流的瞬态响应（RH（1MΩ）→RL（1.5kΩ））。类似于图2B，导通电流值（A）、导通电压脉冲值（V）以及时间（nsec.）分别沿着左侧纵坐标、右侧纵坐标和横坐标绘出。在这种情况下，类似于图2B，施加+5V和250μsec的导通电压脉冲。如该曲线图中所示，从1MΩ的高电阻状态（RH）至低电阻状态（RL）的切换电流（导通电流）在施加导通电压脉冲后（时间＝40μsec），即通过电阻降低而在施加的若干μsec之后立即增大（约-0.0002A）。这意味着切换至低电阻状态（RL）的时间几乎达到目标值。
根据上述发现，从1GΩ的高电阻状态（RH）切换至低电阻状态（RL）所需的时间大于从1MΩ的高电阻状态（RH）切换至低电阻状态（RL）所需的时间。这意味着当断开电阻高（1GΩ）时的导通操作速度小于当断开电阻低（1MΩ）时的导通操作速度。因此，这已经说明在从断开状态切换至导通状态时，导通操作速度取决于断开电阻。
以下将说明在从断开状态切换至导通状态时，在断开电压和导通操作成功率之间的关系。
图3A是示出在高电阻状态（断开状态）下将从2V至7V的导通电压脉冲施加至多个样品时的电阻分布的曲线图（威伯尔图表（Weibull plot））。沿着横坐标绘出样品的电阻（Ω）且沿着纵坐标绘出与具有该电阻的样品的概率（频数）F有关的Ln（-Ln（1-F））。每个样品都具有图1A中所示的构造。由于通过施加-2.5V的断开电压脉冲而导致电阻从低电阻状态（RL）增大，因此它们处于断开状态。该曲线图示出在断开状态下，通过对样品施加从2V至9V（固定在2μsec的脉冲宽度）的导通电压脉冲而尝试电阻降低（导通操作）时的电阻分布。图3B是示出图3A的情况下的导通操作（低电阻）成功率的曲线图。沿着横坐标绘出导通电压脉冲的电压且沿着纵坐标绘出操作成功率。
如图3A中所示，在施加2V的导通电压脉冲之后的电阻分布（空心三角形）没有示出与断开电阻分布（空心圆形）的任何改变。但是，通过施加3V以上的导通电压脉冲，具有低断开电阻的存储单元逐渐开始电阻降低。但是即使通过施加高达9V的导通电压脉冲，一些存储单元也不会降低它们的电阻。已经发现，特别是具有较高断开电阻的存储单元难以降低它们的电阻。如图3B中所示，当通过施加-2.5V的断开电压脉冲以增加电阻而造成切换至断开状态时，导通操作（电阻降低）成功率在从2至9V的导通电压脉冲下不会达到100％，这是因为存在具有高断开电阻的存储单元。因此，这已经说明具有高断开电阻的存储单元成为降低导通操作成功率的一个因素。
图4示出导通操作成功率与断开电压的相关性。沿着横坐标绘出导通电压脉冲的电压且沿着纵坐标绘出导通操作成功率。空心三角形示出图3B中所示情况。空心圆形示出通过施加-2.0V的断开电压脉冲来增大电阻以产生初始状态，并且如图3A中所示情况尝试导通操作（电阻降低）的情况。该曲线图明显示出通过降低断开电压（绝对值）（从空心三角形：-2.5V至空心圆形:-2.0V），可以降低导通电压。这是因为通过降低断开电压（绝对值），导通操作之前的断开电阻分布移动到低电阻侧而发生。换言之，具有高断开电阻的存储单元的数量降低，则可能降低其电阻的存储单元的数量增加。因此，导通操作（电阻降低）成功率达到100％。因此已经发现断开电阻分布移动到低电阻侧有助于降低导通电压并提高导通操作成功率。但是，导通电压会显著变化。
以下说明从导通状态切换到断开状态时，在断开电阻和断开电压的分布之间的关系。
图5示出导通状态电阻分布和断开状态电阻与断开电压的相关性。沿着横坐标绘出样品电阻（Ω）且沿着纵坐标绘出与具有该电阻的样品的概率（频数）F有关的Ln（-Ln（1-F））。在该曲线图中，实心圆形示出导通（低电阻）态且空心圆形示出通过施加-1.5V的断开电压脉冲而使电阻高的状态。空心方形示出通过施加-2.0V的断开电压脉冲而使电阻高的状态。空心三角形示出通过施加-2.5V的断开电压脉冲而使电阻高的状态。如该曲线图中所示，已经说明在各种情况下，当在相同条件下实施断开操作（电阻增大）时，在这些存储单元中断开电阻明显变化。需要检验操作（Verify Operation）以便减小断开电阻的这种变化。但是检验操作会浪费相当多的时间。
以下将说明导致上述问题的机理。
图6是示出在具有图1A中所示的构造的电阻变化元件中的导通操作机理的示意图。图6在其顶部具有电阻变化元件101的示意图。在图6中，（a）是示出在高电阻状态（断开状态：断开电阻RH1）下的电阻变化元件101的第二电阻变化层113中的势垒的示意图；（b）是示出在低电阻状态（导通状态：导通电阻RL）下的电阻变化元件101的第二电阻变化层113中的势垒的示意图；（c）是示出在另一高电阻状态（断开状态：断开电阻RH2（>RH1））下的电阻变化元件101的第二电阻变化层113中的势垒的示意图；且（d）是示出在低电阻状态（导通状态：导通电阻RL）下的电阻变化元件101的第二电阻变化层113中的势垒的示意图。
在TiOx（第二电阻变化层113）/TaOx（第一电阻变化层112）堆叠中，通过成型操作而形成示出欧姆传导的细丝116和115。随后，通过断开操作，在第二电阻变化层113（TiOx）（图6（a））中形成分断细丝116的隧道势垒B并增大电阻。但是推测细丝116残留。断开电压的提高增大了隧道势垒B的宽度，这致使更高的电阻（RH2>RH1）（图6（c））。推测细丝116仍然残留。当断开电压进一步增大时，隧道势垒B的宽度变成等于第二电阻变化层113的宽度（最大断开电阻）。这里，推测细丝116首次消失。
基于这些发现，如图6（a）和图6（c）中所示，推测发生由断开操作导致的断开电阻的变化是归因于在存储单元中的隧道势垒B的宽度的差。换言之，推测发生断开电阻在执行断开操作时的变化是归因于存储单元中细丝116的长度的差。另一方面，推测导通操作是一种作用于在施加导通电压时通过应力场或应力电流来击穿上述隧道势垒B的机理（图6（b）、图6（d））。因此推测发生导通电压在执行导通操作时的这些变化是归因于击穿隧道势垒B所需的导通电压由于在存储单元中的隧道势垒B的宽度差，即如图6（a）和图6（c）中所示的断开电阻的差而变化。
因此需要开发能在电阻变化型非易失性存储器件中实现低电压以及高速切换行为同时减小变化的技术。
以下将使用在实施本发明的模式时使用的数字或标记来说明克服上述问题的方式。这些数字或标记在括号中示出，以清楚说明权利要求中的描述以及用于实施本发明的模式之间的对应关系。这些数字或标记不应用于解释权利要求中所述的本发明的技术范围。
本发明的电阻变化型非易失性存储器件具备：第一电极（14）；电阻变化部（18），其设置在第一电极（14）上；以及第二电极（11），其设置在电阻变化部（18）上。电阻变化部（18）设置在第一电极（14）上，并且具备：电阻变化层（13），其通过施加电压而经历电阻变化，以及稳定层（12），其设置在电阻变化层（13）上并形成细丝。电阻变化层和稳定层分别由不同金属氧化物制成。电阻变化层的氧化物形成能高于稳定层的氧化物形成能。电阻变化层（13）具有如下膜厚，使得允许电阻变化部在断开状态下的电阻落入由该膜厚确定的范围内。
本发明的半导体器件具备：存储器部（80），其具有多个存储单元（MC）；以及逻辑部（60），其利用存储器部（80）执行数据处理。存储单元（MC）每个均具有上段中说明的电阻变化型非易失性存储器件（1）。
在操作本发明的电阻变化型非易失性存储器件的方法中，电阻变化型非易失性存储器件具备：第一电极（14）；电阻变化部（18），其设置在第一电极（14）上；以及第二电极（11），其设置在电阻变化部（18）上。电阻变化部（18）设置在第一电极（14）上并具备：电阻变化层（13），其通过施加电压而经历电阻变化；以及稳定层（12），其设置在电阻变化层（13）上并形成细丝。电阻变化层和稳定层分别由不同金属氧化物制成。电阻变化层的氧化物形成能高于稳定层的氧化物形成能。电阻变化层（13）具有如下膜厚，使得允许电阻变化部在断开状态下的电阻落入由该膜厚确定的范围内。操作电阻变化型非易失性存储器件的方法具有：当使电阻变化部（18）成型时，在第一电极（14）和第二电极（11）之间施加成型电压以在电阻变化层（13）和稳定层（12）中形成细丝的步骤；当使电阻变化部（18）改变为断开状态时，在第一电极（14）和第二电极（11）之间施加断开电压以从电阻变化层（13）中移除细丝的步骤；以及当使电阻变化部（18）改变为导通状态时，在第一电极（14）和第二电极（11）之间施加导通电压以形成电阻变化层（13）的细丝的步骤。
本发明能在电阻变化型非易失性存储器件中实现低电压且高速切换行为，同时又能减小变化。
附图说明
图1A是示出非专利文献2或非专利文献3中提出的电阻变化型存储器的主要部分的构造的横截面图；
图1B是示出非专利文献2或非专利文献3中提出的电阻变化型存储器的主要部分的构造的横截面图；
图2A是当采用图1A中所示的电阻变化型存储器的结构时在复位操作时的切换电流的瞬态响应的曲线图；
图2B是当采用图1A中所示的电阻变化型存储器的结构时在导通操作时的切换电流的瞬态响应的曲线图；
图2C是当采用图1A中所示的电阻变化型存储器的结构时在导通操作时的切换电流的瞬态响应的曲线图；
图3A是示出在高电阻状态下将从2V至7V的导通电压脉冲分别施加至多个样品时的电阻分布的曲线图（威伯尔图表）；
图3B是示出在图3A的情况下的导通操作（电阻降低）成功率的曲线图；
图4示出导通操作成功率的断开电压相关性；
图5示出导通状态电阻分布以及断开状态电阻分布的断开电压相关性；
图6是示出具有图1A中的构造的电阻变化元件中的导通操作机理的示意图；
图7包括示出根据本发明第一实施例的电阻变化型非易失性存储器件中的电阻变化元件的构造的横截面图以及示出在断开状态下电子感受的电势的曲线图；
图8A包括根据本发明第一实施例的电阻变化型非易失性存储器件中的电阻变化元件的细丝的示意图以及示出载流子感受的电势的曲线图；
图8B包括根据本发明第一实施例的电阻变化型非易失性存储器件中的电阻变化元件的细丝的示意图以及示出载流子感受的电势的曲线图；
图8C包括根据本发明第一实施例的电阻变化型非易失性存储器件中的电阻变化元件的细丝的示意图以及示出载流子感受的电势的曲线图；
图8D包括根据本发明第一实施例的电阻变化型非易失性存储器件中的电阻变化元件的细丝的示意图以及示出载流子感受的电势的曲线图；
图8E包括根据本发明第一实施例的电阻变化型非易失性存储器件中的电阻变化元件的细丝的示意图以及示出载流子感受的电势的曲线图；
图9是示出断开操作之后的电阻与电阻变化层13的膜厚以及与断开电压的相关性；
图10A是示出根据本发明第二实施例的电阻变化型非易失性存储器件的主要部分的构造的横截面图；
图10B是示出根据本发明第二实施例的电阻变化型非易失性存储器件的主要部分的构造的横截面图；
图11A是示出制造根据本发明第二实施例的电阻变化型非易失性存储器件的方法的横截面图；
图11B是示出制造根据本发明第二实施例的电阻变化型非易失性存储器件的方法的横截面图；
图11C是示出制造根据本发明第二实施例的电阻变化型非易失性存储器件的方法的横截面图；
图11D是示出制造根据本发明第二实施例的电阻变化型非易失性存储器件的方法的横截面图；
图11E是示出制造根据本发明第二实施例的电阻变化型非易失性存储器件的方法的横截面图；
图11F是示出制造根据本发明第二实施例的电阻变化型非易失性存储器件的方法的横截面图；
图11G是示出制造根据本发明第二实施例的电阻变化型非易失性存储器件的方法的横截面图；
图11H是示出制造根据本发明第二实施例的电阻变化型非易失性存储器件的方法的横截面图；
图12是示出根据本发明第二实施例的电阻变化型非易失性存储器件和关于图1A的电阻变化型非易失性存储器件之间在导通/断开重复时的电阻变化的比较结果的曲线图；
图13是示出根据本发明第三实施例的半导体器件的构造的一个实例的框图；
图14是示出图13中所示的半导体器件的FPGA部和存储器部的构造的一个实例的示意图；
图15是示出在电阻变化元件的导通状态和断开状态下的FPGA部和存储器部的电阻的图表；
图16A示出图14的FPGA部的纵横开关的构造的一个实例；
图16B示出图14的FPGA部的纵横开关的构造的一个实例；
图17A是示出FPGA部的纵横开关的行为的实例的曲线图；
图17B是示出FPGA部的纵横开关的行为的实例的曲线图；
图17C是示出FPGA部的纵横开关的行为的实例的曲线图；
图18A是示出根据本发明第三实施例的半导体器件的构造的一个实例的横截面图；
图18B是示出根据本发明第三实施例的半导体器件的构造的一个实例的横截面图；
图18C是示出根据本发明第三实施例的半导体器件的构造的一个实例的横截面图；
图19是示出图18的存储器部中的电阻变化元件的读取电流和读取电压之间关系的实例的曲线图；
图20A是示出制造根据本发明第三实施例的半导体器件的方法的横截面图；
图20B是示出制造根据本发明第三实施例的半导体器件的方法的横截面图；
图20C是示出制造根据本发明第三实施例的半导体器件的方法的横截面图；
图20D是示出制造根据本发明第三实施例的半导体器件的方法的横截面图；
图20E是示出制造根据本发明第三实施例的半导体器件的方法的横截面图；
图20F是示出制造根据本发明第三实施例的半导体器件的方法的横截面图；
图20G是示出制造根据本发明第三实施例的半导体器件的方法的横截面图。
具体实施方式
以下将参考附图说明根据本发明实施例的电阻变化型非易失性存储器件、半导体器件以及操作电阻变化型非易失性存储器件的方法。
（第一实施例）
以下将参考附图说明根据本发明第一实施例的电阻变化型非易失性存储器件的构造。图7包括示出根据本发明第一实施例的电阻变化型非易失性存储器件中的电阻变化元件构造的横截面图以及示出断开状态下电子感受的电势的曲线图。根据本实施例的电阻变化元件1具备下电极14、设置在下电极14上的电阻变化部18以及设置在电阻变化部18上的上电极11。该电阻变化元件1是细丝类型，其中导电路径（细丝）通过最初的成型操作在电阻变化部18的一部分中形成。由此形成的细丝的一部分用于在导通状态（低电阻状态）和断开状态（高电阻状态）之间切换。相应状态下的电阻大小具有以下关系：（成型之前的初始状态下的电阻）>（断开状态下的电阻）>（导通状态下的电阻），简言之，（初始电阻）>（断开电阻）>（导通电阻）。因此，在成型之前，该电阻变化元件1在低于初始电阻的电阻区域内操作（导通状态和断开状态）。
电阻变化部18具备电阻变化层13和稳定层12。电阻变化层13设置在下电极14上并且其电阻随施加至该电阻变化层13的电压变化。这意味着该电阻变化层13响应于产生导通状态的导通操作（电阻降低操作）或产生断开状态的断开操作（电阻增大操作）而具有降低的电阻或增加的电阻。稳定层12设置在电阻变化层13上并通过成型操作而形成稳定的细丝。一旦形成细丝，该细丝便保持稳定，而与产生导通状态的导通操作或产生断开状态的断开操作无关。这意味着其中已经形成细丝的稳定层12具有低电阻。应注意电阻变化层13和稳定层12可以相反的顺序进行堆叠。
因此，该电阻变化元件1的断开电阻大致等于电阻变化层13的初始电阻（成型之前的电阻）。换言之，断开电阻由电阻变化层13的电阻确定，且电阻变化部18的电阻变化大致等于电阻变化层13的电阻变化。此时，电阻变化层13的膜厚优选等于断开状态下形成的隧道势垒B0的宽度。这意味着电阻变化层13的膜厚优选等于通过断开操作施加的断开电压的最小值时形成的隧道势垒B0的宽度。替代地，电阻变化层13的膜厚不取决于由断开操作施加的断开电压的大小，而是优选具有如下的膜厚，使得允许断开电阻落入由电阻变化层13的膜厚限定（确定）的范围内。换言之，电阻变化元件1优选地在断开电阻的最大值由电阻变化层13的膜厚限定（确定）的范围内操作。
即使将要施加至电阻变化层13的断开电压例如由于电阻变化层13的膜厚变化而随电阻变化元件1不同，但如果电阻变化层13足够薄，则电阻变化层13的细丝（16）在任意电阻变化元件1中消失。这意味着在任意电阻变化元件1中，其中形成的隧道势垒具有等于电阻变化层13的膜厚的宽度，且其示出不具有细丝（16）的电阻变化层13本身的断开电阻。
电阻变化层13和稳定层12分别由不同金属氧化物制成。电阻变化层13的氧化物形成能优选高于稳定层12的氧化物形成能。以下将说明其原因。当稳定层12例如由Ta2O5（氧化物形成能：ΔHf/氧=409.2eV）制成时，电阻变化层13例如优选由氧化钛（TiO2:ΔHf/氧=472.5eV）、氧化铝（Al2O3:ΔHf/氧=558eV）、氧化锆（ZrO2:ΔHf/氧=550.3eV）或氧化铪（HfO2:ΔHf/氧=572.5eV）制成。此外，电阻变化层的材料可以包含异种金属，诸如铝（Al）、钴（Co）、铬（Cr）、钛（Ti）或锂（Li）。另一方面，稳定层12的材料不限于Ta2O5，具有比电阻变化层13的氧化物形成能低的氧化物形成能的任意材料均可以产生本实施例的优势。例如，通过使用二氧化硅（SiO2:ΔHf/氧=455V）、氧化钴（CoO:ΔHf/氧=237V）或氧化钨（WO3:ΔHf/氧=280V）作为稳定层12并且将其与上述电阻变化层13组合使用可以获得类似的优势。
下电极14和上电极11不受限制，只要它们基本上具有导电性。下电极14和上电极11例如可以由金（Au）、镍（Ni）、钴（Co）、铂（Pt）、钌（Ru）、钨（W）、铱（Ir）、钛（Ti）、铜（Cu）、钽（Ta）、铱钽合金（Ir-Ta）或氧化铟锡（ITO）、其合金或其氧化物、氮化物、氟化物、碳化物或硅化物制成。替代地，这些电极可由这些材料的膜堆叠制成。
以下将参考附图说明根据本发明第一实施例的电阻变化型非易失性存储器件的行为。图8A至图8E是根据本发明第一实施例的电阻变化型非易失性存储器件中的电阻变化元件的细丝的示意图以及示出载流子感受的电势的曲线图。但是，图8A，图8B，图8C，图8D以及图8E示出电阻变化元件1的细丝以及分别在电阻变化元件1的初始状态下、在成型后的低电阻状态下（RL）、在断开操作后的高电阻状态下（RH1）、在导通操作后的低电阻状态下（RL）以及在断开操作后的高电阻状态下（RH1）由电子感受的电势。
在初始状态下（图8A），在夹在下电极14和上电极11之间的电阻变化层13/稳定层12（电阻变化部18）中还未形成导电路径并形成了宽电势势垒。此时，下电极14和上电极11（电阻变化部18）之间的初始电阻是1GΩ以上。此外，初始导电路径对应于下电极14和上电极11与电阻变化部18之间的整个接触表面，因此电阻取决于电极面积，并且电阻随电极面积的减小而增大。此外，电阻取决于电阻变化层13和稳定层12的厚度并且随各个层的厚度增加而增大。
随后，在下电极14和上电极13之间施加电压（这里将+5V电压施加至上电极11）。因此，导电路径（细丝15和16）形成为穿过电阻变化部18（成型）（图8B）。成型是绝缘膜的软击穿机理。因此成型所需的电压取决于电阻变化层13和稳定层12的厚度。随着各个层的厚度增加，成型所需的电压也增大。细丝15和16由电阻变化层13/稳定层12中彼此连接的氧空位构成。当形成细丝15和16时，电阻变化部18处于低电阻状态（RL）并且其具有10kΩ或更小的电阻。细丝15和16显示出欧姆导电机理（与施加电压有关的线性电流特性）。细丝15和16形成在接触表面的一部分中，因此细丝15和16形成之后的电阻不取决于电极面积。因此电阻变化部18中具有细丝15和16，因此势垒消失。
随后，将负电压（断开电压）施加至上电极11以增大电阻变化部18的电阻（断开操作）（图8C）。因此，在电阻变化层13中重新形成隧道势垒（电势势垒）以切断细丝16。导电机理变为类似隧道的机理，并且电阻变化部18（电阻变化层13）具有增大的电阻（RH1）。这里，以下将探讨断开操作后的电阻与电阻变化层13的厚度以及与断开电压的相关性。
图9是示出断开操作后的电阻与电阻变化层13的厚度以及与断开电压的相关性的曲线图。沿着纵坐标绘出断开电阻（Ω），而沿着横坐标绘出电阻变化层13的厚度（nm）。该曲线图包括两种情况，即使用Ta2O5作为稳定层12并且TiO2作为电阻变化层13（表示为“TaO/TiO2”），以及使用Ta2O5作为稳定层12并且ZrO2作为电阻变化层13（表示为“TaO/ZrO2”）的情况。在各个情况下，从顶部起的线显示-2.5V、-2.0V、-1.5V和-1.0V的断开电压。
首先对使用TiO2的电阻变化层13进行说明。如曲线图中所示，当电阻变化层13厚时，断开电阻主要取决于断开电压。例如，当电阻变化层13的厚度超过2nm时，断开电阻取决于断开电压而显著变化。其发生原因是，由于断开操作而增大的电阻是部分地基于当施加断开电压时由电阻变化层13中的电场引起的氧离子的扩散。当施加高电压时，由于氧离子迁移而发生大量氧空位的恢复，形成电阻变化层13中的隧道势垒，从而导致电阻增大。但是由电阻变化层13中的电场引起的氧离子扩散量在存储单元之间存在不同，因此断开操作之后的电阻在存储单元之间明显变化。
在本实施例中，已经发现通过使电阻变化层13的氧化物形成能高于稳定层12的氧化物形成能，通过断开操作（将相对的正电压施加至接触电阻变化层13的电极）而选择性地仅在电阻变化层13中发生氧空位的恢复。此外，还已经发现通过使用上述方法，可以通过电阻变化层13的材料和电阻变化层13的厚度控制断开电阻的变化范围。还已经发现，因为其中形成隧道势垒的电阻变化层13的氧化物形成能高，因此即使在高温下存储也不能发生氧扩散，并且因此能够实现优良的高温稳定性。例如，在该曲线图中，在电阻变化层13的厚度小于1nm时，断开电阻变为等于电阻变化层13的初始电阻（成型前的单电阻变化层13的电阻）。这意味着当将电阻变化层13形成为超薄层（图中D2的范围内）时，断开操作之后的隧道势垒宽度由电阻变化层13的厚度自限制。在断开电压为-1V以下（绝对值为1V或更大）时，不能观察到断开电阻对断开电压的相关性。换言之，可以通过使用操作区域来减小断开电阻的变化，在该操作区域中电阻变化层13的厚度变为等于在断开操作之后的隧道势垒宽度。在此示出当将负电压施加至上电极11时的断开操作，其可以类似地应用于将正电压施加至下电极14时的断开操作。
当TiO2用作电阻变化层13时，因此可以通过将电阻变化层13的厚度降至不大于电阻变化层13的材料的固有的预定膜厚来满足上述条件，以便使得该层落入D2的范围内。这使得能够减小断开电阻的变化。这里，作为一个实例，当8nm厚的氧化钽（Ta2O5:ΔHf/氧=409.2eV）膜用作稳定层12并且氧化钛（TiO2:ΔHf/氧=472.5eV）用作电阻变化层13时，D2示出为电阻变化层13的优选膜厚范围。在这种情况下，通过将电阻变化层13的厚度调整为大于0（在膜可形成范围内）且小于1nm，可以减小断开电阻的变化。更优选地是将电阻变化层13的厚度调整为大于0（膜可形成范围）但小于0.8nm，因此使其落入曲线图中所示的D1的范围内。顺便提及，因为稳定层12稳定地形成细丝15，因此膜厚不限于上述值。
上述D1和D2示出当8nm厚的氧化钽（ΔHf/氧=409.2eV）膜用作稳定层12并且氧化钛（ΔHf/氧=472.5eV）用作电阻变化层13时的电阻变化层13的优选厚度范围。在这种情况下，稳定层12和电阻变化层13之间的氧化物形成能的差是63.3eV。但是基于上述说明，推测稳定层12和电阻变化层13之间的氧化物形成能的差的进一步增加将进一步减小断开电阻的变化。以下将说明使用ZrO2作为电阻变化层13以减小变化的实例。
例如，8nm厚的氧化钽（Ta2O5:ΔHf/氧=409.2eV）膜用作稳定层12并且氧化锆（ZrO2:ΔHf/氧=550.3eV）用作电阻变化层13。在这种情况下，稳定层12和电阻变化层13之间的氧化物形成能的差是141.1eV，这大于当TiO2用作电阻变化层13时的差的两倍。因此，还推测电阻变化层13的厚度的优选范围变为大于使用TiO2的电阻变化层13的厚度的两倍。
曲线图还示出当6nm厚的氧化钽（Ta2O5:ΔHf/氧=409.2eV）膜用作稳定层12并且氧化锆（ZrO2:ΔHf/氧=550.3eV）用作电阻变化层13时，电阻变化层13的厚度的优选范围D4。在这种情况下，可以使电阻变化层13的厚度为大于0（在膜可形成范围内）且小于2nm，更优选地为由D3示出的范围，即大于0（在膜可形成范围内）且小于1.6nm。这使得能够减小断开电阻的变化。顺便提及，稳定层12稳定地形成细丝15，因此膜厚不限于上述范围。
即使在氧化锆（ZrO2）由氧化铪（HfO2:ΔHf/氧=572.5eV）或氧化铝（Al2O2:ΔHf/氧=558.6eV）替代时，它们的氧化物形成能也接近氧化锆的氧化物形成能，因此它们的膜厚的优选范围几乎等于氧化锆的膜厚的优选范围。
当允许断开电阻发生一些变化时，其优选为10MΩ或更小，这是因为低断开电阻有助于导通操作的稳定性。更优选为1MΩ或更小，更进一步优选为0.7MΩ或更小。虽然没有提出特别的限制，但是考虑到材料、膜厚等，推测断开电阻的实际下限约为1kΩ。
随后，将正的高电压（导通电压）施加至上电极11以降低电阻变化部18的电阻（导通操作）（图8D）。通过施加电场，在电阻变化层13中再次形成氧空位，并且隧道势垒（电势势垒）消失，致使电阻再次降低（RL）。导通操作机理作用于击穿通过断开操作已经在电阻变化层13中形成的隧道势垒，从而导通电压和导通速度主要取决于断开电阻（背景技术中的说明：图2至图6）。在本实施例中，通过将隧道势垒的宽度控制为预定的小范围并防止宽度变化（使电阻变化层13的厚度彼此相等），可以减小断开电阻的变化并且也可以减小导通电压和导通速度的变化。
随后，通过将电压施加至上电极11，使受电阻变化层13的膜厚限制的隧道势垒在电阻变化层13中形成（图8C）和消失（图8D），从而可以重复在断开状态（图8C）和导通状态（图8D）之间的切换。例如，将电压（断开电压）施加至上电极11以增大电阻变化部18的电阻（断开操作）（图8E）。随后，以自限制方式在电阻变化层13中再次形成隧道势垒（电势势垒）以便切断细丝16，并且由于类似隧道的导电机理，电阻变化部18（电阻变化层13）具有增大的电阻（RH1）。
因此已经发现在本实施例中，断开状态电阻可以由电阻变化层13的膜厚控制。通过基于该发现以便通过电阻变化层13的膜厚确定断开状态的操作，可以减小断开电阻的变化并且还可以减小导通操作下的变化。这意味着通过使断开电阻等于由电阻变化层13的膜厚确定的电阻或通过使电阻变化层13的厚度等于断开状态下隧道势垒的宽度，可以减小断开电阻的变化且还可以减小导通操作下的变化。
在使用本实施例时，即使在没有进行检验操作的情况下，断开电阻也可以由电阻变化层13的材料或膜厚来限制，并且可以减小开电阻的变化。而且，断开电阻变化的减小致使实现电压降低以及导通操作的速度提升。
本发明可以应用至在电极之间具有稳定层和电阻变化层的堆叠结构并首先形成细丝的任何细丝型电阻变化元件。
（第二实施例）
以下将参考附图说明根据本发明第二实施例的电阻变化型非易失性存储器件的构造。在第二实施例中，将根据第一实施例的电阻变化元件应用至1T1R（1个晶体管和1个电阻）型电阻变化型存储器（ReRAM）。以下将详细说明第二实施例。
图10A和图10B是示出根据本发明第二实施例的电阻变化型非易失性存储器件的主要部分的构造的横截面图。图10A示出电阻变化型非易失性存储器件50中的一个存储单元。该存储单元具备控制晶体管2和电阻变化元件1（1T1R型）。图10B示出电阻变化元件1。电阻变化元件1具有通过将稳定层12和电阻变化层13夹在上电极11和下电极14之间而获得的堆叠结构。稳定层12和电阻变化层13的厚度例如分别是8nm和0.8nm。
存储单元的控制晶体管2形成在导体衬底40的表面区域中。控制晶体管2具备栅极绝缘膜23、栅极22（字线）、漏极21、源极24以及侧壁25。接触4分别耦合至漏极21和源极24。控制晶体管2和各个接触4都由第一层间绝缘膜31覆盖。漏极21一侧上的接触4耦合至第一层布线层（金属1）的第一布线3。电阻变化元件1设置在第一布线3上并耦合至第一布线3。通路（via）9耦合在电阻变化元件1上。通路9耦合至第二层布线层（金属2）上的第二布线6（位线）。另一方面，源极24一侧上的接触4耦合至公共线8。第一布线3、电阻变化元件1、通路9以及公共线8由第二层间绝缘膜32覆盖。
电阻变化元件1是第一实施例中所述的电阻变化元件。电阻变化层13的氧化物形成能优选高于稳定层12的氧化物形成能。当电阻变化层13的氧化物形成能更高时，在电阻变化层13中选择性发生氧空位的恢复，并且仅在电阻变化层13而几乎不在稳定层12中执行断开操作。这就能产生第一实施例的优势。
电阻变化层13的材料的实例包括氧化钛（TiO2）、氧化铝（Al2O3）、氧化锆（ZrO2）以及氧化铪（HfO2）。这些材料可以包含异种金属，例如铝（Al）、钴（Co）、铬（Cr）、钛（Ti）或锂（Li）。在本实施例中，使用氧化锆（ZrO2）。将氧化锆（ZrO2）的膜厚设定为0.8nm。稳定层12的实例包括氧化钽（Ta2O5）、二氧化硅（SiO2）、氧化钴（CoO）以及氧化钨（WO3）。在本实施例中，使用非晶氧化钽（Ta2O5）。将氧化钽（Ta2O5）的膜厚设定为8nm。
下电极14和上电极11不受限制，只要它们基本上具有导电性。下电极14和上电极11例如可以由金（Au）、镍（Ni）、钴（Co）、铂（Pt）、钌（Ru）、钨（W）、铱（Ir）、钛（Ti）、铜（Cu）、钽（Ta）、铱钽合金（Ir-Ta）或氧化铟锡（ITO）、其合金或其氧化物、氮化物、氟化物、碳化物或硅化物制成。替代地，这些电极可以由这些材料的膜堆叠制成。
在本实施例的电阻变化元件1中，氧化锆用作电阻变化层13。氧化锆（ZrO2:ΔHf/氧=550.3eV）和氧化钽（Ta2O5:ΔHf/氧=409.2eV）之间的氧化物形成能的差大于第一实施例中使用的氧化钛（TiO2:ΔHf/氧=472.5eV）和氧化钽之间的氧化物形成能。因此，可以以更高选择性实现在断开操作下的氧空位恢复，这使得断开操作的可控性显著提升。
此外，通过使用该1T1R型构造中的控制晶体管2控制导通电阻，可降低导通电阻的变化。
注意到在本实施例的电阻变化元件1中包含的MIM（金属-绝缘体-金属）结构中，即，上电极11/电阻变化部18/下电极14的结构中，彼此临近的层可以至少部分地在它们的区域中堆叠。此外，显然下电极14和上电极11在本实施例中可以彼此相互替代。
接下来将说明制造根据本发明第二实施例的电阻变化型非易失性存储器件的方法。图11A至图11H是示出根据本发明第二实施例的电阻变化型非易失性存储器件的制造方法的横截面图。
首先，如图11A中所示，在半导体衬底40上沉积二氧化硅膜（SiO2）和添加磷的多晶硅膜（P掺杂Si）。执行曝光步骤和干蚀刻步骤以图案化这些膜，来形成栅极绝缘膜23和栅极22。随后，如图11B中所示，利用栅极22作为掩膜，以2×10+15cm-2的剂量注入磷（P）以形成源极24和漏极21。随后，如图11C中所示，第一层间绝缘膜31沉积在半导体衬底40的整个表面上，随后利用CMP（化学机械抛光）工艺平坦化该表面。在本实施例中，将二氧化硅膜（SiO2）用作第一层间绝缘膜31。随后，如图11D中所示，采用曝光步骤和干蚀刻步骤以在源极24和漏极21上的第一层间绝缘膜31中形成接触孔。随后沉积氮化钛膜（TiN）和钨膜（W）。随后，采用CMP工艺以平坦化表面，并且同时分别移除接触孔外部的氮化钛膜（TiN）和钨膜（W），从而形成接触4。
随后，如图11E中所示，连续沉积氮化钛膜（TiN）和铝膜（Al）以形成金属布线层。执行曝光步骤和干蚀刻步骤以图案化该层，从而在第一层布线层（金属1）中形成第一布线3和公共线8。随后，如图11F中所示，沉积具有10nm厚度的钌膜（Ru）。随后，连续沉积具有0.8nm厚度的氧化锆膜（ZrO2）和具有8nm厚度的氧化钽膜（Ta2O5）。对于氧化锆膜（ZrO2）的形成，采用ALD（原子层沉积）设备。通过采用原料ZDEAZ（四（乙氨基）锆）在140°C下形成膜。利用RF溅射设备形成氧化钽膜（Ta2O5）。使用Ta2O5作为溅射靶，并且分别以10sccm和5sccm的流量向腔室内供应氧气和氩气。在2kW的功率下以及350°C的温度下形成膜。此外，沉积具有10nm厚度的钌膜（Ru）。随后，使用曝光步骤和干蚀刻步骤图案化该膜，从而在第一布线3上形成具有下电极14、电阻变化层13、稳定层12以及上电极11的电阻变化元件1（ReRAM）。
随后，如图11G中所示，在半导体衬底40的整个表面上沉积第二层间绝缘膜32，随后通过使用CMP平坦化。在本实施例中，二氧化硅膜（SiO2）用作第二层间绝缘膜32。随后，如图11H中所示，通过使用曝光步骤和干蚀刻步骤在第二层间绝缘膜32中设置通路孔（viahole），并且沉积氮化钛膜（TiN）和钨膜（W）。此外，使用CMP工艺以平坦化表面，并且同时移除通路孔内部之外的氮化钛膜（TiN）和钨膜（W），从而形成通路9。随后，连续沉积氮化钛膜（TiN）和铝膜（Al）以形成金属布线层。使用曝光步骤和干蚀刻步骤图案化金属布线层，从而在第二层布线层（金属2）中形成第二布线6。
因此，制造了根据本实施例的电阻变化型非易失性存储器件。
图12是示出根据本发明第二实施例的电阻变化型非易失性存储器件和关于图1A的电阻变化型非易失性存储器件之间在导通/断开重复时的电阻变化的比较结果的曲线图。沿着纵坐标绘出电阻（Ω），而沿着横坐标绘出P/E（编程/擦除）周期数，即导通/断开的周期数。在该曲线图中，空心圆形示出本实施例的构造的结果，并且空心方形示出图1A的构造的结果。本实施例的电阻变化元件具有如下构造：Ru（10nm）/TaOx（8nm）/ZrOx（0.8nm）/Ru（10nm），而图1A中的电阻变化元件具有如下构造：Ru（10nm）/TaOx（8nm）/TiOx（2nm）/Ru（10nm）。顺便提及，没有执行断开操作时的断开电阻的检验。将断开电压固定在-2.5V。通过耦合至电阻变化元件的控制晶体管的晶体管电流来控制导通电阻。
如图12中所示，从使用图1A的构造的结果中观察到断开电阻的明显变化，而从使用本实施例构造的结果中几乎观察不到断开电阻的变化。这意味着通过使用本实施例的电阻变化元件1的结构，能降低导通/断开重复时的电阻变化。特别地，因为隧道势垒的形成由电阻变化层13（ZrOx膜）自限制，因此可以明显降低断开电阻的变化。此外，本实施例还得到第一实施例的其他优势。
（第三实施例）
以下将参考附图说明根据本发明第三实施例的电阻变化型非易失性存储器件的构造。第三实施例涉及一种半导体器件，其中具有在FPGA（现场可编程门阵列）区中作为开关元件的根据第一实施例的电阻变化元件、在存储器区中作为非易失性存储器的根据第二实施例的1T1R型电阻变化型存储器，以及在逻辑区中的逻辑LSI（大规模集成电路）。以下将详细说明该器件。
图13是示出根据本发明第三实施例的半导体器件的构造的一个实例的框图。半导体器件90具备逻辑部60、FPGA部70以及存储器部80。逻辑部60具有作为逻辑LSI的功能，并具备诸如CPU（中央处理单元）以及SRAM（静态随机存取存储器）、存储器等的逻辑电路。不特别地限制逻辑部60的构造。FPGA部70具有作为现场可编程门阵列（FPGA）的功能，并具备多个根据第一实施例的电阻变化元件1作为FPGA的开关元件。FPGA部70可以通过多个电阻变化元件1的导通状态/断开状态设定来重新构造逻辑电路。存储器部80具有作为非易失性存储器的功能，并具备多个1T1R型电阻变化型存储器（每个都具有电阻变化元件1和控制晶体管2）作为非易失性存储器的存储单元。逻辑部60、FPGA部70以及存储器部80彼此耦合以允许数据输入和输出。逻辑部60控制FPGA部70以及存储器部80的行为。FPGA部70可以控制逻辑部60或存储器部80的行为。本框图中的逻辑部60、FPGA部70以及存储器部80的布局仅是一个实例，并且其不限于该实例。
图14是示出图13的半导体器件中的FPGA部70以及存储器部80的各自构造的一个实例的示意图。如上所述，对逻辑部60没有特殊限制，因此在图中将其省略。
FPGA部70具备多条信号线Xi（i＝0至n，i和n每个均为整数，在该附图中i最大表示至3），多条信号线Yj（j＝0至m，j和m每个均为整数，在该附图中j最大表示至3），以及多个电阻变化元件Rij（在该附图中最多指示至R33）。信号线Xi（i＝0至n）是在第一方向上延伸的输入信号线。信号线Yj（j＝0至m）是在与第一方向垂直的第二方向上延伸的输出信号线。将电阻变化元件Rij（i=0至n，j＝0至m）设置在与信号线Xi（i＝0至n）和信号线Yj（j＝0至m）彼此交叉的交叉点对应的位置处，且它们以矩阵形式布置。每个电阻变化元件Rij的电极中的一个耦合至相应的信号线Xi，并且另一电极都耦合至相应的信号线Yj。每个电阻变化元件Rij通过施加至信号线Xi和信号线Yj的电压而被设定为导通状态或断开状态。当电阻变化元件Rij处于导通状态时，即处于低电阻状态时，将从信号线Xi提供的信号提供至信号线Yj。另一方面，当电阻变化元件Rij处于断开状态时，即处于高电阻状态时，不将从信号线Xi提供的信号提供至信号线Yj。以此方式，各个电阻变化元件Rij都用作开关元件。因此，多个电阻变化元件Rij（i=0至n，j＝0至m）构成纵横开关71，作为FPGA中的开关块（开关矩阵）。FPGA的另一构造类似于现有技术，因此省略其说明。
存储器部80具备多条字线WLk（k=0至p，k和p每个均为整数，在本附图中，k最大表示至2），多条位线BLl（l=0至q，l和q每个均为整数，在本附图中，l最大表示至2），多个存储单元MCkl（附图中最多表示至MC22）以及公共线PL。字线WLk（k=0至p）在第一方向上延伸。位线BLl（l=0至q）在与第一方向垂直的第二方向上延伸。将存储单元MCkl（k=0至p，l=0至q）设置在与字线WLk（k=0至p）和位线BLl（l=0至q）彼此交叉的交叉点对应的位置处，且它们以矩阵形式布置。公共线PL被分支并耦合至各个存储单元MCKl。存储单元MCKl每个均具备电阻变化元件1和控制晶体管。控制晶体管2的栅极耦合至相应的字线WLk，源极/漏极中的一个耦合至公共线PL，并且源极/漏极中的另一个耦合至电阻变化元件1的电极中的一个。电阻变化元件1的另一个电极耦合至对应的位线BLl。存储单元MCkl中的每一个的电阻变化元件1通过施加至字线WLk和位线BLl的电压而被设定为导通状态或断开状态。存储单元MCkl（k=0至p，l=0至q）构成1T1R型电阻变化型存储器中的存储器阵列81。电阻变化型存储器其他部分的构造类似于现有技术的构造，因此省略其说明。
图15是示出导通状态和断开状态下的FPGA部70和存储器部80的电阻变化元件的电阻的图表。沿着横坐标绘出FPGA部70和存储器部80，并且沿着纵坐标绘出电阻变化元件的电阻（Ω）。要求在FPGA部70中使用的电阻变化元件（Rij）在导通状态下允许信号通道且在断开状态下不允许信号通道。因此将在导通状态下的电阻设定为相对低的值，并且将在断开状态下的电阻设定为相对高的值。在本图中所示的实例中，将在导通状态下的电阻设定为约102Ω，并且将在断开状态下的电阻设定为约109Ω。为了将电阻设定为相对高的值，可以增加第一实施例的电阻变化元件中电阻变化层13的厚度。这增大了电阻变化，但如果电阻具有预定值或更大值，则不会导致任何问题。另一方面，在于存储器部80中使用的电阻变化元件1中，将在断开状态下的电阻设定为相对低的值，并且将在导通状态下的电阻设定为相对高的值，以便如上所述实现高速度和稳定读取。在本图表中所示的实例中，将在导通状态下的电阻设定为约103Ω，并且将在断开状态下的电阻设定为约105Ω。详细说明如第一和第二实施例中所述。
图16A和图16B示出图14中的FPGA部70的纵横开关71的构造实例。在图16A和图16B中，x和y分别对应纵横开关71的列（序号）和行（序号）。具体地说明，列x=i和行y＝j指示与其对应的电阻变化元件Rij的状态（导通状态/断开状态）。数字“1”表示导通状态且数字“0”表示断开状态。例如，列x=0和行y=0指示电阻变化元件R00的状态。在图16A的情况下，例如，电阻变化元件R00是“1”，从而其处于导通状态。仅电阻变化元件R00、R11、R22和R33示出“1”，意味着它们处于“导通状态”，因此信号线X0、X1、X2和X3的信号分别从Y0、Y1、Y2和Y3输出。另一方面，在图16B的情况下，仅电阻变化元件R03、R12、R21和R30示出“1”，意味着它们处于“导通状态”，因此信号线X0、X1、X2和X3的信号分别从信号线Y3、Y2、Y1和Y0输出。
图17A至图17C是示出FPGA部70的纵横开关71的行为的实例的图表。图17A示出输入信号。图17B示出当纵横开关71具有图16A的构造时的输出信号。图17C示出当纵横开关71具有图16B的构造时的输出信号，在各图表中，沿着纵坐标绘出不同种类的信号强度，并且沿着横坐标绘出时间（100μs/dev）。在图16A的构造的情况下，当如图17A中所示的输入信号输入至信号线X0至X3时，如图17B中所示的输出信号输出至信号线Y0至Y3。另一方面，当如图17A中所示的输入信号输入至信号线X0至X3时，如图17C中所示的输出信号输出至信号线Y0至Y3。
图18A至18C是示出根据本发明第三实施例的半导体器件构造的一个实例的横截面图。但是在图18A中，图14中所示的逻辑部60、FPGA部70以及存储器部80示出一个元件，以有助于理解。具体地说明，在逻辑部60中示出将在逻辑电路中使用的晶体管2a中的一个；在FPGA部70中示出将用作纵横开关71的电阻变化元件1b（Rij）中的一个；并且在存储器部80中示出将用作存储器阵列81的存储单元（MC）中的一个。图18B示出存储器阵列81的电阻变化元件1，并且图18C示出纵横开关71的电阻变化元件1b。
存储器部80的存储单元（MC）是1T1R型，并且具备控制晶体管2和电阻变化元件1（图18A）。其细节类似于第二实施例。具体地说明，电阻变化元件1具有通过将稳定层12和电阻变化层13夹在上电极11和下电极14之间而获得的堆叠结构（图18B）。稳定层12和电阻变化层13例如分别具有8nm和0.8nm的膜厚。存储单元的控制晶体管2形成在通过元件隔离层41与另一区域隔离的导体衬底40的表面区中。控制晶体管2具备栅极绝缘膜23、栅极22（字线WL）、漏极21、源极24以及侧壁25。接触4分别耦合在漏极21和源极24上。控制晶体管2和各个接触4都由第一层间绝缘膜31覆盖。漏极21一侧上的接触4耦合至第一层布线层（金属1）的第一布线3。电阻变化元件1设置在第一布线3上并耦合至第一布线3。通路9耦合在电阻变化元件1上。通路9耦合至第二层布线层（金属2）上的第二布线6（位线BL）。另一方面，源极24一侧上的接触4耦合至公共线8（PL）。第一布线3、电阻变化元件1、通路9和公共线8都由第二层间绝缘膜32覆盖。鉴于施加至其的电压或流过其的电流，存储器部80的控制晶体管2具有比逻辑部60的晶体管2a的击穿电压高的击穿电压。例如，栅极绝缘膜23的厚度大于栅极绝缘膜23a的厚度。
FPGA部70的纵横开关71具备电阻变化元件1b（Rij）（图18A）。电阻变化元件1b具有通过将稳定层12b和电阻变化层13b夹在上电极11b和下电极14b之间而获得的堆叠结构（图18C）。稳定层12b和电阻变化层13b的膜厚例如分别为8nm和8nm。作为信号线Xi的第一布线3b形成在第一层布线层（金属1）中。电阻变化元件1b设置在第一布线3b上并耦合至第一布线3b。通路9b耦合在电阻变化元件1b上。通路9b耦合至第二层布线层（金属2）上的作为信号线Yj的第二布线6b。
逻辑部60的控制晶体管2a形成在通过元件隔离层41与另一区域隔离的导体衬底40的表面区中。晶体管2a具备栅极绝缘膜23a、栅极22a、漏极21a、源极24a以及侧壁25a。接触4a分别耦合在漏极21a和源极24a上。晶体管2a和接触4a都由第一层间绝缘膜31覆盖。接触4a分别耦合至第一层布线层（金属1）的第一布线3a。通路9a耦合在第一布线3a上。通路9a耦合至第二层布线层（金属2）上的第二布线6a。第一布线3a和通路9a都由第二层间绝缘膜32覆盖。
图19是示出图18的存储器部80中的电阻变化元件1的读取电流和读取电压之间关系的实例的曲线图。沿着横坐标绘出读取电压（V），并且沿着纵坐标绘出读取电流（μA）。在这种情况下，导通状态下的电阻（导通电阻）是5kΩ，并且断开状态下的电阻（断开电阻）是0.1MΩ。例如，通过约为0.1V的读取电压，则可以分别在导通状态和断开状态下获得20μA和几乎0μA的电流。
以下将说明制造根据本发明第三实施例的半导体器件的方法。图20A至20G是示出本发明第三实施例的半导体器件的制造方法的横截面图。
如图20A中所示，通过使用典型步骤在半导体衬底40上形成元件隔离层41。随后，在存储器部80和逻辑部60中，在半导体衬底40上沉积二氧化硅膜（SiO2）和添加磷的多晶硅膜（P掺杂Si）。使用曝光步骤和干蚀刻步骤来图案化这些膜以形成栅极绝缘膜23和23a以及栅极22和22a。随后，如图20B中所示，利用栅极22和22a作为掩膜，以2×10+15cm-2的剂量注入磷（P），从而分别形成源极24和24a以及漏极21和21a。随后，如图20C中所示，在半导体衬底40的整个表面上沉积第一层间绝缘膜31，随后使用CMP（化学机械抛光）工艺平坦化表面。在本实施例中，将二氧化硅膜（SiO2）用作第一层间绝缘膜31。随后，在存储器部80和逻辑部60中，采用曝光步骤和干蚀刻步骤在源极24和24a以及漏极21和21a上的第一层间绝缘膜31中形成接触孔。随后沉积氮化钛膜（TiN）和钨膜（W）。采用CMP工艺以平坦化表面，并且同时移除接触孔外部的氮化钛膜（TiN）和钨膜（W），从而形成接触4和4a。此外，顺序沉积氮化钛膜（TiN）和铝膜（Al）以形成金属布线层。随后，通过使用曝光步骤和干蚀刻步骤图案化金属布线层，因此在存储器部80中的第一层布线层（金属1）中形成第一布线3和公共布线8；在逻辑部60中的第一层布线层（金属1）中形成第一布线3a；且在FPGA部70中的第一层布线层（金属1）中形成第一布线3b。
随后，如图20D中所示，在半导体衬底40的整个表面上沉积厚度为10nm的钌膜（Ru）14f。随后，逻辑部60和FPGA部70由抗蚀剂覆盖，并且在存储器部80上沉积厚度为0.8nm的氧化锆膜（ZrO2）13f。随后移除抗蚀剂。另一方面，存储器部80由抗蚀剂覆盖，并且在逻辑部60和FPGA部70上沉积厚度为8nm的氧化锆膜（ZrO2）13af。随后移除抗蚀剂。使用ALD（原子层沉积）设备形成氧化锆膜（ZrO2）。通过使用ZDEAZ（四（乙氨基）锆）作为原料在140°C下形成膜。随后，如图20E中所示，在半导体衬底40的整个表面上沉积具有8nm膜厚的氧化钽膜（Ta2O5）12f。利用RF溅射设备形成氧化钽膜（Ta2O5）。使用Ta2O5作为溅射靶，同时分别以10sccm和5sccm速率向腔室内馈送氧气和氩气来形成膜。在2kW的功率以及350°C的温度下形成膜。此外，在半导体衬底40的整个表面上沉积具有10nm厚度的钌膜（Ru）11f。随后，如图20F中所示，使用曝光步骤和干蚀刻步骤执行图案化，从而在存储器部80的第一布线3上形成包括下电极14、电阻变化层13、稳定层12以及上电极11的电阻变化元件1；并且在FPGA部70的第一布线3b上形成包括下电极14b、电阻变化层13b、稳定层12b以及上电极11b的电阻变化元件1b。
随后，如图20G中所示，在半导体衬底40的整个表面上沉积第二层间绝缘膜32并使用CMP工艺对表面平坦化。在本实施例中，将二氧化硅膜（SiO2）用作第二层间绝缘膜32。随后，通过使用曝光步骤和干蚀刻步骤，在第二层间绝缘膜32中的公共线8、上电极11、上电极11b以及第一布线3a上设置通路孔，随后沉积氮化钛膜（TiN）和钨膜（W）。而且，通过使用CMP工艺平坦化表面，并且同时移除通路孔外部的氮化钛膜（TiN）和钨膜（W），以形成通路9、9b和9a。随后，连续沉积氮化钛膜（TiN）和铝膜（Al），以形成金属布线层。通过使用曝光步骤和干蚀刻步骤图案化金属布线层，以在第二层布线层（金属2）中形成第二布线6、6b和6a。
通过如上所述的步骤制造了根据本实施例的半导体器件。
应注意本实施例的半导体器件需要逻辑部60、FPGA部70以及存储器部80的全部，并且例如其可以仅具有逻辑部60和存储器80。
本实施例可以产生类似于第一和第二实施例的优势。此外，在本实施例的半导体器件中，使用本发明电阻变化元件的FPGA或存储器阵列可在略微改变制造步骤之后安装在逻辑LSI中，这有助于大幅降低制造成本。而且，使用电阻变化元件的FPGA或存储器阵列可在不改变逻辑LSI的器件参数的情况下安装。
因此，本发明的电阻变化元件可以用于通用非易失性存储器或微控制器嵌入式非易失性存储器。而且，其也可以在诸如用于FPGA的非易失性开关以及开关/存储器嵌入式元件的新领域中采用，这是因为可以将其控制存储元件的导通/断开比。
本发明不限于上述实施例。显而易见的是在本发明的技术概念范围内可以根据需要修改和改变实施例。

Claims (11)

1.一种电阻变化型非易失性存储器件，包括：
第一电极；
电阻变化部，所述电阻变化部设置在所述第一电极上；以及
第二电极，所述第二电极设置在所述电阻变化部上，
其中所述电阻变化部包括：
电阻变化层，所述电阻变化层设置在所述第一电极上并且通过施加的电压经历电阻变化；以及
稳定层，所述稳定层设置在所述电阻变化层上并且形成细丝，并且
其中所述电阻变化层包含与所述稳定层包含的金属氧化物不同的金属氧化物、具有大于所述稳定层的氧化物形成能的氧化物形成能、并且具有下述膜厚，所述膜厚使得允许所述电阻变化部在断开状态下的电阻落入由所述膜厚确定的范围内，
其中所述断开状态下的电阻是恒量，与断开电压无关，
其中基于所述电阻变化层和所述稳定层之间的氧化物形成能的差确定所述电阻变化层的膜厚，并且
其中所述稳定层包含氧化钽、二氧化硅、氧化钴以及氧化钨中的任何一种，并且所述电阻变化层包括氧化钛、氧化铝、氧化锆以及氧化铪中的任何一种。
2.根据权利要求1所述的电阻变化型非易失性存储器件，
其中所述稳定层包含氧化钽并且所述电阻变化层包含氧化钛，并且
其中所述电阻变化层具有小于1nm的膜厚。
3.根据权利要求1所述的电阻变化型非易失性存储器件，
其中所述稳定层包含氧化钽并且所述电阻变化层包含氧化锆，并且
其中所述电阻变化层具有小于2nm的膜厚。
4.根据权利要求1至3中的任一项所述的电阻变化型非易失性存储器件，
其中所述电阻变化型非易失性存储器件工作在下述区域中，在所述区域中由所述电阻变化层的膜厚确定在所述断开状态下的最大电阻值。
5.根据权利要求4所述的电阻变化型非易失性存储器件，
其中所述电阻变化型非易失性存储器件在所述断开状态下具有1kΩ或更大但不大于10MΩ的电阻。
6.根据权利要求1至3中的任一项所述的电阻变化型非易失性存储器件，
其中所述电阻变化型非易失性存储器件在所述断开状态下具有1kΩ或更大但不大于10MΩ的电阻。
7.一种电阻变化型非易失性存储器件，包括：
第一电极；
电阻变化部，所述电阻变化部设置在所述第一电极上；以及
第二电极，所述第二电极设置在所述电阻变化部上，
其中所述电阻变化部包括：
电阻变化层，所述电阻变化层设置在所述第一电极上并且通过施加的电压经历电阻变化；以及
稳定层，所述稳定层设置在所述电阻变化层上并且形成细丝，并且
其中所述电阻变化层包含与所述稳定层包含的金属氧化物不同的金属氧化物、具有大于所述稳定层的氧化物形成能的氧化物形成能、并且具有下述膜厚，所述膜厚使得允许所述电阻变化部在断开状态下的电阻落入由所述膜厚确定的范围内，并且
其中所述电阻变化层具有等于在所述断开状态下形成的隧道势垒的宽度的膜厚。
8.根据权利要求7所述的电阻变化型非易失性存储器件，
其中所述电阻变化型非易失性存储器件工作在下述区域中，在所述区域中由所述电阻变化层的膜厚确定在所述断开状态下的最大电阻值。
9.根据权利要求7或8所述的电阻变化型非易失性存储器件，
其中所述电阻变化型非易失性存储器件在所述断开状态下具有1kΩ或更大但不大于10MΩ的电阻。
10.一种半导体器件，包括：
存储器部，所述存储器部具有多个存储单元，以及
逻辑部，所述逻辑部利用所述存储器部进行数据处理，
其中所述存储单元每个均具有根据权利要求1至8中的任一项所述的电阻变化型非易失性存储器件。
11.根据权利要求10所述的半导体器件，进一步包括：
FPGA部，所述FPGA部具有开关块，
其中所述开关块具有多个开关，
其中所述开关每个均包括：
第三电极；
第二电阻变化层，所述第二电阻变化层设置在所述第三电极上并且通过施加的电压经历电阻变化；
第二稳定层，所述第二稳定层设置在所述第二电阻变化层上并且形成细丝；以及
第四电极，所述第四电极设置在所述第二稳定层上，并且
其中所述第二电阻变化层具有大于所述存储单元中的每一个的电阻变化层的膜厚的膜厚。
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