JP6282505B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えばメモリ素子を有する半導体装置に適用可能な技術である。
半導体装置は、たとえばメモリ素子を備える場合がある。たとえば特許文献１〜３、および非特許文献１には、メモリ素子である抵抗変化素子（ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））に関する技術が記載されている。
特許文献１には、遷移金属からなる接地側電極と、貴金属または貴金属酸化物からなる正極側電極と、接地側電極と正極側電極との間に配置された遷移金属酸化膜と、により構成される抵抗変化素子が記載されている。特許文献２には、ＭＯｘで表される組成を有する第１の酸素不足型の遷移金属酸化物を含む第１の領域と、ＭＯｙ（ｘ＜ｙ）で表される組成を有する第２の酸素不足型の遷移金属酸化物を含む第２の領域と、を有する抵抗変化層を備える抵抗変化素子が記載されている。
特許文献３には、第１配線層表面に設けられた可変抵抗層と、第１配線層上に設けられた層間絶縁膜と、層間絶縁膜内に設けられ、かつ可変抵抗層に接続するプラグ金属と、を備える不揮発性メモリ用可変抵抗が記載されている。また、非特許文献１は、ＷＯＸを用いたＲｅＲＡＭに関する検討結果を示すものである。
国際公開第２００８／０７５４７１号パンフレット 国際公開第２０１０／０２１１３４号パンフレット 特開２００９−１１７６６８号公報
Tech. Dig. IEEE IEDM2010, pp.440-443
半導体装置を構成する多層配線構造は、下部電極と、金属酸化物により構成される中間層と、上部電極と、が順に積層されてなるＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造を備える場合がある。このような半導体装置においては、ＭＩＭ構造下に位置する配線層の、プラグや配線に起因した凹凸によって、ＭＩＭ構造を構成する絶縁層の厚みが不均一となるおそれがあった。この場合、半導体装置における特性ばらつきが生じることが懸念される。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、下部電極と、上部電極と、下部電極と上部電極の間に設けられ、かつ下部電極と上部電極に接する積層領域を有する中間層と、を備えている。そして、積層領域の少なくとも一部が下部電極下に位置するプラグと重なっておらず、かつプラグの少なくとも一部が積層領域と重なっていない。
前記一実施の形態によれば、半導体装置の特性ばらつきを抑制することができる。
第１の実施形態に係る半導体装置を示す断面図である。 図１に示す半導体装置を示す平面図である。 本実施形態に係る半導体装置を示す平面模式図である。 図１に示す半導体装置の変形例を示す断面図である。 図４に示す半導体装置を示す平面図である。 図１に示す半導体装置の変形例を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 第２の実施形態に係る半導体装置を示す断面図である。 図１０に示す半導体装置の変形例を示す断面図である。 図１０に示す半導体装置の変形例を示す断面図である。 第３の実施形態に係る半導体装置を示す断面図である。 図１３に示す半導体装置の製造方法を示す断面図である。 図１３に示す半導体装置の製造方法を示す断面図である。 図１３に示す半導体装置の製造方法を示す断面図である。 第４の実施形態に係る半導体装置を示す断面図である。 図１７に示す半導体装置の変形例を示す断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＥ１を示す断面図である。図２は、図１に示す半導体装置ＳＥ１を示す平面図である。図２においては、下部電極ＬＥ１、積層領域ＬＲ１、プラグＰＲ１、およびゲート電極ＧＥ１の位置関係が示されている。
本実施形態に係る半導体装置ＳＥ１は、プラグＰＲ１と、下部電極ＬＥ１と、中間層ＭＬ１と、上部電極ＵＥ１と、を備えている。プラグＰＲ１は、層間絶縁膜ＩＩ１中に形成されている。下部電極ＬＥ１は、プラグＰＲ１上に設けられ、かつプラグＰＲ１に接続している。中間層ＭＬ１は、下部電極ＬＥ１上に設けられ、かつ金属酸化物により構成されている。上部電極ＵＥ１は、中間層ＭＬ１上に設けられている。
中間層ＭＬ１は、下部電極ＬＥ１と上部電極ＵＥ１に接する積層領域ＬＲ１を有している。積層領域ＬＲ１は、少なくとも一部においてプラグＰＲ１と重なっていない。プラグＰＲ１は、少なくとも一部において積層領域ＬＲ１と重なっていない。
上述のように、メモリ素子を構成するＭＩＭ構造下にプラグが存在する場合、プラグに起因した凹凸によって中間層の厚みが不均一となるおそれがある。とくにＷにより構成されるプラグにおいては中心にＷが埋設されない領域（シーム）が生じる場合があり、このシームに起因した凹凸が、ＭＩＭ構造の中間層に影響を与えることが懸念される。
本実施形態に係る半導体装置ＳＥ１においては、積層領域ＬＲ１の少なくとも一部が下部電極ＬＥ１下に位置するプラグＰＲ１と重なっておらず、かつプラグＰＲ１の少なくとも一部が積層領域ＬＲ１と重なっていない。すなわち、中間層ＭＬ１のうちのメモリ素子を構成することとなる積層領域ＬＲ１を、その平面位置がプラグＰＲ１と重なる位置からずれるように形成している。これにより、積層領域ＬＲ１全体がプラグＰＲ１と重なる場合や、プラグＰＲ１全体が積層領域ＬＲ１と重なる場合と比較して、積層領域ＬＲ１がプラグＰＲ１に起因した凹凸から受ける影響を低減することができる。このため、積層領域ＬＲ１における中間層ＭＬ１の厚みの均一性を向上させることができる。したがって、本実施形態によれば、半導体装置ＳＥ１の特性ばらつきを抑制することが可能となる。
以下、本実施形態に係る半導体装置ＳＥ１の構成、および半導体装置ＳＥ１の製造方法について詳細に説明する。
まず、半導体装置ＳＥ１の構成について説明する。
半導体装置ＳＥ１は、下部電極ＬＥ１と、中間層ＭＬ１と、上部電極ＵＥ１と、が順に積層されてなるＭＩＭ構造により構成されるメモリ素子ＭＥ１を備えている。本実施形態においては、図１に示すように、中間層ＭＬ１のうちの積層領域ＬＲ１と、下部電極ＬＥ１のうちの積層領域ＬＲ１と接する部分と、上部電極ＵＥ１のうちの積層領域ＬＲ１と接する部分と、によりＭＩＭ構造が構成される。積層領域ＬＲ１とは、中間層ＭＬ１のうちの、下面が下部電極ＬＥ１に接しており、かつ上面が上部電極ＵＥ１に接する領域である。
本実施形態に係る半導体装置ＳＥ１は、たとえば基板ＳＵＢと、基板ＳＵＢ上に形成された多層配線構造と、により構成される。この場合、メモリ素子ＭＥ１は、たとえば多層配線構造中の任意の配線層中に形成することが可能である。
半導体装置ＳＥ１は、たとえばＭＩＭ構造を有するメモリ素子ＭＥ１として抵抗変化素子を備えることができる。この場合、中間層ＭＬ１は、抵抗変化層として機能する。そして、上部電極ＵＥ１と下部電極ＬＥ１の間に電圧を印加することによって中間層ＭＬ１の抵抗値を変化させ、これにより抵抗変化素子におけるＯＮ状態とＯＦＦ状態の切り替えが行われることとなる。なお、抵抗変化素子は、ユニポーラ型またはバイポーラ型のいずれであってもよい。本実施形態においては、たとえば下部電極ＬＥ１、中間層ＭＬ１、および上部電極ＵＥ１を構成する材料を適切に選択することにより、ユニポーラ型またはバイポーラ型のいずれかを選択することができる。
抵抗変化素子であるメモリ素子ＭＥ１においては、デバイス製造後にまずフォーミングと呼ばれる導電パス形成処理を行う。この処理は、下部電極ＬＥ１と上部電極ＵＥ１との間に電圧を印加することによって、中間層ＭＬ１の内部にフィラメントと呼ばれる導電パスを形成するものである。また、メモリ素子ＭＥ１への書き込み動作は、下部電極ＬＥ１と上部電極ＵＥ１の間に電圧を印加することによって上記フィラメントの導通や切断を生じさせ、これにより中間層ＭＬ１の抵抗値を変化させることにより行われる。
なお、本実施形態において、ＭＩＭ構造を有するメモリ素子ＭＥ１は、抵抗変化素子に限定されず、たとえばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の他の素子であってもよい。ＭＩＭ構造を構成する下部電極ＬＥ１、上部電極ＵＥ１、および中間層ＭＬ１の材料や構造を適切に選択することにより、当該ＭＩＭ構造により構成されるメモリ素子ＭＥ１の種類を適宜選択することが可能である。
図１に示す例において、メモリ素子ＭＥ１は、たとえばトランジスタＴＲ１に接続される。これにより、メモリ素子ＭＥ１とトランジスタＴＲ１により構成されるユニットセルが形成されることとなる。なお、半導体装置ＳＥ１においては、たとえばアレイ状に配列された複数の上記ユニットセルを形成することができる。トランジスタＴＲ１としては、たとえば通常のシリコンプロセスによって製造されるＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（電界効果トランジスタ））を適用することができる。
トランジスタＴＲ１は、たとえば基板ＳＵＢ上に設けられている。基板ＳＵＢは、たとえばシリコン基板または化合物半導体基板である。また、図１に示すように、基板ＳＵＢ上には、たとえば複数のトランジスタＴＲ１を設けることができる。なお、基板ＳＵＢには、たとえばトランジスタＴＲ１を他の素子から分離するための素子分離領域ＥＩ１を設けることができる。
図１に示すトランジスタＴＲ１は、たとえば基板ＳＵＢ上に設けられたゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に設けられたゲート電極ＧＥ１と、ゲート電極ＧＥ１の側壁上に設けられたサイドウォールＳＷ１と、基板ＳＵＢ内に設けられたソース・ドレイン領域ＳＤ１と、を備えている。ゲート絶縁膜ＧＩ１は、たとえばシリコン酸化膜により構成される。また、ゲート電極ＧＥ１は、たとえば多結晶シリコン膜により構成される。なお、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１の材料は、上述したものに限定されず、用途に応じて種々の材料を選択することができる。
基板ＳＵＢ上には、たとえばトランジスタＴＲ１を覆うように層間絶縁膜ＩＩ１が設けられる。また、層間絶縁膜ＩＩ１中には、プラグＰＲ１が設けられている。プラグＰＲ１は、たとえばトランジスタＴＲ１のソース・ドレイン領域ＳＤ１に接続され、ソース・ドレインコンタクトプラグを構成する。プラグＰＲ１は、たとえばＷにより構成される。
層間絶縁膜ＩＩ１上には、下部電極ＬＥ１が設けられている。下部電極ＬＥ１は、プラグＰＲ１の上端と接するよう、層間絶縁膜ＩＩ１上およびプラグＰＲ１上に設けられる。
図１に示す例においては、下部電極ＬＥ１は、プラグＰＲ１を介してトランジスタＴＲ１のソース・ドレイン領域ＳＤ１に電気的に接続されることとなる。
本実施形態においては、下部電極ＬＥ１を、たとえば互いに離間するように複数設けることができる。これにより、複数のメモリ素子ＭＥ１を形成することが可能となる。この場合、各下部電極ＬＥ１は、互いに異なるプラグＰＲ１を介してそれぞれトランジスタＴＲ１のソース・ドレイン領域ＳＤ１に電気的に接続されることとなる。
下部電極ＬＥ１は、たとえば下部電極ＬＥ１の一部と、プラグＰＲ１を介して接続するトランジスタＴＲ１のゲート電極ＧＥ１と、が平面視において互いに重なるように設けられる。これにより、積層領域ＬＲ１の平面位置をプラグＰＲ１と重なる位置からずれるように形成した場合であっても、半導体装置ＳＥ１の面積が増大することを抑制できる。また、下部電極ＬＥ１は、たとえば一のプラグＰＲ１の上端全体を覆うように形成される。
下部電極ＬＥ１は、たとえば第１金属材料を含む。第１金属材料としては、たとえばＲｕ、Ｐｔ、Ｔｉ、Ｗ、およびＴａ、ならびにこれらのうちの二種以上を含む合金が挙げられる。これにより、優れた動作性能を有するメモリ素子ＭＥ１を実現することができる。このような効果は、メモリ素子ＭＥ１が抵抗変化素子である場合においてより顕著となる。なお、下部電極ＬＥ１は、上述の第１金属材料の酸化物や窒化物を含んでいてもよい。また、下部電極ＬＥ１は、互いに異なる金属材料により構成される複数の電極層を積層してなる積層構造を有していてもよい。
また、下部電極ＬＥ１の膜厚は、たとえば３ｎｍ以上５０ｎｍ以下とすることができる。下部電極ＬＥ１の膜厚を上記下限値以上とすることにより、下部電極ＬＥ１を、メモリ素子を構成する電極として十分に機能させることができる。一方で、下部電極ＬＥ１の膜厚を上記上限値以下とすることにより、パターニング時における加工性を向上させることができる。また、下部電極ＬＥ１を十分に薄膜化することができることから、メモリ素子が形成される領域と他の領域との間に生じる段差に対する層間絶縁膜の埋め込み性の向上に寄与することもできる。このため、より安定的な半導体装置の製造が可能となる。
層間絶縁膜ＩＩ１上および下部電極ＬＥ１上には、たとえば絶縁層ＩＬ１が設けられている。絶縁層ＩＬ１は、下部電極ＬＥ１上に位置し、かつ下端において下部電極ＬＥ１が露出する開口部ＯＰ１を有している。中間層ＭＬ１は、後述するとおり絶縁層ＩＬ１上に設けられて、開口部ＯＰ１において下部電極ＬＥ１と接することができる。この場合、中間層ＭＬ１の積層領域ＬＲ１は、開口部ＯＰ１内に位置することとなる。
絶縁層ＩＬ１は、たとえばＳｉＮ、ＳｉＯＮ、ＳｉＯ２、もしくはＳｉＣＮ、またはこれらの積層膜により構成される。
絶縁層ＩＬ１は、たとえば開口部ＯＰ１の少なくとも一部が平面視においてプラグＰＲ１と重ならず、かつプラグＰＲ１の少なくとも一部が平面視において開口部ＯＰ１と重ならないように設けられる。これにより、積層領域ＬＲ１の少なくとも一部がプラグＰＲ１と重ならず、かつプラグＰＲ１の少なくとも一部が積層領域ＬＲ１と重ならない、という構成を有する半導体装置ＳＥ１を実現することが可能となる。
また、絶縁層ＩＬ１は、たとえば開口部ＯＰ１の少なくとも一部が、開口部ＯＰ１下に露出する下部電極ＬＥ１が接続するトランジスタＴＲ１のゲート電極ＧＥ１と重なるように設けることができる。これにより、積層領域ＬＲ１をトランジスタＴＲ１のゲート電極ＧＥ１と重なるように配置することができる。したがって、半導体装置ＳＥ１の小型化に寄与することが可能となる。
絶縁層ＩＬ１上には、中間層ＭＬ１が設けられている。中間層ＭＬ１は、たとえば絶縁層ＩＬ１上と、開口部ＯＰ１内において露出した下部電極ＬＥ１上と、に設けられる。このため、中間層ＭＬ１は、開口部ＯＰ１内において下部電極ＬＥ１と接することとなる。一方で、中間層ＭＬ１のうちの開口部ＯＰ１外に位置する部分は、絶縁層ＩＬ１を介して下部電極ＬＥ１上に設けられるため、下部電極ＬＥ１とは接しないこととなる。
図１に示すように、中間層ＭＬ１は、一の中間層ＭＬ１が互いに隣接する二つの下部電極ＬＥ１に接するように設けられていてもよい。この場合、一の中間層ＭＬ１を用いて二つのメモリ素子ＭＥ１を形成することができる。また、互いに隣接する二つのメモリ素子ＭＥ１の上部電極側に対して、一のプラグＰＲ２を用いて電圧を印加することもできる。
中間層ＭＬ１は、たとえば第２金属材料を含む。すなわち、中間層ＭＬ１は、第２金属材料を酸化して得られる金属酸化物により構成される。本実施形態においては、中間層ＭＬ１として、たとえばＴａ２Ｏ５、Ｔａ２Ｏ５とＴｉＯ２の積層膜、ＺｒＯ２、ＺｒＯ２とＴａ２Ｏ５の積層膜、ＮｉＯ、ＳｒＴｉＯ３、ＳｒＲｕＯ３、Ａｌ２Ｏ３、Ｌａ２Ｏ３、ＨｆＯ２、Ｙ２Ｏ３またはＶ２Ｏ５を用いることができる。これにより、メモリ素子ＭＥ１の動作性能を向上させることができる。このような効果は、メモリ素子ＭＥ１が抵抗変化素子である場合においてより顕著に得られる。あるいは、中間層ＭＬ１として、上記金属酸化物よりも化学量論的に酸素量の少ない酸素欠損した金属酸化物を用いてもよい。これにより、メモリ素子ＭＥ１の動作電圧を低減することができる。このような効果は、メモリ素子ＭＥ１が抵抗変化素子である場合においてより顕著に得られる。
第２金属材料は、たとえば下部電極ＬＥ１に含まれる第１金属材料とは異なるものとすることができる。これにより、中間層ＭＬ１を構成する材料を、下部電極ＬＥ１の材料に制限されずに選択することができる。したがって、さらに優れた動作性能を有するメモリ素子ＭＥ１を実現することが可能となる。
中間層ＭＬ１の膜厚は、たとえば１．５ｎｍ以上３０ｎｍ以下とすることができる。中間層ＭＬ１の膜厚を上記下限値以上とすることにより、フォーミング処理前における絶縁性を十分に確保することができ、より安定的なフォーミング処理の実現に寄与することができる。一方で、中間層ＭＬ１の膜厚を上記上限値以下とすることにより、ＯＮ抵抗を低減して、読み出し速度の向上や低電力化を図ることができる。したがって、メモリ素子ＭＥ１における信頼性と動作性能のバランスを良好なものとすることができる。また、中間層ＭＬ１の膜厚を上記上限値以下とすることにより、中間層ＭＬ１を十分に薄膜化することができることから、パターニング加工性の向上や、メモリ素子が形成される領域と他の領域との間に生じる段差に対する層間絶縁膜の埋め込み性の向上に寄与することもできる。このような薄膜を中間層ＭＬ１として使用する場合においても、本実施形態によれば均一な中間層ＭＬ１を実現することが可能となる。
中間層ＭＬ１上には、上部電極ＵＥ１が設けられている。上部電極ＵＥ１は、少なくとも中間層ＭＬ１のうちの下部電極ＬＥ１と接する一部上に、当該一部と接するように設けられる。これにより、中間層ＭＬ１は、下部電極ＬＥ１と上部電極ＵＥ１に接する積層領域ＬＲ１を有することとなる。図１に示す例では、上部電極ＵＥ１は、少なくとも開口部ＯＰ１内もしくは開口部ＯＰ１上において、中間層ＭＬ１と接するように設けられる。このため、開口部ＯＰ１内に積層領域ＬＲ１が形成されることとなる。
上述のように、下部電極ＬＥ１、中間層ＭＬ１、および上部電極ＵＥ１は、積層領域ＬＲ１の少なくとも一部がプラグＰＲ１と重ならず、プラグＰＲ１の少なくとも一部が積層領域ＬＲ１と重ならないように設けられる。これにより、中間層ＭＬ１における膜厚の均一性を向上させて、半導体装置の特性ばらつきを抑えることができる。本実施形態においては、積層領域ＬＲ１が、平面視におけるプラグＰＲ１の中心と重ならないように設けられていることがより好ましい。プラグＰＲ１がＷにより構成されている場合には、プラグＰＲ１の中心にＷの未充填領域（シーム）が生じるおそれがある。このため、積層領域ＬＲ１をプラグＰＲ１の中心と重ならないようにすることで、シームに起因した凹凸による中間層ＭＬ１への影響を抑制することが可能となる。
上部電極ＵＥ１は、たとえば平面視において中間層ＭＬ１と同一の形状を有するように設けられる。この場合、上部電極ＵＥ１と中間層ＭＬ１を同時に加工することができるため、製造プロセスの容易化を図ることが可能となる。なお、上部電極ＵＥ１は、中間層ＭＬ１と異なる平面形状を有していてもよい。
また、一の中間層ＭＬ１が互いに隣接する二つの下部電極ＬＥ１に接するように設けられている場合には、一の上部電極ＵＥ１が互いに隣接する二つの下部電極ＬＥ１上に位置するように、上部電極ＵＥ１を形成することができる。これにより、一の上部電極ＵＥ１を用いて二つのメモリ素子ＭＥ１を形成することが可能となる。
上部電極ＵＥ１は、たとえば第３金属材料を含む。第３金属材料としては、たとえばＷ、Ｔａ、Ｔｉ、およびＲｕ、ならびにこれらのうちの二種以上を含む合金が挙げられる。これにより、優れた動作性能を有するメモリ素子ＭＥ１を実現することができる。このような効果は、メモリ素子ＭＥ１が抵抗変化素子である場合においてより顕著となる。なお、下部電極ＬＥ１は、上述の第１金属材料の酸化物や窒化物を含んでいてもよい。
また、上部電極ＵＥ１の膜厚は、たとえば５ｎｍ以上１００ｎｍ以下とすることができる。上部電極ＵＥ１の膜厚を上記下限値以上とすることにより、上部電極ＵＥ１を、メモリ素子を構成する電極として十分に機能させることができる。一方で、上部電極ＵＥ１の膜厚を上記上限値以下とすることにより、パターニング時における加工性を向上させることができる。また、上部電極ＵＥ１を十分に薄膜化することができることから、メモリ素子が形成される領域と他の領域との間に生じる段差に対する層間絶縁膜の埋め込み性の向上に寄与することもできる。このため、より安定的な半導体装置の製造が可能となる。
図２に示すように、下部電極ＬＥ１、中間層ＭＬ１、および上部電極ＵＥ１は、たとえば積層領域ＬＲ１の少なくとも一部が当該下部電極ＬＥ１に接続するトランジスタＴＲ１を構成するゲート電極ＧＥ１と平面視において重なるように設けられる。これにより、積層領域ＬＲ１をプラグＰＲ１と重なる位置からずれるように配置した場合であっても、半導体装置ＳＥ１の面積増大を抑制することができる。したがって、半導体装置ＳＥ１の特性ばらつきを抑制しつつ、半導体装置ＳＥ１の小型化に寄与することが可能となる。なお、積層領域ＬＲ１は、ゲート電極ＧＥ１と重なっていなくともよい。
上部電極ＵＥ１上には、たとえば絶縁層ＩＬ２が設けられている。図１に示す例においては、上部電極ＵＥ１上および絶縁層ＩＬ１上に、絶縁層ＩＬ２が設けられる。絶縁層ＩＬ２は、たとえばＳｉＮ、ＳｉＯＮ、またはＳｉＣＮにより構成される。また、絶縁層ＩＬ２上には、層間絶縁膜ＩＩ２が設けられている。層間絶縁膜ＩＩ２は、たとえばＳｉＯ２またはＳｉＯＣにより構成される。
層間絶縁膜ＩＩ２中には、たとえばプラグＰＲ２が設けられている。プラグＰＲ２は、たとえば層間絶縁膜ＩＩ２と絶縁層ＩＬ２を貫通するように設けられる。複数のプラグＰＲ２のうちの一部のプラグＰＲ２は、上部電極ＵＥ１上に設けられ、上部電極ＵＥ１に接続される。このため、上部電極ＵＥ１にはプラグＰＲ２を介して電圧が印加されることとなる。複数のプラグＰＲ２のうちの他の一部のプラグＰＲ２は、たとえばプラグＰＲ１に接続される。
プラグＰＲ２は、たとえばＷまたはＣｕにより構成される。本実施形態においては、たとえば層間絶縁膜ＩＩ２に形成されたビアホール内に、バリアメタル膜と、ＷまたはＣｕにより構成される導電膜と、を順に積層することによりプラグＰＲ２を形成することができる。バリアメタル膜としては、たとえばＴｉもしくはＴｉＮ、またはこれらの積層膜、あるいはＴａもしくはＴａＮ、またはこれらの積層膜を適用することができる。なお、プラグＰＲ２がＣｕにより構成される場合には、たとえばダマシン法を用いてプラグＰＲ２を形成することができる。
層間絶縁膜ＩＩ２上には、たとえば層間絶縁膜ＩＩ３が設けられている。層間絶縁膜ＩＩ３は、たとえばＳｉＯ２またはＳｉＯＣにより構成される。層間絶縁膜ＩＩ３中には、たとえば配線ＩＣ１が設けられている。配線ＩＣ１の少なくとも一部は、プラグＰＲ２に接続するように設けられる。また、配線ＩＣ１は、たとえばＣｕ、Ａｌ、またはＷにより構成される。本実施形態においては、たとえばダマシン法により形成されたＣｕ配線により配線ＩＣ１を構成することができる。
なお、図１において、半導体装置ＳＥ１を構成する多層配線構造のうち層間絶縁膜ＩＩ３上の構造は省略されている。層間絶縁膜ＩＩ３上には、層間絶縁膜と配線を含む複数の配線層を形成することができる。また、多層配線構造の最上部には、たとえば外部端子を構成する電極パッドを形成することができる。
図３は、本実施形態に係る半導体装置ＳＥ１を示す平面模式図であり、半導体装置ＳＥ１内に含まれる回路等を模式的に説明するものである。図３においては、半導体装置ＳＥ１がマイクロコントローラである場合が例示されている。マイクロコントローラである半導体装置ＳＥ１には、たとえばＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲｅＲＡＭ、Ｉ／Ｏ回路、および外部端子ＥＴ１が設けられている。これらのうちのＲｅＲＡＭとして、下部電極ＬＥ１、中間層ＭＬ１、および上部電極ＵＥ１により構成されるメモリ素子ＭＥ１を適用することができる。また、Ｉ／Ｏ回路は、外部端子ＥＴ１に接続される。外部端子ＥＴ１は、たとえばチップ表面に設けられる電極パッドである。なお、図３に示す半導体装置ＳＥ１内には、上記回路以外の他の回路が含まれていてもよい。
半導体装置ＳＥ１は、たとえば下部電極ＬＥ１と同層において、配線を有していない。配線は、たとえばロジック回路を構成するものである。図３に示す半導体装置ＳＥ１においては、たとえば下部電極ＬＥ１と同層にＭＰＵやＳＲＡＭの回路を構成する配線が形成されない構成を採用することができる。このような構成においては、下部電極ＬＥ１を他の配線とは別個に形成することができ、メモリ素子ＭＥ１における動作性能の向上に寄与することができる。
半導体装置ＳＥ１は、たとえば下部電極ＬＥ１が接続するトランジスタＴＲ１（第１トランジスタ）と、トランジスタＴＲ１よりもゲート絶縁膜の膜厚が小さいトランジスタ（第２トランジスタ）と、を備えている。第１トランジスタであるトランジスタＴＲ１は、メモリ素子ＭＥ１とともにメモリセルを構成するセルトランジスタである。また、第２トランジスタは、たとえば半導体装置ＳＥ１中のロジック回路に使用されるトランジスタである。図３に示す例においては、たとえばＳＲＡＭを構成するトランジスタが、第２トランジスタの一例として挙げられる。
このような構成においては、トランジスタＴＲ１を、第２トランジスタと比較してゲート絶縁膜が厚く、かつ外部端子ＥＴ１と接続するＩ／Ｏトランジスタと同様の構造を有するものとすることができる。この場合、トランジスタＴＲ１は、Ｉ／Ｏトランジスタと略同一のゲート絶縁膜の膜厚を有することとなる。このように、Ｉ／ＯトランジスタをトランジスタＴＲ１として流用することにより、メモリ素子ＭＥ１と接続するセルトランジスタを別個に造り込むことが不要となる。これにより、製造工程数の削減を図ることができる。また、ゲート絶縁膜ＧＩ１の膜厚を大きくして、トランジスタＴＲ１の耐圧を大きくすることが容易となる。このため、たとえばフォーミング動作等の動作をより安定的に行うことができる。また、Ｉ／Ｏトランジスタは、第２トランジスタと比較してゲート長が長いことが多い。したがって、積層領域ＬＲ１をプラグＰＲ１と重なる位置からずらして配置した場合であっても、メモリセル全体の面積増大を抑制することも可能となる。
図１および図２に示す例においては、積層領域ＬＲ１が平面視においてプラグＰＲ１と重ならないように、下部電極ＬＥ１、中間層ＭＬ１、および上部電極ＵＥ１が設けられる。これにより、積層領域ＬＲ１がプラグＰＲ１に起因した凹凸から受ける影響を、確実に低減することができる。したがって、半導体装置ＳＥ１の特性ばらつきをより効果的に抑えることが可能となる。
図２に示すように、積層領域ＬＲ１とプラグＰＲ１が平面視において互いに重ならない場合において、基板ＳＵＢ平面と水平な平面方向における積層領域ＬＲ１とプラグＰＲ１の間の距離の最小値Ｄｍｉｎは、とくに限定されないが、たとえば１０ｎｍ以上５００ｎｍ以下とすることができる。これにより、プラグＰＲ１に起因した凹凸による中間層ＭＬ１への影響をより確実に抑制しつつ、半導体装置ＳＥ１の小型化を図ることが可能となる。
図４は、図１に示す半導体装置ＳＥ１の変形例を示す断面図である。図５は、図４に示す半導体装置ＳＥ１を示す平面図である。図５においては、下部電極ＬＥ１、積層領域ＬＲ１、プラグＰＲ１、およびゲート電極ＧＥ１の位置関係が示されている。
図４および図５では、積層領域ＬＲ１の一部が、平面視においてプラグＰＲ１の一部と重なるように、下部電極ＬＥ１、中間層ＭＬ１、および上部電極ＵＥ１が設けられる場合が例示されている。この場合、積層領域ＬＲ１の他の部分がプラグＰＲ１と重ならず、かつプラグＰＲ１の他の部分が積層領域ＬＲ１と重ならないように、下部電極ＬＥ１、中間層ＭＬ１、および上部電極ＵＥ１が設けられることとなる。本変形例においても、積層領域ＬＲ１全体がプラグＰＲ１と重なる場合や、プラグＰＲ１全体が積層領域ＬＲ１と重なる場合と比較して、積層領域ＬＲ１がプラグＰＲ１に起因した凹凸から受ける影響を低減することができる。また、積層領域ＬＲ１とプラグＰＲ１を互いの一部が重なるように形成することによって、半導体装置ＳＥ１の面積増大をより効果的に抑制することもできる。さらには、積層領域ＬＲ１とプラグＰＲ１の重なりが許容されることから、積層領域ＬＲ１の面積を増大させて、メモリ素子ＭＥ１の動作性能を安定化させることも容易となる。
図６は、図１に示す半導体装置ＳＥ１の変形例を示す断面図であり、図４および図５とは異なる例を示している。図６においては、中間層ＭＬ１が、プラグＰＲ１と重なる領域においても下部電極ＬＥ１と接するように設けられる場合が例示されている。中間層ＭＬ１は、たとえば下部電極ＬＥ１の上面全体に接するように設けられる。本変形例においては、たとえば下部電極ＬＥ１と中間層ＭＬ１を互いに同一の形状を有するものとすることができる。このため、下部電極ＬＥ１と中間層ＭＬ１を同時に加工することができるため、製造工程数の削減を図ることができる。
本変形例においては、層間絶縁膜ＩＩ１上および中間層ＭＬ１上に、下端において中間層ＭＬ１が露出する開口部ＯＰ１を有する絶縁層ＩＬ１が形成されている。また、上部電極ＵＥ１は、開口部ＯＰ１において中間層ＭＬ１と接する。このため、中間層ＭＬ１の積層領域ＬＲ１は、開口部ＯＰ１下のみに設けられることとなる。
次に、半導体装置ＳＥ１の製造方法について説明する。
図７〜９は、図１に示す半導体装置ＳＥ１の製造方法を示す断面図である。まず、基板ＳＵＢに、素子分離領域ＥＩ１を形成する。素子分離領域ＥＩ１の構造は、とくに限定されないが、たとえばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造とすることができる。次いで、基板ＳＵＢ上にトランジスタＴＲ１を形成する。
トランジスタＴＲ１は、たとえば次のように形成される。
まず、基板ＳＵＢ上にゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１を順に形成する。ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１は、たとえば基板ＳＵＢ上にシリコン酸化膜および多結晶シリコン膜を順に積層し、これをドライエッチングによりパターニングすることにより形成される。次いで、ゲート電極ＧＥ１の側壁上にサイドウォールＳＷ１を形成する。次いで、基板ＳＵＢに、ゲート電極ＧＥ１およびサイドウォールＳＷ１をマスクとして不純物イオン注入を行うことによりソース・ドレイン領域ＳＤ１を形成する。
次いで、トランジスタＴＲ１を覆うように、基板ＳＵＢ上に層間絶縁膜ＩＩ１を形成する。層間絶縁膜ＩＩ１は、たとえば基板ＳＵＢ上に絶縁膜を堆積した後、これをＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて平坦化することにより形成される。次いで、層間絶縁膜ＩＩ１中に、ソース・ドレイン領域ＳＤ１に接続されるプラグＰＲ１を形成する。プラグＰＲ１は、たとえば層間絶縁膜ＩＩ１に設けられたコンタクトホール内および層間絶縁膜ＩＩ１上にＷを堆積した後、コンタクトホール以外に堆積されたＷをＣＭＰ法によって除去することにより形成される。
次いで、少なくともプラグＰＲ１の上面に対して、Ａｒを用いたプラズマ処理を施す。これにより、プラグＰＲ１上面の酸化膜を除去して、プラグＰＲ１と下部電極ＬＥ１との接続信頼性を向上させることができる。
次いで、層間絶縁膜ＩＩ１上およびプラグＰＲ１上に、プラグＰＲ１に接続される下部電極ＬＥ１を形成する。下部電極ＬＥ１は、たとえば層間絶縁膜ＩＩ１上にスパッタ法またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成された導電膜をパターニングすることにより得られる。これにより、表面の平坦性に優れた下部電極ＬＥ１を得ることが可能となる。上記導電膜のパターニングは、たとえばリソグラフィにより形成されるレジストマスクを用いたドライエッチングにより行われる。
これにより、図７（ａ）に示す構造が得られる。
次に、層間絶縁膜ＩＩ１上および下部電極ＬＥ１上に、絶縁層ＩＬ１を形成する。絶縁層ＩＬ１は、たとえばＣＶＤ法を用いて形成される。次いで、絶縁層ＩＬ１をパターニングして、下端において下部電極ＬＥ１が露出する開口部ＯＰ１を形成する。このとき、開口部ＯＰ１の少なくとも一部が平面視においてプラグＰＲ１と重ならず、かつプラグＰＲ１の少なくとも一部が平面視において開口部ＯＰ１と重ならないように、絶縁層ＩＬ１のパターニングが行われる。また、絶縁層ＩＬ１のパターニングは、たとえばリソグラフィにより形成されるレジストマスクを用いたドライエッチングにより行われる。
これにより、図７（ｂ）に示す構造が得られる。
次に、絶縁層ＩＬ１上に、中間層ＭＬ１と上部電極ＵＥ１を順に形成する。中間層ＭＬ１は、開口部ＯＰ１において下部電極ＬＥ１と接するように形成される。
本実施形態においては、たとえば次のようにして中間層ＭＬ１と上部電極ＵＥ１を形成することができる。まず、絶縁層ＩＬ１上、および開口部ＯＰ１から露出した下部電極ＬＥ１上に、中間層ＭＬ１を構成する金属酸化膜を形成する。金属酸化膜は、たとえばスパッタ法、またはＣＶＤ法により形成される。また、金属酸化膜は、たとえば金属膜を成膜した後、プラズマ酸化処理または熱酸化処理を行うことにより形成してもよい。次いで、金属酸化膜上に、上部電極ＵＥ１を構成する導電膜を形成する。導電膜は、たとえばスパッタ法またはＣＶＤ法により形成される。次いで、金属酸化膜と導電膜を同時にパターニングすることにより、順に積層された中間層ＭＬ１と上部電極ＵＥ１が形成される。この場合、中間層ＭＬ１と上部電極ＵＥ１は、平面視において互いに同一の形状を有することとなる。金属酸化膜と導電膜のパターニングは、たとえばリソグラフィにより形成されるレジストマスクを用いたドライエッチングにより行われる。
これにより、図８（ａ）に示す構造が得られる。
次に、上部電極ＵＥ１上に、絶縁層ＩＬ２を形成する。絶縁層ＩＬ２は、たとえばＣＶＤ法により上部電極ＵＥ１上および絶縁層ＩＬ１上に形成される。次いで、絶縁層ＩＬ２上に層間絶縁膜ＩＩ２を堆積する。層間絶縁膜ＩＩ２の堆積は、たとえばＣＶＤ法を用いて行われる。これにより、図８（ｂ）に示す構造が得られる。
次に、層間絶縁膜ＩＩ２を、ＣＭＰ法等により平坦化する。これにより、図９（ａ）に示す構造が得られる。
次に、層間絶縁膜ＩＩ２および絶縁層ＩＬ２を貫通するビアホールを形成する。本実施形態においては、一部のビアホールが上部電極ＵＥ１に接続され、他の一部のビアホールがプラグＰＲ１に接続されるように、複数のビアホールが形成される。次いで、ビアホール内にプラグＰＲ２を形成する。プラグＰＲ２は、たとえばビアホール内および層間絶縁膜ＩＩ２上にバリアメタル膜と、ＷまたはＣｕにより構成される導電膜と、を順に堆積した後、ビアホール外に位置するバリアメタル膜と導電膜をＣＭＰ法によって除去することにより形成することができる。
これにより、図９（ｂ）に示す構造が得られる。
次に、層間絶縁膜ＩＩ２上に、層間絶縁膜ＩＩ３を形成する。次いで、層間絶縁膜ＩＩ３中に配線ＩＣ１を形成する。配線ＩＣ１は、少なくとも一部がプラグＰＲ２に接続されるように形成される。また、配線ＩＣ１は、たとえばダマシン法を用いて形成することができる。この場合、配線ＩＣ１は、たとえば層間絶縁膜ＩＩ１に形成された開口部内にめっき法を用いてＣｕ膜を堆積することにより形成されることとなる。
その後、層間絶縁膜ＩＩ３上には、たとえば層間絶縁膜と配線により構成される複数の配線層が形成され、多層配線構造が実現される。本実施形態においては、たとえばこのようにして図１に示す半導体装置ＳＥ１が製造されることとなる。
（第２の実施形態）
図１０は、第２の実施形態に係る半導体装置ＳＥ２を示す断面図であり、第１の実施形態における図１に対応している。半導体装置ＳＥ２は、配線ＩＣ１が設けられた配線層上にメモリ素子ＭＥ１が設けられる点において、半導体装置ＳＥ１と異なっている。
本実施形態に係る半導体装置ＳＥ２は、第１方向に延在する配線ＩＣ１と、下部電極ＬＥ１と、中間層ＭＬ１と、上部電極ＵＥ１と、を備えている。下部電極ＬＥ１は、配線ＩＣ１上に設けられ、かつ配線ＩＣ１に接続している。中間層ＭＬ１は、下部電極ＬＥ１上に設けられ、かつ金属酸化物により構成されている。上部電極ＵＥ１は、中間層ＭＬ１上に設けられている。中間層ＭＬ１は、下部電極ＬＥ１と上部電極ＵＥ１に接する積層領域ＬＲ１を有している。積層領域ＬＲ１は、配線ＩＣ１の少なくとも一辺と重なっておらず、かつ少なくとも一部において配線ＩＣ１と重なっていない。
なお、積層領域ＬＲ１が配線ＩＣ１の少なくとも一辺と重なっていないとは、第１方向に延在する配線ＩＣ１の第１方向と平行な二辺のうちの、少なくとも一辺と重なっていないことを示している。このため、第１方向と平行な二辺のうちの一辺と重なり他の一辺と重ならない場合や、第１方向と平行な二辺のいずれとも重ならない場合を含む。
上述のように、メモリ素子を構成するＭＩＭ構造下に配線が存在する場合、配線に起因した凹凸によって中間層の厚みが不均一となるおそれがある。配線に起因した凹凸としては、たとえば金属材料の埋設不良や配線表面の腐食によって生じるボイドや、配線表面の腐食によって生じるヒロックが挙げられる。これらは、前工程の終了から次工程の開始までの制限時間（Ｑ−Ｔｉｍｅ）を管理すること等によって抑制が図られているが、完全に排除することが困難である場合もある。また、とくにＣｕ配線においては、バリアメタル膜と、Ｃｕ膜と、の除去レートの差異に起因して、バリアメタル膜とＣｕ膜の間に段差が生じるおそれがあった。したがって、このような配線に起因した凹凸がＭＩＭ構造に与える影響を低減することが求められていた。
本実施形態に係る半導体装置ＳＥ２においては、積層領域ＬＲ１が、配線ＩＣ１の少なくとも一辺と重なっておらず、かつ少なくとも一部において配線ＩＣ１と重なっていない。すなわち、中間層ＭＬ１のうちのメモリ素子ＭＥ１を構成することとなる積層領域ＬＲ１を、その平面位置が配線ＩＣ１と重なる位置からずれるように形成している。これにより、積層領域ＬＲ１全体が配線ＩＣ１と重なる場合や、積層領域ＬＲ１が配線ＩＣ１の両辺と重なる場合と比較して、積層領域ＬＲ１が配線ＩＣ１に起因した凹凸から受ける影響を低減することができる。このため、積層領域ＬＲ１における中間層ＭＬ１の厚みの均一性を向上させることができる。したがって、本実施形態によれば、半導体装置ＳＥ１の特性ばらつきを抑制することが可能となる。
また、本実施形態に係る半導体装置ＳＥ２においては、図１０に示すように、配線層間を接続するビアプラグと同層にメモリ素子ＭＥ１を形成することが可能である。これにより、基板ＳＵＢ上に形成される一層目の配線（Ｍ１配線）と基板ＳＵＢの間や、隣接する二つの配線層間の距離が、メモリ素子ＭＥ１の形成に起因して大きくなることが抑制される。このため、メモリ素子ＭＥ１が設けられている回路領域以外の他の回路領域における動作速度の向上を図ることができる。さらには、上記他の回路領域における動作速度を、メモリ素子ＭＥ１を搭載しない半導体装置の動作速度と、一致させることができる。このため、メモリ素子ＭＥ１の有無に対する回路設計の互換性を高めることも可能となる。
また、メモリ素子ＭＥ１の形成に伴う、コンタクトプラグとビアプラグの接続や、ビアプラグとビアプラグの接続の発生を回避することもできる。したがって、プラグ間の接続に起因した抵抗値や容量値等のパラメータの変動を抑制することもできる。
以下、半導体装置ＳＥ２の構成について詳細に説明する。
基板ＳＵＢ、トランジスタＴＲ１、層間絶縁膜ＩＩ１、およびプラグＰＲ１の構成は、たとえば第１の実施形態と同様とすることができる。また、半導体装置ＳＥ１は、たとえば第１の実施形態と同様に、トランジスタＴＲ１（第１トランジスタ）よりもゲート絶縁膜の膜厚が小さい第２トランジスタを備えることができる。
本実施形態に係る半導体装置ＳＥ２においては、配線ＩＣ１が設けられた配線層上にメモリ素子ＭＥ１が設けられる。配線ＩＣ１は、たとえばＣｕを主成分とする多結晶により構成される。この場合、配線ＩＣ１は、たとえばダマシン法を用いて層間絶縁膜ＩＩ２内に形成される。なお、配線ＩＣ１は、ＡｌまたはＷ等により構成されていてもよい。
図１０においては、層間絶縁膜ＩＩ１上に設けられた層間絶縁膜ＩＩ２中に、配線ＩＣ１が設けられる場合が例示されている。なお、層間絶縁膜ＩＩ１と、配線ＩＣ１が設けられた層間絶縁膜ＩＩ２と、の間には、層間絶縁膜と配線により構成される他の配線層が一または二以上形成されていてもよい。
下部電極ＬＥ１は、層間絶縁膜ＩＩ２上および配線ＩＣ１上に、配線ＩＣ１に接続するように設けられている。この点を除いて、下部電極ＬＥ１は、たとえば第１の実施形態と同様の構成を有するように形成することができる。すなわち、下部電極ＬＥ１は、たとえば第１の実施形態において例示した第１金属材料を含むものである。
層間絶縁膜ＩＩ２上および下部電極ＬＥ１上には、下端において下部電極ＬＥ１が露出する開口部ＯＰ１を有する絶縁層ＩＬ１が形成される。これにより、中間層ＭＬ１は、開口部ＯＰ１において下部電極ＬＥ１と接し、開口部ＯＰ１内に積層領域ＬＲ１を有することとなる。開口部ＯＰ１は、配線ＩＣ１の少なくとも一辺と重ならず、かつ少なくとも一部において配線ＩＣ１と重ならないように形成することができる。この点を除いて、絶縁層ＩＬ１は、たとえば第１の実施形態と同様の構成を有するように形成することができる。
中間層ＭＬ１は、下部電極ＬＥ１と上部電極ＵＥ１に接する積層領域ＬＲ１が、配線ＩＣ１の少なくとも一辺と重ならず、かつ少なくとも一部において配線ＩＣ１と重ならないように設けられる。このような構成は、たとえば積層領域ＬＲ１が形成される開口部ＯＰ１を、上述のように形成することによって実現することが可能である。
このような点を除いて、中間層ＭＬ１は、たとえば第１の実施形態と同様の構成を有するように形成することができる。すなわち、中間層ＭＬ１は、たとえば第１の実施形態において例示した、第１金属材料とは異なる第２金属材料を含むものである。また、中間層ＭＬ１のうちの積層領域ＬＲ１の少なくとも一部は、たとえばトランジスタＴＲ１を構成するゲート電極ＧＥ１と重なる。
上部電極ＵＥ１は、たとえば第１の実施形態と同様の構成を有するように形成することができる。すなわち、上部電極ＵＥ１は、たとえば平面視において中間層ＭＬ１と同一の形状を有するものとすることができる。また、上部電極ＵＥ１上には、たとえば第１の実施形態と同様に絶縁層ＩＬ２を形成することができる。
絶縁層ＩＬ２上には、層間絶縁膜ＩＩ３が形成されている。層間絶縁膜ＩＩ３中には、層間絶縁膜ＩＩ３および絶縁層ＩＬ２を貫通するプラグＰＲ２が形成される。複数のプラグＰＲ２のうちの一部のプラグＰＲ２は上部電極ＵＥ１に接続され、他の一部のプラグＰＲ２はプラグＰＲ１に接続される。これらの点を除いて、プラグＰＲ２は第１の実施形態と同様に形成することができる。
層間絶縁膜ＩＩ３上には、層間絶縁膜ＩＩ４が設けられている。層間絶縁膜ＩＩ４は、たとえばＳｉＯ２またはＳｉＯＣにより構成される。層間絶縁膜ＩＩ４中には、たとえば配線ＩＣ２が設けられている。複数の配線ＩＣ２のうち少なくとも一部の配線ＩＣ２は、プラグＰＲ２に接続するように設けられる。配線ＩＣ２は、たとえばダマシン法により形成されたＣｕ配線とすることができる。また、配線ＩＣ２は、ＷまたはＡｌ等により構成されていてもよい。なお、層間絶縁膜ＩＩ３上には、第１の実施形態と同様に、層間絶縁膜と配線を含む複数の配線層を形成することができる（図示せず）。
図１０に示す例においては、積層領域ＬＲ１が配線ＩＣ１と重ならないように、下部電極ＬＥ１、中間層ＭＬ１、および上部電極ＵＥ１が設けられる。これにより、積層領域ＬＲ１が配線ＩＣ１に起因した凹凸から受ける影響を、確実に低減することができる。したがって、半導体装置ＳＥ２の特性ばらつきをより効果的に抑えることが可能となる。
図１１は、図１０に示す半導体装置ＳＥ２の変形例を示す断面図である。
図１１では、積層領域ＬＲ１が、配線ＩＣ１の一辺と重なっており、かつ一部において配線ＩＣ１と重なっている場合が例示されている。この場合、積層領域ＬＲ１は、第１方向に延在する配線ＩＣ１の上記第１方向に平行な二辺のうちの、一辺と重なり、他の一辺と重ならないこととなる。また、積層領域ＬＲ１は、一部が配線ＩＣ１と重なり、他の部分が配線ＩＣ１と重ならないこととなる。本変形例においても、積層領域ＬＲ１全体が配線ＩＣ１と重なる場合や、積層領域ＬＲ１が配線ＩＣ１の両辺と重なる場合と比較して、積層領域ＬＲ１が配線ＩＣ１に起因した凹凸から受ける影響を低減することができる。また、積層領域ＬＲ１と配線ＩＣ１を互いの一部が重なるように形成することによって、半導体装置ＳＥ２の面積増大をより効果的に抑制することもできる。さらには、積層領域ＬＲ１と配線ＩＣ１の重なりが許容されることから、積層領域ＬＲ１の面積を増大させて、メモリ素子ＭＥ１の動作性能を安定化させることも容易となる。
図１２は、図１０に示す半導体装置ＳＥ２の変形例を示す断面図であり、図１１とは異なる例を示している。図１２に示すように、半導体装置ＳＥ２は、絶縁層ＩＬ３をさらに備えていてもよい。絶縁層ＩＬ３は、たとえば層間絶縁膜ＩＩ２上および配線ＩＣ２上に設けられる。すなわち、絶縁層ＩＬ３は、配線ＩＣ１を覆うように下部電極ＬＥ１下に設けられる。これにより、下部電極ＬＥ１の加工等のプロセス中において、配線ＩＣ１表面が、たとえばドライエッチングのガス等によって腐食してしまうことをより確実に抑制することができる。したがって、半導体装置ＳＥ２の信頼性を向上させることができる。
また、絶縁層ＩＬ３には、下端において配線ＩＣ１が露出する開口部ＯＰ２が設けられている。このため、下部電極ＬＥ１は、開口部ＯＰ２において配線ＩＣ１に接することとなる。これにより、配線ＩＣ１を介して下部電極ＬＥ１に電圧を供給することができる。
本実施形態に係る半導体装置ＳＥ２の製造方法は、プラグＰＲ１を形成する工程の後であって、下部電極ＬＥ１を形成する工程の前において、層間絶縁膜ＩＩ２および配線ＩＣ１を形成する工程を備える。この点を除いて、半導体装置ＳＥ２の製造方法は、第１の実施形態における半導体装置ＳＥ１の製造方法と同様に行うことが可能である。
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
（第３の実施形態）
図１３は、第３の実施形態に係る半導体装置ＳＥ３を示す断面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置ＳＥ３は、中間層ＭＬ１および上部電極ＵＥ１の構成を除いて、第１の実施形態に係る半導体装置ＳＥ１と同様とすることができる。
以下、本実施形態に係る半導体装置ＳＥ３の構成、および半導体装置ＳＥ３の製造方法について詳細に説明する。
本実施形態に係る半導体装置ＳＥ３において、上部電極ＵＥ１は、層間絶縁膜ＩＩ２中に形成されたプラグＰＲ２により構成されている。これにより、上部電極ＵＥ１を、プラグＰＲ２と同時に形成することができるため、製造工程数の削減を図ることができる。図１３においては、絶縁層ＩＬ２上に複数のプラグＰＲ２が設けられた層間絶縁膜ＩＩ２が形成される場合が例示されている。そして、複数のプラグＰＲ２のうち下部電極ＬＥ１上に位置する一部のプラグＰＲ２を、上部電極ＵＥ１として適用する。
上部電極ＵＥ１は、たとえばプラグＰＲ２と同じ材料により構成される。
中間層ＭＬ１は、たとえば上部電極ＵＥ１を構成するプラグＰＲ２の側面上および底面上に設けられる。すなわち、層間絶縁膜ＩＩ２に形成され、かつ上部電極ＵＥ１が埋め込まれるビアホールの、側面上および底面上に中間層ＭＬ１が形成されることとなる。これにより、中間層ＭＬ１を、上部電極ＵＥ１とともに加工することが可能となる。
本実施形態において、中間層ＭＬ１は、上部電極ＵＥ１の底面に設けられた部分において、下部電極ＬＥ１と上部電極ＵＥ１に接し、積層領域ＬＲ１を有することとなる。
次に、半導体装置ＳＥ３の製造方法について説明する。
図１４〜図１６は、図１３に示す半導体装置ＳＥ３の製造方法を示す断面図である。まず、基板ＳＵＢに、素子分離領域ＥＩ１およびトランジスタＴＲ１を形成する。次いで、基板ＳＵＢ上に、層間絶縁膜ＩＩ１を形成する。次いで、層間絶縁膜ＩＩ１中にプラグＰＲ１を形成する。次いで、層間絶縁膜ＩＩ１上に、プラグＰＲ１と接続する下部電極ＬＥ１を形成する。次いで、下部電極ＬＥ１上に絶縁層ＩＬ２を形成する。これらの工程は、図７に示す、半導体装置ＳＥ１の製造工程と同様に行うことができる。次いで、絶縁層ＩＬ２上に層間絶縁膜ＩＩ２を形成する。層間絶縁膜ＩＩ２は、たとえばＣＶＤ法を用いて堆積された絶縁膜をＣＭＰ法等により平坦化することにより形成される。
これにより、図１４（ａ）に示す構造が得られる。
次に、層間絶縁膜ＩＩ２および絶縁層ＩＬ２を貫通する開口部ＯＰ３を形成する。本実施形態においては、一部の開口部ＯＰ３が下部電極ＬＥ１に接続され、他の一部の開口部ＯＰ３がプラグＰＲ１に接続されるように、複数の開口部ＯＰ３が形成される。
これにより、図１４（ｂ）に示す構造が得られる。
次に、層間絶縁膜ＩＩ２上、開口部ＯＰ３の側面上、および開口部ＯＰ３の底面上に、中間層ＭＬ１を構成する金属酸化膜ＭＯ１を形成する。金属酸化膜ＭＯ１は、たとえばＣＶＤ法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される。
これにより、図１５（ａ）に示す構造が得られる。
次に、金属酸化膜ＭＯ１を選択的に除去して、下部電極ＬＥ１上に形成された開口部ＯＰ３の側面上および底面上に位置する部分を残存させる。このとき、層間絶縁膜ＩＩ２上形成された金属酸化膜ＭＯ１のうちの下部電極ＬＥ１上に位置する開口部ＯＰ３の周囲に位置する部分が残存するように、金属酸化膜ＭＯ１の除去処理が行われてもよい。これにより、金属酸化膜ＭＯ１のうちの開口部ＯＰ３内に位置する部分を確実に残存させることができる。なお、金属酸化膜ＭＯ１の除去処理は、たとえばリソグラフィにより形成されるレジストマスクを用いたドライエッチングにより行われる。
これにより、図１５（ｂ）に示す構造が得られる。
次に、各開口部ＯＰ３および層間絶縁膜ＩＩ２上に、バリアメタル膜（図示せず）と、導電膜ＣＦ１と、を順に堆積する。導電膜ＣＦ１は、たとえばＷ膜である。バリアメタル膜と導電膜ＣＦ１の堆積は、たとえばＣＶＤ法により行われる。
これにより、図１６（ａ）に示す構造が得られる。
次に、開口部ＯＰ３外に位置する上記バリアメタル膜、導電膜ＣＦ１、および金属酸化膜ＭＯ１をＣＭＰ法によって除去する。これにより、下部電極ＬＥ１上に位置する開口部ＯＰ３内には中間層ＭＬ１と上部電極ＵＥ１が、他の開口部ＯＰ３にはプラグＰＲ２が、それぞれ形成されることとなる。
これにより、図１６（ｂ）に示す構造が得られる。
その後、層間絶縁膜ＩＩ２上に、層間絶縁膜ＩＩ３および配線ＩＣ２を形成する。この工程は、第１の実施形態と同様にして行うことができる。本実施形態においては、たとえばこのようにして図１３に示す半導体装置ＳＥ３が製造されることとなる。
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
（第４の実施形態）
図１７は、第４の実施形態に係る半導体装置ＳＥ４を示す断面図であり、第１の実施形態における図１に対応している。半導体装置ＳＥ４においては、基板ＳＵＢ上に一層目に設けられた配線ＩＣ１（Ｍ１配線）よりも上層に設けられたプラグＰＲ２上に、メモリ素子ＭＥ１が設けられている。このため、本実施形態においては、積層領域ＬＲ１の少なくとも一部がプラグＰＲ２と重ならず、かつプラグＰＲ２の少なくとも一部が積層領域ＬＲ１と重ならないように、下部電極ＬＥ１、中間層ＭＬ１、および上部電極ＵＥ１が設けられることとなる。
以下、半導体装置ＳＥ４の構成について詳細に説明する。
図１７に示す例においては、層間絶縁膜ＩＩ１上に設けられた層間絶縁膜ＩＩ２中に、配線ＩＣ１が形成されている。配線ＩＣ１の少なくとも一部は、たとえばプラグＰＲ１と接続するように設けられている。なお、層間絶縁膜ＩＩ２および配線ＩＣ１は、たとえばそれぞれ第１の実施形態における層間絶縁膜ＩＩ３および配線ＩＣ１と同様の構成を有することができる。また、基板ＳＵＢ、トランジスタＴＲ１、層間絶縁膜ＩＩ１、およびプラグＰＲ１の構成は、たとえば第１の実施形態と同様とすることができる。
層間絶縁膜ＩＩ２上および配線ＩＣ１上には、絶縁層ＩＬ４および層間絶縁膜ＩＩ３が順に形成されている。絶縁層ＩＬ４は、たとえばＳｉＣ、ＳｉＣＮ、またはＳｉＮにより構成される。層間絶縁膜ＩＩ３は、たとえばＳｉＯ２またはＳｉＯＣにより構成される。層間絶縁膜ＩＩ３中には、層間絶縁膜ＩＩ３および絶縁層ＩＬ４を貫通するプラグＰＲ２が設けられている。複数のプラグＰＲ２のうち少なくとも一部のプラグＰＲ２は、配線ＩＣ１に接続される。また、プラグＰＲ２は、たとえばバリアメタル膜と、ＣｕまたはＷにより構成される導電膜と、の積層膜により構成される。
なお、配線ＩＣ１が設けられた層間絶縁膜ＩＩ２と、プラグＰＲ２が設けられた層間絶縁膜ＩＩ３と、の間には、層間絶縁膜と配線により構成される他の配線層が一または二以上形成されていてもよい。
下部電極ＬＥ１は、層間絶縁膜ＩＩ３上およびプラグＰＲ２上に設けられ、プラグＰＲ２に接続している。また、絶縁層ＩＬ１、中間層ＭＬ１、上部電極ＵＥ１、および絶縁層ＩＬ２は、下部電極ＬＥ１上に順に設けられている。下部電極ＬＥ１、中間層ＭＬ１、上部電極ＵＥ１、絶縁層ＩＬ１、および絶縁層ＩＬ２の構成は、たとえば第１の実施形態と同様の構成とすることができる。
なお、本実施形態においては、積層領域ＬＲ１の少なくとも一部がプラグＰＲ２と重ならず、かつプラグＰＲ２の少なくとも一部が積層領域ＬＲ１と重ならないように、下部電極ＬＥ１、中間層ＭＬ１、および上部電極ＵＥ１が設けられることとなる。
絶縁層ＩＬ２上には、層間絶縁膜ＩＩ４が設けられている。層間絶縁膜ＩＩ４中には、層間絶縁膜ＩＩ４および絶縁層ＩＬ２を貫通するプラグＰＲ３が設けられている。層間絶縁膜ＩＩ４およびプラグＰＲ３は、たとえばそれぞれ第１の実施形態における層間絶縁膜ＩＩ２およびプラグＰＲ２と同様の構成を有することができる。
層間絶縁膜ＩＩ４上には、層間絶縁膜ＩＩ５と配線ＩＣ３が設けられている。層間絶縁膜ＩＩ５および配線ＩＣ３は、たとえばそれぞれ第１の実施形態における層間絶縁膜ＩＩ３および配線ＩＣ１と同様の構成を有することができる。
図１８は、図１７に示す半導体装置ＳＥ４の変形例を示す断面図である。
図１８に示すように、半導体装置ＳＥ４は、絶縁層ＩＬ５をさらに備えていてもよい。絶縁層ＩＬ５は、たとえば層間絶縁膜ＩＩ３上であって、下部電極ＬＥ１下に設けられる。これにより、下部電極ＬＥ１を加工する際に、下部電極ＬＥ１と接続しないプラグＰＲ２の表面にダメージが生じることを確実に抑制することができる。したがって、半導体装置ＳＥ４の信頼性を向上させることができる。絶縁層ＩＬ５は、たとえばＳｉＣＮ、ＳｉＮ、またはＳｉＣにより構成される。また、絶縁層ＩＬ５には、下端においてプラグＰＲ２が露出する開口部ＯＰ４が設けられている。このため、下部電極ＬＥ１は、開口部ＯＰ４においてプラグＰＲ２に接することができる。
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＳＥ１、ＳＥ２、ＳＥ３、ＳＥ４ 半導体装置
ＳＵＢ 基板
ＲＥ１ 抵抗変化素子
ＵＥ１ 上部電極
ＬＥ１ 下部電極
ＭＬ１ 中間層
ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４ 絶縁層
ＬＲ１ 積層領域
ＯＰ１、ＯＰ２、ＯＰ３ 開口部
ＩＣ１、ＩＣ２、ＩＣ３ 配線
ＰＲ１、ＰＲ２、ＰＲ３ プラグ
ＩＩ１、ＩＩ２、ＩＩ３、ＩＩ４、ＩＩ５ 層間絶縁膜
ＣＦ１ 導電膜
ＭＯ１ 金属酸化膜
ＴＲ１ トランジスタ
ＧＥ１ ゲート電極
ＧＩ１ ゲート絶縁膜
ＳＷ１ サイドウォール
ＥＴ１ 外部端子

Claims (8)

  1. 第１方向に延在する配線と、
    前記配線上に設けられ、かつ前記配線に接続する下部電極と、
    前記下部電極上に設けられ、かつ金属酸化物により構成される中間層と、
    前記中間層上に設けられた上部電極と、
    前記下部電極下に設けられ、前記配線を覆い、かつ下端において前記配線が露出する第２開口部が設けられた第２絶縁層と、
    を備え、
    前記下部電極は、前記第２開口部において前記配線と接し、
    前記中間層は、前記下部電極と前記上部電極に接する積層領域を有しており、
    前記積層領域は、前記第２絶縁層の前記第２開口部と重なっていない、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記下部電極上に設けられ、かつ下端において前記下部電極が露出する第１開口部を有する第１絶縁層を備えており、
    前記中間層は、前記第１開口部において前記下部電極と接する半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記上部電極と前記中間層は、平面視において互いに同一の形状を有している半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記下部電極と電気的に接続する第１トランジスタを備えており、
    前記積層領域の少なくとも一部は、前記第１トランジスタを構成するゲート電極と重なっている半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記下部電極と電気的に接続する第１トランジスタと、前記第１トランジスタよりもゲート絶縁膜の膜厚が小さい第２トランジスタと、を備える半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記積層領域は、前記配線と重ならない半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記下部電極は、第１金属材料を含み、
    前記中間層は、前記第１金属材料とは異なる第２金属材料を含む半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記配線は、Ｃｕを主成分とする多結晶により構成されている半導体装置。
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