TWI779769B - 積體晶片、記憶體裝置及其形成方法 - Google Patents

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Abstract

本發明各種實施例是有關於一種積體晶片、記憶體裝置 及其形成方法，所述記憶體裝置包括位於基底之上的第一底部電極層。鐵電開關層設置在第一底部電極層之上。第一頂部電極層設置在鐵電開關層之上。第二底部電極層設置在第一底部電極層與鐵電開關層之間。第二底部電極層與第一底部電極層相比更不容易氧化。

Description

積體晶片、記憶體裝置及其形成方法
本發明實施例是有關於一種積體晶片、記憶體裝置及其形成方法。
許多現代的電子裝置包含被配置成儲存資料的電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。揮發性記憶體在被供電時儲存資料，而非揮發性記憶體能夠在電源被移除時儲存資料。鐵電式隨機存取記憶體(ferroelectric random-access memory，FeRAM)裝置有望成為下一代非揮發性記憶體技術的候選者。此是由於FeRAM裝置提供許多優點，包括快的寫入時間、高耐久性、低功耗及不易受到輻射損壞。
本發明實施例提供一種記憶體裝置，其包括第一底部電極層、鐵電開關層、第一頂部電極層以及第二底部電極層。第一底部電極層上覆在基底上。鐵電開關層設置在第一底部電極層之 上。第一頂部電極層設置在鐵電開關層之上。第二底部電極層設置在第一底部電極層與鐵電開關層之間，其中第二底部電極層與第一底部電極層相比更不容易氧化。
本發明實施例提供一種積體晶片，其包括下部內連線及記憶單元。下部內連線位於基底之上的下部層間介電(ILD)層內。記憶單元設置在下部內連線之上，其中記憶單元包括設置在多層底部電極與多層頂部電極之間的鐵電開關層；且其中多層底部電極包括第一底部電極層及設置在第一底部電極層與鐵電開關層之間的第二底部電極層，其中多層頂部電極包括第一頂部電極層及設置在第一頂部電極層與鐵電開關層之間的第二頂部電極層，其中第一底部電極層及第一頂部電極層包含第一材料，且第二底部電極層及第二頂部電極層包含與第一材料不同的第二材料。
本發明實施例提供一種形成記憶體裝置的方法，其包括：在基底之上形成第一底部電極層並在第一底部電極層之上形成第二底部電極層，其中第二底部電極層具有比第一底部電極層更大的腐蝕電位；在第二底部電極層之上形成鐵電開關層；在鐵電開關層之上形成第二頂部電極層並在第二頂部電極層之上形成第一頂部電極層，其中第二頂部電極層具有比第一頂部電極層更大的腐蝕電位；對第一頂部電極層及第二頂部電極層執行第一圖案化製程，以界定多層頂部電極；以及對第一底部電極層及第二底部電極層執行第二圖案化製程，以界定多層底部電極。
100、200a、200b、300、400、500:積體晶片
102:基底
103:記憶單元
103a:第一記憶單元
103b:第二記憶單元
104:介電結構
104a:層間介電(ILD)層/下部ILD層
104b:層間介電(ILD)層/上部ILD層
104c:層間介電(ILD)層
104L:下部層間介電(ILD)層
104U:上部層間介電(ILD)層
106:下部內連線
108:多層底部電極
108a:第一底部電極層
108b:第二底部電極層
110:鐵電開關層
112:多層頂部電極
112a:第一頂部電極層
112b:第二頂部電極層
114:頂部電極通孔
201m:中間區
201p:週邊區
202:下部絕緣結構
204:硬罩幕層
206:上部絕緣結構
302a:嵌入式記憶體區
302b:邏輯區
304、416:導通孔
306:導電配線
308:下部導電配線
310:第二導通孔
312:第二導電配線
402:隔離結構
404a:第一源極/汲極區
404b:第二源極/汲極區
406:閘極介電層
408:閘極電極
410:半導體裝置
412:導電接觸件
414:導電線
414bl:位元線/導電線
414sl:源極線/導電線
414wl:字元線/導電線
502:裝置閘極堆疊
600、700、800、900、1000、1100、1200、1300:剖視圖
702、914:掩蔽層
802:開口
902:記憶體裝置堆疊
904:第一底部電極材料
906:第二底部電極材料
908:鐵電材料
910:第二頂部電極材料
912:第一頂部電極材料
1400:方法
1402、1404、1406、1408、1410、1412、1414、1416、1418、1420、1422、1424、1426:動作
v1:垂直距離
結合附圖閱讀以下詳細說明，會最好地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出具有記憶單元的積體晶片的一些實施例的剖視圖，所述記憶單元包括被配置成減輕氧化物形成的多層頂部電極及多層底部電極。
圖2A及圖2B示出具有記憶單元的積體晶片的一些附加實施例的剖視圖，所述記憶單元包括被配置成減輕氧化物形成的多層頂部電極及多層底部電極。
圖3示出具有嵌入式記憶體區及邏輯區的積體晶片的各種實施例的剖視圖，所述嵌入式記憶體區包括多個記憶單元，所述邏輯區在側向上與所述嵌入式記憶體區相鄰。
圖4及圖5示出具有記憶單元的積體晶片的各種實施例的剖視圖，所述記憶單元包括被配置成減輕氧化物形成的多層頂部電極及多層底部電極。
圖6至圖13示出用於形成包括多層頂部電極及多層底部電極的記憶單元的方法的一些實施例的一系列剖視圖。
圖14示出用於形成包括多層頂部電極及多層底部電極的記憶單元的方法的一些實施例的流程圖。
本公開提供用於實施本發明的不同特徵的許多不同實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，該些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開可能在各種實例中重複使用參考編號和/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“位於…之下(beneath)”、“位於…下方(below)”、“下部的(lower)”、“位於…上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外也囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
鐵電式隨機存取記憶體(ferroelectric random-access memory，FeRAM)裝置具有底部電極，所述底部電極通過包含鐵電材料(例如，氧化鉿)的鐵電開關層而與頂部電極隔開。鐵電 材料具有可在第一極化狀態與第二極化狀態之間切換的固有電偶極矩(intrinsic electric dipole)。在FeRAM裝置操作期間，在頂部電極與底部電極之間施加程式化電壓(program voltage)或抹除電壓，以分別將鐵電開關層切換為第一極化狀態或第二極化狀態。第一極化狀態與第二極化狀態為FeRAM裝置提供不同的電容，所述不同的電容可在讀取操作期間通過位元線上的讀取電壓被感測到。不同的電容代表不同的資料狀態(例如，邏輯“0”或“1”)，從而允許FeRAM裝置以數位方式儲存資料。此外，FeRAM裝置可被整合在包含擴散物質(例如，銅)的導電配線之間的後段製程(back-end-of-line，BEOL)結構中。頂部電極及底部電極可分別包含擴散阻擋材料(例如，氮化鉭、氮化鈦等)，所述擴散阻擋材料被配置成防止擴散物質(例如，銅)擴散到鐵電開關層。
在製作FeRAM裝置之後，可對FeRAM裝置執行焙烤製程(baking process)，以在高溫(例如，大於或等於85攝氏度的溫度)下驗證FeRAM裝置的資料保持(data retention)。然而，焙烤製程可能帶來間題，例如氧原子從鐵電材料遷移出而與頂部電極及底部電極發生反應。所述反應可使得分別在鐵電開關層與頂部電極之間及鐵電開關層與底部電極之間形成氧化物(例如，包含氮氧化鉭(TaON)的氧化物)。此情況可能發生是由於頂部電極及底部電極的擴散阻擋材料具有低抗氧化性，且因此在焙烤製程的高溫下容易氧化。此外，氧原子從鐵電材料的遷移可導致在鐵電材料的晶格中形成缺陷(例如，氧空位(oxygen vacancy))。 這些缺陷不利地影響鐵電材料的晶相，從而降低鐵電材料的固有電偶極矩在第一極化狀態與第二極化狀態之間切換的能力。這會降低將資料寫入FeRAM裝置的能力。
在一些實施例中，本公開涉及一種記憶體裝置(例如，FeRAM裝置)，所述記憶體裝置具有被配置成減輕在鐵電開關層與多層電極之間形成氧化物的多層電極。舉例來說，記憶體裝置包括設置在多層頂部電極與多層底部電極之間的鐵電開關層。鐵電開關層包含鐵電材料。此外，多層頂部電極及多層底部電極分別包括第一電極層及第二電極層，其中第二電極層設置在第一電極層與鐵電開關層之間。舉例來說，多層底部電極包括下伏在第二底部電極層下方的第一底部電極層，使得第二底部電極層設置在第一底部電極層與鐵電開關層之間。此外，第一電極層(例如，第一底部電極層)具有第一腐蝕電位，且第二電極層(例如，第二底部電極層)具有高於第一腐蝕電位的第二腐蝕電位。由於第二腐蝕電位高於第一腐蝕電位，因而第二電極層能夠減輕在多層頂部電極或多層底部電極與鐵電開關層之間形成氧化物(例如，第一電極層的氧化物，例如氮氧化鉭(TaON))。此可在例如焙烤製程期間在記憶體裝置暴露於高溫(例如，大於或等於85攝氏度的溫度)時，減少在鐵電材料的晶格中形成缺陷(例如，氧空位)。通過減少在鐵電材料的晶格中形成缺陷，鐵電材料的固有電偶極矩可能夠在第一極化狀態與第二極化狀態之間切換，從而提高記憶體裝置的性能。
圖1示出具有記憶單元103的積體晶片100的一些實施例的剖視圖，所述記憶單元103包括分別被配置成減輕氧化物形成的多層底部電極108及多層頂部電極112。
積體晶片100包括設置在基底102之上的介電結構104內的記憶單元103。介電結構104包括多個堆疊的層間介電(inter-level dielectric，ILD)層。在一些實施例中，所述多個堆疊的層間介電層可包括：一個或多個下部ILD層104L，佈置在記憶單元103與基底102之間；以及上部ILD層104U，環繞記憶單元103。在一些實施例中，所述一個或多個下部ILD層104L環繞佈置在記憶單元103下方的下部內連線106。在另一些實施例中，上部ILD層104U環繞上覆在記憶單元103上的頂部電極通孔114。
記憶單元103包括多層底部電極108、多層頂部電極112及佈置在多層底部電極108與多層頂部電極112之間的鐵電開關層110。多層底部電極108包括第一底部電極層108a及位於第一底部電極層108a之上的第二底部電極層108b。第一底部電極層108a包含與第二底部電極層108b不同的材料。第二底部電極層108b將第一底部電極層108a與鐵電開關層110隔開。在一些實施例中，第二底部電極層108b完全覆蓋第一底部電極層108a的頂表面。多層頂部電極112包括第一頂部電極層112a及位於第一頂部電極層112a之下的第二頂部電極層112b。第一頂部電極層112a包含與第二頂部電極層112b不同的材料。第二頂部電極層112b將第一頂部電極層112a與鐵電開關層110隔開。在一些實施例 中，第一頂部電極層112a完全覆蓋第二頂部電極層112b的頂表面。在另一些實施例中，第一底部電極層108a及第一頂部電極層112a分別包含第一導電材料(例如，氮化鈦、氮化鉭等)，且第二底部電極層108b及第二頂部電極層112b分別包含第二導電材料(例如，釕、鉑、銥、金、鈀、鋨、鉬、鎢等)。在又一些實施例中，第一導電材料不同於第二導電材料。
第二底部電極層108b及第二頂部電極層112b分別與第一底部電極層108a及第一頂部電極層112a相比更不容易氧化。由於第二底部電極層108b及第二頂部電極層112b與第一底部電極層108a及第一頂部電極層112a相比更不容易氧化，因而可減輕氧原子從鐵電開關層110到第一底部電極層108a及第一頂部電極層112a的遷移。此減輕在記憶單元103的操作和/或製作期間沿著多層底部電極108的上表面(例如，在多層底部電極108與鐵電開關層110之間)及沿著多層頂部電極112的下表面(例如，在多層頂部電極112與鐵電開關層110之間)形成氧化物。此外，通過減輕氧原子從鐵電開關層110的遷移，可減少在鐵電開關層110的晶格內形成缺陷(例如，氧空位)。這在一定程度上確保鐵電開關層110的固有電偶極矩可更容易地在第一極化狀態與第二極化狀態之間切換，從而提高記憶單元103的切換速度及耐久性。
圖2A示出具有記憶單元103的積體晶片200a的一些附加實施例的剖視圖，所述記憶單元103包括分別被配置成減輕氧化物形成的多層底部電極108及多層頂部電極112。
積體晶片200a包括設置在基底102之上的介電結構104內的記憶單元103。在一些實施例中，介電結構104包括一個或多個下部ILD層104L及上部ILD層104U。此外，在所述一個或多個下部ILD層104L之上設置有下部絕緣結構202。下部絕緣結構202包括界定延伸穿過下部絕緣結構202的開口的側壁。在各種實施例中，下部絕緣結構202可例如為或包含氮化矽、二氧化矽、碳化矽、其他合適的材料或前述材料的任意組合。在另一些實施例中，在記憶單元103及下部絕緣結構202之上設置有上部絕緣結構206。上部絕緣結構206從直接位於記憶單元103之上的第一位置連續地延伸到鄰接下部絕緣結構202的上表面的第二位置。上部絕緣結構206將記憶單元103與上部ILD層104U隔開。在各種實施例中，上部絕緣結構206可例如為或包含氮化矽、碳化矽、二氧化矽、其他合適的材料或前述材料的任意組合。
在各種實施例中，在所述一個或多個下部ILD層104L內設置有下部內連線106。舉例來說，下部內連線106可被配置為下部導通孔、底部電極通孔、下部導電配線等。在一些實施例中，下部內連線106可例如為或包含銅、鋁、鎢、鈦、鉭、其他合適的材料或前述材料的任意組合。此外，頂部電極通孔114上覆在記憶單元103上。舉例來說，頂部電極通孔114可被配置成上部導通孔、上部導電配線等。在又一些實施例中，頂部電極通孔114可例如為或包含銅、鋁、鎢、鈦、鉭、其他合適的材料或前述材料的任意組合。
記憶單元103佈置在下部絕緣結構202的側壁之間及下部絕緣結構202之上。在一些實施例中，記憶單元103包括通過鐵電開關層110而與多層頂部電極112隔開的多層底部電極108。多層底部電極108包括下伏在第二底部電極層108b下的第一底部電極層108a，且多層頂部電極112包括第一頂部電極層112a及第二頂部電極層112b。在各種實施例中，第一底部電極層108a及第一頂部電極層112a分別被稱為和/或被配置成擴散阻擋層。舉例來說，第一底部電極層108a可被配置成底部擴散阻擋層，所述底部擴散阻擋層被配置成防止擴散物質(例如，銅)從下部內連線106擴散到鐵電開關層110。在又一實例中，第一頂部電極層112a可被配置成頂部擴散阻擋層，所述頂部擴散阻擋層被配置成防止擴散物質(例如，銅)從頂部電極通孔114和/或其他上覆的內連線層(未示出)擴散到鐵電開關層110。這提高記憶單元103的切換性能。
在一些實施例中，可在多層頂部電極112上設置硬罩幕層204。在一些實施例中，硬罩幕層204可為或包含介電材料，例如氮化矽、碳化矽、二氧化矽、另一種介電材料或前述材料的任意組合。在又一些實施例中，硬罩幕層204可沿著多層頂部電極112的側壁從鐵電開關層110的上表面連續地延伸到多層頂部電極112的上表面。
在一些實施例中，記憶單元103包括位於下部內連線106之上的中間區201m以及在側向上與下部內連線106偏移開的週邊 區201p。記憶單元103的中間區201m的底表面位於記憶單元103的週邊區201p的底表面下方。在各種實施例中，位於記憶單元103內的層分別是非平面的。其原因在於這些層設置在由下部絕緣結構202的側壁界定的開口內/之上。舉例來說，多層底部電極108的第一底部電極層108a沿著下部絕緣結構202的界定開口的側壁從下部絕緣結構202的頂表面連續地延伸到下部內連線106的頂表面。此外，記憶單元103內的上覆在第一底部電極層108a上的層與第一底部電極層108a的形狀一致。因此，第一底部電極層108a、第二底部電極層108b、鐵電開關層110、第一頂部電極層112a及第二頂部電極層112b分別是非平面的。
在一些實施例中，第二底部電極層108b包含比第一底部電極層108a更高的抗氧化性，且第二頂部電極層112b包含比第一頂部電極層112a更高的抗氧化性。舉例來說，在一些實施例中，第一底部電極層108a及第一頂部電極層112a分別具有第一腐蝕電位(corrosion potential)，且第二底部電極層108b及第二頂部電極層112b分別具有大於第一腐蝕電位的第二腐蝕電位。在各種實施例中，第一腐蝕電位可小於-0.75伏(volt，V)，而第二腐蝕電位可大於或等於-0.75V。在其他實施例中，第一腐蝕電位可為約-0.75V、-1.37V、-1.63V或一些其他合適的值，而第二腐蝕電位可為約+0.75V、+1.52V或一些其他合適的值。第二底部電極層108b及第二頂部電極層112b的較大腐蝕電位使得第二底部電極層108b及第二頂部電極層112b與第一底部電極層108a及第一頂部 電極層112a相比更不容易腐蝕(例如，氧化)。這在一定程度上防止當記憶單元103暴露於高溫(例如，大於或等於85攝氏度的溫度)時第二底部電極層108b及第二頂部電極層112b與鐵電開關層110發生反應。因此，可減輕氧原子從鐵電開關層110向多層底部電極108及多層頂部電極112的遷移，從而減少在鐵電開關層110的晶格內形成缺陷(例如，氧空位)。
在另一些實施例中，第一底部電極層108a及第一頂部電極層112a分別包含利用第一吉布斯自由能(Gibbs free energy)來形成氧化物的第一材料，且第二底部電極層108b及第二頂部電極層112b分別包含利用更大的第二吉布斯自由能來形成氧化物的第二材料。在一些實施例中，第一底部電極層108a及第一頂部電極層112a可分別包含利用小於近似-760kJ/mol的吉布斯自由能來形成氧化物的第一材料，而第二底部電極層108b及第二頂部電極層112b可分別包含利用大於近似-475kJ/mol的吉布斯自由能來形成氧化物的第二材料。在其他實施例中，第一底部電極層108a及第一頂部電極層112a可分別包含利用小於近似-880kJ/mol的吉布斯自由能來形成氧化物的第一材料。在另一些實施例中，第二底部電極層108b及第二頂部電極層112b可分別包含利用小於近似-200kJ/mol的吉布斯自由能來形成氧化物的第二材料。在又一些實施例中，第二底部電極層108b及第二頂部電極層112b可分別包含利用小於近似-180kJ/mol的吉布斯自由能來形成氧化物的第二材料。在其他實施例中，第二底部電極層108b及第二頂部電極層112b 可分別包含利用小於近似0kJ/mol的吉布斯自由能來形成氧化物的第二材料。
由於第二底部電極層108b及第二頂部電極層112b與第一底部電極層108a及第一頂部電極層112a相比更抗氧化，因而非鐵電介電材料(例如氮氧化鉭(TaON))可能不會形成在第一底部電極層108a及第一頂部電極層112a與鐵電開關層110之間。舉例來說，在記憶單元103的製作和/或操作期間，可對記憶單元103執行焙烤製程，以在高溫(例如，約85攝氏度)下驗證記憶單元103的資料保持。通過分別由第二底部電極層108b及第二頂部電極層112b將第一底部電極層108a及第一頂部電極層112a與鐵電開關層110隔開，多層底部電極108的上表面及多層頂部電極112的下表面不會氧化。這在一定程度上確保鐵電開關層110的固有電偶極矩可在第一極化狀態與第二極化狀態之間切換，從而提高記憶單元103的耐久性及性能。
在一些實施例中，第一底部電極層108a及第一頂部電極層112a可分別具有介於近似50埃(angstrom，Å)與近似500Å的範圍內的厚度或另一合適的厚度值。具有厚度大於50Å的第一頂部電極層112a允許第一頂部電極層112a在製作期間防止頂部電極通孔114延伸穿過第一頂部電極層112a。此外，具有厚度大於50Å的第一底部電極層108a允許第一底部電極層108a減輕或防止擴散物質從下部內連線106擴散到上覆層(例如，鐵電開關層110)。在各種實施例中，第二底部電極層108b及第二頂部電極層 112b可分別具有介於近似10Å與近似500Å的範圍內的厚度或另一合適的厚度值。在各種實施例中，具有厚度大於10Å的第二底部電極層108b及第二頂部電極層112b允許第二底部電極層108b及第二頂部電極層112b防止材料從第一底部電極層108a及第一頂部電極層112a擴散到鐵電開關層110。在另一些實施例中，具有厚度小於500Å的第二底部電極層108b及第二頂部電極層112b允許第二底部電極層108b及第二頂部電極層112b無空隙地形成在由下部絕緣結構202的側壁界定的開口內/之上。在另一些實施例中，鐵電開關層110可具有介於近似40Å至近似500Å的範圍內的厚度或另一合適的厚度值。在一些實施例中，具有厚度大於40Å的鐵電開關層110允許鐵電開關層110具有被配置成改善鐵電開關層110的鐵電性的晶相(即，晶體結構)。
在一些實施例中，鐵電開關層110可例如為或包含氧化鉿、氧化鉿鋯(hafnium zirconium oxide，HZO)、鋯鈦酸鉛(lead zirconate titanate，PZT)等。在另一些實施例中，鐵電開關層110可被配置成和/或被稱為資料儲存結構。在各種實施例中，第一底部電極層108a及第一頂部電極層112a可分別例如為或包含氮化鈦、氮化鉭、一些其他合適的材料或前述材料的任意組合。在另一些實施例中，第二底部電極層108b及第二頂部電極層112b可例如為或包含釕、鉑、銥、金、鈀、鋨、鉬、鎢、一些其他合適的材料或前述材料的任意組合。
圖2B示出與圖2A的積體晶片200a的一些替代性實施例 對應的積體晶片200b的一些實施例的剖視圖，其中頂部電極通孔114從第一頂部電極層112a的頂表面連續地延伸到位於第一頂部電極層112a的頂表面下方垂直距離v1的點。在一些實施例中，垂直距離v1是非零的。在又一些實施例中，位於第一頂部電極層112a的頂表面下方的點設置在第二頂部電極層112b的頂表面上方。
圖3示出積體晶片300的一些實施例的剖視圖，所述積體晶片300具有側向設置在嵌入式記憶體區302a內的第一記憶單元103a及第二記憶單元103b以及在側向上與嵌入式記憶體區302a相鄰的邏輯區302b。
在一些實施例中，第一記憶單元103a及第二記憶單元103b分別被配置成圖2A的記憶單元103。第一記憶單元103a及第二記憶單元103b在側向上與邏輯區302b偏移開。在各種實施例中，在嵌入式記憶體區302a內設置有多個導通孔304且所述多個導通孔304上覆在第一記憶單元103a及第二記憶單元103b上。此外，在嵌入式記憶體區302a內設置有多個導電配線306且所述多個導電配線306上覆在所述多個導通孔304上。導通孔304及導電配線306被配置成將第一記憶單元103a及第二記憶單元103b電耦合到設置在積體晶片300內的其他半導體裝置(未示出)。在又一些實施例中，邏輯區302b包括設置在所述一個或多個下部ILD層104L內的下部導電配線308。此外，第二導通孔310及第二導電配線312設置在邏輯區302b內並上覆在下部導電配線308 上。
圖4示出積體晶片400的一些實施例的剖視圖。積體晶片400具有設置在基底102之上的介電結構104內的記憶單元103。在一些實施例中，圖4的記憶單元103被配置成圖1、圖2A或圖2B的記憶單元103。應理解，在一些實施例中，積體晶片400可包括設置在記憶體陣列中的多個記憶單元。
在一些實施例中，介電結構104包括多個堆疊的層間介電(ILD)層104a至104c。所述多個堆疊的ILD層104a至104c包括在側向上環繞一個或多個下部內連線層的一個或多個下部ILD層104a，所述一個或多個下部內連線層被配置成將記憶單元103耦合到佈置在基底102內/之上的半導體裝置410。在各種實施例中，半導體裝置410可為金屬氧化物半導體場效應電晶體(metal-oxide semiconductor field-effect transistor，MOSFET)、雙極性接面型電晶體(bipolar junction transistor，BJT)、高電子遷移率場效應電晶體(high-electric-mobility transistor，HEMT)或任何其他前端製程半導體裝置。在另一些實施例中，半導體裝置410可包括上覆在基底102上的閘極介電層406、上覆在閘極介電層406上的閘極電極408以及設置在閘極電極408的相對側上的一對源極/汲極區404a至404b。在基底102內設置有隔離結構402且隔離結構402被配置成將半導體裝置410與設置在基底102內和/或基底102上的其他裝置(未示出)電隔離。
內連線結構上覆在基底102及半導體裝置410上。在一 些實施例中，內連線結構包括介電結構104、多個導電接觸件412、多個導電線414(例如，金屬線)及多個導通孔416(例如，金屬通孔)。所述多個導電接觸件412、所述多個導電線414及所述多個導通孔416以預定的方式電耦合且被配置成在遍及積體晶片400設置的各種裝置之間提供電連接。在另一些實施例中，所述多個導電接觸件412、所述多個導電線414和/或所述多個導通孔416可例如分別為或包含氮化鈦、氮化鉭、鎢、釕、鋁、銅、一些其他合適的材料或前述材料的任意組合。在又一些實施例中，所述多個ILD層104a至104c可例如分別為或包括低介電常數電介質、氧化物(例如，二氧化矽)、極低介電常數電介質、一些其他合適的材料或前述材料的任意組合。在另一些實施例中，記憶單元103設置在上覆在下部ILD層104a上的上部ILD層104b中，使得記憶單元103在垂直方向上位於所述多個導電接觸件412上方和/或在垂直方向上位於導電線414及導通孔416的一層或多層上方。記憶單元103包括多層底部電極108、鐵電開關層110及多層頂部電極112。
所述多條導電線414中的第一條導電線被示為414wl，且可被稱為字元線。在一些實施例中，字元線414wl可電耦合到半導體裝置410的閘極電極408。所述多條導電線414中的第二條導電線被示為414sl，且可被稱為源極線。在各種實施例中，源極線414sl可電耦合到半導體裝置410的第一源極/汲極區404a。所述多條導電線414中的第三條導電線被示為414bl，且可被稱為位元 線。在又一些實施例中，位元線414bl可電耦合到記憶單元103的多層頂部電極112，且多層底部電極108可電耦合到半導體裝置410的第二源極/汲極區404b。
在一些實施例中，記憶單元103經由內連線結構電耦合到半導體裝置410的第二源極/汲極區404b。因此，在一些實施例中，向字元線414wl施加合適的字元線電壓可將記憶單元103電耦合在位元線414bl與源極線414sl之間。因此，通過提供合適的偏置條件，記憶單元103可在兩種資料狀態之間切換。
圖5示出積體晶片500的一些實施例的剖視圖，積體晶片500具有上覆在基底102上的裝置閘極堆疊502。在一些實施例中，裝置閘極堆疊502包括記憶單元103，使得圖5的記憶單元103可被稱為前端製程電阻式記憶單元。
在基底102之上設置裝置閘極堆疊502且裝置閘極堆疊502在側向上位于所述一對源極/汲極區404a至404b之間將所述一對源極/汲極區404a至404b間隔開。在一些實施例中，裝置閘極堆疊502包括閘極介電層406、閘極電極408、多層底部電極108、鐵電開關層110及多層頂部電極112。因此，在一些實施例中，裝置閘極堆疊502可包括直接上覆在閘極電極408上的記憶單元103。在一些實施例中，字元線414wl可經由內連線結構電耦合到鐵電開關層110。因此，通過向字元線414wl、位元線414bl和/或源極線414sl提供合適的偏置條件，鐵電開關層110可在兩種資料狀態之間切換。
在一些實施例中，閘極介電層406可例如為或包含高介電常數介電材料(例如，例如氧化鉿、氧化鋯等)、二氧化矽、一些其他合適的材料或前述材料的任意組合。在另一些實施例中，閘極電極408可例如為或包含鋁、氮化鈦、氮化鉭、矽化物、一些其他合適的導電材料或前述材料的任意組合。隔離結構402可被配置成淺溝槽隔離(shallow trench isolation，STI)結構或另一合適的隔離結構。在另一些實施例中，隔離結構402可例如為或包含二氧化矽、氮化矽、碳化矽、一些其他合適的材料或前述材料的任意組合。在各種實施例中，基底102包括第一摻雜類型(例如，p型)且所述一對源極/汲極區404a至404b包括與第一摻雜類型相反的第二摻雜類型(例如，n型)。
圖6至圖13示出根據本公開的用於形成具有記憶單元的積體晶片的方法的一些實施例的剖視圖600至1300，所述記憶單元包括被配置成減輕氧化物形成的多層頂部電極及多層底部電極。儘管圖6至圖13所示的剖視圖600至1300是針對一種方法闡述的，但是應理解，圖6至圖13所示的結構不限於所述方法，而是可獨立於所述方法單獨存在。儘管圖6至圖13被闡述為一系列動作，但是應理解，這些動作並非是限制性的，動作的順序在其他實施例中可改變，且所公開的方法也適用於其他結構。在其他實施例中，可全部或部分地省略所示和/或闡述的一些動作。
如圖6的剖視圖600中所示，在基底102之上形成下部層間介電(ILD)層104L，且在下部ILD層104L內形成下部內連 線106。在一些實施例中，下部ILD層104L可例如通過化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)或其他合適的沉積製程或生長製程來沉積。在另一些實施例中，下部內連線106可通過單鑲嵌製程、雙鑲嵌製程或其他合適的形成製程形成。此外，在下部內連線106及下部ILD層104L之上形成下部絕緣結構202。在各種實施例中，下部絕緣結構202可例如通過CVD、PVD、ALD或其他合適的沉積製程或生長製程來沉積。在各種實施例中，基底102可例如為或包括半導體本體(例如，單晶矽/互補金屬氧化物半導體(complementary metal oxide semiconductor CMOS)塊、矽鍺(silicon-germanium，SiGe)、絕緣體上矽(silicon-on-insulator，SOI)或另一合適的半導體基底材料。在一些實施例中，下部內連線106可被配置成導電配線或導電線。
如圖7的剖視圖700中所示，在下部絕緣結構202之上形成掩蔽層702。在一些實施例中，掩蔽層702包括硬罩幕、光阻罩幕、多層硬罩幕等。此外，掩蔽層702包括界定延伸穿過掩蔽層702的開口的側壁。
如圖8的剖視圖800中所示，根據掩蔽層(圖7的702)對下部絕緣結構202執行圖案化製程，以在下部絕緣結構202內形成開口802。在各種實施例中，圖案化製程包括執行乾式蝕刻、濕式蝕刻、另一合適的蝕刻製程或前述製程的任意組合。此外， 圖案化製程暴露出下部內連線106的上表面。在又一些實施例中，在圖案化製程之後，執行移除製程以移除掩蔽層(圖7的702)。
如圖9的剖視圖900中所示，在下部內連線106之上及開口(圖8的802)內形成記憶體裝置堆疊902，使得記憶體裝置堆疊902內的層與下部絕緣結構202的界定開口(圖8的802)的側壁共形(conform)。此外，在記憶體裝置堆疊902之上形成掩蔽層914。在一些實施例中，記憶體裝置堆疊902包括第一底部電極材料904、形成在第一底部電極材料904之上的第二底部電極材料906、形成在第二底部電極材料906之上的鐵電材料908、形成在鐵電材料908之上的第二頂部電極材料910以及形成在第二頂部電極材料910之上的第一頂部電極材料912。
在一些實施例中，第一底部電極材料904可包含金屬氮化物(例如氮化鈦、氮化鉭等)，且可形成為介於近似50埃(Å)與近似500Å的範圍內的厚度或另一合適的厚度值。在一些實施例中，第二底部電極材料906可包含金屬(例如釕、鉑、銥、金、鈀、鋨、鉬、鎢等)，且可形成為介於近似10Å與近似500Å的範圍內的厚度或另一合適的厚度值。在一些實施例中，鐵電材料908可包含氧化鉿、氧化鉿鋯(HZO)、鋯鈦酸鉛(PZT)等，且可形成為介於近似40Å與近似500Å的範圍內的厚度或另一合適的厚度值。在一些實施例中，第一頂部電極材料912可包含金屬氮化物(例如氮化鈦、氮化鉭等)，且可形成為介於近似50Å與近似500Å的範圍內的厚度或另一合適的厚度值。在一些實施例 中，第二頂部電極材料910可包含金屬(例如釕、鉑、銥、金、鈀、鋨、鉬、鎢等)，且可形成為介於近似10Å與近似500Å的範圍內的厚度或另一合適的厚度值。在一些實施例中，第一底部電極材料904及第一頂部電極材料912可分別包含第一材料(例如，氮化鈦、氮化鉭等)，且第二底部電極材料906及第二頂部電極材料910可分別包含與第一材料不同的第二材料(例如，釕、鉑、銥、金、鈀、鋨、鉬、鎢等)。第二底部電極材料906及第二頂部電極材料910分別與第一底部電極材料904及第一頂部電極材料912相比具有更高的抗氧化性。舉例來說，在一些實施例中，第一底部電極材料904及第一頂部電極材料912分別具有第一腐蝕電位，且第二底部電極材料906及第二頂部電極材料910分別具有大於第一腐蝕電位的第二腐蝕電位。
在各種實施例中，第一底部電極材料904、第二底部電極材料906、鐵電材料908、第一頂部電極材料912及第二頂部電極材料910可通過多種不同的沉積製程(例如，CVD、電漿增強型CVD(plasma enhance CVD，PE-CVD)、濺鍍、ALD等)的方式形成。在一些實施例中，第一底部電極材料904及第二底部電極材料906可原位(例如，不破壞處理室的真空)形成。在一些實施例中，第二頂部電極材料910及第一頂部電極材料912可原位(例如，不破壞處理室的真空)形成。
如圖10的剖視圖1000中所示，執行第一蝕刻製程以界定具有第一頂部電極層112a及第二頂部電極層112b的多層頂部 電極112。在一些實施例中，第一蝕刻製程根據掩蔽層(圖9的914)選擇性地將第一頂部電極材料(圖9的912)及第二頂部電極材料(圖9的910)暴露於第一蝕刻劑。在各種實施例中，第一蝕刻製程包括執行電漿蝕刻製程或另一合適的蝕刻製程。在又一些實施例中，在第一蝕刻製程之後，執行移除製程以移除掩蔽層(圖9的914)。
如圖11的剖視圖1100中所示，執行第二蝕刻製程以界定鐵電開關層110以及具有第一底部電極層108a及第二底部電極層108b的多層底部電極108。在又一些實施例中，第二蝕刻製程界定包括多層底部電極108、鐵電開關層110及多層頂部電極112的記憶單元103。在一些實施例中，第二蝕刻製程包括：在鐵電材料(圖10的908)之上形成硬罩幕層204；以及在未被硬罩幕層204覆蓋的區域中，選擇性地將鐵電材料(圖10的908)、第二底部電極材料(圖10的906)及第一底部電極材料(圖10的904)暴露於第二蝕刻劑。在各種實施例中，硬罩幕層204可為或包含介電材料，例如氮化矽、碳化矽、二氧化矽、另一種介電材料或前述材料的任意組合。
如圖12的剖視圖1200中所示，在記憶單元103之上形成上部絕緣結構206。在一些實施例中，上部絕緣結構206可使用一種或多種沉積技術(例如，PVD、CVD、PE-CVD、ALD等)來形成。在各種實施例中，上部絕緣結構206可包含碳化矽、正矽酸四乙酯(tetraethyl orthosilicate，TEOS)、一些其他材料或前述 材料的任意組合中的一種或多種。在上部絕緣結構206之上形成上部ILD層104U，以在基底102之上界定介電結構104。在一些實施例中，上部ILD層104U可通過沉積製程(例如，PVD、CVD、PE-CVD、ALD等)形成。在各種實施例中，上部ILD層104U可包含二氧化矽、低介電常數電介質、極低介電常數電介質、一些其他材料或前述材料的任意組合中的一種或多種。
如圖13的剖視圖1300中所示，在記憶單元103之上形成頂部電極通孔114。在各種實施例中，用於形成頂部電極通孔114的製程包括：在上部ILD層104U之上形成罩幕層(未示出)；根據罩幕層將上部ILD層104U、上部絕緣結構206及硬罩幕層204圖案化，以在多層頂部電極112之上界定頂部電極通孔開口；在頂部電極通孔開口內形成導電材料(例如，通過一種或多種沉積製程(例如CVD、PVD、濺鍍等))；以及對導電材料執行平坦化製程，以從上部ILD層104U之上移除多餘的導電材料。
在一些實施例中，在形成記憶單元103和/或頂部電極通孔114之後，對記憶單元103執行焙烤製程，以驗證記憶單元103在高溫(例如，大於或等於85攝氏度的溫度)下的資料保持。在各種實施例中，焙烤製程可達到近似85攝氏度的高溫和/或可保持高溫達近似10小時的持續時間。在一些實施例中，如果省略第二底部電極層108b及第二頂部電極層112b(未示出)，則焙烤製程可能導致第一底部電極層108a及第一頂部電極層112a與鐵電開關層110反應，使得氧原子從鐵電開關層110遷移到第一底部電 極層108a及第一頂部電極層112a。這在一定程度上可能導致沿著鐵電開關層110的上表面及下表面形成氧化物，和/或可能導致在鐵電開關層110內形成缺陷(例如，氧空位)。鐵電開關層110內的缺陷可降低鐵電開關層110的鐵電性，從而降低鐵電開關層110在第一極化狀態與第二極化狀態之間切換的能力。然而，根據本公開的實施例，第二底部電極層108b沿著鐵電開關層110的下表面設置，且第二頂部電極層112b沿著鐵電開關層110的上表面設置。由於第二底部電極層108b及第二頂部電極層112b分別與第一底部電極層108a及第一頂部電極層112a相比具有更高的抗氧化性，因而第二底部電極層108b及第二頂部電極層112b可減輕焙烤製程期間氧原子從鐵電開關層110的遷移。這在一定程度上增加鐵電開關層110的鐵電性，且增大可在記憶單元103上執行的切換操作的次數。
圖14示出根據本公開的形成具有記憶單元的積體晶片的方法1400的一些實施例的流程圖，所述記憶單元包括被配置成減輕氧化物形成的多層頂部電極及多層底部電極。儘管方法1400被示出和/或闡述為一系列事件的動作，但是應理解，方法1400不限於所示的順序或動作。因此，在一些實施例中，所述動作可以與所示不同的次序發生和/或同時發生。此外，在一些實施例中，所示的動作或事件可被劃分為多個動作或事件，這些動作或事件可在單獨的時間實行或者與子動作的其他動作同時實行。在一些實施例中，可省略一些示出的動作或事件，且可包括其他未示出的 動作或事件。
在動作1402處，在基底之上的下部層間介電(ILD)層內形成下部內連線層。圖6示出與動作1402對應的一些實施例的剖視圖600。
在動作1404處，在下部ILD層及下部內連線層之上形成下部絕緣結構。圖6示出與動作1404對應的一些實施例的剖視圖600。
在動作1406處，在下部內連線層之上形成具有多層底部電極及多層頂部電極的記憶單元。在一些實施例中，可根據動作1408至動作1420形成記憶單元。
在動作1408處，在下部內連線層之上形成具有第一腐蝕電位的第一底部電極層。圖9示出與動作1408對應的一些實施例的剖視圖900。
在動作1410處，在第一底部電極層上形成具有大於第一腐蝕電位的第二腐蝕電位的第二底部電極層。圖9示出與動作1410對應的一些實施例的剖視圖900。
在動作1412處，在第二底部電極層上形成鐵電開關層。圖9示出與動作1412對應的一些實施例的剖視圖900。
在動作1414處，在鐵電開關層上形成具有第二腐蝕電位的第二頂部電極層。圖9示出與動作1414對應的一些實施例的剖視圖900。
在動作1416處，在第二頂部電極層上形成具有第一腐蝕 電位的第一頂部電極層。圖9示出與動作1416對應的一些實施例的剖視圖900。
在動作1418處，對第一頂部電極層及第二頂部電極層執行第一圖案化製程，以界定多層頂部電極。圖10示出與動作1418對應的一些實施例的剖視圖1000。
在動作1420處，對鐵電開關層、第一底部電極層及第二底部電極層執行第二圖案化製程，以界定多層底部電極。圖11示出與動作1420對應的一些實施例的剖視圖1100。
在動作1422處，在記憶單元之上形成上部ILD層。圖12示出與動作1422對應的一些實施例的剖視圖1200。
在動作1424處，在上部ILD層內及多層頂部電極之上形成頂部電極通孔。圖13示出與動作1424對應的一些實施例的剖視圖1300。
在動作1426處，對記憶單元執行焙烤製程。圖13示出與動作1426對應的一些實施例的剖視圖1300。
因此，在一些實施例中，本公開涉及一種記憶體裝置(例如，鐵電記憶體裝置)，所述記憶體裝置包括設置在多層底部電極與多層頂部電極之間的鐵電開關層。多層底部電極及多層頂部電極被配置成減輕沿著鐵電開關層的上表面及下表面形成氧化物。
在一些實施例中，本申請提供一種記憶體裝置，所述記憶體裝置包括：第一底部電極層，上覆在基底上；鐵電開關層，設置在所述第一底部電極層之上；第一頂部電極層，設置在所述鐵 電開關層之上；以及第二底部電極層，設置在所述第一底部電極層與所述鐵電開關層之間，其中所述第二底部電極層與所述第一底部電極層相比更不容易氧化。
在上述記憶體裝置中，其中所述第一底部電極層包含第一導電材料，且所述第二底部電極層包含與所述第一導電材料不同的第二導電材料。
在上述記憶體裝置中，其中所述第一導電材料利用第一吉布斯自由能來形成氧化物，且所述第二導電材料利用比所述第一吉布斯自由能更大的第二吉布斯自由能來形成氧化物。
在上述記憶體裝置中，其中所述第一導電材料包含氮化鈦或氮化鉭，且所述第二導電材料包含釕、鉑、銥、金、鈀、鋨、鉬、或鎢。
在上述記憶體裝置中，更包括：第二頂部電極層，設置在所述第一頂部電極層與所述鐵電開關層之間，其中所述第二頂部電極層與所述第一頂部電極層相比更不容易氧化。
在上述記憶體裝置中，其中所述第一頂部電極層及所述第一底部電極層包含第一導電材料，其中所述第二頂部電極層及所述第二底部電極層包含與所述第一導電材料不同的第二導電材料。
在上述記憶體裝置中，其中所述第一底部電極層的側壁、所述第二底部電極層的側壁及所述鐵電開關層的側壁對齊。
在上述記憶體裝置中，其中所述第一頂部電極層的側壁 與所述第二頂部電極層的側壁對齊且在側向上在所述鐵電開關層的側壁之間間隔開。
在上述記憶體裝置中，其中所述第二底部電極層具有大於近似-0.75V的腐蝕電位。
在另一些實施例中，本申請提供一種積體晶片，所述積體晶片包括：下部內連線，位於基底之上的下部層間介電(ILD)層內；記憶單元，設置在所述下部內連線之上，其中所述記憶單元包括設置在多層底部電極與多層頂部電極之間的鐵電開關層；且其中所述多層底部電極包括第一底部電極層及設置在所述第一底部電極層與所述鐵電開關層之間的第二底部電極層，其中所述多層頂部電極包括第一頂部電極層及設置在所述第一頂部電極層與所述鐵電開關層之間的第二頂部電極層，其中所述第一底部電極層及所述第一頂部電極層包含第一材料且所述第二底部電極層及所述第二頂部電極層包含與所述第一材料不同的第二材料。
在上述積體晶片中，其中所述第一材料具有第一腐蝕電位且所述第二材料具有比所述第一腐蝕電位更大的第二腐蝕電位。
在上述積體晶片中，其中所述第二底部電極層直接接觸所述鐵電開關層的下表面且所述第二頂部電極層直接接觸所述鐵電開關層的上表面。
在上述積體晶片中，更包括：下部絕緣結構，設置在所述下部層間介電層之上；且其中所述第一底部電極層沿著所述下 部絕緣結構的上表面、沿著所述下部絕緣結構的相對的側壁連續地延伸到所述下部內連線的上表面。
在上述積體晶片中，其中所述第二頂部電極層包括上覆在所述下部內連線上的中間區及上覆在所述鐵電開關層的所述上表面上的週邊區，其中所述中間區的下表面在垂直方向上位於所述下部絕緣結構的所述上表面下方。
在上述積體晶片中，其中所述多層頂部電極的外側壁在側向上在所述鐵電開關層的外側壁之間間隔開。
在上述積體晶片中，更包括：硬罩幕層，設置在所述記憶單元之上，其中所述硬罩幕層從所述鐵電開關層的上表面沿著所述第二頂部電極層的側壁連續地延伸到所述第一頂部電極層的上表面。
在又一些實施例中，本申請提供一種用於形成記憶體裝置的方法，所述方法包括：在基底之上形成第一底部電極層及在所述第一底部電極層之上形成第二底部電極層，其中所述第二底部電極層具有比所述第一底部電極層更大的腐蝕電位；在所述第二底部電極層之上形成鐵電開關層；在所述鐵電開關層之上形成第二頂部電極層及在所述第二頂部電極層之上形成第一頂部電極層，其中所述第二頂部電極層具有比所述第一頂部電極層更大的腐蝕電位；對所述第一頂部電極層及所述第二頂部電極層執行第一圖案化製程，以界定多層頂部電極；以及對所述第一底部電極層及所述第二底部電極層執行第二圖案化製程，以界定多層底部 電極。
在上述形成記憶體裝置的方法中，更包括：在所述基底之上形成下部層間介電(ILD)層；在所述下部層間介電層內形成下部內連線；在所述下部層間介電層及所述下部內連線之上形成下部絕緣結構；將所述下部絕緣結構圖案化，以在所述下部內連線之上形成開口；且其中所述第一底部電極層形成在所述下部絕緣結構及所述下部內連線之上，使得所述第一底部電極層從所述下部絕緣結構的上表面沿著所述下部絕緣結構的界定所述開口的側壁延伸到所述下部內連線的上表面。
在上述形成記憶體裝置的方法中，更包括：在所述多層頂部電極及所述鐵電開關層之上形成硬罩幕層，使得所述硬罩幕層包括在所述鐵電開關層的上表面下方延伸的突出部。
在上述形成記憶體裝置的方法中，更包括：在所述硬罩幕層之上形成上部絕緣結構，其中所述上部絕緣結構從所述多層底部電極的相對的外側壁連續地延伸到所述硬罩幕層的上表面。
以上概述了若干實施例的特徵，以使所屬領域的技術人員可更好地理解本公開的各個方面。所屬領域的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的狀態下對其作出各種改變、代替及 變更。
100:積體晶片
102:基底
103:記憶單元
104:介電結構
104L:下部層間介電(ILD)層
104U:上部層間介電(ILD)層
106:下部內連線
108:多層底部電極
108a:第一底部電極層
108b:第二底部電極層
110:鐵電開關層
112:多層頂部電極
112a:第一頂部電極層
112b:第二頂部電極層
114:頂部電極通孔

Claims (10)

  1. 一種記憶體裝置，包括：第一底部電極層，上覆在基底上；鐵電開關層，設置在所述第一底部電極層之上；第一頂部電極層，設置在所述鐵電開關層之上；以及第二底部電極層，設置在所述第一底部電極層與所述鐵電開關層之間，其中所述第二底部電極層與所述第一底部電極層相比更不容易氧化，其中所述第二底部電極層直接接觸所述鐵電開關層的下表面。
  2. 如請求項1所述的記憶體裝置，其中所述第一底部電極層包含第一導電材料，且所述第二底部電極層包含與所述第一導電材料不同的第二導電材料。
  3. 如請求項1所述的記憶體裝置，更包括：第二頂部電極層，設置在所述第一頂部電極層與所述鐵電開關層之間，其中所述第二頂部電極層與所述第一頂部電極層相比更不容易氧化。
  4. 一種積體晶片，包括：下部內連線，位於基底之上的下部層間介電層內；記憶單元，設置在所述下部內連線之上，其中所述記憶單元包括設置在多層底部電極與多層頂部電極之間的鐵電開關層；且其中所述多層底部電極包括第一底部電極層及設置在所述第一底部電極層與所述鐵電開關層之間的第二底部電極層，其中所述多層頂部電極包括第一頂部電極層及設置在所述第一頂部電極 層與所述鐵電開關層之間的第二頂部電極層，其中所述第一底部電極層及所述第一頂部電極層包含第一材料，且所述第二底部電極層及所述第二頂部電極層包含與所述第一材料不同的第二材料，其中所述第二底部電極層直接接觸所述鐵電開關層的下表面。
  5. 如請求項4所述的積體晶片，其中所述第一材料具有第一腐蝕電位且所述第二材料具有比所述第一腐蝕電位更大的第二腐蝕電位。
  6. 如請求項4所述的積體晶片，其中所述第二頂部電極層直接接觸所述鐵電開關層的上表面。
  7. 如請求項4所述的積體晶片，其中所述多層頂部電極的外側壁在側向上在所述鐵電開關層的外側壁之間間隔開。
  8. 如請求項4所述的積體晶片，更包括：硬罩幕層，設置在所述記憶單元之上，其中所述硬罩幕層從所述鐵電開關層的上表面沿著所述第二頂部電極層的側壁連續地延伸到所述第一頂部電極層的上表面。
  9. 一種形成記憶體裝置的方法，包括：在基底之上形成第一底部電極層並在所述第一底部電極層之上形成第二底部電極層，其中所述第二底部電極層具有比所述第一底部電極層更大的腐蝕電位；在所述第二底部電極層之上形成鐵電開關層；在所述鐵電開關層之上形成第二頂部電極層並在所述第二頂部電極層之上形成第一頂部電極層，其中所述第二頂部電極層具有比所述第一頂部電極層更大的腐蝕電位； 對所述第一頂部電極層及所述第二頂部電極層執行第一圖案化製程，以界定多層頂部電極；以及對所述第一底部電極層及所述第二底部電極層執行第二圖案化製程，以界定多層底部電極。
  10. 如請求項9所述的形成記憶體裝置的方法，更包括：在所述基底之上形成下部層間介電層；在所述下部層間介電層內形成下部內連線；在所述下部層間介電層及所述下部內連線之上形成下部絕緣結構；將所述下部絕緣結構圖案化，以在所述下部內連線之上形成開口；且其中所述第一底部電極層形成在所述下部絕緣結構及所述下部內連線之上，使得所述第一底部電極層從所述下部絕緣結構的上表面沿著所述下部絕緣結構的界定所述開口的側壁延伸到所述下部內連線的上表面。
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