TW202042347A - 鐵電記憶體裝置、積體晶片、和用於形成鐵電記憶體裝置的方法 - Google Patents
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Abstract
本揭示內容的各實施方式係關於鐵電記憶體裝置。鐵電記憶體裝置包括設置在半導體基板中的一對源極/汲極區域。閘極介電質設置在半導體基板上方和介在源極/汲極區域之間。第一導電結構設置在閘極介電質上。鐵電結構設置在第一導電結構上。第二導電結構設置在鐵電結構上，其中第一導電結構和第二導電結構兩者都具有一整體負電性，此整體負電性大於或等於鐵電結構的整體負電性。
Description
無
許多現代電子裝置包括非揮發性記憶體。非揮發性記憶體是能夠在無電力的情況下儲存資料的電子記憶體。下一代非揮發性記憶體的有前景的候選者是鐵電隨機存取記憶體(ferroelectric random- access memory; FeRAM)。鐵電隨機存取記憶體具有相對簡單的結構，並且與互補金屬氧化物半導體(complementary metal–oxide–semiconductor; CMOS)邏輯製造製程相容。
無
以下揭示內容提供許多不同實施方式或實施例，以便實現所提供的主題的不同特徵。下文描述部件和排列的特定實施例以簡化本揭示內容。當然，此等實施例僅為實施例且不意欲為限制性的。舉例而言，在隨後描述中在第二特徵上方或在第二特徵上第一特徵的形成可包括第一和第二特徵形成為直接接觸的實施方式，以及亦可包括額外特徵可形成在第一和第二特徵之間，使得第一和第二特徵可不直接接觸的實施方式。另外，本揭示內容在各實施例中可重複參考編號和/或字母。此重複為出於簡單清楚的目的，且本身不指示所論述的各實施方式和/或配置之間的關係。
另外，空間相對用語，諸如「之下」、「下方」、「下部」、「上方」、「上部」和類似者，在此為便於描述可用於描述諸圖中所圖示一個元件或特徵與另一（些）元件或（多個）特徵之關係。除圖式中描繪的方向外，空間相對用語意圖是包含裝置在使用或操作中的不同方向。設備可為不同朝向（旋轉90度或在其他的方向），因此在此使用的空間相對的描述詞可同樣地解釋。
一些鐵電記憶體（例如，鐵電隨機存取記憶體(FeRAM)）包含鐵電記憶體單元。鐵電記憶體單元包含設置在介於第一電極與第二電極之間的鐵電結構。在其他的實施方式中，鐵電結構可設置在介於閘極電極與半導體基板（例如，鐵電場效電晶體(ferroelectric field- effect transistor; FeFET)）之間。鐵電結構配置為在極化狀態之間切換以儲存數據（例如，二元「0」和二元「1」）。鐵電記憶體通常設置在積體晶片(integrated chip; IC)上，此積體晶片包含其他類型的半導體裝置（例如，金屬氧化物半導體場效電晶體(metal- oxide semiconductor field- effect transistors; MOSFETs)、雙極接面電晶體(bipolar junction transistors; BJTs)、高電子遷移率電晶體(high- electron-mobility transistors; HEMTs)等等）。
上述鐵電記憶體的挑戰為需要對鐵電記憶體單元執行喚醒程序，以改進鐵電記憶體單元的記憶體窗口。例如，在鐵電記憶體單元已經關閉（例如，斷電）達給定時段後，鐵電記憶體單元的記憶體窗口可能退化至令人不滿意的狀況。因此，每次打開鐵電記憶體單元，需要執行喚醒程序以改進鐵電記憶體單元的記憶體窗口，使得鐵電記憶體單元可正常地運行（例如，讀取、寫入、抹除）。喚醒程序包含提供複數個電壓脈衝至鐵電記憶體單元，此電壓脈衝可能由不同電壓振幅和脈衝寬度組成。
為了執行喚醒程序，喚醒電路系統設置在積體晶片上，以將電壓脈衝提供至鐵電記憶體單元。由於喚醒程序增大了鐵電記憶體的功耗，喚醒程序可能負面地影響鐵電記憶體的效能。此外，喚醒電路系統佔據積體晶片上的空間，此空間可能被利用來增加鐵電記憶體單元的密度/數目。
在一些實施方式中，本揭示內容係關於無喚醒鐵電記憶體裝置。無喚醒鐵電記憶體裝置包含極化切換結構。極化切換結構包含設置在介於第一導電結構與第二導電結構之間的鐵電結構。第一導電結構和第二導電結構兩者都具有一整體負電性，此整體負電性大於或等於鐵電結構的整體負電性。因為第一導電結構和第二導電結構兩者的整體負電性都大於鐵電結構的整體負電性，所以不需要喚醒程序來改進無喚醒鐵電記憶體裝置的記憶體窗口。例如，因為第一導電結構和第二導電結構兩者的整體負電性大於鐵電結構的整體負電性，在從極化切換結構移除電力後，無喚醒鐵電記憶體裝置的記憶體窗口可能不會退化至不令人滿意的狀況。換言之，無喚醒鐵電記憶體裝置不需要喚醒程序以改進無喚醒鐵電記憶體裝置的記憶體窗口來正常運行（例如，讀取、寫入、抹除）。據此，相比於非無喚醒鐵電記憶體，無喚醒鐵電記憶體可消耗較少功率和/或在給定積體晶片上具有更多數目（更大密度）的鐵電記憶體裝置。
第1圖繪示包含第一無喚醒鐵電記憶體裝置101a的第一積體晶片(IC)100的一些實施方式的橫截面視圖。在一些實施方式中，第1圖中所示的第一無喚醒鐵電記憶體裝置101a可稱為無喚醒鐵電場效電晶體(FeFET)和/或前段的(front-end-of line)無喚醒鐵電記憶體裝置。在進一步實施方式中，第一無喚醒鐵電記憶體裝置101a可能是部分的隨機存取記憶體(RAM)裝置（例如，鐵電隨機存取記憶體(FeRAM)裝置）。應理解，在一些實施方式中，第1圖的第一無喚醒鐵電記憶體裝置101a可在鰭式類型設計（例如，鰭式場效電晶體(FinFET)類型設計）中實現。應進一步理解，在一些實施方式中，第一積體晶片 100可能包含設置在一陣列中的複數個第一無喚醒鐵電記憶體裝置101a。
如第1圖所示，第一積體晶片 100包含設置在半導體基板102中的隔離結構104。一對源極/汲極區域106a至106b設置在半導體基板102中並且間隔開。裝置閘極堆疊120設置在半導體基板102上方並且在介於源極/汲極區域106a至106b之間。在一些實施方式中，第一無喚醒鐵電記憶體裝置101a包含裝置閘極堆疊120和源極/汲極區域106a至106b。層間介電質(ILD)結構122設置在半導體基板102和裝置閘極堆疊120上方。複數個導電接觸件124設置在層間介電質(ILD)結構122中。導電接觸件124延伸穿過層間介電質結構122，以分別地接觸源極/汲極區域106a至106b和裝置閘極堆疊120。
在一些實施方式中，裝置閘極堆疊120包含設置在半導體基板102上的閘極介電質108。極化切換結構110設置在介於閘極介電質108與閘極電極118之間。極化切換結構110配置為儲存數據的位元。例如，極化切換結構110可在第一極化狀態（例如，負殘餘(-Pr）極化狀態）（其對應於二元值「1」）與第二極化狀態（例如，正殘餘(+Pr)極化狀態）（其對應於二元值「0」，或反之亦然）之間切換。在一些實施方式中，將正電壓脈衝施加至閘極電極118，以切換至第一極化狀態，和將負電壓脈衝施加至閘極電極118，以切換至第二極化狀態，或反之亦然。
極化切換結構110包含設置在介於第一導電結構112與第二導電結構116之間的鐵電結構114。第一導電結構112具有一整體負電性，此整體負電性大於或等於鐵電結構114的整體負電性。第二導電結構116具有一整體負電性，此整體負電性大於或等於鐵電結構114的整體負電性。更具體而言，第一導電結構112的整體負電性和第二導電結構116的整體負電性兩者都大於或等於鐵電結構114的整體負電性。
「整體負電性」（X化合物（或元素））取決於化合物（或元素）的化學組成、化學組成的原子的百分比、和由鮑林標度(Pauling scale)計量的元素的負電性。用以決定通用化學物(AxBy…Nz)的整體負電性的等式提供如下：
其中XAxBy … Nz
是化合物Ax
By
…Nz
的整體負電性，A是第一元素，B是第二元素，N是第N元素，XrA
是由鮑林標度計量的第一元素的負電性，XrB
是由鮑林標度計量的第二元素的負電性，XrN
是由鮑林標度計量的第N元素的負電性，x
是化合物Ax
By
…Nz
中的第一元素的原子數目，y
是化合物Ax
By
…Nz
中第二元素的原子數目，並且z
是化合物Ax
By
…Nz
中第N元素的原子數目。
下文提供一些非限制性實施例，說明各種元素/化合物的「整體負電性」的計算。
實施例1-鎢(XW
)的整體負電性
由鮑林標度計量的W(鎢)的負電性(XrW
) – 2.36
實施例2-鉿氧化物(hafnium oxide)的整體負電性(XHfO2
)
由鮑林標度計量的Hf的負電性(XrHf
) – 1.3
由鮑林標度計量的O的負電性(XrO
) – 3.44
實施例3-鉿鋯氧化物(hafnium-zirconium-oxide)的整體負電性(XHfZrO4
)
由鮑林標度計量的Hf的負電性(XrHf
) – 1.3
由鮑林標度計量的Zr的負電性(XrZr
) – 1.33
由鮑林標度計量的O的負電性(XrO
) – 3.44
因為第一導電結構112的整體負電性和第二導電結構116的整體負電性大於或等於鐵電結構114的整體負電性，在從極化切換結構110移除電力後，第一無喚醒鐵電記憶體裝置101a的記憶體窗口可能不會退化至不令人滿意的狀況。換言之，第一無喚醒鐵電記憶體裝置101a不需要喚醒程序以改進第一無喚醒鐵電記憶體裝置101a的記憶體窗口來正常運行（例如，讀取、寫入、抹除）。據此，相比於非無喚醒鐵電記憶體，第一無喚醒鐵電記憶體101a可能消耗較少功率和/或第一積體晶片100可能包含更多數目（或更大密度）的第一無喚醒鐵電記憶體裝置101a。
第2圖繪示第1圖的裝置閘極堆疊120的一些實施方式的放大的橫截面視圖。
閘極電極118可能包含：例如，摻雜的多晶矽（例如，N型/P型多晶矽）、金屬（例如，鎢(W)、鋁(Al)、鈦(Ti)、鉬(Mo)、矽化鎳(NiSi)、或類似者）、一些其他的導電材料，或上述的組合。在一些實施方式中，覆蓋結構（未圖示）（例如，鈦氮化物(TiN)、鉭氮化物(TaN)、或類似者）可能設置在介於閘極電極118與第二導電結構116之間。在進一步的實施方式中，閘極電極118和/或覆蓋結構具有一整體負電性，此整體負電性小於鐵電結構114的整體負電性。在又進一步的實施方式中，當閘極電極118包含金屬時，閘極電極118（和覆蓋結構）可稱為金屬閘極電極。
在一些實施方式中，閘極介電質108可能包含：例如，氧化物（例如，二氧化矽(SiO2
))、高介電常數介電質材料（例如，氧化鉿(HfO2
)、氧化鋯(ZrO2
)、或具有大於約3.9的介電常數的一些其他介電質材料）、一些其他介電質材料、或上述的組合。在進一步的實施方式中，閘極介電質108的整體負電性小於鐵電結構114的整體負電性。
在一些實施方式中，第一導電結構112可能包含：例如，金屬(例如，鋁(Al)、鈦(Ti)、鉭(Ta)、金(Au)、鉑(Pt)、鎢(W)、鎳(Ni)、銥(Ir)等等）、金屬氮化物（例如，鈦氮化物(TiN)、鉭氮化物(TaN)等等）、金屬氧化物（例如，銥氧化物(IrO2
)、摻雜的多晶矽（例如，N型/P型多晶矽））、或類似者。在進一步的實施方式中，鐵電結構114可能包含以下一或多層：例如，金屬氧化物（例如，鉿氧化物(HfXOY
)）、金屬氧化物組分（例如，鉿矽氧化物(HfX
SiY
OZ
)、鉿鋁氧化物(HfX
AlY
OZ
)、鉿釓氧化物(HfX
GdY
OZ
)、鉿鋯氧化物(HfX
ZrY
OZ
)、鉿鑭氧化物(HfX
LaY
OZ
)、鉿鍶氧化物(HfX
SrY
OZ
)、鉿釔氧化物(HfX
YY
OZ
)、鈦酸鍶(STO)、等等）、金屬氮氧化合物（例如，鉿氮氧化合物(HfX
OY
NZ
)）、或類似者。在又進一步的實施方式中，第二導電結構116可能包含：例如，金屬(例如，Al、Ti、Ta、Au、Pt、W、Ni、Ir等等）、金屬氮化物（例如，TiN、TaN等等）、金屬氧化物（例如，IrO2
）、摻雜的多晶矽（例如，N型/P型多晶矽））、或類似者。
第一導電結構112和第二導電結構116可能具有相同的化學組成。在其他的實施方式中，第一導電結構112的化學組成可能不同於第二導電結構116的化學組成。第一導電結構112的整體負電性可能大於閘極介電質108的整體負電性。在進一步的實施方式中，第二導電結構116的整體負電性可能大於閘極電極118（或覆蓋結構）的整體負電性。
在一些實施方式中，第一導電結構112接觸閘極介電質108和鐵電結構114兩者，第二導電結構116接觸鐵電結構114和閘極電極118兩者，並且閘極電極118接觸導電接觸件124中的其中一者。在進一步的實施方式中，閘極介電質108的側壁、第一導電結構112的側壁、鐵電結構114的側壁、第二導電結構116的側壁、和閘極電極118的側壁可能在垂直方向上實質上對準。在這樣的實施方式中，閘極介電質108的面積（例如，長度（跨第2圖的頁面）乘以寬度（進/出第2圖的頁面）、第一導電結構112的面積、鐵電結構114的面積、第二導電結構116的面積、和閘極電極118的面積可能實質上相同。在其他的實施方式中，第一導電結構112的側壁可能設置在閘極介電質108的側壁之間，鐵電結構114的側壁可能設置在第一導電結構112的側壁之間，第二導電結構116的側壁可能設置在鐵電結構114的側壁之間，和/或閘極電極118的側壁可能設置在第二導電結構116的側壁之間。在這樣的實施方式中，第一導電結構112的面積可能小於閘極介電質108的面積，鐵電結構114的面積可能小於第一導電結構112的面積，第二導電結構116的面積可能小於鐵電結構114的面積，和/或閘極電極118的面積可能小於第二導電結構116的面積。
在一些實施方式中，閘極介電質108的面積可能在介於約1平方奈米(nm2
)與約100平方微米(um2
)之間。在進一步的實施方式中，極化切換結構110的面積在介於約1平方奈米(nm2
)與約100平方微米(um2
)之間。在又進一步的實施方式中，閘極介電質108的面積可能與極化切換結構110的面積實質上相同。在其他的實施方式中，閘極介電質108的面積可能不同於極化切換結構110的面積。
極化切換結構110具有第一厚度T1
。在一些實施方式中，第一厚度T1
在介於約1.2奈米(nm)與約2,100奈米(nm)之間。第一導電結構112具有第二厚度T2
。第二厚度T2
可能在介於約0.1奈米與約1,000奈米之間。鐵電結構114具有第三厚度T3
。在一些實施方式中，第三厚度在介於約1奈米與約100奈米之間。第二導電結構116具有第四厚度T4
。第四厚度T4
可在介於約0.1奈米與約1,000奈米之間。閘極介電質108具有第五厚度T5
。在進一步的實施方式中，第一厚度T1
與第五厚度T5
之間的比率（例如，T1
除以T2
）在介於約100/1與約1/1之間。
在一些實施方式中，第二厚度T2
、第三厚度T3
、和第四厚度T4
實質上相同。在進一步的實施方式中，第二厚度T2
和第四厚度T4
可能實質上相同，而第三厚度T3
不同。在進一步的實施方式中，第二厚度T2
（或第四厚度T4
）和第三厚度T3
可能實質上相同，而第四厚度T4
（或第二厚度T2
）不同。在又進一步的實施方式中，第二厚度T2
、第三厚度T3
、和第四厚度T4
可能彼此不同。
第3圖繪示第一導電結構、鐵電結構、和第二導電結構的一些實施方式的俯視圖，所述第一導電結構、鐵電結構、和第二導電結構移自第1圖中的它們的堆疊取向並且彼此相鄰設置。
如第3圖所示，第一導電結構112具有第一長度L1
和第一寬度W1
。在一些實施方式中，第一長度L1
可能在介於約1 奈米(nm)與約10微米(um)之間。在進一步的實施方式中，第一寬度W1
可能在介於約1 奈米(nm)與約10微米(um)之間。在又進一步的實施方式中，第一導電結構112的面積（例如，L1
乘以W1
）在介於約1平方奈米(nm2
)與約100平方微米(um2
)之間。
鐵電結構114具有第二長度L2
和第二寬度W2
。在一些實施方式中，第二長度L2
可能在介於約1奈米(nm)與約10微米(um)之間。在進一步的實施方式中，第二寬度W2
可能在介於約1奈米(nm)與約10微米(um)之間。在又進一步的實施方式中，鐵電結構114的面積（例如，L2
乘以W2
）在介於約1平方奈米(nm2
)與約100平方微米(um2
)之間。
第二導電結構116具有第三長度L3
和第三寬度W3
。在一些實施方式中，第三長度L3
可能在介於約1奈米(nm)與約10微米(um)之間。在進一步的實施方式中，第三寬度W3
可能在介於約1奈米(nm)與約10微米(um)之間。在又進一步的實施方式中，第二導電結構116的面積（例如L3
乘以W3
）在介於約1平方奈米(nm2
)與約100平方微米(um2
)之間。
第4圖繪示第1圖的第一積體晶片 100的一些更詳細的實施方式的橫截面視圖。
如第4圖所示，複數個導電線402（例如，金屬線）和複數個導電通孔404（例如，金屬通孔）設置在層間介電質結構122中。複數個導電線402、複數個導電通孔404、和複數個導電接觸件124以預定的方式電性耦接在一起，並且配置為提供設置在整個第一積體晶片100中的不同裝置之間的電性連接。在一些實施方式中，複數個導電線402和複數個導電通孔404可能包含例如銅(Cu)、鋁(Al)、或類似者。在進一步的實施方式中，導電接觸件124可能包含：例如，鎢(W)、銅(Cu)、鋁(Al)、或類似者。複數個導電線402具有第六厚度T6
。在進一步的實施方式中，第六厚度T6
與T1
之間的比率（例如，T6
除以T1
）在約200/1與約0.5/1之間。應理解，任意數目的導電線402和/或導電通孔404可在層間介電質結構122中彼此交替地堆疊。在又進一步的實施方式中，複數個導電線402、複數個導電通孔404、複數個導電接觸件124、和層間介電質結構122可能稱為互連結構。
複數個導電線402中的第一者表示為402wl，並且可能稱為字線。在一些實施方式中，字線可能經由互連結構和閘極電極118而電性耦接至極化切換結構110。複數個導電線402中的第二者表示為402bl，並且可能稱為位元線。在進一步的實施方式中，位元線可能經由互連結構而電性耦接至源極/汲極區域106a至106b的第一源極/汲極區域106a。複數個導電線402中的第三者表示為402sl，並且可能稱為源線。在又進一步的實施方式中，源線可能經由互連結構而電性耦接至源極/汲極區域106b至106b的第二源極/汲極區域106b。
在一些實施方式中，半導體基板102可能包含半導體主體（例如，單晶矽/CMOS塊、矽鍺(SiGe)、絕緣體上矽(SOI)等等）的任一類型。隔離結構104可能是例如淺溝槽隔離(shallow trench isolation; STI)結構、深溝槽隔離(deep trench isolation; DTI)結構、或類似者。在進一步的實施方式中，源極/汲極區域106a至106b是半導體基板102的摻雜區域，具有與半導體基板102的鄰近區域的摻雜類型相反的摻雜類型（例如，N型或P型），或者此半導體基板102的鄰近區域可為本質類型(intrinsic)。層間介電質結構122可能包含一或多個堆疊的層間介電質層，其可能分別地包含低介電常數介電質（例如，具有小於3.9的介電常數的介電質材料）、氧化物（例如，SiO2
）、或類似者。
第5圖繪示第4圖的第一積體晶片100的一些其他實施方式的橫截面視圖。
如第5圖所示，層間介電質結構122包含第一層間介電質結構122a和第二層間介電質結構122b。第二層間介電質結構122b設置在第一層間介電質結構122a和裝置閘極堆疊120上方。在一些實施方式中，第一層間介電質結構122a的上表面可能與閘極電極118的上表面實質上共平面。在進一步的實施方式中，第一層間介電質結構122a可能包含一或多個堆疊的層間介電質層。在又進一步的實施方式中，第二層間介電質結構122b可能包含一或多個堆疊的層間介電質層。
一對輕摻雜的源極/汲極延伸部(lightly doped source/drain extensions; LDDs)504a至504b設置在半導體基板102中並且間隔開。輕摻雜的源極/汲極延伸部(LDD)504a至504b是具有與源極/汲極區域106a至106b相同摻雜類型的半導體基板102的摻雜區域。輕摻雜的源極/汲極延伸部(LDD)504a至504b具有低於源極/汲極區域106a至106b的摻雜濃度。側壁間隔物502設置在半導體基板102上方，並且沿著閘極介電質108的側壁、極化切換結構110的側壁、和閘極電極118的側壁設置。在進一步的實施方式中，側壁間隔物502可能包含例如氮化物（例如，矽氮化物（例如，SiN））、氧氮化物(oxy-nitride)（例如，氮氧化矽(SiOX
NY
)）、或類似者。
第6圖繪示第4圖的第一積體晶片100的一些其他實施方式的橫截面視圖。
如第6圖所示，複數個導電接觸件124中的其中一者接觸第二導電結構116。在這樣的實施方式中，裝置閘極堆疊120可能不包含閘極電極118（例如，見第5圖）。
第7圖繪示包含第二無喚醒鐵電記憶體裝置101b的第二積體晶片700的一些實施方式的橫截面視圖。在一些實施方式中，第二無喚醒鐵電記憶體裝置101b可稱為後段(back-end-of-line)無喚醒鐵電記憶體裝置。在進一步的實施方式中，第二無喚醒鐵電記憶體裝置101b可能是隨機存取記憶體(RAM)裝置的部分（例如，鐵電隨機存取記憶體(FeRAM)裝置）。應理解，在一些實施方式中，與第一積體晶片100的特徵共用參考編號的第二積體晶片700的特徵可能具有與第一積體晶片100的特徵實質上類似的性質（例如，尺寸、化學组成、關係等等），其中他們共用參考編號。應進一步理解，在一些實施方式中，第二積體晶片700可能包含設置在一陣列中的複數個第二無喚醒鐵電記憶體裝置101b。
如第7圖所示，半導體裝置702設置在半導體基板102上。在一些實施方式中，半導體裝置702可能是金屬氧化物半導體場效電晶體(MOSFET)、雙極接面電晶體(BJT)、高電子遷移率電晶體(HEMT)、或任何其他前段的半導體裝置。在進一步的實施方式中，半導體裝置702可能包含閘極介電質108、設置在閘極介電質108上方的閘極電極118、和一對源極/汲極區域106a至106b。
下層間介電質結構704設置在半導體基板102和半導體裝置702上方。在一些實施方式中，複數個導電接觸件124、複數個導電線402、和複數個導電通孔404設置在下層間介電質結構704中。上層間介電質結構708設置在下層間介電質結構704上方。在進一步的實施方式中，複數個導電線402和/或複數個導電通孔404設置在上層間介電質結構708中。中間層間介電質結構706設置在介於上層間介電質結構708與下層間介電質結構704之間。在又進一步的實施方式中，下層間介電質結構704、中間層間介電質結構706、和上層間介電質結構708可能包含一或多個堆疊的層間介電質層，其可能分別地包含低介電常數介電質（例如，具有小於約3.9的介電常數的介電質材料）、氧化物（例如，SiO2
）、或類似者。
第二無喚醒鐵電記憶體裝置101b設置在中間層間介電質結構706中。第二無喚醒鐵電記憶體裝置101b包含極化切換結構110。極化切換結構110包含設置在介於第一導電結構112與第二導電結構116之間的鐵電結構114。在一些實施方式中，第二導電結構116的上表面與中間層間介電質結構706的上表面實質上共平面。在進一步的實施方式中，第一導電結構112的底表面與中間層間介電質結構706的底表面實質上共平面。
在一些實施方式中，極化切換結構110經由設置在下層間介電質結構704中的複數個導電線402、複數個導電通孔404、和複數個導電接觸件124，而電性耦接至半導體裝置702的第二源極/汲極區域106b。將複數個導電線402中的第四者表示為402pl，並且可稱為板線(plate line)。在進一步的實施方式中，板線經由設置在上層間介電質結構708中的複數個導電線402和/或導電通孔404，而電性耦接至極化切換結構110。在又進一步的實施方式中，設置在下層間介電質結構704中的複數個導電通孔404（或導電線402）的其中一者可能接觸第一導電結構112，並且設置在上層間介電質結構708中的複數個導電通孔404（或導電線402）的其中一者可能接觸第二導電結構116。
第一導電結構112具有一整體負電性，此整體負電性大於或等於鐵電結構114的整體負電性。第二導電結構116具有一整體負電性，此整體負電性大於或等於鐵電結構114的整體負電性。更具體而言，第一導電結構112的整體負電性和第二導電結構116的整體負電性兩者都大於或等於鐵電結構114的整體負電性。
因為第一導電結構112的整體負電性和第二導電結構116的整體負電性大於或等於鐵電結構114的整體負電性，所以在從極化切換結構110移除電力後，第二無喚醒鐵電記憶體裝置101b的記憶體窗口可能不會退化至不令人滿意的狀況。換言之，第二無喚醒鐵電記憶體裝置101b不需要喚醒程序以改進第二無喚醒鐵電記憶體裝置101b的記憶體窗口來正常運行（例如，讀取、寫入、抹除）。據此，相比於非無喚醒鐵電記憶體，第二無喚醒鐵電記憶體101b可能消耗較少功率和/或第二積體晶片700可能包含更多數目（更大密度）的第二無喚醒鐵電記憶體裝置101b。
第8圖繪示第7圖的第二積體晶片700的一些其他實施方式的橫截面視圖。
如第8圖所示，設置在下層間介電質結構704中的一些複數個導電線402、複數個導電通孔404、和複數個導電接觸件124將第二無喚醒鐵電記憶體裝置101b電性耦接至半導體裝置702的閘極電極118。
第9圖繪示第7圖的第二積體晶片700的一些其他實施方式的橫截面視圖。
如第9圖所示，第一電極902和第二電極904設置在極化切換結構110的相對側上。在一些實施方式中，第一電極902和/或第二電極904設置在中間層間介電質結構706中。在其他實施方式中，第一電極902設置在下層間介電質結構704中，和/或第二電極904設置在上層間介電質結構708中。
第一電極902接觸第一導電結構112，並且設置在介於第一導電結構112與半導體基板102之間。第二電極904接觸第二導電結構116，並且極化切換結構110設置在介於第二電極904與半導體基板102之間。在一些實施方式中，設置在下層間介電質結構704中的複數個導電通孔404（或導電線402）其中一者可能接觸第一電極902，並且設置在上層間介電質結構708中的複數個導電通孔404（或導電線402）其中一者可能接觸第二電極904。在進一步的實施方式中，第一電極902可能包含：例如，Al、Ti、Ta、Au、Pt、W、Ni、Ir、TiN、TaN、一些其他導電材料，或上述的組合。在又進一步的實施方式中，第二電極904可能包含：例如，Al、Ti、Ta、Au、Pt、W、Ni、Ir、TiN、TaN、一些其他導電材料，或上述的組合。
在一些實施方式中，第一電極902和第二電極904可能具有相同化學組成。在其他的實施方式中，第一電極902的化學組成可不同於第二電極904的化學組成。第一導電結構112的整體負電性可大於或等於第一電極902的整體負電性。在又進一步的實施方式中，第二導電結構116的整體負電性可大於或等於第二電極904的整體負電性。
在一些實施方式中，第一電極902的側壁、第一導電結構112的側壁、鐵電結構114的側壁、第二導電結構116的側壁、和第二電極904的側壁可能在垂直方向上實質上對準。在這樣的實施方式中，第一電極902的面積（例如，長度（跨第2圖的頁面）乘以寬度（進出第2圖的頁面）、第一導電結構112的面積、鐵電結構114的面積、第二導電結構116的面積和第二電極904的面積可能實質上相同。在其他的實施方式中，第一導電結構112的側壁可能設置在介於第一電極902的側壁之間，鐵電結構114的側壁可能設置在介於第一導電結構112的側壁之間，第二導電結構116的側壁可能設置在介於鐵電結構114的側壁之間，和/或第二電極904的側壁可能設置在介於第二導電結構116的側壁之間。在這樣實施方式中，第一導電結構112的面積可能小於第一電極902的面積，鐵電結構的面積可能小於第一導電結構112的面積，第二導電結構116的面積可能小於鐵電結構114的面積，和/或第二電極904的面積可小於第二導電結構116的面積。
第10圖繪示第9圖的第二積體晶片700的一些其他實施方式的橫截面視圖。
如第10圖所示，設置在下層間介電質結構704中的一些複數個導電線402、複數個導電通孔404、和複數個導電接觸件124將第二無喚醒鐵電記憶體裝置101b電性耦接至半導體裝置702的閘極電極118。
第11圖至第20圖繪示用於形成第5圖的第一積體晶片100的一些實施方式的一系列橫截面視圖。
如第11圖所示，隔離結構104形成於半導體基板102之內。在一些實施方式中，隔離結構104可能藉由選擇性地蝕刻半導體基板102以在半導體基板102中形成溝槽、和隨後用介電質材料填充溝槽而形成。在進一步的實施方式中，半導體基板102可藉由在半導體基板102上方形成掩蔽層（未圖示）、和隨後將半導體基板102暴露於蝕刻劑而選擇性地蝕刻，此蝕刻劑用以選擇性地移除半導體基板102的未掩蔽部分。在又進一步的實施方式中，介電質材料可能包含氧化物（例如，SiO2
）、氮化物、碳化物、或類似者。
如第12圖所示，介電層1202、第一導電層1204、鐵電層1206、第二導電層1208、和處理層1210形成於隔離結構104和半導體基板102上方。在一些實施方式中，介電層1202形成於半導體基板102和隔離結構104上。第一導電層1204可能形成於介電層1202上。鐵電層1206形成於第一導電層1204上。第二導電層1208形成於鐵電層1206上。處理層1210可能形成於第二導電層1208上。
在一些實施方式中，用於形成介電層1202的製程包含在半導體基板102上沉積或成長介電層1202。在進一步的實施方式中，介電層1202可能包含：例如，氧化物（例如，SiO2
)、高介電常數介電質材料（例如，HfO2
、ZrO2
、或具有大於約3.9的介電常數的一些其他介電質材料）、一些其他介電質材料、或上述的組合。在又進一步的實施方式中，介電層1202可能藉由熱氧化、化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、濺鍍、或一些其他沉積或成長製程而沉積或成長。
在一些實施方式中，用於形成第一導電層1204的製程包含在介電層1202上沉積或成長第一導電層1204。在進一步的實施方式中，第一導電層1204可能包含：例如，金屬(例如，Al、Ti、Ta、Au、Pt、W、Ni、Ir等等）、金屬氮化物（例如，TiN、TaN等等）、金屬氧化物（例如，IrO2
）、摻雜的多晶矽（例如，N型/P型多晶矽））、或類似者。在又進一步的實施方式中，第一導電層1204可能藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、磊晶、溶膠-凝膠(sol-gel)、濺鍍、電鍍、化學鍍、或一些其他沉積或成長製程而沉積或成長。
在一些實施方式中，用於形成鐵電層1206的製程包含在第一導電層1204上沉積或成長鐵電層1206。在進一步的實施方式中，鐵電層1206可能包含：例如，金屬氧化物（例如，HfX
OY
）、金屬氧化物組分（例如，HfX
SiY
OZ
、HfX
AlY
OZ
、HfX
GdY
OZ
、HfX
ZrY
OZ
、HfX
LaY
OZ
、HfX
SrY
OZ
、HfX
YY
OZ
、STO等等）、金屬氮氧化合物（例如，HfX
OY
NZ
）、或類似者。在又進一步的實施方式中，鐵電層1206可能藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、磊晶、溶膠-凝膠(sol-gel)、濺鍍、電鍍、化學鍍、或一些其他沉積或成長製程而沉積或成長。
在一些實施方式中，用於形成第二導電層1208的製程包含在鐵電層1206上沉積或成長第二導電層1208。在進一步的實施方式中，第二導電層1208可能包含：例如，金屬(例如，Al、Ti、Ta、Au、Pt、W、Ni、Ir等等）、金屬氮化物（例如，TiN、TaN等等）、金屬氧化物（例如，IrO2）、摻雜的多晶矽（例如，N型/P型多晶矽））、或類似者。在又進一步的實施方式中，第二導電層1208可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、磊晶、溶膠-凝膠、濺鍍、電鍍、化學鍍、或一些其他沉積或成長製程而沉積或成長。
在一些實施方式中，用於形成處理層1210的製程包含在第二導電層1208上沉積或成長處理層1210。在進一步的實施方式中，處理層1210可能包含：例如，多晶矽（摻雜或無摻雜）、氧化物（例如，SiO2
）、或可關於第二導電層1208選擇性地蝕刻的一些其他材料。在又進一步的實施方式中，處理層1210可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、磊晶、濺鍍、或一些其他沉積或成長製程而沉積或成長。
第一導電層1204具有一整體負電性，此整體負電性大於或等於鐵電層1206的整體負電性。第二導電層1208具有一整體負電性，此整體負電性大於或等於鐵電層1206的整體負電性。更具體而言，第一導電層1204的整體負電性和第二導電層1208的整體負電性兩者都大於或等於鐵電層1206的整體負電性。
在一些實施方式中，第一導電層1204的整體負電性大於或等於介電層1202的整體負電性。介電層1202的整體負電性可大於或等於鐵電結構114的整體負電性。第一導電層1204和第二導電層1208可具有相同化學成分。在其他的實施方式中，第一導電層1204的化學成分可不同於第二導電層1208的化學成分。
在一些實施方式中，第一導電層1204形成為共形層(conformal layer)，此共形層的厚度在介於約0.1 奈米(nm)與約1,000 奈米(nm)之間。鐵電層1206可能形成為共形層，此共形層的厚度在介於約1奈米(nm)與約100奈米之間。在進一步的實施方式中，第二導電層1208可形成為共形層，此共形層的厚度在介於約0.1奈米(nm)與約1,000奈米(nm)之間。第一導電層1204、鐵電層1206、和第二導電層1208的組合厚度可在介於約1.2奈米(nm)與約2,100奈米(nm)之間。在又進一步的實施方式中，介電層1202形成為共形層，此共形層的厚度在第一導電層1204、鐵電層1206、和第二導電層1208的組合厚度的約1/100與約1/1之間。
如第13圖所示，將介電層1202、第一導電層1204、鐵電層1206、第二導電層1208、和處理層1210（例如，見第12圖）圖案化成初始閘極堆疊1302。初始閘極堆疊1302包含設置在介於閘極介電質108與犧牲閘極1304之間的極化切換結構110。極化切換結構110包含設置在介於第一導電結構112與第二導電結構116之間的鐵電結構114。
在一些實施方式中，用於形成初始閘極堆疊1302的製程包含在處理層1210上方/上形成圖案化的掩蔽層1306（例如，正/負光阻劑）。所圖案化的掩蔽層1306可能藉由旋塗製程形成並使用微影術而圖案化。此後，在圖案化的掩蔽層1306就位的情況下，對處理層1210、第二導電層1208、鐵電層1206、第一導電層1204、和介電層1202執行蝕刻（例如，濕式/乾式蝕刻）。蝕刻步驟移除處理層1210、第二導電層1208、鐵電層1206、第一導電層1204、和介電層1202的未掩蔽的部分，從而分別地形成犧牲閘極1304、第二導電結構116、鐵電結構114、第一導電結構112、和閘極介電質108。隨後，可剝離掉圖案化的掩蔽層1306。
在一些實施方式中，可能藉由單個圖案化製程來形成初始閘極堆疊1302。在其他的實施方式中，初始閘極堆疊1302可能藉由多個圖案化製程來形成，其中每個製程圖案化處理層1210、第二導電層1208、鐵電層1206、第一導電層1204、和介電層1202中的其中一者（或組合）。應理解，在一些實施方式中，第一導電層1204、鐵電層1206、第二導電層1208、和處理層1210中的其中一者（或組合）可能在隨後在其上形成一層之前而圖案化。例如，可能沉積介電層1202，並且接著將介電層1202圖案化成閘極介電質108，隨後在閘極介電質108上形成第一導電層1204。
如第14圖所示，一對輕摻雜的源極/汲極延伸部(LDD)504a至504b形成於半導體基板102中。輕摻雜的源極/汲極延伸部(LDD)504a至504b形成於初始閘極堆疊1302的相對側上。在一些實施方式中，輕摻雜的源極/汲極延伸部(LDD) 504a至504b藉由離子注入製程而形成，並且可使用掩蔽層（未圖示）來在半導體基板102中選擇性地注入離子。在進一步的實施方式中，初始閘極堆疊1302可用作掩蔽層以形成輕摻雜的源極/汲極延伸部(LDD)504a至504b。
如第15圖所示，側壁間隔物502形成於半導體基板102上方，並且沿著初始閘極堆疊1302的側面形成。在一些實施方式中，側壁間隔物502可能藉由在半導體基板102和初始閘極堆疊1302上方沉積間隔物層（未圖示）而形成。在進一步的實施方式中，間隔物層可能包含氮化物（例如，SiN）、氮氧化物（例如，SiOX
NY
）、或類似者。間隔物層可藉由物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、濺鍍、或一些其他沉積製程而沉積。隨後，蝕刻間隔物層以從水平面去除間隔物層，從而沿著初始閘極堆疊1302的側面留下間隔物層作為側壁間隔物502。在又進一步的實施方式中，側壁間隔物502可在形成輕摻雜的源極/汲極延伸部(LDD) 504a至504b之前而形成。在這樣的實施方式中，輕摻雜的源極/汲極延伸部(LDD) 504a至504b可使用傾斜離子注入製程(angled ion implantation process)而形成。
如第16圖所繪示，一對源極/汲極區域106a至106b形成於半導體基板102中。源極/汲極區域106a至106b形成於側壁間隔物502的相對側上。在一些實施方式中，源極/汲極區域106a至106b藉由離子注入製程而形成，並且可使用掩蔽層（未圖示）來將離子選擇性地注入半導體基板102中。在進一步的實施方式中，初始閘極堆疊1302和側壁間隔物502可用作掩蔽層以形成源極/汲極區域106a至106b。
如第17圖所示，第一層間介電質(ILD)結構122a形成於半導體基板102和隔離結構104上方。第一層間介電質結構122a可形成為具有實質上平坦的上表面，此上表面與側壁間隔物502的上表面共平面。在一些實施方式中，用於形成第一層間介電質結構122a的製程包含在半導體基板102、隔離結構104、側壁間隔物502、和犧牲閘極1304（例如，見第16圖）上沉積層間介電質層。層間介電質層可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺鍍、或一些其他沉積製程而沉積。此後，可能對層間介電質層執行平坦化製程（例如，化學機械平坦化(chemical- mechanical planarization; CMP)）以形成第一層間介電質結構122a。
如第17圖中所示，移除犧牲閘極1304（例如，見第16圖），從而形成由側壁間隔物502的內側壁和第二導電結構116的上表面界定的開口1702。在一些實施方式中，用於移除犧牲閘極1304的製程包含執行蝕刻（例如，乾式或濕式蝕刻），以選擇性地移除犧牲閘極1304。在進一步的實施方式中，在蝕刻之前，可能形成掩蔽層（未圖示），覆蓋第一ILD結構122a及側壁間隔物502，同時留下暴露的犧牲閘極1304。此後，在掩蔽層就位的情況下執行蝕刻，從而選擇性地去除犧牲閘極1304。隨後，可剝離掉掩蔽層。
如第18圖所示，形成閘極電極層1802，其填充開口1702並且在第二導電結構116、側壁間隔物502、和第一層間介電質結構122a上方。閘極電極層1802為導電的，並且可能包含：例如，金屬W、Al、Ti、Mo、或類似者。在一些實施方式中，閘極電極層1802可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、濺鍍、電鍍、化學鍍、或一些其他沉積製程而形成。
在一些實施方式中，在形成閘極電極層1802之前，可能形成覆蓋層（未圖示），其給開口1702加內襯並且在第二導電結構116、側壁間隔物502、和第一層間介電質結構122a上方。在這樣的實施方式中，閘極電極層1802可能形成於覆蓋層上。覆蓋層可能包含：例如，TiN、TaN、或類似者。在進一步實施方式中，覆蓋層可藉由化學氣相沉積(CVD)、物理氣象沉積(PVD)、原子層沉積(ALD)、濺鍍、或一些其他沉積製程而形成。在又進一步的實施方式中，閘極電極層1802和/或覆蓋層具有一整體負電性，此整體負電性小於鐵電結構114的整體負電性。
如第19圖所示，閘極電極118形成於第二導電結構116上並且在介於側壁間隔物502的內側壁之間。在一些實施方式中，用於形成閘極電極118的製程包含對閘極電極層1802（例如，見第18圖）執行平坦化製程（例如，CMP）。平坦化製程移除閘極電極層1802的上部分，由此形成閘極電極118。在進一步的實施方式中，在形成閘極電極118之後，完成裝置閘極堆疊120的形成，其亦可完成第一無喚醒鐵電記憶體裝置101a的形成。在又進一步的實施方式中，上述形成裝置閘極堆疊120的製程可稱為閘極最後高介電常數/金屬閘極(gate-last high- k/metal gate; HKMG)製程。
應理解，在一些實施方式中，裝置閘極堆疊120可能由其他製程而形成。例如，裝置閘極堆疊120可能藉由閘極先高介電常數/金屬閘極(gate-first HKMG)製程（例如，在源極/汲極形成之前形成金屬閘極電極）、完全矽化的(fully silicided; FUSI)金屬閘極製程（例如，完全矽化多晶矽閘極）、或摻雜多晶矽閘極製程（例如，自對準多晶矽閘極製程）來形成。取決於形成裝置閘極堆疊120的製程，處理層可能包含：例如，摻雜多晶矽（例如，N型/P型多晶矽）、無摻雜多晶矽、金屬（例如，W、Al、Ti、Mo、或類似物）、金屬氮化物（例如，TiN、TaN、或類似者）、一些其他導電材料、或上述的組合。
如第20圖所示，第二層間介電質結構122b、複數個導電接觸件124、複數個導電線402、和複數個導電通孔404形成於第一層間介電質結構122a和第一無喚醒鐵電記憶體裝置101a上方。第二層間介電質結構122b可能形成為具有實質上平坦的上表面。在一些實施方式中，用於形成第二層間介電質結構122b的製程包含在第一層間介電質結構122a和第一無喚醒鐵電記憶體裝置101a上方沉積複數個層間介電質層，這些層間介電質層彼此堆疊在一起。層間介電質層可能藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺鍍、或一些其他沉積製程而沉積。在進一步的實施方式中，可能對複數個層間介電質層中的一或多個層執行平坦化製程（例如，化學機械平坦化製程(CMP)）。
在一些實施方式中，用於形成複數個導電接觸件124的製程包含在第一層間介電質結構122a、側壁間隔物502、和閘極電極118上形成第一層間介電質層。此後，選擇性地蝕刻第一層間介電質層和第一層間介電質結構122a以形成接觸件開口（未圖示），接觸件開口對應於複數個導電接觸件124。導電材料（例如，W）接著沉積於第一層間介電質層上並且填充接觸件開口。隨後，對導電材料和第一層間介電質層執行平坦化製程（例如，化學機械平坦化(CMP)），從而形成延伸穿過第一層間介電質結構122a的複數個導電接觸件124。在進一步的實施方式中，導電材料可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、濺鍍、電鍍、化學鍍或一些其他沉積製程而沉積。
在一些實施方式中，用於形成複數條導電線402和複數個導電通孔404的製程包含在複數個導電接觸件124和第一層間介電質層上方形成第二層間介電質層。選擇性地蝕刻第二層間介電質層以形成第一組導電線開口（未圖示），此些開口對應於複數條導電線402的第一組導電線。導電材料（例如，Cu）沉積於第二層間介電質層上並且填充第一組導電線開口。對導電材料及第二層間介電質層執行平坦化製程（例如，化學機械平坦化(CMP)），從而形成第一組導電線。
此後，在第一組導電線和第二層間介電質層上方形成第三層間介電質層。選擇性地蝕刻第三層間介電質層以形成第一組導電通孔開口（未圖示），此些開口對應於複數個導電通孔404的第一組導電通孔。導電材料（例如，Cu）沉積於第三層間介電質層上並且填充第一組導電通孔開口。對導電材料及第三層間介電質層執行平坦化製程（例如，CMP），從而形成第一組導電通孔。重複此製程（例如，交替形成導電線及通孔），直到形成複數條導電線402 和複數個導電通孔404。
儘管第11圖至第20圖繪示用於形成第5圖的第一積體晶片100的一些實施方式，但是應理解，在一些實施方式中，可藉由實質上類似的製程形成第10圖的第二積體晶片700。例如，第一電極902和第二電極904可藉由一(些)製程而形成，所述製程實質上類似於上文關於形成複數個導電接觸件124、複數條導電線402、和/或複數個導電通孔404（例如，見第20圖）描述的製程。此外，第二積體晶片700的第二導電結構116、鐵電結構114、和第一導電結構112可藉由一(些)製程而形成，所述製程實質上類似於上文關於形成第二導電結構116、鐵電結構114、和/或第一導電結構112（例如，見第12圖至第13圖）描述的製程。此外，下層間介電質結構704、中間層間介電質結構706、和/或上層間介電質結構708可能藉由一(些)製程而形成，所述製程實質上類似於上文關於形成第一層間介電質結構122a和/或第二層間介電質結構122b（例如，見第17圖及第20圖）描述的製程。
第21圖繪示用於形成包含前段無喚醒鐵電記憶體裝置的積體晶片(IC)的方法的一些實施方式的流程圖2100。前段無喚醒鐵電記憶體裝置可能是第一無喚醒鐵電記憶體裝置101a。儘管第21圖的流程圖2100被繪示和描述為一些列動作或事件，但應理解，此等動作或事件的所示順序不應被解釋為限制意義。例如，除了本文圖示及/或描述之彼等之外，一些動作可以與其他動作不同的順序及/或與其他動作同步地進行。此外，可能不是所有示出的動作對於實現本文描述的一或更多個態樣或實施方式是必需的，並且本文描繪的一或更多個動作可以在一或更多個單獨的動作和/或階段中執行。
在動作2102，在犧牲閘極與閘極介電質之間包含極化切換的初始閘極堆疊形成於半導體基板上方。極化切換結構在介於第一導電結構與第二導電結構之間包含鐵電結構，其中第一導電結構的整體負電性和第二導電結構的整體負電性兩者都大於或等於鐵電結構的整體負電性。第11圖至第13圖繪示對應於動作2102的一些實施方式的一系列橫截面視圖。
在動作2104，輕摻雜源極/汲極延伸部形成於半導體基板中和初始閘極堆疊的相對側上。第14圖繪示對應於動作2104的一些實施方式的橫截面視圖。
在動作2106，側壁間隔物形成於半導體基板上方並且沿著初始閘極堆疊的側壁。第15圖繪示對應於動作2106的一些實施方式的橫截面視圖。
在動作2108，源極/汲極區域形成於半導體基板中和側壁間隔物的相對側上。第16圖繪示對應於動作2108的一些實施方式的橫截面視圖。
在動作2110，移除犧牲閘極，從而形成開口。第17圖繪示對應於動作2110的一些實施方式的橫截面視圖。
在動作2112，閘極電極形成於開口中，從而形成裝置閘極堆疊。第18圖至第19圖繪示對應於動作2112的一些實施方式的一系列橫截面視圖。
在動作2114，互連結構形成於半導體基板和裝置閘極堆疊上方。第20圖繪示對應於動作2114的一些實施方式的橫截面視圖。
第22圖繪示用於形成包含後段無喚醒鐵電記憶體裝置的積體晶片(IC)的方法的一些實施方式的流程圖2200。後段無喚醒鐵電記憶體裝置可能是第二無喚醒鐵電記憶體裝置101b。儘管第22圖的流程圖2200被繪示和描述為一系列的動作或事件，但應理解，此等動作或事件的所示順序不應被解釋為限制意義。例如，除了本文圖示及/或描述的彼等之外，一些動作可以與其他動作不同的順序及/或與其他動作同步地進行。此外，不是所有圖示動作對於實施本文描述的一或多個態樣或實施方式是必需的，並且本文描繪的動作中的一或多個可在一或多個單獨動作及/或階段中進行。
在動作2202，前段半導體裝置形成於半導體基板上。
在一些實施方式中，前段半導體裝置可能是例如金屬氧化物半導體場效電晶體(MOSFET)、雙極接面電晶體(BJT)、高電子遷移率電晶體(HEMT)、或任何其他前段半導體裝置。在一些實施方式中，前段半導體裝置可藉由製程形成，所述製程實質上類似於上文關於形成第一無喚醒鐵電記憶體裝置101a（例如，見第11圖至第19圖）描述的製程。例如，製程其形成隔離結構104、閘極介電質108、輕摻雜源極/汲極延伸部504a至504b、側壁間隔物502、源極/汲極區域106a至106b、和/或閘極電極118。
在動作2204，互連結構的第一部分形成於前段半導體裝置和半導體基板上方，其中互連結構的第一部分包含設置在下層間介電質(ILD)結構中的第一複數個導電特徵。
在一些實施方式中，第一複數個導電特徵可實質上類似於複數個導電接觸件124、複數條導電線402、和/或複數個導電通孔404中的一或多者。在進一步的實施方式中，下層間介電質結構可能實質上類似於層間介電質結構122的一部分。在又進一步的實施方式中，互連結構的第一部分可藉由製程而形成，所述製程實質上類似於上文關於形成第一層間介電質結構122a、第二層間介電質結構122b、複數個導電接觸件124、複數條導電線402、和/或複數個導電通孔404（例如，見第17圖及/或第20圖）描述的製程。
在動作2206，在第一導電結構與第二導電結構之間包含鐵電結構的極化切換結構形成於互連結構的第一部分上方，其中第一導電結構的整體負電性和第二導電結構的整體負電性兩者都大於或等於鐵電結構的整體負電性，並且其中互連結構的第一部分將極化切換結構電性耦接至前段半導體裝置。
在一些實施方式中，極化切換結構110可能藉由製程形成於互連結構的部分上方，所述製程實質上類似於上文關於形成第一無喚醒鐵電記憶體裝置101a（例如，見第11圖至第13圖）的極化切換結構110而描述的製程。例如，製程其形成第一導電結構112、鐵電結構114、和/或第二導電結構116。
在動作2208，中間層間介電質結構形成於互連結構的第一部分上方和極化切換結構周圍。
在一些實施方式中，中間層間介電質結構可實質上類似於層間介電質結構122的一部分。在進一步的實施方式中，中間層間介電質結構可能藉由製程形成，所述製程實質上類似於上文關於形成第一層間介電質結構122a和/或第二層間介電質結構122b（例如，見第17圖和/或第20圖）描述的製程。
在動作2210，互連結構的第二部分形成於中間ILD結構和極化切換結構上方，其中互連結構的第二部分包含設置在上層間介電質結構中的第二複數個導電特徵。
在一些實施方式中，第二複數個導電特徵可實質上類似於複數個導電接觸件124、複數條導電線402、和/或複數個導電通孔404中的一或多者。在進一步的實施方式中，上層間介電結構可實質上類似於層間介電結構122的部分。在進一步的實施方式中，互連結構的第二部分可藉由製程而形成，所述製程實質上類似於上文關於形成第一層間介電結構122a、第二層間介電結構122b、複數個導電接觸件124、複數條導電線402、和/或複數個導電通孔404（例如，見第17圖及/或第20圖）描述的製程。
在一些實施方式中，本申請案提供一種鐵電記憶體裝置。鐵電記憶體裝置包含設置在半導體基板中的一對源極/汲極區域。閘極介電質設置在半導體基板上方和源極/汲極區域之間。第一導電結構設置在閘極介電質上。第一鐵電結構設置在第一導電結構上。第二導電結構設置在鐵電結構上，其中第一導電結構和第二導電結構兩者都具有一整體負電性，此整體負電性大於或等於鐵電結構的整體負電性。
在一些實施方式中，本申請案提供了一種積體晶片(IC)。積體晶片包含設置在半導體基板上的半導體裝置。第一層間介電質(ILD)結構設置在半導體裝置和半導體基板上方。第一導電通孔設置在第一層間介電質結構中並且電性耦接至半導體裝置。極化切換結構設置在第一層間介電質結構上方並且電性耦接至第一導電通孔，其中極化切換結構包含設置在介於第一導電結構與第二導電結構之間的鐵電結構，並且其中第一導電結構和第二導電結構兩者都具有整體負電性，所述整體負電性大於或等於鐵電結構的整體負電性。
在一些實施方式中，本申請案提供了一種用於形成鐵電記憶體裝置的方法。方法包含以下步驟：在半導體基板上方形成介電質層。第一導電層形成於介電質層上方，其中第一導電層具有第一整體負電性。鐵電層形成於第一導電層上，其中鐵電層具有小於或等於第一整體負電性的第二整體負電性。第二導電層形成於鐵電層上，其中第二導電層具有大於或等於第二負電性的第三整體負電性。蝕刻第二導電層、鐵電層、和第一導電層，以在半導體基板上方形成極化切換結構。第一導電通孔形成於極化切換結構上方並且電性耦接至極化切換結構。
上文概述若干實施方式之特徵或實施例，使得本領域技術者可更好地理解本揭示內容的態樣。本領域技術者應瞭解，可容易地使用本揭示內容作為設計或修改其他製程和結構的基礎，以便實施本文所介紹的實施方式或實施例的相同目的和/或實現相同益處。本領域技術者亦應認識到，這樣的均等建構並未脫離本揭示內容的精神和範疇，並且可在不脫離本揭示內容的精神和範疇的情況下產生本文的各種變化、替代、和更改。
100:第一積體晶片
101a:第一無喚醒鐵電記憶體裝置
102:半導體基板
104:隔離結構
106a、106b:源極/汲極區域
108:閘極介電質
110:極化切換結構
112:第一導電結構
114:鐵電結構
116:第二導電結構
118:閘極電極
120:裝置閘極堆疊
122:層間介電質結構
122a:第一層間介電質結構
122b:第二層間介電質結構
124:導電接觸件
402:導電線
402bl:位元線
402pl:板線
402sl:源線
402wl:字線
404:導電通孔
502:側壁間隔物
504a、504b:輕摻雜源極/汲極延伸部
700:第二積體晶片
702:半導體裝置
704:下層間介電質結構
706:中間層間介電質結構
708:上層間介電質結構
902:第一電極
904:第二電極
1202:介電層
1204:第一導電層
1206:鐵電層
1208:第二導電層
1210:處理層
1302:初始閘極堆疊
1304:犧牲閘極
1306:掩蔽層
1702:開口
1802:閘極電極層
2100:流程圖
2102、2104、2106、2108、2110、2112、2114:動作
2200:流程圖
2202、2204、2206、2208、2210:動作L1 :第一長度L2 :第二長度L3 :第三長度T1 :第一厚度T2 :第二厚度T3 :第三厚度T4 :第四厚度T5 :第五厚度T6 :第六厚度W1 :第一寬度W2 :第二寬度W3 :第三寬度
當結合附圖閱讀時，根據以下詳細描述可更好地理解本揭示內容的態樣。應注意，根據工業標準實踐，各種特徵未按比例繪製。事實上，為論述清楚，各特徵的尺寸可任意地增加或縮小。
第1圖繪示包含第一無喚醒鐵電記憶體裝置的第一積體晶片(integrated chip; IC)的一些實施方式的橫截面視圖。
第2圖繪示第1圖的裝置閘極堆疊的一些實施方式的放大的橫截面視圖。
第3圖繪示第一導電結構、鐵電結構、和第二導電結構的一些實施方式的俯視圖，所述第一導電結構、鐵電結構、和第二導電結構移自第1圖中的它們的堆疊取向並且彼此相鄰設置。
第4圖繪示第1圖的第一積體晶片的一些更詳細的實施方式的橫截面視圖。
第5圖繪示第4圖的第一積體晶片的一些其他實施方式的橫截面視圖。
第6圖繪示第4圖的第一積體晶片的一些其他實施方式的橫截面視圖。
第7圖繪示包含第二無喚醒鐵電記憶體裝置的第二積體晶片的一些實施方式的橫截面視圖。
第8圖繪示第7圖的第二積體晶片的一些其他實施方式的橫截面視圖。
第9圖繪示第7圖的第二積體晶片的一些其他實施方式的橫截面視圖。
第10圖繪示第9圖的第二積體晶片的一些其他實施方式的橫截面視圖。
第11圖至第20圖繪示用於形成第5圖的第一積體晶片的一些實施方式的一系列橫截面視圖。
第21圖繪示用於形成包含前段(front-end-of-line)無喚醒鐵電記憶體裝置的積體晶片的方法的一些實施方式的流程圖。
第22圖繪示用於形成包含後段(back-end-of-line)無喚醒鐵電記憶體裝置的積體晶片的方法的一些實施方式的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
100:第一積體晶片
101a:第一無喚醒鐵電記憶體裝置
102:半導體基板
104:隔離結構
106a、106b:源極/汲極區域
108:閘極介電質
110:極化切換結構
112:第一導電結構
114:鐵電結構
116:第二導電結構
118:閘極電極
120:裝置閘極堆疊
122:層間介電質結構
124:導電接觸件
Claims (20)
- 一種鐵電記憶體裝置，包含： 一對源極/汲極區域，設置在一半導體基板中； 一閘極介電質，設置在該半導體基板上方和在介於所述源極/汲極區域之間； 一第一導電結構，設置在該閘極介電質上； 一鐵電結構，設置在該第一導電結構上；以及 一第二導電結構，設置在該鐵電結構上，其中該第一導電結構和該第二導電結構兩者具有一整體負電性，該整體負電性大於或等於該鐵電結構的一整體負電性。
- 如請求項1所述的鐵電記憶體裝置，更包含： 一閘極電極，設置在該第二導電結構上。
- 如請求項2所述的鐵電記憶體裝置，其中該閘極電極具有一整體負電性，該整體負電性小於或等於該第二導電結構的該整體負電性。
- 如請求項1所述的鐵電記憶體裝置，其中該第一導電結構的該整體負電性與該第二導電結構的該整體負電性相同。
- 如請求項1所述的鐵電記憶體裝置，其中： 該第一導電結構的相對最外側壁間隔開一第一距離； 該鐵電結構的相對最外側壁間隔開一第二距離，該第二距離與該第一距離實質上相同；以及 該第二導電結構的相對最外側壁間隔開一第三距離，該第三距離與該第二距離實質上相同。
- 如請求項5所述的鐵電記憶體裝置，其中： 該第二導電結構具有一第一厚度，該第一厚度在介於約0.1奈米(nm)與約1000奈米之間； 該第一導電結構具有一第二厚度，該第二厚度在介於約0.1奈米與約1000奈米之間；以及 該鐵電結構具有一第三厚度，該第三厚度在介於約0.1奈米與約1000奈米之間。
- 如請求項1所述的鐵電記憶體裝置，其中該鐵電結構包含一金屬基氧化物。
- 如請求項1所述的鐵電記憶體裝置，其中介在該第一導電結構的一底表面與該第二導電結構的一上表面之間的一距離大於或等於介在該閘極介電質的一上表面與該閘極介電質的一底表面之間的一距離。
- 一種積體晶片(IC)，包含： 一半導體裝置，設置在一半導體基板上； 一第一層間介電質(ILD)結構，設置在該半導體裝置和該半導體基板上方； 一第一導電通孔，設置在該第一層間介電質結構中，並且電性耦接至該半導體裝置；以及 一極化切換結構，設置在該第一層間介電質結構上方並且電性耦接至該第一導電通孔，其中該極化切換結構包含設置在介於一第一導電結構與一第二導電結構之間的一鐵電結構，且其中該第一導電結構和該第二導電結構兩者都具有一整體負電性，該整體負電性大於或等於該鐵電結構的一整體負電性。
- 如請求項9所述的積體晶片，其中該第一導電通孔的一整體負電性小於或等於該第一導電結構和該第二導電結構兩者的所述整體負電性。
- 如請求項10所述的積體晶片，更包含： 一第二層間介電質結構，設置在該極化切換結構和該第一層間介電質結構上方；以及 一第二導電通孔，設置在該第二層間介電質結構中並且電性耦接至該極化切換結構，其中該極化切換結構將該第一導電通孔與該第二導電通孔分隔，且其中該第二導電通孔的一整體負電性小於或等於該第一導電結構和該第二導電結構兩者的所述整體負電性。
- 如請求項9所述的積體晶片，更包含： 一第一電極和一第二電極，設置在該極化切換結構的相對側上，其中該第一電極接觸該第一導電結構和該第一導電通孔兩者，且其中該第二電極接觸該第二導電結構。
- 如請求項9所述的積體晶片，其中： 該第一導電結構的相對最外側壁間隔開一第一距離； 該鐵電結構的相對最外側壁間隔開一第二距離，該第二距離小於或等於該第一距離；以及 該第二導電結構的相對最外側壁間隔開一第三距離，該第三距離小於或等於該第二距離。
- 如請求項13所述的積體晶片，其中該第一導電通孔的相對側壁間隔開一第四距離，該第四距離小於該第三距離。
- 如請求項14所述的積體晶片，其中該第一距離、該第二距離、和該第三距離實質上相同。
- 如請求項9所述的積體晶片，其中： 該半導體裝置包含一對源極/汲極區域和一閘極介電質，該對源極/汲極區域設置在該半導體基板中，且該閘極介電質設置在該半導體基板上方並且介在所述源極/汲極區域之間； 該閘極介電質的一底表面與該閘極介電質的一上表面間隔開一第一距離； 該極化切換結構的一上表面與該極化切換結構的一底表面間隔開一第二距離；以及 該第二距離與該第一距離之間的一比率在介於100與1之間。
- 如請求項9所述的積體晶片，其中該鐵電結構包含一鉿基氧化物。
- 一種用於形成一鐵電記憶體裝置的方法，該方法包含： 在一半導體基板上方形成一介電層； 在該介電層上方形成一第一導電層，其中該第一導電層具有一第一整體負電性； 在該第一導電層上形成一鐵電層，其中該鐵電層具有一第二整體負電性，該第二整體負電性小於或等於該第一整體負電性； 在該鐵電層上形成一第二導電層，其中該第二導電層具有一第三整體負電性，該第三整體負電性大於或等於該第二整體負電性； 蝕刻該第二導電層、該鐵電層、和該第一導電層，以在該半導體基板上方形成一極化切換結構；以及 形成一第一導電通孔，該第一導電通孔在該極化切換結構上方並且電性耦接至該極化切換結構。
- 如請求項18所述的方法，更包含： 在該第二導電層上形成一多晶矽層； 蝕刻該多晶矽層以形成一犧牲閘極，該犧牲閘極設置在該極化切換結構上； 蝕刻該介電層以形成一閘極介電質，該閘極介電質設置在介於該極化切換結構與該半導體基板之間； 在該半導體基板中形成一對源極/汲極區域，其中該對源極/汲極區域的所述源極/汲極區域設置在該閘極介電質的相對側上和該極化切換結構的相對側上；以及 用一金屬閘極電極替換該犧牲閘極。
- 如請求項18所述的方法，更包含： 形成一第二導電通孔，該第二導電通孔延伸穿過該介電質層，其中該介電質層為一第一層間介電質(ILD)層，且其中該第二導電通孔將該極化切換結構電性耦接至一半導體裝置，該半導體裝置設置在該半導體基板上； 在該極化切換裝置和該介電質層上方形成一第二層間介電質層；以及 形成一第三導電通孔，該第三導電通孔在該極化切換結構上方且延伸穿過該第二層間介電質層，其中該第三導電通孔電性耦接至該極化切換結構，並且其中該極化切換結構將該第三導電通孔與該第二導電通孔分隔。
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