JP2024018952A - ブロッキング層を有する強誘電体メモリ装置 - Google Patents

ブロッキング層を有する強誘電体メモリ装置 Download PDF

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Abstract

【課題】強誘電体層及びメモリセルの性能を向上させる集積回路を提供する。
【解決手段】メモリセル１０２の電極からメモリセルの強誘電体層１０８への金属の拡散をブロックするブロッキング層１０４を備えるメモリセルであって、ブロッキング層１０４及び強誘電体層１０８は、メモリセル１０２の頂部電極１０６とメモリセルの底部電極１１０との間に位置し、頂部電極及び底部電極は両方とも金属を含む。さらに、ブロッキング層は、強誘電体層と、頂部電極及び底部電極の一方に対応する電極との間に位置する。いくつかの実施形態では、頂部電極及び底部電極の前記一方の金属は、頂部電極及び底部電極の金属の中で最も低い電気陰性度を有し、したがって、頂部電極及び底部電極の金属の中で最も反応性が高く、拡散する可能性が高い。
【選択図】図１

Description

現代の電子機器の多くには、不揮発性メモリが搭載されている。不揮発性メモリは、電源がなくてもデータを保存できる電子メモリである。次世代の不揮発性メモリの有望な候補には、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）が含まれる。ＦｅＲＡＭは相対的に単純な構造を有し、相補型金属酸化膜半導体（ＣＭＯＳ）ロジック製造工程と互換性がある。
ＦｅＲＡＭのメモリセルは、２つの電極とそれらの間の強誘電体層とを含んで良い。２つの電極の一方又は両方は、電気陰性度の低い金属を含んでも良く、そのような金属は、アニーリング中に２つの電極の一方又は両方から強誘電体層に拡散し易く、反応性が高く、したがってアニーリング中に拡散する傾向が高い。２つの電極の一方又は両方から強誘電体層に拡散する金属は、強誘電体層及びメモリセルの性能に悪影響を与える。
発明を解決するための手段
本発明は、メモリセルを含む集積回路（ＩＣ）チップを提供し、メモリセルは、両方とも金属を含む第１の電極及び第２の電極と、第１の電極と第２の電極との間の強誘電体層と、強誘電体層と第１の電極との間のブロッキング層と、を含む。ブロッキング層は、第１の電極の第１の金属が強誘電体層に拡散するのをブロックするように構成される。第１の電極の第１の金属は、第２の電極の第２の金属よりも電気陰性度が低い。
本発明はまた、メモリセルを含むＩＣチップを提供する。メモリセルは、メモリセルの底部にある底部電極と、メモリセルの頂部にある頂部電極と、底部電極と頂部電極との間の強誘電体層と、強誘電体層と第１の電極との間の拡散障壁層と、を備え、第１の電極は、底部電極及び頂部電極の１つであり、約１．６未満の電気陰性度を有する金属を含む。
本発明はまた、以下の方法を提供する。基板の上に底部電極を形成することと、基板の上に積層されたブロッキング層、強誘電体層、及び頂部電極層を堆積させることと、頂部電極層をパターニングして頂部電極を形成することと、ブロッキング層及び強誘電体層をパターニングして、メモリセルに個別のブロッキング層及び強誘電体層のセグメントを定めることと、を含む。ブロッキング層及び強誘電体層のパターニング後、底部電極と頂部電極、及びブロッキング層と強誘電体層のセグメントがメモリセルを形成する。底部電極と頂部電極は金属を含む。ブロッキング層は、強誘電体層と、底部電極と頂部電極の中で金属の電気陰性度が最も低い電極との間にある。
ブロッキング層又は拡散障壁層によって、強誘電体層への金属拡散をアニーリング中を含めて最小限に抑えて、強誘電体層の強誘電体相を増加できる。強誘電体層への金属の拡散を防止することにより、強誘電体層及びメモリセルの性能を向上させることができる。
本発明の態様は、以下の詳細な説明を添付の図面とともに参照した場合に最もよく理解される。業界の標準的な慣行に従って、さまざまな特徴が一定の縮尺で描かれていないを強調しておく。実際、説明を明確にするために、さまざまな特徴の寸法を任意に増減することができる。
ブロッキング層を含むメモリセルのいくつかの実施形態の断面図を示す。 図１のメモリセルのいくつかの代替実施形態の断面図を示す。 図１のメモリセルのいくつかの代替実施形態の様々な図を示し、集積回路（ＩＣ）チップの相互接続構造に統合されている。 図３Ａ及び３Ｂのメモリセルのいくつかの代替実施形態の様々な図を示し、メモリセルの残りの部分に比べて頂部電極の幅が減少している。 図４Ａ及び４Ｂのメモリセルのいくつかの代替実施形態の断面図を示す。 図３Ａ及び３Ｂのメモリセルのいくつかの代替実施形態の様々な図を示し、メモリセルの構成要素がＵ字型輪郭を有する。 図３Ａ及び３Ｂのメモリセルのいくつかの代替実施形態の様々な図を示し、頂部電極が底部電極を取り囲んでいる。 図３Ａ及び３Ｂのメモリセルのいくつかの代替実施形態の断面図を示し、ブロッキング層が底部電極にある。 図８のメモリセルのいくつかの代替実施形態の断面図を示す。 図３Ａ及び３Ｂのメモリセルのいくつかの代替実施形態の断面図を示し、メモリセルは、底部電極にブロッキング層を有し、頂部電極にブロッキング層を有する。 図１０のメモリセルのいくつかの代替実施形態の断面図を示す。 個々の１トランジスタ１キャパシタ（１Ｔ１Ｃ）セルに統合され、図３Ａ及び３Ｂのように構成されたメモリセルを備えるＩＣチップのいくつかの実施形態の断面図を示す。 図１２Ａ及び１２ＢのＩＣチップのいくつかの代替実施形態の断面図を示す。 図１２Ａ及び１２ＢのＩＣチップのいくつかの実施形態の上面レイアウト図を示す。 ブロッキング層を含む強誘電体電界効果トランジスタ（ＦｅＦＥＴ）を備えるＩＣチップのいくつかの実施形態の断面図を示す。 図１５のＦｅＦＥＴのいくつかの代替実施形態の断面図を示す。 個々の１Ｔ１Ｃセルに統合され、ブロッキング層を含むメモリセルを備えるＩＣチップの形成方法のいくつかの実施形態の一連の断面図を示す。 個々の１Ｔ１Ｃセルに統合され、ブロッキング層を含むメモリセルを備えるＩＣチップの形成方法のいくつかの実施形態の一連の断面図を示す。 個々の１Ｔ１Ｃセルに統合され、ブロッキング層を含むメモリセルを備えるＩＣチップの形成方法のいくつかの実施形態の一連の断面図を示す。 個々の１Ｔ１Ｃセルに統合され、ブロッキング層を含むメモリセルを備えるＩＣチップの形成方法のいくつかの実施形態の一連の断面図を示す。 個々の１Ｔ１Ｃセルに統合され、ブロッキング層を含むメモリセルを備えるＩＣチップの形成方法のいくつかの実施形態の一連の断面図を示す。 個々の１Ｔ１Ｃセルに統合され、ブロッキング層を含むメモリセルを備えるＩＣチップの形成方法のいくつかの実施形態の一連の断面図を示す。 個々の１Ｔ１Ｃセルに統合され、ブロッキング層を含むメモリセルを備えるＩＣチップの形成方法のいくつかの実施形態の一連の断面図を示す。 個々の１Ｔ１Ｃセルに統合され、ブロッキング層を含むメモリセルを備えるＩＣチップの形成方法のいくつかの実施形態の一連の断面図を示す。 個々の１Ｔ１Ｃセルに統合され、ブロッキング層を含むメモリセルを備えるＩＣチップの形成方法のいくつかの実施形態の一連の断面図を示す。 個々の１Ｔ１Ｃセルに統合され、ブロッキング層を含むメモリセルを備えるＩＣチップの形成方法のいくつかの実施形態の一連の断面図を示す。 個々の１Ｔ１Ｃセルに統合され、ブロッキング層を含むメモリセルを備えるＩＣチップの形成方法のいくつかの実施形態の一連の断面図を示す。 図１７～２７の方法のいくつかの実施形態のブロック図を示す。 図１７～２７の方法のいくつかの代替実施形態の一連の断面図を示す。 図１７～２７の方法のいくつかの代替実施形態の一連の断面図を示す。 図１７～２７の方法のいくつかの代替実施形態の一連の断面図を示す。 図１７～２７の方法のいくつかの代替実施形態の一連の断面図を示す。 図１７～２７の方法のいくつかの代替実施形態の一連の断面図を示す。 図１７～２７の方法のいくつかの代替実施形態の一連の断面図を示す。 図１７～２７の方法のいくつかの代替実施形態の一連の断面図を示す。 図１７～２７の方法のいくつかの代替実施形態の一連の断面図を示す。
以下の開示では、本発明の異なる特徴を実施するための多くの異なる実施形態又は例を提供する。本発明を簡略化するために、構成要素及び配置の特定の例を以下に説明する。無論、これらは専ら例であり、限定することを意図したものではない。例えば、以下の説明における第２のフィーチャーの上方／の上の第１のフィーチャーの形成は、第１及び第２のフィーチャーが直接接触して形成される実施形態を含むことができ、追加のフィーチャーが第１及び第２のフィーチャーが直接接触せず、第１及び第２のフィーチャーの間に形成されることができる実施形態も含むことができる。さらに、本発明は、様々な例において符号及び／又は記載を繰り返すことがある。この繰り返しは、単純化及び明確化を目的としており、それ自体、説明したさまざまな実施形態及び／又は構成の間の関係を示すものではない。
さらに、「下に」、「下方に」、「下部」、「上方に」、「上部」など空間的に相対的な用語は、説明を容易にするために、図面に示されたある構成要素又は特徴と別の構成要素又は特徴との関係を説明するために本明細書で使用される場合がある。空間的に相対的な用語は、図に示される向きに加えて、使用中又は動作中の装置のさまざまな向きを包含することを意図している。装置は別の方向（９０度回転又は他の方向）に向けられても良く、本明細書で使用される空間的に相対的な記述子も同様にそれに応じて解釈され得る。
集積回路（ＩＣ）チップは、相互接続構造と、相互接続構造内のメモリセルとを備えても良い。メモリセルは、底部電極と、底部電極の上にあり、直接接触している強誘電体層と、強誘電体層の上にあり、直接接触している頂部電極とを備える。相互接続構造は、メモリセルの下にある底部電極ワイヤと、メモリセルの上にある頂部電極ワイヤとを備える。さらに、相互接続構造は、それぞれ底部電極ワイヤ及び頂部電極ワイヤから底部電極及び頂部電極までそれぞれ延伸するビアを備える。
メモリセルの課題は、頂部電極が電気陰性度の低い金属を含んでも良く、及び／又は底部電極が電気陰性度の低い金属を含んでも良いことである。そのような低い電気陰性度は、例えば、約１．６未満又はいくつかの他の適切な値であっても良い。電気陰性度の低い金属は反応性が高いため、アニーリング中に拡散する傾向が高くなる。したがって、頂部電極の金属及び／又は底部電極の金属は、アニーリング中に強誘電体層に拡散して強誘電体層の強誘電体相を増加させる高い傾向を有し得る。
頂部電極及び／又は底部電極から強誘電体層に拡散する金属は、強誘電体層の性能、ひいてはメモリセルの性能に悪影響を与える。例えば、強誘電体相が減少する可能性があり、残留分極（２Ｐｒ）が減少する可能性があり、分極均一性が減少する可能性がある、漏れ電流が増加する可能性があり、キャパシタンスが減少する可能性があり、データ保持が減少する可能性があり、破壊電圧が減少する可能性があり、又は前述の任意の組み合わせをもたらす可能性がある。
本発明の様々な実施形態は、メモリセルの電極からメモリセルの強誘電体層への金属の拡散をブロックするように構成されたブロッキング層を備えるメモリセルを対象とする。より具体的には、ブロッキング層及び強誘電体層は、メモリセルの頂部電極とメモリセルの底部電極との間にあり、頂部電極及び底部電極は個々の金属を含む。さらに、ブロッキング層は、強誘電体層と頂部電極及び底部電極の一方との間にある。いくつかの実施形態では、頂部電極及び底部電極の前記一方の金属は、頂部電極及び底部電極の金属の中で最も低い電気陰性度を有し、したがって最も反応性が高く、頂部電極及び底部電極の金属の間で拡散する可能性がある。
ブロッキング層によって、強誘電体層への金属拡散をアニーリング中を含めて最小限に抑えて、強誘電体層の強誘電体相を増加できる。強誘電体層への金属の拡散を防止することにより、強誘電体層の性能、ひいてはメモリセルの性能を向上させることができる。例えば、強誘電体相を増加させることができ、残留分極（ｒｅｍｎａｎｔ ｐｏｌａｒｉｚａｔｉｏｎ，２Ｐｒ）を増加させることができ、分極均一性を増加させることができ、漏れ電流を減少させることができ、キャパシタンスを増加させることができ、データ保持を増加させることができ、破壊電圧を増加させることができ、又は前述の任意の組み合わせをもたらす可能性がある。さらに、メモリセルはロジック製造工程と互換性があり、それによってメモリデバイスセルは組み込みメモリ用途に使用される。
図１を参照すると、メモリセル１０２のいくつかの実施形態の断面図１００が提供され、ブロッキング層１０４が頂部電極１０６から強誘電体層１０８への金属の拡散をブロックするように構成されている。いくつかの実施形態では、ブロッキング層１０４は、追加的又は代替的に、界面層、混合層、拡散障壁層など、又は前述の任意の組み合わせということができる。メモリセル１０２は、例えば、金属－強誘電体－金属（ｍｅｔａｌ－ｆｅｒｒｏｅｌｅｃｔｒｉｃ－ｍｅｔａｌ；ＭＦＭ）セル、強誘電体キャパシタ、強誘電体トンネル接合（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＦＴＪ）など、又は前述の任意の組み合わせであるか、又はこれらを含んでも良い。
強誘電体層１０８は、底部電極１１０の上にあり、ブロッキング層１０４は強誘電体層１０８の上にあり、頂部電極１０６はブロッキング層１０４の上にある。さらに、底部電極１１０及び頂部電極１０６は個々の金属を含み、底部電極１１０及び頂部電極１０６は、それぞれ高い電気陰性度及び低い電気陰性度を有する。低い電気陰性度は、頂部電極１０６に重なる斜線ハッシングによって概略的に示されていることに留意されたい。電気陰性度が低いため、頂部電極１０６の金属は反応性が高く、したがって、強誘電体層１０８に拡散する傾向が高い。対照的に、高い電気陰性度により、底部電極１１０の金属は反応性が低く、したがって、強誘電体層１０８に拡散する傾向が低い。
いくつかの実施形態では、高い電気陰性度と低い電気陰性度は互いに相対的である。いくつかの実施形態では、高い電気陰性度は、約１．６、約２．０、又はいくつかの他の適切な値より大きい電気陰性度であり、及び／又は約１．６～２．４、約１．６～２．０、約２．０～２．４、又はいくつかの他の適切な値の電気陰性度である。いくつかの実施形態では、低い電気陰性度は、約１．６、約１．５、又はいくつかの他の適切な値未満の電気陰性度であり、及び／又は約１．１～１．６又はいくつかの他の適切な値の電気陰性度である。
強誘電体層１０８に拡散する金属は、強誘電体層１０８の性能、ひいてはメモリセル１０２の性能に悪影響を与える。底部電極１１０は高い電気陰性度を有するので、底部電極１１０から強誘電体層１０８への金属の拡散を最小限に抑えることができる。対照的に、頂部電極１０６は低い電気陰性度を有するので、頂部電極１０６から強誘電体層１０８への金属の拡散は顕著であり得る。したがって、頂部電極１０６と強誘電体層１０８との間にブロッキング層１０４を配置することで、強誘電体層１０８への金属の拡散を大幅に低減することができる。さらに、ブロッキング層１０４は、底部電極１１０と強誘電体層１０８との間よりも、強誘電体層１０８への金属拡散を低減するのにより効果的であり得る。
強誘電体層１０８への金属の拡散を低減することによって、ブロッキング層１０４は、強誘電体層１０８の性能を向上させ、ひいてはメモリセル１０２の性能を向上させる。例えば、強誘電体相を増加させることができ、残留分極（２Ｐｒ）を増加させることができ、分極均一性を増加させることができ、漏れ電流を減少させることができ、キャパシタンスを増加させることができ、データ保持を増加させることができ、破壊電圧を増加させることができ、又は前述の任意の組み合わせをもたらす可能性がある。さらに、以下でよりよく理解できるように、ブロッキング層１０４の製造はロジック製造工程と互換性があり、それによってしたがって、ブロッキング層１０４は、組み込みメモリ用途のメモリセルで使用することができる。
上記の強誘電体相は、斜方晶相（ｏｒｔｈｏｒｈｏｍｂｉｃ ｐｈａｓｅ）に対応し、正方晶相（ｔｅｔｒａｇｏｎａｌ ｐｈａｓｅ）及び単斜晶相（ｍｏｎｏｃｌｉｎｉｃ ｐｈａｓｅ）と対比される。他の相に対する斜方晶相の比率が高いほど、残留分極（２Ｐｒ）が高くなるため、データ保持が向上する。したがって、ブロッキング層１０４は、他の相に対する斜方晶相の比率を増加させる。強誘電体相は、例えば、Ｘ線回折（ＸＲＤ）、電子後方散乱回折（ＥＢＳＤ）などによって測定及び／又は定量化することができる。
上述のように、底部電極１１０は高い電気陰性度の金属を含み、頂部電極１０６は電気陰性度の低い金属を含む。いくつかの実施形態では、低電気陰性度金属は、チタン（例えば、Ｔｉ／１．５４の電気陰性度）、タンタル（例えば、Ｔａ／１．５１の電気陰性度）、ランタン（例えば、Ｌａ／１．１１の電気陰性度）、いくつかの他の適切な金属、又は前述の任意の組み合わせであるか、又はこれらを含む。いくつかの実施形態では、高電気陰性度金属は、モリブデン（例えば、Ｍｏ／２．１６の電気陰性度）、タングステン（例えば、Ｗ／２．３６の電気陰性度）、ルテニウム（例えば、Ｒｕ／２．２の電気陰性度）、オスミウム（例えば、Ｏｓ／２．１８の電気陰性度）、ロジウム（例えば、Ｒｈ／２．２８の電気陰性度）、イリジウム（例えば、Ｉｒ／２．２の電気陰性度）、パラジウム（例えば、Ｐｄ／２．２の電気陰性度）、プラチナ（例えば、Ｐｔ／２．２８の電気陰性度）、銅（例えば、Ｃｕ／１．９の電気陰性度）、銀（例えば、Ａｇ／１．９３の電気陰性度）、金（例えば、Ａｕ／電気陰性度２．５４）、アルミニウム（例えば、Ａｌ／１．６１の電気陰性度）、いくつかの他の適切な金属、又は前述の任意の組み合わせであるか、又はこれらを含む。
いくつかの実施形態では、ブロッキング層１０４は、酸化ケイ素（例えば、ＳｉＯｘ）、窒化ケイ素（例えば、ＳｉＮｘ）、金属酸化物、高誘電率誘電体、いくつかの他の適切な材料、又は前述の任意の組み合わせであるか、又はそれらを含む。高誘電率誘電体は、例えば、約３．９、約１０、又はいくつかの他の適切な値より大きい誘電率を有する誘電体であって良い。いくつかの実施形態では、ブロッキング層１０４は誘電体である。例えば、ブロッキング層１０４は、酸化ケイ素、窒化ケイ素、高誘電率誘電体、又はいくつかの他の適切な誘電体であるか、又はこれらを含んでも良い。いくつかの実施形態では、ブロッキング層１０４は半導体である。例えば、ブロッキング層１０４は、半導体金属酸化物又はいくつかの他の適切な半導体材料であるか、又はこれらを含んでも良い。いくつかの実施形態では、ブロッキング層１０４は導電性である。例えば、ブロッキング層１０４は、導電性金属酸化物又はいくつかの他の適切な導電性材料であるか、又はこれらを含んでも良い。
ブロッキング層１０４が金属酸化物であるか、又は金属酸化物を含むいくつかの実施形態では、金属酸化物の金属は高い電気陰性度を有する。いくつかの実施形態では、この高い電気陰性度は、頂部電極１０６の金属の電気陰性度に比べて高い。さらに、いくつかの実施形態では、この高い電気陰性度は、約１．６、約２．０、又はいくつかの他の適切な値より大きい電気陰性度であり、及び／又は約１．６～２．４、約１．６～２．０、約２．０～２．４、又はいくつかの他の適切な値の電気陰性度である。
いくつかの実施形態では、ブロッキング層１０４は、頂部電極１０６から強誘電体層１０８に向けて拡散する金属を含む。いくつかの実施形態では、ブロッキング層１０４は、非晶質構造を有するため、結晶粒界がなくなり、拡散経路の複雑さが増す。あるいは、いくつかの実施形態では、ブロッキング層１０４はナノ結晶構造を有し、ブロッキング層１０４の粒子は柱状粒ではなく等軸粒であるため、拡散経路の複雑さを増す。拡散経路の複雑さを増すことにより、ブロッキング層１０４を通過する金属の拡散が減少する。
いくつかの実施形態では、ブロッキング層１０４は、約２～５０オングストローム、約２～２６オングストローム、約２６～５０オングストローム、又はいくつかの他の適切な値の厚さＴｂを有する。厚さＴｂが小さすぎる（例えば、２オングストローム未満）場合、ブロッキング層１０４は、頂部電極１０６から強誘電体層１０８への金属の拡散を効果的にブロックできない可能性がある。厚さＴｂが大きすぎる（例えば、５０オングストロームを超える）場合、ブロッキング層１０４の抵抗が高すぎて、メモリセル１０２を流れる電流が少なくなる可能性がある。
いくつかの実施形態では、頂部電極１０６の金属は、ブロッキング層１０４があっても強誘電体層１０８への拡散は最小限である。例えば、強誘電体層１０８内の金属の原子百分率は、約１０％、約５％、約１％、または他の適切なパーセンテージ未満のゼロ以外の値であって良く、及び／又は、約１％～１０％、約１％～５％、約５％～１０％、又は他の適切なパーセンテージであっても良い。いくつかの実施形態では、アニール中に完全に又はほとんど拡散が最小限に抑えられて、強誘電体層１０８の強誘電体相を増加させる。そのような実施形態のいくつかでは、強誘電体層１０８内の金属の原子百分率は、ブロッキング層１０４が存在する場合、アニール完了時に１０％未満であり、ブロッキング層１０４が存在しない場合、アニール完了時に３０％を超える。
いくつかの実施形態では、強誘電体層１０８は、二元酸化物、三元酸化物又は窒化物、四元酸化物、他の適切な強誘電体材料、又は前述の任意の組み合わせであるか、又はそれを含む。二元酸化物は、例えば、酸化ハフニウム（例えば、ハフニア又はＨｆＯ２）及び／又はいくつかの他の適切な二元酸化物であるか、又はこれらを含んでも良い。三元酸化物又は窒化物は、例えば、ケイ酸ハフニウム（例えば、ＨｆＳｉＯｘ）、ジルコン酸ハフニウム（例えば、ＨｆＺｒＯｘ）、チタン酸バリウム（例えば、ＢａＴｉＯ３）、チタン酸鉛（例えば、ＰｂＴｉＯ３）、チタン酸ストロンチウム（例えば、ＳｒＴｉＯ３）、カルシウムマンガナイト（例えば、ＣａＭｎＯ３）、ビスマスフェライト（例えば、ＢｉＦｅＯ３）、窒化アルミニウムスカンジウム（例えば、ＡｌＳｃＮ）、窒化アルミニウムガリウム（例えば、ＡｌＧａＮ）、窒化アルミニウムイットリウム（例えば、ＡｌＹＮ）、いくつかの他の適切な三元酸化物及び／又は窒化物、又は前述の任意の組み合わせであるか、又はこれらを含んでも良い。四元酸化物は、例えば、チタン酸バリウムストロンチウム（例えば、ＢａＳｒＴｉＯｘ）及び／又はいくつかの他の適切な四元酸化物であるか、又はこれらを含んでも良い。
いくつかの実施形態では、強誘電体層１０８は、頂部電極１０６の金属の電気陰性度よりも大きい電気陰性度を有する非金属元素を有する。そのような実施形態では、この非金属元素の電気陰性度と頂部電極の金属との差は、少なくとも１．７、１．８４、又はいくつかの他の適切な値、及び／又は約１．６～２．５、約１．６～２．０５、約２．０５～２．５、約１．９～２．３３、又はいくつかの他の適切な値である。非金属元素としては、例えば、酸素等が挙げられる。
いくつかの実施形態では、強誘電体層１０８の厚さＴｆは、約１０～２００オングストローム、約１０～１０５オングストローム、約１０５～２００オングストローム、又はいくつかの他の適切な値である。厚さＴｆが小さすぎる（例えば、１０オングストローム未満）か、大きすぎる（例えば、２００オングストロームを超える）場合、強誘電体層１０８は、残留分極（残留分極）を有しないか、使用できないほど小さい残留分極を有する可能性がある。さらに、厚さＴｆが大きすぎる（例えば、２００オングストロームを超える）場合、強誘電体層１０８の抵抗が高すぎる可能性があり、メモリセル１０２を流れる電流が少なくなる可能性がある。
メモリセル１０２の動作中、強誘電体層１０８の残留分極は、データのビットを表すために使用される。例えば、残留分極の正の極性はバイナリ「０」を表し、残留分極の負の極性はバイナリ「１」を表すか、又はその逆を表すことができる。
残留分極を正の極性に設定するために、頂部電極１０６から底部電極１１０まで強誘電体層１０８にわたって第１の書き込み電圧が印加される。残残留分極を負の極性に設定するために、頂部電極１０６から底部電極１１０まで強誘電体層１０８にわたって第２の書き込み電圧が印加される。第１の書き込み電圧は、第２の書き込み電圧と逆極性であり、抗電圧を超える大きさを有する。いくつかの実施形態では、残留分極の極性を読み取るために、残留分極は、上述のように正または負に設定される。残留分極の極性が変化すると、電流パルスが発生する。そうでない場合、電流パルスは発生しない。したがって、電流パルスを用いて、残留分極の極性を識別することができる。
図２Ａ及び２Ｂを参照すると、図１のメモリセル１０２のいくつかの代替実施形態の断面図２００Ａ、２００Ｂが提供される。
図２Ａでは、ブロッキング層１０４は、頂部電極１０６と強誘電体層１０８との間ではなく、底部電極１１０と強誘電体層１０８との間にある。さらに、底部電極１１０の金属は低い電気陰性度を有し、頂部電極１０６の金属は高い電気陰性度を有する。低い電気陰性度は、底部電極１１０に重なる斜線ハッシングによって概略的に示されている。さらに、低電気陰性度金属及び高電気陰性度金属の非限定的な例は上記の通りである。
低い電気陰性度により、底部電極１１０の金属は反応性が高く、したがって強誘電体層１０８に拡散する傾向が高い。対照的に、高い電気陰性度により、頂部電極１０６の金属は反応性が低く、したがって、強誘電体層１０８に拡散する傾向が低い。したがって、ブロッキング層１０４を底部電極１１０と強誘電体層１０８との間に配置することによって、強誘電体層１０８への金属の拡散を大幅に低減することができる。これにより、強誘電体層１０８の性能、ひいてはメモリセル１０２の性能を大幅に向上させることができる。
ブロッキング層１０４が金属酸化物であるか、又は金属酸化物を含むいくつかの実施形態では、この金属酸化物の金属は高い電気陰性度を有する。いくつかの実施形態では、この高い電気陰性度は、底部電極１１０の金属の電気陰性度に比べて高い。さらに、いくつかの実施形態では、この高い電気陰性度は、約１．６、約２．０、又はいくつかの他の適切な値より大きい電気陰性度であり、及び／又は約１．６～２．４、約１．６～２．０、約２．０～２．４、又はいくつかの他の適切な値の電気陰性度である。
図２Ｂでは、メモリセル１０２は一対のブロッキング層１０４を有し、それぞれ対応するものは図１に関して説明されている。頂部電極１０６と強誘電体層１０８との間の第１のブロッキング層１０４ａは、頂部電極１０６から強誘電体層１０８への金属の拡散をブロックする。底部電極１１０と強誘電体層１０８との間の第２ブロッキング層１０４ｂは、底部電極１１０から強誘電体層１０８への金属の拡散をブロックする。強誘電体層１０８への金属の拡散をブロックすることにより、第１ブロッキング層１０４ａ及び第２ブロッキング層１０４ｂは、強誘電体層１０８の性能、ひいてはメモリセル１０２の性能を大幅に向上させることができる。
いくつかの実施形態では、底部電極１１０の金属及び頂部電極１０６の金属は両方とも低い電気陰性度を有する。この低い電気陰性度は、底部電極１１０及び頂部電極１０６上に重なる斜線ハッシングによって概略的に示されている。いくつかの実施形態では、この低い電気陰性度は、約１．６、約１．５、又はいくつかの他の適切な値未満の電気陰性度であり、及び／又は約１．１～１．６又はいくつかの他の適切な値の電気陰性度である。さらに、第１ブロッキング層１０４ａ及び第２ブロッキング層１０４ｂが金属酸化物を含むいくつかの実施形態ではこの、低い電気陰性度は、金属酸化物の金属の電気陰性度よりも低い。低電気陰性度金属の非限定的な例は上記の通りである。
図１及び２Ａは、ブロッキング層１０４が、頂部電極１０６及び底部電極１１０の中で最低の金属電気陰性度を有する電極に位置するものとして説明しているが、これは代替実施形態の場合には当てはまらない場合がある。例えば、ブロッキング層１０４は、代わりに、最高の金属電気陰性度を有する電極に位置しても良く、又は頂部電極１０６及び底部電極１１０は、高くても低くても良い同じ金属電気陰性度を有しても良い。さらに、図１及び２Ａは、頂部電極１０６及び底部電極１１０の一方が低い金属電気陰性度を有するものとして、頂部電極１０６及び底部電極１１０の他方が高い金属電気陰性度を有するものとして説明しているが、これは別の実施形態では逆にすることができ、又は別の実施形態では、頂部電極１０６および底部電極１１０の両方が低いまたは高い金属電気陰性度を有してもよい。図２Ｂは、頂部電極１０６及び底部電極１１０を低い金属電気陰性度を有するものとして説明しているが、頂部電極１０６及び底部電極１１０は、代わりに高い金属電気陰性度を有しても良い。
図１、２Ａ、及び２Ｂは、底部電極及び頂部電極の金属を電気陰性度で説明しているが、金属は電気陽性度（ｅｌｅｃｔｒｏｐｏｓｉｔｉｖｉｔｙ）で説明することもできる。電気陰性度の低い金属は電気陽性度が高く、電気陰性度の高い金属は電気陽性度が低くなる。したがって、図１の頂部電極１０６及び底部電極１１０は、それぞれ高い電気陽性度及び低い電気陽性度を有すると見なすこともでき、図２Ａの頂部電極１０６及び底部電極１１０も、それぞれ、それぞれ低い電気陽性度及び高い電気陽性度を有すると見なすことができる。さらに、図２Ｂの頂部電極１０６及び底部電極１１０は、高い電気陽性度を有すると見なすことができる。
図３Ａを参照すると、図１のメモリセル１０２のいくつかの実施形態の断面図３００Ａが提供され、メモリセル１０２がＩＣチップの相互接続構造３０２に統合されている。
頂部電極ワイヤ３０４ｔは、メモリセル１０２の上方にあり、頂部電極ビア（ｔｏｐ ｅｌｅｃｔｒｏｄｅ ｖｉａ；ＴＥＶＡ）３０６ｔは、頂部電極ワイヤ３０４ｔから頂部電極１０６まで下方に延在する。底部電極ワイヤ３０４ｂは、メモリセル１０２の下にあり、底部電極ビア（ｂｏｔｔｏｍ ｅｌｅｃｔｒｏｄｅ ｖｉａ；ＢＥＶＡ）３０６ｂは、底部電極ワイヤ３０４ｂから底部電極１１０まで上方に延在する。ＢＥＶＡ３０６ｂは、ＢＥＶＡバリア３０８及びＢＥＶＡボディ３１０を備える。ＢＥＶＡバリア３０８は、ＢＥＶＡボディ３１０の下面の周りを覆い、ＢＥＶＡボディ３１０を底部電極ワイヤ３０４ｂから分離する。代替実施形態では、ＢＥＶＡボディ３１０が底部電極ワイヤ３０４ｂに直接接触するように、ＢＥＶＡバリア３０８が省略される。ＢＥＶＡバリア３０８は、例えば、底部電極ワイヤ３０４ｂから底部電極１１０への材料の拡散をブロックするか、そうでなければ実質的に減少させるように構成されても良い。
いくつかの実施形態では、頂部電極ワイヤ３０４ｔ、ＴＥＶＡ３０６ｔ、及び底部電極ワイヤ３０４ｂは、銅、アルミニウム、タングステンなど、又は前述の任意の組み合わせであるか、又はこれらを含む。いくつかの実施形態では、ＢＥＶＡボディ３１０は、（１）頂部電極リード３０４ｔ、ＴＥＶＡ３０６ｔ、底部電極ワイヤ３０４ｂ、又はこれらの任意の組み合わせと同じ材料、（２）ＢＥＶＡバリア３０８と同じ材料、（３）底部電極１１０と同じ材料、（４）いくつかの他の適切な材料、又は（５）上記の任意の組み合わせであるか、又はこれらを含む。いくつかの実施形態では、ＢＥＶＡバリア３０８は、窒化チタン、白金、アルミニウム銅、金、チタン、タンタル、窒化タンタル、タングステン、窒化タングステンなど、又は前述の任意の組み合わせであるか、又はこれらを含む。いくつかの実施形態では、ＢＥＶＡバリア３０８の厚さは、約５０～２００オングストローム又はいくつかの他の適切な値である。
ハードマスク３１２は頂部電極１０６の上にあり、ＴＥＶＡ３０６ｔは頂部電極ワイヤ３０４ｔから頂部電極１０６までハードマスク３１２を通って延在する。代替実施形態では、ハードマスク３１２は省略される。ハードマスク３１２は、例えば、窒化チタン、酸化ケイ素、窒化ケイ素、シリコン炭窒化物、シリコン酸窒化物、金属酸化物、いくつかの他の適切な材料、又は前述の任意の組み合わせであるか、又はこれらを含んでも良い。金属酸化物は、例えば、酸化チタン、酸化アルミニウム、いくつかの他の適切な酸化ケイ素、又は前述の任意の組み合わせであるか、又はこれらを含んでも良い。いくつかの実施形態では、ハードマスク３１２の厚さは、約５０～４００オングストローム又はいくつかの他の適切な値である。
図１に関して説明したように、ブロッキング層１０４は、頂部電極１０６の金属が強誘電体層１０８に拡散するのをブロックするように構成されている。これにより、強誘電体層１０８の性能を向上させることができる。
底部電極１１０、強誘電体層１０８、ブロッキング層１０４、頂部電極１０６、及びハードマスク３１２は、共通幅を共有し、メモリセル１０２の両側にそれぞれ１対の共通側壁を形成する。さらに、共通側壁は平坦な輪郭を有するが、代わりに湾曲した輪郭又は他の適切な輪郭を有しても良い。
側壁スペーサ構造３１４は、共通側壁上にある。側壁スペーサ構造３１４は、例えば、窒化チタン、酸化ケイ素、窒化ケイ素、シリコン炭窒化物、シリコン酸窒化物、金属酸化物、いくつかの他の適切な材料、又は前述の任意の組み合わせであるか、又はこれらを含んでも良い。金属酸化物は、例えば、酸化チタン、酸化アルミニウム、いくつかの他の適切な酸化ケイ素、又は前述の任意の組み合わせであるか、又はこれらを含んでも良い。いくつかの実施形態では、側壁スペーサ構造３１４は、ハードマスク３１２と同じ材料である。
複数の金属間誘電体（ＩＭＤ）層３１６は、それぞれ底部電極ワイヤ３０４ｂ及び頂部電極ワイヤ３０４ｔを取り囲む。さらに、第１のエッチストップ層３１８、第２のエッチストップ層３２０、及びバッファ層３２２は、複数のＩＭＤ層３１６を分離する。第１のエッチストップ層３１８は、垂直的に底部電極ワイヤ３０４ｂとメモリセル１０２との間でＢＥＶＡ３０６ｂを取り囲む。第２のエッチストップ層３２０及びバッファ層３２２は、第１のエッチストップ層３１８及びメモリセル１０２を覆い、それらと共形である。さらに、第２のエッチストップ層３２０は、バッファ層３２２とメモリセル１０２との間にある。
ＩＭＤ層３１６は、例えば、酸化ケイ素、窒化ケイ素、炭化ケイ素、シリコン酸炭化物、シリコン酸窒化物、シリコン炭窒化物、いくつかの他の適切な誘電体、又は前述の任意の組み合わせであるか、又はこれらを含んでも良い。第１のエッチストップ層３１８及び／又は第２のエッチストップ層３２０は、例えば、金属窒化物、金属酸化物、金属炭化物、窒化ケイ素、酸化ケイ素、炭化ケイ素、シリコン酸窒化物、いくつかの他の適切な誘電体、又は前述の任意の組み合わせであるか、又はこれらを含んでも良い。いくつかの実施形態では、第１のエッチストップ層３１８と第２のエッチストップ層３２０は同じ材料である。いくつかの実施形態では、第１のエッチストップ層３１８の厚さは、約１５０～３５０オングストローム又はいくつかの他の適切な値である。いくつかの実施形態では、第２のエッチストップ層３２０の厚さは、約５０～３００オングストローム又はいくつかの他の適切な値である。バッファ層３２２は、例えば、テトラエチルオルソシリケート（ＴＥＯＳ）酸化物及び／又はいくつかの他の適切な誘電体であるか、又はこれらを含んでも良い。いくつかの実施形態では、バッファ層３２２の厚さは、約５０～３００オングストローム又はいくつかの他の適切な値である。
図３Ｂを参照すると、図３Ａのメモリセル１０２のいくつかの実施形態の上面レイアウト図３００Ｂが提供される。さらに、ＢＥＶＡ３０６ｂ及びＴＥＶＡ３０６ｔの上部レイアウトは、メモリセル１０２上に重なる仮想線で示されている。図３Ａの断面図３００Ａは、例えば、線Ａ－Ａ’に沿って切り取られても良い。メモリセル１０２は、正方形又は長方形の上部レイアウトを有するが、代わりに、円形の上部レイアウト又はいくつかの他の適切な上部レイアウトを有しても良い。ＢＥＶＡ３０６ｂ及びＴＥＶＡ３０６ｔは、正方形又は長方形の上部レイアウトを有するが、代わりに他の適切な上部レイアウトを有しても良い。
図４Ａを参照すると、図３Ａのメモリセル１０２のいくつかの代替実施形態の断面図４００Ａが提供され、頂部電極の幅がメモリセル１０２の残りの部分に対して減少している。
底部電極１１０、強誘電体層１０８、及びブロッキング層１０４は、第１の共通幅を共有し、メモリセル１０２の両側にそれぞれ１対の第１の共通側壁４０２を形成する。さらに、頂部電極１０６及びハードマスク３１２は、第２の共通幅を共有し、メモリセル１０２の両側にそれぞれ一対の第２の共通側壁４０４を形成する。第２の共通幅は、第１の共通幅よりも小さく、第２の共通側壁４０４は、横方向で第１の共通側壁４０２の間にある。さらに、第２の共通側壁４０４は、ブロッキング層１０４の上にある側壁スペーサ構造３１４によって覆われる。第１の共通側壁４０２及び第２の共通側壁４０４は平坦な輪郭を有するが、他の適切な輪郭であっても良い。
図４Ｂを参照すると、図４Ａのメモリセル１０２のいくつかの実施形態の上面レイアウト図４００Ｂが提供される。さらに、ＢＥＶＡ３０６ｂ及びＴＥＶＡ３０６ｔの上部レイアウトは、メモリセル１０２上に重なる仮想線で示されている。図４Ａの断面図４００Ａは、例えば、線Ｂ－Ｂ’に沿って切り取られても良い。メモリセル１０２は、正方形又は長方形の上部レイアウトを有し、第２の共通側壁４０４は、第１の共通側壁４０２から横方向にオフセットされ、その間に配置される。代替実施形態では、メモリセル１０２は、円形の上部レイアウト又はいくつかの他の適切な上部レイアウトを有していて良い。ＢＥＶＡ３０６ｂ及びＴＥＶＡ３０６ｔは、正方形又は長方形の上部レイアウトを有するが、代わりに他の適切な上部レイアウトを有しても良い。
図５を参照すると、ＢＥＶＡバリア３０８及びＢＥＶＡボディ３１０が省略された、図４Ａのメモリセル１０２のいくつかの代替実施形態の断面図５００が提供される。さらに、底部電極バリア５０２及び底部電極１１０は、ＢＥＶＡ３０６ｂを形成する。底部電極バリア５０２は、底部電極１１０と底部電極ワイヤ３０４ｂとの間にあり、例えば、ＢＥＶＡバリア３０８は図３Ａで説明されたようなものであって良い。底部電極バリア５０２、底部電極１１０、強誘電体層１０８、ブロッキング層１０４、頂部電極１０６、及びハードマスク３１２は、ＢＥＶＡ３０６ｂで窪み、ＴＥＶＡ３０６ｔは、メモリセル１０２の中心から横方向にオフセットしている。
図６Ａを参照すると、図３Ａのメモリセル１０２のいくつかの代替実施形態の断面図６００Ａが提供され、ＢＥＶＡ３０６ｂ、ＢＥＶＡバリア３０８、ＢＥＶＡボディ３１０、側壁スペーサ構造３１４、第２のエッチストップ層３２０、及びハードマスク３１２が省略されている。したがって、メモリセル１０２は、底部電極ワイヤ３０４ｂから延在する。さらに、底部電極バリア５０２、底部電極１１０、強誘電体層１０８、及びブロッキング層１０４は、頂部電極１０６の下面を覆う。例えば、底部電極バリア５０２、底部電極１１０、強誘電体層１０８、ブロッキング層１０４は、それぞれ、Ｕ字型輪郭などを有してしても良い。底部電極バリア５０２は、底部電極１１０と底部電極ワイヤ３０４ｂとの間にあり、例えば、図３Ａで説明したＢＥＶＡバリア３０８と同様であって良い。
図６Ｂを参照すると、図６Ａのメモリセル１０２のいくつかの実施形態の上面レイアウト図６００Ｂが提供される。さらに、ＴＥＶＡ３０６ｔの上部レイアウトは、メモリセル１０２上に重なる仮想線で示されている。図６Ａの断面図６００Ａは、例えば、線Ｃ－Ｃ’に沿って切り取られても良い。底部電極バリア５０２は、底部電極１１０の周りに閉じた経路で延在し、底部電極１１０は、強誘電体層１０８の周りに閉じた経路で延在し、強誘電体層１０８は、ブロッキング層１０４の周りに閉じた経路で延在し、ブロッキング層１０４は、頂部電極１０６の周りに閉じた経路で延在する。メモリセル１０２は、正方形又は長方形の上部レイアウトを有するが、代わりに、円形の上部レイアウト又はいくつかの他の適切な上部レイアウトを有しても良い。ＴＥＶＡ３０６ｔは、正方形又は長方形の上部レイアウトを有するが、代わりに他の適切な上部レイアウトを有しても良い。
図７Ａを参照すると、図３Ａのメモリセル１０２のいくつかの代替実施形態の断面図７００Ａが提供され、ＢＥＶＡ３０６ｂ、ＢＥＶＡバリア３０８、ＢＥＶＡボディ３１０、側壁スペーサ構造３１４、第２エッチストップ層３２０、及びハードマスク３１２が省略されている。したがって、メモリセル１０２は、底部電極リード３０４ｂから延在する。さらに、追加のワイヤ３０４ａがＴＥＶＡ３０６ｔの下にあり、底部電極ワイヤ３０４ｂと同じレベルに位置し、頂部電極１０６、ブロッキング層１０４、及び強誘電体層１０８が側壁スペーサ構造を形成する。
側壁スペーサ構造は、底部電極１１０の上部側壁部分の上および第１エッチストップ層３１８の上にある。さらに、側壁スペーサ構造は、その間に底部電極１１０が配置される一対のスペーサセグメントを有する。ＴＥＶＡ３０６ｔは、これらのセグメントの１つで頂部電極１０６の一部に延在し、さらに第１のエッチストップ層３１８に延在する。少なくともいくつかの実施形態では、スペーサセグメントは、断面図８００の外側で互いに連続している。ブロッキング層１０４及び強誘電体層１０８は、各スペーサセグメントにＬ字型部分を有する。強誘電体層１０８のＬ字型部分は、ブロッキング層１０４の対応するＬ字型部分の底部コーナーを包み込み、ブロッキング層１０４のＬ字型部分は、頂部電極１０６の対応する部分の底部コーナーを包み込む。
図７Ｂを参照すると、図７Ａのメモリセル１０２のいくつかの実施形態の上面レイアウト図７００Ｂが提供される。さらに、ＴＥＶＡ３０６ｔの上部レイアウトは、メモリセル１０２上に重なる仮想線で示されている。図７Ａの断面図７００Ａは、例えば、線Ｄ－Ｄ’に沿って切り取られても良い。頂部電極１０６は、ブロッキング層１０４の周りに閉じた経路で延在し、ブロッキング層１０４は、強誘電体層１０８の周りに閉じた経路で延在し、強誘電体層１０８は、底部電極１１０の周りに閉経路で閉じた経路で延在する。メモリセル１０２は、正方形又は長方形の上部レイアウトを有するが、代わりに、円形の上部レイアウト又はいくつかの他の適切な上部レイアウトを有しても良い。ＴＥＶＡ３０６ｔは、正方形又は長方形の上部レイアウトを有するが、代わりに他の適切な上部レイアウトを有しても良い。
図８を参照すると、３Ａおよび３Ｂのメモリセル１０２のいくつかの代替実施形態の断面図８００が提供され、ブロッキング層１０４は図２Ａのように底部電極１１０に位置している。さらに、底部電極１１０の金属は低い電気陰性度を有し、頂部電極１０６の金属は高い電気陰性度を有する。
図９Ａ～９Ｄを参照すると、図８のメモリセル１０２のいくつかの代替実施形態の断面図９００Ａ～９００Ｄが提供され、メモリセル１０２は、図４Ａ、５、６Ａ、及び７Ａのようにそれぞれ構成されている。
図１０を参照すると、図３Ａ及び３Ｂのメモリセル１０２のいくつかの代替実施形態の断面図１０００が提供され、メモリセル１０２が図２Ｂのように一対のブロッキング層１０４を有する。さらに、底部電極１１０の金属及び頂部電極１０６の金属は、低い電気陰性度を有する。
図１１Ａ～１１Ｄを参照すると、図１０のメモリセル１０２のいくつかの代替実施形態の断面図１１００Ａ～１１００Ｄが提供され、メモリセル１０２は、図４Ａ、５、６Ａ、及び７Ａのようにそれぞれ構成されている。
図１２Ａを参照すると、メモリセル１０２を含むＩＣチップのいくつかの実施形態の断面図１２００Ａが提供され、メモリセル１０２は、個々の１トランジスタ１キャパシタ（ｏｎｅ－ｔｒａｎｓｉｓｔｏｒ ｏｎｅ－ｃａｐａｃｉｔｏｒ；１Ｔ１Ｃ）セル１２０２に統合されている。セル１０２は、図３Ａ及び３Ｂで説明したものとそれぞれ対応する。
１Ｔ１Ｃセル１２０２は、個々のドレイン領域１２０４及び個々のドレイン側導電経路１２０６を含む。ドレイン領域１２０４は、基板１２０８のドープ領域であり、それぞれ、基板１２０８の隣接領域として反対のドーピング型を有する。さらに、ドレイン領域１２０４は、トレンチ隔離構造１２１０によって電気的に分離され、メモリセル１０２を個別に選択するために使用されるアクセストランジスタ１２１２（部分的に示される）を部分的に画定する。トレンチ隔離構造１２１０は、基板１２０８の上部に延在し、酸化ケイ素及び／又はいくつかの他の適切な誘電材料を含む。基板１２０８は、例えば、バルクシリコン基板又はいくつかの他の適切な種類の半導体基板であっても良い。
ドレイン側導電経路１２０６は、ドレイン領域１２０４をメモリセル１０２に電気的に連結し、メモリセル１０２が配置される相互接続構造３０２によって形成される。相互接続構造３０２は、複数のワイヤ３０４及び複数のビア３０６を含む。複数のワイヤ３０４は、頂部電極ワイヤ３０４ｔ及び底部電極ワイヤ３０４ｂを含む。いくつかの実施形態では、頂部電極ワイヤ３０４ｔはビット線ＢＬに対応する。複数のビア３０６は、ＴＥＶＡ３０６ｔ及びＢＥＶＡ３０６ｂを含む。基板１２０８に最も近いレベルのビア３０６は層間誘電体（ＩＬＤ）層１２１４内に位置し、残りのレベルのビア３０６及びワイヤ３０４はＩＭＤ層３１６内に位置する。ワイヤ３０４及びビア３０６は、ＢＥＶＡ３０６ｂを除き、例えば、銅、アルミニウム、いくつかの他の適切な金属、又は前述の任意の組み合わせであるか、又はこれらを含んでも良い。ＢＥＶＡ３０６ｂは、例えば、図３Ａおよび３Ｂに関して説明されたその対応物であって良い。
１Ｔ１Ｃセル１２０２の側の周辺領域１２１６は、周辺デバイス１２１８（そのうちの１つだけが示されている）を収容する。周辺デバイス１２１８は、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、フィン電界効果トランジスタ（ｆｉｎＦＥＴ）、ゲート全周電界効果トランジスタ（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＧＡＡ ＦＥＴ）、又は半導体デバイスのいくつかの他の適切なものであっても良い。周辺デバイス１２１８のそれぞれは、基板１２０８内の一対のソース／ドレイン領域１２２０、ならびにソース／ドレイン領域１２２０間に積層されたゲート電極１２２２及びゲート誘電体層１２２４を備える。
図１２Ｂを参照すると、図１２Ａの断面図１２００Ａが切り取られる軸に直交する軸に沿って取られた、図１２ＡのＩＣダイのいくつかの実施形態の断面図１２００Ｂが提供される。１Ｔ１Ｃセル１２０２は、個々のメモリセル１０２、個々のドレイン側導電経路１２０６、個々のアクセストランジスタ１２１２、及び個々のソース側導電経路１２２６を含む。メモリセル１０２はそれぞれ、図３Ａおよび３Ｂに関して説明したものと対応する。
アクセストランジスタ１２１２は、基板１２０８と相互接続構造３０２との間の基板１２０８上にあり、トレンチ隔離構造１２１０によって電気的に分離されている。アクセストランジスタ１２１２は、個々のドレイン領域１２０４、個々のソース領域１２２８、個々のゲート誘電体層１２３０、個々のゲート誘電体層１２３２を含む。ゲート電極１２３２は、それぞれゲート誘電体層１２３０の上にあり、いくつかの実施形態では、ワード線を形成する。ドレイン領域１２０４及びソース領域１２２８は、基板１２０８のドープ領域であり、それぞれ、基板１２０８の隣接領域として反対のドーピング型を有する。さらに、ドレイン領域１２０４及びソース領域１２２８は、それぞれゲート電極１２３２に隣接する。アクセストランジスタ１２１２は、例えば、ＭＯＳＦＥＴ、ｆｉｎＦＥＴ、ＧＡＡ ＦＥＴ、、又はいくつかの他の適切な種類の半導体デバイスであっても良い。
ドレイン側導電経路１２０６はドレイン領域１２０４をメモリセル１０２に電気的に連結し、ソース側導電経路１２２６はソース領域１２２８をソースラインＳＬに電気的に連結する。ドレイン側導電経路１２０６及びソース側１２２６は、複数のワイヤ３０４及び複数のビア３０６によって形成される。
図１２Ａ及び１２Ｂは、図３Ａ及び３Ｂのようなメモリセルの実施形態を用いて示されているが、図１、２Ａ、２Ｂ、４Ａ、４Ｂ、５、６Ａ、６Ｂ、７Ａ、７Ｂ、８、９Ａ～９Ｄ、１０、及び１１Ａ～１１Ｄのメモリセルの実施形態は、別の実施形態に適用可能である。例えば、図１３の断面図１３００に示されるように、図１２Ａ及び１２Ｂのメモリセル１０２は、代替的に、図７Ａ及び７Ｂのように構成されても良い。
図１４を参照すると、図１２Ａ及び１２ＢのＩＣチップのいくつかの実施形態の上面レイアウト図１４００が提供される。図１２及び図１２の断面図１２００Ａ、１２００Ｂは、例えば、線Ｅ及び線Ｆに沿ってそれぞれ切り取ることができる。ＩＣチップは、複数の行及び複数の列に複数の１Ｔ１Ｃセル１２０２を含み、それによってメモリアレイ１４０２を形成する。周辺デバイス１２１８は、ＩＣチップの周辺領域１２１６でメモリアレイ１４０２を取り囲む。周辺デバイス１２１８は、例えば、１Ｔ１Ｃセル１２０２を操作するための読み取り／書き込み回路及び／又は他の適切な回路を実装することができる。
図１５を参照すると、強誘電体電界効果トランジスタ（ＦｅＦＥＴ）１５０２を含むＩＣチップのいくつかの実施形態の断面図１５００が示され、ブロッキング層１０４が頂部ゲート電極１５０４からの強誘電体層１０８への金属の拡散をブロックするするように構成されている。一対のソース／ドレイン領域１５０６が基板１２０８内にあり、基板１２０８のチャネル領域１５０８がソース／ドレイン領域１５０６を分離している。ソース／ドレイン領域１５０６は、例えば、基板１２０８のドープ領域などであって良い。
ゲート誘電体層１５１０、浮遊ゲート電極１５１２、強誘電体層１０８、ブロッキング層１０４、頂部ゲート電極１５０４、及びハードマスク１５１４は、チャネル領域１５０８の上にあるゲートスタックを形成し、共通幅を共有する。代替実施形態では、浮遊ゲート電極１５１２及び／又はゲート誘電体層１５１０が省略される。浮遊ゲート電極１５１２及び上部ゲート電極１５０４は、それぞれ図１で説明した底部電極１１０及び頂部電極１０６と同様である。したがって、浮遊ゲート電極１５１２は高い電気陰性度を有するのに対し、トップゲート電極１５０４は低い電気陰性度を有する。さらに、ブロッキング層１０４及び強誘電体層１０８は、図１のいずれかに関して説明した通りであり、それによって、ブロッキング層１０４は、頂部ゲート電極１５０４の金属が強誘電体層１０８に拡散するのをブロックするように構成される。これにより、強誘電体層１０８の性能、ひいてはメモリセル１０２の性能が向上される。
側壁スペーサ構造１５１６は、ゲートスタックの反対側の側壁上にあり、相互接続構造３０２は、ＦｅＦＥＴ１５０２の上にあり、電気的に連結される。相互接続構造３０２は、複数のワイヤ３０４と、複数のビア３０６とを含み、ワイヤ３０４とビア３０６は積層されて、ＦｅＦＥＴ１５０２からつながる導電経路を画定する。ビア３０６の１つのレベル及びワイヤ３０４の１つのレベルのみが示されているが、追加のレベルが適用可能である。コンタクトエッチストップ層１５１８がＦｅＦＥＴ１５０２を覆って裏打ちし、ＩＬＤ層１２１４及びＩＭＤ層３１６がコンタクトエッチストップ層１５１８の上に積層される。コンタクトエッチストップ層１５１８及びＩＬＤ層１２１４はビア３０６を取り囲み、ＩＭＤ層３１６は、ワイヤ３０４を取り囲む。
いくつかの実施形態では、ハードマスク１５１４は、窒化チタン、酸化ケイ素、窒化ケイ素、シリコン炭窒化物、シリコン酸窒化物、金属酸化物、いくつかの他の適切な材料、又は前述の任意の組み合わせであるか、又はそれらを含む。いくつかの実施形態では、側壁スペーサ構造１５１６は、窒化チタン、酸化ケイ素、窒化ケイ素、シリコン炭窒化物、シリコン酸窒化物、金属酸化物、いくつかの他の適切な材料、又は前述の任意の組み合わせであるか、又はこれらを含む。いくつかの実施形態では、コンタクトエッチストップ層１５１８は、金属窒化物、金属酸化物、金属炭化物、窒化ケイ素、酸化ケイ素、炭化ケイ素、シリコン酸窒化物、いくつかの他の適切な誘電体、又は前述の任意の組み合わせであるか、又はこれらを含む。
ＦｅＦＥＴ１５０２の動作中、強誘電体層１０８の残留分極は、データのビットを表すために使用される。例えば、残留分極の正の極性はバイナリ「０」を表し、残留分極の負の極性はバイナリ「１」を表すか、又はその逆を表すことができる。
残留分極を正の極性に設定するために、頂部ゲート電極１５０４からチャネル領域１５０８まで（例えば、ソース／ドレイン領域１５０６を介して）強誘電体層１０８にわたって第１の書き込み電圧が印加される。残留分極を負の極性に設定するために、頂部ゲート電極１５０４からチャネル領域１５０８まで強誘電体層１０８にわたって第２の書き込み電圧が印加される。第１及び第２の書き込み電圧は反対の極性を有し、抗電圧を超える大きさを有する。
残留分極の極性は、ＦｅＦＥＴ１５０２の閾値電圧をシフトする。閾値電圧が第１の閾値であるか第２の閾値であるかは、残留分極が正であるか負であるかに依存する。残留分極の極性を読み取るために、抗電圧未満で、かつ第１の閾値電圧と第２の閾値電圧との間の読み取り電圧が、頂部ゲート電極１５０４からソース／ドレイン領域１５０６の１つのソースに印加される。チャネル領域１５０８が導通しているかどうかに応じて、残留磁気分極は正または負の極性を有する。
図１５は、頂部ゲート電極１５０４にブロッキング層１０４を有するＦｅＦＥＴ１５０２を示しているが、ＦｅＦＥＴ１５０２は、代替的に、図１６Ａの断面図１６００Ａに示すように、浮遊ゲート電極１５１２にブロッキング層１０４を有しても良い。このような代替実施形態では、浮遊ゲート電極１５１２は低い電気陰性度を有し、上部ゲート電極１５０４は高い電気陰性度を有する。さらに、図１５は、単一のブロッキング層１０４を有するＦｅＦＥＴ１５０２を示しているが、ＦｅＦＥＴ１５０２は、代わりに、図１６Ｂの断面図１６００Ｂに示すように、一対のブロッキング層１０４を有しても良い。このような代替実施形態では、第１のブロッキング層１０４ａが頂部ゲート電極１５０４と強誘電体層１０８の間に位置し、第２のブロッキング層１０４ｂが浮遊ゲート電極１５１２と強誘電体層１０８の間に位置する。さらに、浮遊ゲート電極１５１２と頂部ゲート電極１５０４は両方とも低い電気陰性度を有する。
図１７～２７を参照すると、メモリセルを含むＩＣチップを形成する方法のいくつかの実施形態の一連の断面図１７００～２７００が提供され、メモリセルは個々の１Ｔ１Ｃセルに統合されており、ブロッキング層を含む。断面図１７００から２７００は、例えば、図１２Ａおよび１２ＢのＩＣダイに対応しても良く、及び／又は、例えば、図１４の線Ｅに沿って切り取られても良い。
図１７の断面図１７００に示されるように、相互接続構造３０２は、複数のアクセストランジスタ１２１２（部分的にのみ示される）及び周辺デバイス１２１８の上方に部分的に形成され、それらに電気的に連結される。アクセストランジスタ１２１２は、それぞれ形成される複数の１Ｔ１Ｃセル１２０２に個別であり、周辺デバイス１２１８は、形成されるＩＣチップの周辺領域１２１６に位置する。アクセストランジスタ１２１２及び周辺デバイス１２１８は、基板１２０８上に位置し、基板１２０８によって部分的に形成され、基板１２０８内のトレンチ隔離構造１２１０によって分離されている。アクセストランジスタ１２１２及び周辺デバイス１２１８は、例えば、図１２Ａ及び１２Ｂで説明されたものであってもよい。
相互接続構造３０２は、誘電体構造に積層された複数のワイヤ３０４と複数のビア３０６を含む。誘電体構造は、ＩＬＤ層１２１４と、ＩＬＤ層１２１４の上に設けられた第１のＩＭＤ層３１６ａとを含む。複数のワイヤ３０４は、相互接続構造３０２の上面に沿って複数の底部電極ワイヤ３０４ｂを含む。底部電極ワイヤ３０４ｂは、それぞれ形成される１Ｔ１Ｃセル１２０２に個別である。さらに、底部電極ワイヤ３０４ｂは、アクセストランジスタ１２１２のドレイン領域１２０４にそれぞれ電気的に連結される。第１のＩＭＤ層３１６ａは、例えば、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、いくつかの他の適切な堆積工程、又は前述の任意の組み合わせによって、及び／又はそれらを用いて形成され得る。ワイヤ３０４及びビア３０６は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、無電解めっき、電気めっき、いくつかの他の適切な堆積工程、又は前述の任意の組み合わせによって、及び／又はそれらを用いて形成され得る。
図１８の断面図１８００に示されるように、第１のエッチストップ層３１８は、相互接続構造３０２上に堆積されるか、又は別の方法で形成される。図面を簡潔にするために、相互接続構造３０２の下部は、本明細書及び後続する図面において省略されることに留意されたい。第１のエッチストップ層３１８は誘電体であり、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、いくつかの他の適切な堆積工程、又は前述の任意の組み合わせによって堆積され得る。
また、図１８の断面図１８００に示されるように、ＢＥＶＡ３０６ｂが形成され、それぞれ第１のエッチストップ層３１８を通って底部電極ワイヤ３０４ｂまで延伸する。ＢＥＶＡ３０６ｂは、個々のＢＥＶＡボディ３１０と、ＢＥＶＡボディ３１０の下側をそれぞれ覆う個々のＢＥＶＡバリア３０８とを備える。ＢＥＶＡボディ３１０及び／又はＢＥＶＡバリア３０８は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、いくつかの他の適切な堆積工程、又は前述の任意の組み合わせによって及び／又はそれらを用いて形成され得る。
図１９の断面図１９００に示されるように、底部電極層１１０ｌは、ＢＥＶＡ３０６ｂ及び第１のエッチストップ層３１８の上に堆積される。底部電極層１１０ｌは導電性であり、高い電気陰性度を有する金属であるか、又はそれを含む。したがって、底部電極層１１０ｌの金属は反応性が低く、したがって拡散する傾向が低い。底部電極層１１０ｌは、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、いくつかの他の適切な堆積工程、又は前述の任意の組み合わせによって堆積され得る。
いくつかの実施形態では、高い電気陰性度は、後に形成される頂部電極層の電気陰性度に関連する。いくつかの実施形態では、高い電気陰性度は、約１．６、約２．０、又はいくつかの他の適切な値より大きい電気陰性度であり、及び／又は約１．６～２．４、約１．６～２．０、約２．０～２．４、又はいくつかの他の適切な値の電気陰性度である。いくつかの実施形態では、高電気陰性度金属は、モリブデン（例えば、Ｍｏ／２．１６の電気陰性度）、タングステン（例えば、Ｗ／２．３６の電気陰性度）、ルテニウム（例えば、Ｒｕ／２．２の電気陰性度）、オスミウム（例えば、Ｏｓ／２．１８の電気陰性度）、ロジウム（例えば、Ｒｈ／２．２８の電気陰性度）、イリジウム（例えば、Ｉｒ／２．２の電気陰性度）、パラジウム（例えば、Ｐｄ／２．２の電気陰性度）、プラチナ（例えば、Ｐｔ／２．２８の電気陰性度）、銅（例えば、Ｃｕ／１．９の電気陰性度）、銀（例えば、Ａｇ／１．９３の電気陰性度）、金（例えば、Ａｕ／２．５４の電気陰性度）、アルミニウム（例えば、Ａｌ／１．６１の電気陰性度）、いくつかの他の適切な導電性材料、又は前述の任意の組み合わせであるか、又はこれを含んでも良い。
また、図１９の断面図１９００に示されるように、強誘電体層１０８は、底部電極層１１０ｌ上に堆積される。堆積は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤなど、又は前述の任意の組み合わせによって実行することができる。
図２０の断面図２０００に示されるように、ブロッキング層１０４は、強誘電体層１０８上に堆積され、頂部電極層１０６ｌは、ブロッキング層１０４上に堆積される。ブロッキング層１０４は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、いくつかの他の適切な堆積工程、又は前述の任意の組み合わせによって堆積される。同様に、頂部電極層１０６ｌは、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、いくつかの他の適切な堆積工程、又は前述の任意の組み合わせによって堆積され得る。
頂部電極層１０６ｌは、電気陰性度の低い金属を含み、ブロッキング層１０４は、強誘電体層１０８への金属の拡散をブロックするように構成されている。この低い電気陰性度は、頂部電極層１０６ｌに重なる斜線ハッシングによって概略的に示されている。いくつかの実施形態では、この低い電気陰性度は、底部電極層１１０ｌの電気陰性度よりも低い。いくつかの実施形態では、この低い電気陰性度は、約１．６、約１．５、又はいくつかの他の適切な値未満の電気陰性度であり、及び／又は約１．１～１．６又はいくつかの他の適切な値の電気陰性度である．
低い電気陰性度により、頂部電極層１０６ｌの金属は反応性が高く、したがって強誘電体層１０８に拡散する傾向が高い。強誘電体層１０８に拡散する金属は、強誘電体層１０８の性能に悪影響を及ぼす。したがって、ブロッキング層１０４は、頂部電極層１０６ｌから強誘電体層１０８への金属拡散をブロックすることによって、強誘電体層１０８の性能を向上させる。例えば、強誘電体相を増加させることができ、残留分極（２Ｐｒ）を増加させることができ、分極均一性を増加させることができ、漏れ電流が減少させることができ、キャパシタンスを増加させることができ、データ保持を増加させることができ、破壊電圧を増加させることができ、又は前述の任意の組み合わせをもたらす可能性がある。
頂部電極層１０６ｌとは対照的に、底部電極層１１０ｌの金属は高い電気陰性度を有し、したがって強誘電体層１０８に拡散する傾向が低い。したがって、底部電極層１１０ｌから強誘電体層１０８への金属の拡散は、強誘電体層１０８の性能に大きな影響を与えることなく、底部電極層１１０ｌのブロッキング層を省略しても良い。
いくつかの実施形態では、ブロッキング層１０４は、酸化ケイ素（例えば、ＳｉＯｘ）、窒化ケイ素（例えば、ＳｉＮｘ）、金属酸化物、高誘電率誘電体、いくつかの他の適切な金属、又は前述の任意の組み合わせであるか、又はそれを含む。高誘電率誘電体は、例えば、約３．９、約１０、又はいくつかの他の適切な値より大きい誘電率を有する誘電体であって良い。いくつかの実施形態では、ブロッキング層１０４は誘電体である。例えば、ブロッキング層１０４は、酸化ケイ素、窒化ケイ素、高誘電率誘電体、又はいくつかの他の適切な誘電体であるか、又はこれらを含んでも良い。いくつかの実施形態では、ブロッキング層１０４は半導体である。例えば、ブロッキング層１０４は、半導体金属酸化物又はいくつかの他の適切な半導体材料であるか、又はこれらを含んでも良い。他の実施形態では、ブロッキング層１０４は導電性である。例えば、ブロッキング層１０４は、導電性金属酸化物又はいくつかの他の適切な導電性材料であるか、又はこれらを含んでも良い。
いくつかの実施形態では、ブロッキング層１０４は、頂部電極層１０６ｌから強誘電体層１０８に向かって拡散する金属を含む。いくつかの実施形態では、ブロッキング層１０４は、非晶質構造を有するため、結晶粒界がなくなり、拡散経路の複雑さが増す。あるいは、いくつかの実施形態では、ブロッキング層１０４はナノ結晶構造を有し、ブロッキング層１０４の粒子は柱状粒ではなく等軸粒であるため、拡散経路の複雑さを増す。拡散経路の複雑さを増すことにより、ブロッキング層１０４を通過する金属の拡散が減少する。
いくつかの実施形態では、ブロッキング層１０４は、約２～５０オングストローム、約２～２６オングストローム、約２６～５０オングストローム、又はいくつかの他の適切な値の厚さＴｂを有する。厚さＴｂが小さすぎる（例えば、２オングストローム未満）場合、ブロッキング層１０４は、頂部電極層１０６ｌから強誘電体層１０８への金属の拡散を効果的に遮断できない可能性がある。厚さＴｂが大きすぎる（例えば、５０オングストロームを超える）場合、ブロッキング層１０４の抵抗が高すぎて、メモリセルを流れる電流が少なくなる可能性がある。
いくつかの実施形態では、頂部電極層１０６ｌの金属は、ブロッキング層１０４があっても強誘電体層１０８への拡散は最小限である。例えば、強誘電体層１０８内の金属の原子百分率は、約１０％、約５％、約１％、または他の適切なパーセンテージ未満のゼロ以外の値であって良く、及び／又は約１％～１０％、約１％～５％、約５％～１０％、又は他の適切なパーセンテージであっても良い。いくつかの実施形態では、アニール中に完全に又はほとんど拡散が最小限に抑えられて、強誘電体層１０８の強誘電体相を増加させる。そのような実施形態のいくつかでは、強誘電体層１０８内の金属の原子百分率は、ブロッキング層１０４が存在する場合、アニール完了時に１０％未満であり、ブロッキング層１０４が存在しない場合、アニール完了時に３０％を超える。
図２１の断面図２１００に示されるように、強誘電体層１０８内の強誘電体相を増加させるためにアニールが実行される。アニールは、図２０から図２１への強誘電体層１０８のハッシングの変化によって概略的に示されることに留意されたい。強誘電体相は斜方晶相に対応し、正方晶相及び単斜晶相と対比される。強誘電体層１０８内の他の相に対する斜方晶相の比率が高いほど、残留分極（２Ｐｒ）が高くなり、したがってデータ保持が良好になる。アニールは、例えば、例えば、約３００～１５００℃、約３００～９００℃、約９００～１５００℃などの温度で実施することができる。
アニール中、頂部電極層１０６ｌ及び底部電極層１１０ｌの金属は、反応及び拡散する傾向がより高い。しかしながら、底部電極層１１０ｌの金属は、アニール中の拡散率が依然として低いため、アニール中の強誘電体層１０８への影響は最小限である。対照的に、頂部電極層１０６ｌの金属は、アニール中にさらに高い拡散率を有する。しかしながら、より高い拡散性にもかかわらず、ブロッキング層１０４が強誘電体層１０８への金属の拡散をブロックするので、頂部電極層１０６ｌの金属が強誘電体層１０８に与える影響は最小限である。いくつかの実施形態では、強誘電体層１０８内の金属の原子百分率は、ブロッキング層１０４が存在する場合、アニールの完了時に約１０％、５％、又は１％未満であり、ブロッキング層１０４が存在しない場合、アニールの完了時に約３０％を超える。
また、図２１の断面図２１００に示されるように、ハードマスク３１２は、形成される１Ｔ１Ｃセル１２０２に個別的に形成される。以下に見られるように、ハードマスク３１２は、形成されるメモリセルのためのパターンを有する。ハードマスク３１２を形成するための工程は、例えば、頂部電極層１０６ｌの上にハードマスク層を堆積し、続いてハードマスク層をハードマスク３１２にパターニングすることを含んでも良い。堆積は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、いくつかの他の適切な堆積工程、又は前述の任意の組み合わせによって堆積されても良い。パターニングは、例えば、フォトリソグラフィ／エッチング工程又はいくつかの他の適切なパターニング工程によって実行されても良い。
図２２の断面図２２００に示されるように、ハードマスク３１２を所定の位置に置いて、頂部電極層１０６ｌ、ブロッキング層１０４、強誘電体層１０８、及び底部電極層１１０ｌにエッチングが実行される。ハードマスク３１２がフォトリソグラフィ／エッチング工程によって形成されるいくつかの実施形態では、フォトリソグラフィ／エッチング工程のエッチングは、頂部電極層１０６ｌなどへのエッチングと同じである。エッチングは、第１のエッチストップ層３１８上で停止し、すなわち、第１のエッチストップ層３１８がエッチングのエッチストップとして機能する。さらに、エッチングは、ハードマスク３１２のパターンを頂部電極層１０６ｌ、ブロッキング層１０４、強誘電体層１０８、及び底部電極層１１０ｌに転写し、それによって、ＢＥＶＡ３０６ｂの上にそれぞれメモリセル１０２を形成する。以下、メモリセル１０２における頂部電極層１０６ｌの個々のセグメントを頂部電極１０６といい、以下、メモリセル１０２における底部電極層１１０ｌの個々のセグメントを底部電極１１０という。
図２３の断面図２３００に示されるように、側壁スペーサ構造３１４が、ハードマスク３１２、頂部電極１０６、ブロッキング層１０４、強誘電体層１０８、及び底部電極１１０によって形成される共通側壁上に形成される。側壁スペーサ構造３１４を形成するための工程は、例えば、１）メモリセル１０２上に側壁スペーサ層を堆積すること、２）側壁スペーサ層をエッチバックすること、を含む。ただし、その他の適切な工程も適用できる。側壁スペーサ層は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、いくつかの他の適切な堆積工程、又は前述の任意の組み合わせによって堆積されても良い。
図２４～２７の断面図に示されるように、相互接続構造３０２は、メモリセル１０２の上および周囲に完成する。
図２４の断面図２４００に示されるように、第２のエッチストップ層３２０は、メモリセル１０２を覆うように形成され、周辺領域１２１６から横方向にオフセットするように形成される。第２のエッチストップ層３２０を形成する工程は、１）メモリセル１０２及び周辺領域１２１６を覆う第２のエッチストップ層３２０を堆積すること、２）周辺領域１２１６からそれを除去するために、第２のエッチストップ層３２０をパターニングすること、を含む。ただし、その他の適切な工程も適用できる。第２のエッチストップ層３２０は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、いくつかの他の適切な堆積工程、又は前述の任意の組み合わせによって堆積されても良い。パターニングは、例えば、フォトリソグラフィ／エッチング工程又はいくつかの他の適切な工程によって実行されても良い。
図２５の断面図２５００に示されるように、バッファ層３２２及び第２のＩＭＤ層３１６ｂは、第１及び第２のエッチストップ層３１８、３２０の上に、メモリセル１０２及び周辺領域１２１６を覆って堆積される。代替実施形態では、バッファ層３２２は省略される。バッファ層３２２及び／又は第２のＩＭＤ層３１６ｂは、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、いくつかの他の適切な堆積工程、又は前述の任意の組み合わせによって堆積されても良い。
また、図２５の断面図２５００に示されるように、第２のＩＭＤ層３１６ｂ、バッファ層３２２、第１のエッチストップ層３１８、及び第２のエッチストップ層３２０がパターニングされて、複数のビア開口２５０２が形成される。ビア開口部２５０２は、メモリセル１０２の頂部電極１０６と、周辺領域１２１６のワイヤ３０４とをそれぞれ露出させる。パターニングは、例えば、１つ又は複数のフォトリソグラフィ／エッチング工程及び／又はいくつかの他の適切なパターニング工程によって実行されても良い。いくつかの実施形態では、第１のエッチストップ層３１８及び第２のエッチストップ層３２０は、フォトリソグラフィ／エッチング工程のエッチングを実行している間、エッチストップとして機能する。
図２６の断面図２６００に示されるように、第２のＩＭＤ層３１６ｂはさらにパターニングされて、ビア開口部２５０２と重なる複数のワイヤ開口部２６０２を形成する。パターニングは、例えば、フォトリソグラフィ／エッチング工程及び／又はいくつかの他の適切なパターニング工程によって実行されても良い。
図２７の断面図２７００に示されるように、ビア開口部２５０２（例えば、図２５を参照）及びワイヤ開口部２６０２（例えば、図２５を参照）を充填する、複数の追加のワイヤ３０４及び複数の追加のビア３０６が形成される。例えば、図２６）。複数の追加のワイヤ３０４は、ワイヤ開口部２６０２をそれぞれ充填し、メモリセル１０２に個別的に、それぞれメモリセル１０２の上にある複数の頂部電極ワイヤ３０４ｔを備える。複数の追加ビア３０６は、ビア開口部２５０２をそれぞれ充填し、頂部電極１０６に個別的に、それぞれ頂部電極１０６に位置する複数のＴＥＶＡ３０６ｔを含む。さらに、ＴＥＶＡ３０６ｔは、頂部電極ワイヤ３０４ｔからそれぞれ頂部電極１０６までそれぞれ延在する。
追加のワイヤ３０４及び追加のビア３０６を形成する工程は、例えば、１）ビア開口部２５０２及びワイヤ開口部２６０２を充填する金属層を堆積すること、２）第２のＩＭＤ層３１６ｂ及び金属層の上面が互いに同一平面上になるまで、金属層及び第２のＩＭＤ層３１６ｂに平坦化を実行することを含んでも良い。ただし、その他の適切な工程も適用できる。金属層は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、無電解めっき、電気めっき、いくつかの他の適切な堆積工程、又は前述の任意の組み合わせによって堆積され得る。
図１７～２７は、方法を参照して説明されているが、図１７～２７に示される構造は方法に限定されず、方法とは独立していても良いことを理解すべきである。図１７～２７は一連の動作として説明されているが、他の実施形態では、動作の順序を変更できることを理解するべきである。例えば、強誘電体層１０８と頂部電極層１０６との間にブロッキング層１０４を形成する代わりに、底部電極層１１０ｌと強誘電体層１０８との間にブロッキング層１０４を形成することができる。そのような実施形態では、電極層１１０ｌの金属は低い電気陰性度を有し、頂部電極層１０６ｌの金属は高い電気陰性度を有する。
図１７～２７は、特定の一連の動作を示して説明しているが、他の実施形態では、図示及び／又は説明されているいくつかの行為を省略しても良い。他の実施形態では、さらに、図示及び／又は説明されていない動作を含んでも良い。例えば、底部電極層１１０ｌと強誘電体層１０８との間に別のブロッキング層を形成することができる。そのような実施形態では、底部電極層１１０ｌの金属及び頂部電極層１０６ｌの金属は両方とも、低い電気陰性度、したがって高い拡散率を有する。
図２８を参照すると、図１７～２７の方法のいくつかの実施形態のブロック図２８００が提供されている。
２８０２において、相互接続構造が基板の上に部分的に形成され、相互接続構造はメモリ領域に底部電極ワイヤを含む。例えば、図１７を参照されたい。
２８０４において、エッチストップ層が相互接続構造上に堆積される。例えば、図１８を参照されたい。
２８０６において、エッチストップ層を通って底部電極ワイヤまで延伸する底部電極ビアが形成される。例えば、図１８を参照されたい。
２８０８において、底部電極層、強誘電体層、ブロッキング層、及び頂部電極層が、底部電極ビアの上に積層して堆積され、ブロッキング層は、強誘電体層と、底部電極層及び頂部電極層の中で最も低い金属電気陰性度を有する電極層との間に位置する。ブロッキング層は、電極層から強誘電体層への金属の拡散をブロックするように構成される。例えば、図１９及び２０を参照されたい。
２８１０において、強誘電体層の強誘電体相を増加させるためにアニールが実行される。例えば、図２１を参照されたい。
２８１２において、頂部電極層の上にハードマスクが形成される。例えば、図２１を参照されたい。
２８１４において、ハードマスクを用いて、頂部電極層、ブロッキング層、強誘電体層、及び底部電極層にエッチングを実行し、メモリセルを形成する。例えば、図２２を参照されたい。
２８１６において、側壁スペーサ構造がメモリセルの側壁に形成される。例えば、図２３を参照されたい。
２８１８において、相互接続構造がメモリセルの上及び周囲に完成する。例えば、図２４～２７を参照されたい。
図２８のブロック図２８００は、本明細書では一連の動作又はイベントとして図示及び説明されているが、そのような動作又はイベントの図示された順序は、限定的な意味で解釈されるべきではないことを理解されたい。例えば、いくつかの動作は、異なる順序で、及び／又は本明細書に図示及び／又は記載されたものとは別の他の動作又はイベントと同時に発生し得る。さらに、本明細書の説明の１つ又は複数の態様又は実施形態を実施するために、図示された動作の全てが必要とされるわけではなく、本明細書に示される動作の１つ又は複数は、１つ又は複数の別個の動作及び／又は段階で実行されても良い。
図２９～３６を参照すると、図１７～２７の方法のいくつかの代替実施形態の一連の断面図２９００～３６００が提供され、メモリセル１０２が、図８Ａ及び８Ｂで図示及び説明されたように形成される。したがって、この方法によって形成されたＩＣチップは、例えば、図１３のＩＣチップに対応し得る。
図２９の断面図２９００に示されるように、図１７に関して説明された動作との差異は、相互接続構造３０２が異なるレイアウトを有することである。例えば、相互接続構造３０２は、相互接続構造３０２の上面に沿って追加のワイヤを有する。
図３０の断面図３０００に示されるように、第１のエッチストップ層３１８及び犠牲層３００２層は、第１のエッチストップ層３１８が犠牲層３００２と第１のＩＭＤ層３１６ａとの間に配置されるように、相互接続構造３０２上に堆積して積層される。第１のエッチストップ層３１８は、例えば、金属窒化物、金属酸化物、金属炭化物、窒化ケイ素、酸化ケイ素、炭化ケイ素、シリコン酸窒化物など、又は前述の任意の組み合わせであるか、又はこれらを含んでも良い。犠牲層３００２は、例えば、テトラエチルオルソシリケート（ＴＥＯＳ）酸化物及び／又は同様のものであるか、又はこれらを含んでも良い。第１のエッチストップ層３１８及び犠牲層３００２は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、いくつかの他の適切な堆積工程、又は前述の任意の組み合わせによって堆積され得る。
図３１の断面図３１００に示されるように、第１のエッチストップ層３１８及び犠牲層３００２がパターニングされて、底部電極ワイヤ３０４ｂをそれぞれ露出するセル開口部３１０２を形成する。パターニングは、例えば、フォトリソグラフィ／エッチング工程又はいくつかの他の適切なパターニング工程によって実行され得る。いくつかの実施形態では、フォトリソグラフィ／エッチングは、１）フォトリソグラフィによって犠牲層３００２の上にフォトレジストマスク３１０４を形成すること、２）フォトレジストマスク３１０４を用いて、第１のエッチストップ層３１８及び犠牲層３００２にエッチングを実行すること、３）フォトレジストマスク３１０４を除去すること、を含む。
図３２の断面図３２００に示されるように、底部電極層１１０ｌが犠牲層３００２の上に堆積され、セル開口部３１０２を充填する（例えば、図３１を参照）。いくつかの実施形態では、セル開口部３１０２を裏打ちする底部電極障壁層が最初に堆積され、底部電極障壁層の上に底部電極層１１０ｌが堆積される。底部電極層１１０ｌ及び／又は底部電極障壁層は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、いくつかの他の適切な堆積工程、又は前述の任意の組み合わせによって堆積され得る。底部電極層１１０ｌは、例えば、図１９に関して説明されたものであってもよく、及び／又は底部電極障壁層は、例えば、図５に関して説明された底部電極バリア５０２であっても良い。
図３３の断面図３３００に示されるように、底部電極層１１０ｌの上面は、犠牲層３００２の上面と同一レベル又はほぼ同一レベルになるまで凹んでいる。これにより、底部電極層１１０ｌが、形成されるメモリセルに個別の底部電極１１０に分割される。凹みは、例えば、エッチバック、平坦化などによって行うことができる。平坦化は、例えば、化学機械研磨（ＣＭＰ）及び／又はいくつかの他の適切な平坦化によって実行することができる。
図３４の断面図３４００に示されるように、犠牲層３００２（例えば、図３３を参照）が除去される。除去は、例えば、エッチング又はいくつかの他の適切な除去工程によって実行することができる。除去がエッチングによって実行される限りにおいて、第１のエッチストップ層３１８は、エッチングのためのエッチストップとして機能することができる。
また、図３４の断面図３４００に示されるように、強誘電体層１０８、ブロッキング層１０４、及び頂部電極層１０６ｌが、底部電極１１０及び第１のエッチストップ層３１８の上に堆積して積層される。ブロッキング層１０４は強誘電体層１０８の上にあり、頂部電極層１０６ｌはブロッキング層１０４の上にある。強誘電体層１０８、ブロッキング層１０４、及び頂部電極層１０６ｌは、例えば、図９及び図２０に関して説明したように堆積しても良い。
図３５の断面図３５００に示されるように、アニールは、図２１で説明されたように、強誘電体層１０８内の強誘電体相を増加させるために実行される。アニールは、図３４から図３５への強誘電体層１０８のハッシングの変化によって概略的に示されていることに留意されたい。
また、図３５の断面図３５００に示されるように、強誘電体層１０８、ブロッキング層１０４、及び頂部電極層１０６ｌにエッチバックが実行される。エッチバックは、例えば、垂直及び／又は異方性エッチングなどによって行うことができる。エッチバックは、強誘電体層１０８、ブロッキング層１０４、及び頂部電極層１０６ｌの水平セグメントを除去し、それによって、強誘電体層１０８、ブロッキング層１０４、及び頂部電極層１０６ｌを側壁（例えば、電極１１０の側壁）に配置する。さらに、底部電極１１０の側壁上の頂部電極層１０６ｌの残りのセグメントを、以下、頂部電極１０６という。
図３６の断面図３６００に示されるように、図２５～２７で説明された動作を実行して、メモリセル１０２の上及び周囲の相互接続構造３０２を完成させる。
図２９～３６は、方法を参照して説明されているが、図２９～３６に示される構造は方法に限定されず、方法とは独立していても良いことを理解すべきである。図２９～３６は一連の動作として説明されているが、他の実施形態では動作の順序を変更できることを理解するべきである。図２９～３６は、特定の一連の動作として図示及び説明されているが、他の実施形態では、図示及び／又は説明されているいくつかの行為を省略しても良い。他の実施形態では、さらに、図示及び／又は説明されていない動作を含んでも良い。
いくつかの実施形態では、本発明は、メモリセルを含むＩＣチップを提供する。メモリセルは、両方とも金属を含む第１の電極及び第２の電極と、第１の電極と第２の電極との間の強誘電体層と、強誘電体層と第１の電極との間のブロッキング層と、を備え、ブロッキング層は、第１の電極の第１の金属が強誘電体層に拡散するのをブロックするように構成され、第１の電極の第１の金属は、第２の電極の第２の金属よりも低い電気陰性度を有する。いくつかの実施形態では、ブロッキング層は強誘電体層及び第１の電極に直接接触し、第２の電極は強誘電体層に直接接触する。いくつかの実施形態では、ブロッキング層は非晶質である。いくつかの実施形態では、ブロッキング層は半導体である。いくつかの実施形態では、ブロッキング層は導電性金属酸化物である。いくつかの実施形態では、強誘電体層は、強誘電体層は、約１０％未満であるゼロでない原子百分率の第１の金属を含む。
いくつかの実施形態では、本発明は、メモリセルを含む別のＩＣチップを提供する。メモリセルは、メモリセルの底部にある底部電極と、メモリセルの上部にある頂部電極と、底部電極と頂部電極との間の強誘電体層と、強誘電体層と第１の電極との間にある拡散障壁層と、を備え、第１の電極は、約１．６未満の電気陰性度を有する金属を含む。いくつかの実施形態では、メモリセルは、強誘電体層と第２の電極との間に第２の拡散障壁層をさらに備え、第２の電極は底部電極と頂部電極のうちの他方であり、第２の電極は約１．６未満の電気陰性度を有する金属を含む。いくつかの実施形態では、強誘電体層は第２の電極に直接接触し、第２の電極は底部電極と頂部電極のうちの他方であり、第２の電極は約１．６より大きい電気陰性度を有する金属を含む。いくつかの実施形態では、強誘電体層、拡散障壁層、及び底部電極と頂部電極の一方又は両方は共通幅を共有する。いくつかの実施形態では、強誘電体層、拡散障壁層、及び底部電極は、頂部電極の底部を包む個々のＵ字型輪郭を有する。いくつかの実施形態では、頂部電極は、底部電極の周りに閉じた経路に延在し、頂部電極は、底部電極の底部表面に対して隆起した底部表面を有する。いくつかの実施形態では、強誘電体層及び拡散障壁層は、底部電極の周りに個々の閉じた経路に延在し、底部電極の底部表面に対して隆起した個々の底部表面を有する。いくつかの実施形態では、ＩＣチップは、基板と、基板の上にあり、基板によって部分的に画定される半導体デバイスと、半導体デバイスの上方に交互に積層され、半導体デバイスにて電気的に連結され、複数のワイヤレベル及び複数のビアレベルにそれぞれグループ化される複数のワイヤ及び複数のビアであって、複数のワイヤは、メモリセルがその間に配置される底部電極ワイヤ及び頂部電極ワイヤを含む複数のワイヤ及び複数のビアと、をさらに備える。
いくつかの実施形態では、本発明は、以下を含む方法を提供する。基板の上に底部電極を形成することと、基板の上に積層されたブロッキング層、強誘電体層、及び頂部電極層を堆積させることと、頂部電極層をパターニングして頂部電極を形成することと、ブロッキング層及び強誘電体層をパターニングして、メモリセルに個別のブロッキング層及び強誘電体層のセグメントを定めることと、を含み、強誘電体層のパターニング後、底部電極と頂部電極、及びブロッキング層と強誘電体層のセグメントがメモリセルを形成し、底部電極と頂部電極は金属を含み、ブロッキング層は、強誘電体層と、底部電極と頂部電極の中で金属の電気陰性度が最も低い電極との間にある。いくつかの実施形態では、この方法は、基板の上に底部電極層を堆積することをさらに含み、ブロッキング層、強誘電体層、及び頂部電極層は、底部電極層の上に堆積され、共通のマスクを用いて、底部電極層、強誘電体層、及びブロッキング層にエッチングを実行し、底部電極層を底部電極にパターニングし、さらにブロッキング層及び強誘電体層のパターニングを行う。いくつかの実施形態では、共通マスクを用いて、頂部電極層にエッチングをさらに行い、頂部電極層のパターニングを行う。いくつかの実施形態では、この方法は、頂部電極層のパターニング及びブロッキング層及び強誘電体層のパターニングの前に、強誘電体層の強誘電体相を増加させるためにアニールを実行することをさらに含む。いくつかの実施形態では、ブロッキング層、強誘電体層、及び頂部電極層は、底部電極の上及び底部電極の側壁の上に堆積される。いくつかの実施形態では、底部電極の形成は、導電ワイヤを覆う誘電体層の上に犠牲層を堆積することと、誘電体層と犠牲層をエッチングして導電性ワイヤを露出する開口部を形成することと、開口部に底部電極層を堆積することと、底部電極層から犠牲層の上面まで平坦化を行うことと、犠牲層を除去することと、を含む。いくつかの実施形態では、頂部電極層、ブロッキング層及び強誘電体層のパターニングは、頂部電極層、ブロッキング層、及び強誘電体層をエッチバックして、頂部電極層、ブロッキング層及び強誘電体層の水平に延伸するセグメントを除去し、底部電極の上部側壁部分上に側壁構造を形成することを含み、側壁構造は、頂部電極とブロッキング層及び強誘電体層のセグメントとを含む。
以上、当業者が以下の詳細な説明をよりよく理解できるように、いくつかの実施形態の特徴を概説した。当業者は、本明細書に導入された実施形態と同じ目的を実行し、及び／又は同じ利点を達成するために、他の工程及び構造を設計又は修正するための基礎として、本発明を容易に使用できることを理解すべきである。当業者はまた、そのような同等の構成が本発明の精神及び範囲から逸脱しないこと、及び本発明の精神及び範囲から逸脱することなく、本明細書において様々な変更、置換、及び変更を行うことができることを理解するべきである。
本発明のメモリセルを含むＩＣチップ及び本発明の方法は、不揮発性メモリを含む多くの現代の電子装置に適用することができる。
１００、２００Ａ、２００Ｂ、３００Ａ、４００Ａ、５００、６００Ａ、７００Ａ、８００、９００Ａ、９００Ｂ、９００Ｃ、９００Ｄ、１０００、１１００Ａ、１１００Ｂ、１１００Ｃ、１１００Ｄ、１２００Ａ、１２００Ｂ、１３００、１５００、１６００Ａ、１６００Ｂ、１７００、１８００、１９００、２０００、２１００、２２００、２３００、２４００、２５００、２６００、２７００、２９００、３０００、３１００、３２００、３３００、３４００、３５００、３６００：断面図
１０２：メモリセル
１０４：ブロッキング層
１０４ａ：第１のブロッキング層
１０４ｂ：第２のブロッキング層
１０６：頂部電極
１０６ｌ：頂部電極層
１０８：強誘電体層
１１０：底部電極
１１０ｌ：底部電極層
３００Ｂ、４００Ｂ、６００Ｂ、７００Ｂ、１４００：上方レイアウト図
３０２：相互接続構造
３０４：ワイヤ
３０４ａ：追加のワイヤ
３０４ｂ：底部電極ワイヤ
３０４ｔ：頂部電極ワイヤ
３０６： ビア
３０６ｂ：底部電極ビア（ＢＥＶＡ）
３０６ｔ：頂部電極ビア（ＴＥＶＡ）
３０８：ＢＥＶＡバリア
３１０：ＢＥＶＡボディ
３１２：ハードマスク
３１４：側壁スペーサ構造
３１６：金属間誘電体（ＩＭＤ）層
３１６ａ：第１のＩＭＤ層
３１６ｂ：第２のＩＭＤ層
３１８：第１のエッチストップ層
３２０：第２のエッチストップ層
３２２：バッファ層
４０２：第１の共通側壁
４０４：第２の共通側壁
５０２：底部電極バリア
１２０２：１トランジスタ１キャパシタ（１Ｔ１Ｃ）セル
１２０４：ドレイン領域
１２０６：ドレイン側導電経路
１２０８：基板
１２１０：トレンチ隔離構造
１２１２：アクセストランジスタ
１２１４：ＩＬＤ層
１２１６：周辺領域
１２１８：周辺デバイス
１２２０：ソース／ドレイン領域
１２２２：ゲート電極
１２２４：ゲート誘電体層
１２２６：ソース側導電経路
１２２８：ソース領域
１２３０：ゲート誘電体層
１２３２：ゲート電極
１４０２：メモリアレイ
１５０２：強誘電体電界効果トランジスタ（ＦｅＦＥＴ）
１５０４：上部ゲート電極
１５０６：ソース／ドレイン領域
１５０８：チャネル領域
１５１０：ゲート誘電体層
１５１２：浮遊ゲート電極
１５１４：ハードマスク
１５１６：側壁スペーサ構造
１５１８：コンタクトエッチストップ層
２５０２：ビア開口部
２６０２：ワイヤ開口部
２８００：ブロック図
２８０２、２８０４、２８０６、２８０８、２８１０、２８１２、２８１４、２８１６、２８１８：動作
３００２：犠牲層
３１０２：セル開口部
３１０４：フォトレジストマスク
Ａ－Ａ’、Ｂ－Ｂ’、Ｃ－Ｃ’、Ｄ－Ｄ’、Ｅ、Ｆ：断面線
ＢＬ：ビット線
ＳＬ：ソース線
Ｔｂ、Ｔｆ：厚さ

Claims (20)

  1. メモリセルを備える集積回路（ＩＣ）チップであって、
    前記メモリセルは、
    両方とも金属を含む第１の電極及び第２の電極と、
    前記第１の電極と前記第２の電極との間の強誘電体層と、
    前記強誘電体層と前記第１の電極との間のブロッキング層と、
    を備え、
    前記ブロッキング層は、前記第１の電極の第１の金属が前記強誘電体層に拡散するのをブロックするように構成され、前記第１の電極の前記第１の金属は、前記第２の電極の第２の金属よりも低い電気陰性度を有する、
    集積回路（ＩＣ）チップ。
  2. 前記ブロッキング層は、前記強誘電体層と前記第１の電極に直接接触し、
    前記第２の電極は、前記強誘電体層に直接接触する、
    請求項１に記載のＩＣチップ。
  3. 前記ブロッキング層は非晶質である、請求項１に記載のＩＣチップ。
  4. 前記ブロッキング層は半導体である、請求項１に記載のＩＣチップ。
  5. 前記ブロッキング層は導電性金属酸化物である、請求項１に記載のＩＣチップ。
  6. 前記強誘電体層は、約１０％未満であるゼロでない原子百分率の前記第１の金属を含む、請求項１に記載のＩＣチップ。
  7. メモリセルを備える集積回路（ＩＣ）チップであって、
    前記メモリセルは、
    前記メモリセルの底部にある底部電極と、
    前記メモリセルの頂部にある頂部電極と、
    前記底部電極と前記頂部電極との間の強誘電体層と、
    を備え、
    前記強誘電体層と第１の電極との間の拡散障壁層であって、前記第１の電極は、前記底部電極と前記頂部電極の１方であり、前記第１の電極は約１．６未満の電気陰性度を有する金属を含む、
    集積回路（ＩＣ）チップ。
  8. 前記メモリセルは、
    前記強誘電体層と第２の電極との間の第２の拡散障壁層であって、前記第２の電極は前記底部電極と前記頂部電極の他方であり、前記第２の電極は約１．６未満の電気陰性度を有する金属を含む前記第２の拡散障壁層をさらに備える、
    請求項７に記載のＩＣチップ。
  9. 前記強誘電体層が第２の電極に直接接触し、前記第２の電極が前記底部電極と前記頂部電極の他方であり、前記第２の電極が約１．６より大きい電気陰性度を有する金属を含む、請求項７に記載のＩＣチップ。
  10. 前記強誘電体層、前記拡散障壁層、及び前記底部電極と前記頂部電極の一方又は両方が共通幅を共有する、請求項７に記載のＩＣチップ。
  11. 前記強誘電体層、前記拡散障壁層、及び前記底部電極は、前記頂部電極の底部を包む個々のＵ字型輪郭を有する、請求項７に記載のＩＣチップ。
  12. 前記頂部電極は、前記底部電極の周りに閉じた経路で延在し、前記頂部電極は、前記底部電極の底部表面に対して隆起した底部表面を有する、請求項７に記載のＩＣチップ。
  13. 前記強誘電体層及び前記拡散障壁層は、前記底部電極の周りに個々の閉じた経路で延在し、前記底部電極の前記底部表面に対して隆起した個々の底部表面を有する、請求項１２に記載のＩＣチップ。
  14. 基板と、
    前記基板の上にあり、前記基板によって部分的に画定される半導体デバイスと、
    前記半導体デバイスの上方に交互に積層され、前記半導体デバイスに電気的に連結され、複数のワイヤレベル及び複数のビアレベルにそれぞれグループ化される複数のワイヤ及び複数のビアであって、前記複数のワイヤは、前記メモリセルがその間に配置される底部電極ワイヤ及び頂部電極ワイヤを含む前記複数のワイヤ及び前記複数のビアと、をさらに備える、
    請求項１２に記載のＩＣチップ。
  15. 基板の上に底部電極を形成することと、
    前記基板の上にブロッキング層、強誘電体層、及び頂部電極層を堆積して積層することと、
    前記頂部電極層をパターニングして頂部電極を形成することと、
    前記ブロッキング層及び前記強誘電体層をパターニングして、メモリセルに個別の前記ブロッキング層及び前記強誘電体層のセグメントを定めることと、
    を含み、
    前記ブロッキング層及び強誘電体層のパターニング後、前記底部電極と前記頂部電極、及び前記ブロッキング層と前記強誘電体層の前記セグメントが前記メモリセルを形成し、
    前記底部電極と前記頂部電極は金属を含み、
    前記ブロッキング層は、前記強誘電体層と、前記底部電極と前記頂部電極の中で金属の電気陰性度が最も低い電極との間にある、
    方法。
  16. 前記基板の上に底部電極層を堆積することであって、前記ブロッキング層、前記強誘電体層及び前記頂部電極層は前記底部電極層の上に堆積されることと、
    共通のマスクを用いて、前記底部電極層、前記強誘電体層、及び前記ブロッキング層にエッチングを実行し、前記底部電極層を前記底部電極にパターニングし、さらに前記ブロッキング層及び前記強誘電体層のパターニングを行うことと、
    を更に含む、請求項１５に記載の方法。
  17. 前記頂部電極層の前記パターニング及び前記ブロッキング層と前記強誘電体層の前記パターニングの前に、前記強誘電体層の強誘電体相を増加させるアニールを行うことをさらに含む、請求項１５に記載の方法。
  18. 前記ブロッキング層、前記強誘電体層及び前記頂部電極層は、前記底部電極の上及び前記底部電極の側壁上に堆積される、請求項１５に記載の方法。
  19. 前記底部電極の形成は、
    導電性ワイヤを覆う誘電体層の上に犠牲層を堆積することと、
    前記誘電体層と前記犠牲層をエッチングして、導電性ワイヤを露出する開口部を形成することと、
    前記開口部に底部電極層を堆積することと、
    前記底部電極層から前記犠牲層の上面まで平坦化を行うことと、
    前記犠牲層を除去することと、を含む、
    請求項１８に記載の方法。
  20. 前記頂部電極層と前記ブロッキング層及び前記強誘電体層の前記パターニングは、
    前記頂部電極層、前記ブロッキング層、及び前記強誘電体層をエッチバックして、前記頂部電極層、前記ブロッキング層及び前記強誘電体層の水平に延伸するセグメントを除去し、前記底部電極の前記上部側壁部分上に側壁構造を形成することを含み、
    前記側壁構造は、前記頂部電極と前記ブロッキング層及び前記強誘電体層のセグメントとを含む、
    請求項１８に記載の方法。
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