TW202347767A - 積體晶片及其形成方法 - Google Patents

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Abstract

本揭露的各種實施例係針對一種積體晶片（IC），其包括設置於基板中的第一電極結構。第一鐵電結構設置於第一電極結構的第一側。通道結構設置於第一鐵電結構的第一側。通道結構包括複數個個別的通道結構以及複數個絕緣結構。複數個個別的通道結構以及複數個絕緣結構交替堆疊。一對源極/汲極（S/D）結構設置於第一鐵電結構的第一側。上述一對S/D結構垂直延伸穿過通道結構，且第一電極結構橫向設置於上述一對S/D結構的S/D結構。

Description

積體晶片及其形成方法
本發明是關於積體晶片，特別是關於一種包含鐵電結構的積體晶片。
許多現代電子裝置包含被配置以用於儲存資料的電子記憶體。電子記憶體可以是揮發式記憶體或非揮發式記憶體。揮發式記憶體在通電時儲存資料，且非揮發式記憶體能夠在斷電時保留資料。某些前景看好的之用於下一代記憶體技術的候選裝置使用鐵電（ferroelectricity）來儲存資料，例如鐵電場效電晶體（field-effect transistor，FeFET）記憶體、鐵電隨機存取記憶體（ferroelectric random-access memory，FeRAM）等。
一種積體晶片（integrated chip，IC），包括：第一電極結構，設置於基板中；第一鐵電結構，設置於第一電極結構的第一側；通道結構，設置於第一鐵電結構的第一側，其中通道結構包括複數個個別的通道結構以及複數個絕緣體結構，且其中個別的通道結構以及絕緣體結構交替堆疊；以及一對源極/汲極（source/drain，S/D）結構，設置於第一鐵電結構的第一側，其中上述一對S/D結構垂直延伸穿過通道結構，且其中第一電極結構橫向設置於上述一對S/D結構的S/D結構之間。
一種積體晶片（IC），包括：下電極，設置於基板中；鐵電結構，設置於下電極上方；通道結構，設置於鐵電結構上方，其中通道結構包括N個個別的通道結構以及N-1個絕緣體結構，其中N是大於或等於2的正整數，且其中N個個別的通道結構以及N-1個絕緣體結構是以交替的方式垂直堆疊；介電層，設置於通道結構上方；以及一對源極/汲極（S/D）結構，設置於鐵電結構上方，其中上述一對S/D結構垂直延伸穿過介電層且垂直延伸穿過通道結構。
一種積體晶片（IC）的形成方法，上述方法包括：在下電極結構上方形成第一鐵電結構；在第一鐵電結構上方形成阻擋結構；在阻擋結構上方形成第一通道層；在第一通道層上方形成第一絕緣體層；在第一絕緣體層上方形成第二通道層；在第二通道層上方形成介電層；形成垂直延伸穿過介電層、第二通道層、第一絕緣體層、及第一通道層的第一開口；形成垂直延伸穿過介電層、第二通道層、第一絕緣體層、及第一通道層的第二開口，其中第二開口與第一開口橫向間隔，且其中下電極結構橫向設置於第一開口與第二開口之間；在第一開口中形成第一源極/汲極（S/D）結構；以及在第二開口中形成第二S/D結構。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
一些積體晶片（integrated grated chips，ICs）包括記憶體裝置。舉例而言，一些積體晶片包括鐵電記憶體裝置（例如，鐵電場效電晶體（FeFET）記憶體、鐵電隨機存取記憶體（FeRAM）等），其包括複數個鐵電記憶體單元（例如，FeFET記憶體單元、FeRAM記憶體單元）。一些鐵電記憶體單元包括電極（例如，金屬閘極）、鐵電結構、通道結構、及一對源極/汲極區（例如，金屬－鐵電－半導體場效電晶體（metal-ferroelectric-semiconductor field-effect transistor，MFS-FET）、金屬－鐵電－絕緣體－半導體場效電晶體（metal-ferroelectric-insulator-semiconductor field-effect transistor，MFIS-FET）、金屬－鐵電－金屬－絕緣體－半導體場效電晶體（metal-ferroelectric-metal-insulator-semiconductor field-effect transistor，MFMIS-FET）等）。選擇性導電（selectively-conductive）通道設置於通道結構中且在源極/汲極區之間橫向延伸。通常，通道結構僅包括設置於通道結構中的單一的選擇性導電通道。
鐵電記憶體單元被配置為基於鐵電結構的極化狀態來儲存資料（例如，二進位的「0」或二進位的「1」）。舉例而言，鐵電記憶體單元可以具有與第一資料狀態（例如，二進位的「1」）相關聯的高導電狀態（例如，高導電ON狀態）或與第二資料狀態（例如，二進位的「0」）相關聯的低導電狀態（例如，低導電OFF狀態）。在高導電狀態下，鐵電結構具有第一極化狀態（例如，鐵電極化指向上（P-up狀態）），藉此造成選擇性導電通道具有高導電度。在低導電狀態下，鐵電結構具有第二極化狀態（例如，鐵電極化指向下（P-down狀態）），藉此造成選擇性導電通道具有低導電度。
上述鐵電記憶體單元的一個挑戰為：相對較低的ON/OFF電流比例（例如，ON電流（ON-current，I ON）與OFF電流（OFF-current，I OFF）的比例，其中ON電流為當鐵電記憶體單元在ON狀態下時的源極/汲極區之間的電流，OFF電流為當鐵電記憶體單元在OFF狀態下時的源極/汲極區之間的電流）。較低的I ON/I OFF比例可能會負面地影響鐵電記憶體裝置的性能（例如，較低的I ON/I OFF比例可能會造成較慢的讀取極/或寫入速度、較低的I ON/I OFF比例可能會造成增加的功率耗損等）。因此，較低的I ON/I OFF比例可能會限制鐵電記憶體所可以採用的應用（例如，高速資料應用、極低功率應用等）。
本揭露的各種實施例與鐵電記憶體單元相關。鐵電記憶體單元包括設置於基板中的第一電極結構。第一鐵電結構設置於第一電極結構的第一側。通道結構設置於第一鐵電結構的第一側。通道結構包括複數個個別的通道結構以及複數個絕緣結構。複數個個別的通道結構以及複數個絕緣結構交替堆疊。一對源極/汲極（S/D）結構設置於第一鐵電結構的第一側且垂直延伸穿過通道結構。複數個選擇性導電通道分別設置於複數個個別的通道結構中。
因為通道結構包括複數個個別的通道結構（以及複數個選擇性導電通道），鐵電記憶體單元可以具有較高的I ON/I OFF比例（例如，高於一般的鐵電記憶體單元）。在一些實施例中，由於複數個個別的通道結構（以及複數個選擇性導電通道）增加I ON及/或減少I OFF，鐵電記憶體單元可以具有較高的I ON/I OFF比例。因此，鐵電記憶體單元可以增加鐵電記憶體單元所可以採用的應用（例如，高速資料應用、極低功率應用等）。
第1圖繪示出包括多通道鐵電記憶體結構的積體晶片（IC）的一些實施例的剖面圖100。在一些實施例中，鐵電記憶體裝置（例如，鐵電場效電晶體（FeFET）記憶體、鐵電隨機存取記憶體（FeRAM）等）的鐵電記憶體單元包括多通道鐵電記憶體結構。
如第1圖的剖面圖100所示，IC包括基板102。第一電極結構104設置於基板102中。第一鐵電結構106設置於第一電極結構104上方（例如，設置於第一電極結構104的第一側）。第一阻擋結構108設置於第一鐵電結構106上方（例如，設置於第一鐵電結構106的第一側）。通道結構110設置於第一阻擋結構108上方（例如，設置於第一阻擋結構108的第一側）。鈍化結構112設置於通道結構110上方（例如，設置於通道結構110的第一側）。第一介電層114設置於鈍化結構112上方（例如，設置於鈍化結構112的第一側）。
通道結構110包括複數個個別的通道結構116以及複數個絕緣體結構118。複數個個別的通道結構116以及複數個絕緣體結構118垂直交替堆疊。舉例而言，複數個個別的通道結構116包括第一個別的通道結構116a、第二個別的通道結構116b、第三個別的通道結構116c、及第四個別的通道結構116d；且複數個絕緣體結構118包括第一絕緣體結構118a、第二絕緣體結構118b、及第三絕緣體結構118c。第一個別的通道結構116a設置於第一阻擋結構108上方，第一絕緣體結構118a設置於第一個別的通道結構116a上方，第二個別的通道結構116b設置於第一絕緣體結構118a上方、第二絕緣體結構118b設置於第二個別的通道結構116b上方，第三個別的通道結構116c設置於第二絕緣體結構118b上方，第三絕緣體結構118c設置於第三個別的通道結構116c上方，且第四個別的通道結構116d設置於第三絕緣體結構118c上方。
複數個個別的通道結構116中的各個個別的通道結構與相鄰的個別的通道結構被複數個絕緣體結構118中的對應的一個垂直分隔。舉例而言，第一個別的通道結構116a與第二個別的通道結構116b相鄰，且第一絕緣體結構118a垂直分隔第一個別的通道結構116a與第二個別的通道結構116b。第二個別的通道結構116b也與第三個別的通道結構116c相鄰，且第二絕緣體結構118b垂直分隔第二個別的通道結構116b與第三個別的通道結構116c。第三個別的通道結構116c也與第四個別的通道結構116d相鄰，且第三絕緣體結構118c垂直分隔第三個別的通道結構116c與第四個別的通道結構116d。
複數個絕緣體結構118將複數個個別的通道結構116彼此電性上隔離。舉例而言，第一絕緣體結構118a將第一個別的通道結構116a與第二個別的通道結構116b電性上隔離，第二絕緣體結構118b將第二個別的通道結構116b與第三個別的通道結構116c電性上隔離，且第三絕緣體結構118c將第三個別的通道結構116c與第四個別的通道結構116d電性上隔離。
一對源極/汲極（S/D）結構120設置於第一鐵電結構106上方（例如，第一鐵電結構106的第一側）。上述一對S/D結構120垂直延伸，至少部分地，穿過通道結構110。舉例而言，第一S/D結構120a及第二S/D結構120b設置於第一鐵電結構106上方。第一S/D結構120a及第二S/D結構120b垂直延伸穿過通道結構110。上述一對S/D結構120也可以至少部分地設置於第一阻擋結構108上方。第一S/D結構120a與第二S/D結構120b橫向間隔。第一電極結構104橫向設置於第一S/D結構120a與第二S/D結構120b之間。
在一些實施例中，上述一對S/D結構120接觸（例如，直接接觸）第一阻擋結構108。在其他的實施例中，上述一對S/D結構120可以設置於第一阻擋結構108上方且與第一阻擋結構108垂直間隔。上述一對S/D結構120可以接觸（例如，直接接觸）複數個個別的通道結構116中的兩個或多個。上述一對S/D結構120電性耦合至複數個個別的通道結構116中的兩個或多個。在一些實施例中，各個複數個個別的通道結構116接觸上述一對S/D結構120，且各個複數個個別的通道結構116電性耦合至上述一對S/D結構120。上述一對S/D結構120可以接觸（例如，直接接觸）複數個絕緣體結構118中的至少一個。在一些實施例中，複數個絕緣體結構118接觸上述一對S/D結構120。
複數個選擇性導電通道122分別設置於複數個個別的通道結構116中。舉例而言，第一選擇性導電通道122a設置於第一個別的通道結構116a，第二選擇性導電通道122b設置於第二個別的通道結構116b，第三選擇性導電通道122c設置於第三個別的通道結構116c，且第四選擇性導電通道122d設置於第四個別的通道結構116d。複數個選擇性導電通道122在第一S/D結構120a與第二S/D結構120b之間橫向延伸。舉例而言，第一選擇性導電通道122a、第二選擇性導電通道122b、第三選擇性導電通道122c、及第四選擇性導電通道122d在第一S/D結構120a與第二S/D結構120b之間橫向延伸。
多通道鐵電記憶鐵結構被配置為基於第一鐵電結構106的極化狀態來儲存資料（例如，二進位的「0」或二進位的「1」）。舉例而言，多通道鐵電記憶體結構可以具有與第一資料狀態（例如，二進位的「1」）相關聯的高導電狀態（例如，高導電ON狀態）或與第二資料狀態（例如，二進位的「0」）相關聯的低導電狀態（例如，低導電OFF狀態）。在高導電狀態下，第一鐵電結構106具有第一極化狀態（例如， P-up狀態），藉此造成選擇性導電通道具有高導電度。在低導電狀態下，第一鐵電結構106具有第二極化狀態（例如， P-down狀態），藉此造成選擇性導電通道122具有低導電度。
多通道鐵電記憶體結構能夠藉由對第一電極結構104施加對應的電壓（例如，在第一鐵電結構106兩端施加電壓以設定第一鐵電結構106的極化狀態）以程式化為高導電態或低導電態。舉例而言，將第一電壓（例如，正電壓脈衝）施加到第一電極結構104（例如，透過電性耦合到第一電極結構104的金屬內連線）以將第一鐵電結構106設置為第一極化狀態，藉此將多通道鐵電記憶體結構程式化為高導電狀態。另一方面，將第二電壓（例如，負電壓脈衝）施加到第一電極結構104以將第一鐵電結構106設置為第二極化狀態，藉此將多通道鐵電記憶體結構程式化為低導電狀態。多通道鐵電記憶體結構可以藉由將讀取電壓施加到第一電極結構104以感測多通道鐵電記憶體結構的導電狀態（例如，藉由感測負數個選擇性導電通道122的導電度）來讀取。
因為通道結構110包括複數個個別的通道結構116（以及複數個選擇性導電通道122），多通道鐵電結構可以具有較高的I ON/I OFF比例（例如，高於一般的鐵電記憶體單元）。在一些實施例中，由於複數個個別的通道結構116（以及複數個選擇性導電通道122）增加I ON及/或減少I OFF，鐵電記憶體單元可以具有較高的I ON/I OFF比例。因此，多通道鐵電記憶體結構可以增加鐵電記憶體所可以採用的應用（例如，高速資料應用、極低功率應用等）。
第2圖繪示出第1圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖200。
如第2圖的剖面圖200所示，第一電極結構104埋置於基板102中。在一些實施例中，第一電極結構104具有與基板102的上表面共平面的上表面。基板102可以是或包括例如：低介電常數介電質（例如，具有小於約3.9的介電常數的介電材料）、氧化物（例如，二氧化矽（SiO 2））、氮化物（例如，氮化矽（SiN））、氮氧化物（例如，氮氧化矽（SiON））、未摻雜的矽酸鹽玻璃（undoped silicate glass，USG）、摻雜的二氧化矽（例如，碳摻雜的二氧化矽）、硼矽酸鹽玻璃（borosilicate glass，BSG）、磷矽酸鹽玻璃（phosphoric silicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、氟矽酸鹽玻璃（fluorinated silicate glass，FSG）、旋塗式玻璃（spin-on glass，SOG）、氟摻雜的二氧化矽、有機矽酸鹽玻璃（organosilicate glass，OSG）、碳摻雜的氧化物（carbon-doped oxide，CDO）、多孔（porous）二氧化矽、多孔OSG、多孔CDO、旋塗式有機聚合物介電質、旋塗矽基聚合物介電質、任何類型的半導體本體（例如，矽（Si）、鍺（Ge）、矽鍺（SiGe）、單晶矽/CMOS塊體（bulk）、III-V半導體等）、一些其他適合的材料、或前述之組合。在一些實施例中，基板102是金屬間介電（intermetal dielectric，IMD）層。
第一電極結構104可以是或包括，例如鉑（Pt）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、鎢（W）、氮化鎢（WN）、金（Au）、鐵（Fe）、鎳（Ni）、鈚（Be）、鉻（Cr）、鈷（Co）、銻（Sb）、銥（Ir）、鉬（Mo）、鋨（Os）、釷（Th）、釩（V）、一些其他的金屬或金屬氮化物、或前述之組合。在一些實施例中，第一電極結構104被稱為第一閘極電極。
在一些實施例中，緩衝層202設置於第一電極結構104及基板102上方（例如，設置於第一電極結構104的第一側以及基板102的第一側）。在其他的實施例中，省略緩衝層202。緩衝層202可以至少部分地上覆（overlie）第一電極結構104。緩衝層202可以是或包括例如：氧化鉭（Ta 2O 5）、氧化鉀（K 2O）、氧化銣（Rb 2O）、氧化鍶（SrO）、氧化鋇（B aO）、非晶氧化釩（amorphous vanadium oxide，a-V 2O 3）、非晶氧化鉻（amorphous chromium oxide，a-Cr 2O 3）、非晶氧化鎵（amorphous gallium oxide，a-Ga 2O 3）、非晶氧化鐵（amorphous iron oxide，Fe 2O 3）、非晶氧化鈦（amorphous titanium oxide，a-Ti 2O 3）、非晶氧化銦（amorphous indium oxide，a-In 2O 3）、氧化鋁釔（YAlO 3）、氧化鉍（Bi 2O 3）、氧化鐿（Yb 2O 3）、氧化鏑（Dy 2O 3）、氧化釓（Gd2O 3）、氧化鍶鈦（SrTiO 3）、氧化鏑鈧（DyScO 3）、氧化鋱鈧（TbScO 3）、氧化釓鈧（GdScO 3）、氧化釹鈧（NdScO 3）、氧化釹鎵（NdGaO 3）、氧化鑭鍶鋁鉭（lanthanum strontium aluminum tantalum oxide，LSAT）、氧化鑭鍶錳（lanthanum strontium manganese oxide，LSMO）等。在一些實施例中，緩衝層202具有約0.5奈米（nm）及約5nm之間的厚度。
第一鐵電結構106設置於緩衝層202上方（例如，設置於緩衝層202的第一側）。第一鐵電結構106可以至少部分地上覆緩衝層202。第一鐵電結構106可以是或包括例如：氧化鉿鋯（HfZrO）、鈧摻雜氮化鋁（AlScN）、一些其他的鐵電材料、或前述之組合。在一些實施例中，第一鐵電結構106是氧化鉿鋯（HfZrO）。第一鐵電結構106可以是氧化鉿鋯（HfZrO）且包括氧空缺。在一些實施例中，第一鐵電結構106是氧化鉿鋯（HfZrO），其摻雜有鋁（Al）、矽（Si）、鑭（La）、鈧（Sc）、鈣（Ca）、鋇（Ba）、釓（Gd）、釔（Y）、鍶（Sr）等。在一些實施例中，第一鐵電結構106可以具有約0.1nm及約100nm之間的厚度。在一些實施例中，第一鐵電結構106被稱為第一鐵電記憶體結構。
在一些實施例中，第一鐵電結構106是氧化鉿鋯（Hf xZr 1-xO y），且X介於0及1之間。在進一步的實施例中，第一鐵電結構106是氧化鉿鋯（Hf 0.5Zr 0.5O 2）。在更進一步的實施例中，第一鐵電結構106可以具有四個不同的晶相：斜方晶相（orthorhombic phase，o-phase）、單斜晶相（monoclinic phase，m-phase）、四方晶相（tetragonal phase，t-phase）、及立方晶相（cubic phase）。在更進一步的實施例中，單斜晶相可以少於第一鐵電結構106的四個晶相的組合的百分之五十（50%）。
第一阻擋結構108鉛直上設置於第一鐵電結構106與通道結構110之間。第一阻擋結構108鉛直上設置於上述一對S/D結構120與第一鐵電結構106之間。第一阻擋結構108鉛直上將通道結構110及上述一對S/D結構120與第一鐵電結構106分隔。第一阻擋結構108至少部分地上覆第一鐵電結構106。第一阻擋結構108將第一鐵電結構106與通道結構110電性隔離。在一些實施例中，第一阻擋結構108可以減少（來自通道結構110的）漏電流及/或減少通道結構110中的氧空缺。
第一阻擋結構108可以是或包括例如：氧化鉿（HfO 2）、矽摻雜氧化鉿（silicon doped hafnium oxide，HSO）氧化鉿鋯（HfZrO）、氧化矽（SiO 2）、氧化鋁（Al 2O 3）、氧化釔（Y 2O 3）、氧化鋯（ZrO 2）、氧化鎂（MgO）等。在一些實施例中，第一阻擋結構108可以包括矽（Si）、鎂（Mg）、鋁（Al）、釔（Y）、氧化釔（Y 2O 3）、鑭（La）、鍶（Sr）、釓（Gd）、氮（N）、鈧（Sc）、鈣（Ca）等。在一些實施例中，第一阻擋結構108具有約0.1nm及約10nm之間的厚度。在一些實施例中，第一阻擋結構108是矽摻雜氧化鉿（HSO）且包括至少10%的矽原子。在一些實施例中，第一阻擋結構108是雙層結構且包括矽摻雜氧化鉿（HSO）層及氧化鉿鋯（HfZrO）層。在這樣的實施例中，氧化鉿鋯（HfZrO）層可以具有約1nm的厚度。
通道結構110包括複數個個別的通道結構116以及複數個絕緣體結構118。複數個個別的通道結構116以及複數個絕緣體結構118垂直交互堆疊。複數個個別的通道結構116以及複數個絕緣體結構118設置於第一阻擋結構108上方（例如，第一阻擋結構108的第一側）。複數個個別的通道結構116以及複數個絕緣體結構118可以至少部分地上覆第一阻擋結構108。
複數個個別的通道結構116是或包括半導體材料。在一些實施例中，複數個通道結構116是或包括例如：氧化銦鎵鋅（indium gallium zinc oxide，IGZO）；非晶氧化銦鎵鋅（amorphous indium gallium zinc oxide，a-IGZO）；矽（Si）；矽鍺（SiGe）；III-V族半導體；砷化鎵（GaAs）；砷化鎵銦（GaAsIn）；II-VI族半導體；氧化鋅（ZnO）；氧化鎂（MgO）、氧化釓（GdO）；氧化鎵（GaO）；氧化銦（InO）；化合物半導體；非晶矽（amouphous silicon，a-Si）；多晶矽；或一些其他適合的材料。在一些實施例中，複數個個別的通道結構116具有約0.1及約100nm之間的厚度。在一些實施例中，複數個個別的通道結構116中的各個可以具有相同的化學成分。
複數個絕緣體結構118將複數個個別的通道結構116彼此電性隔離。複數個絕緣體結構118是或包括例如：氧化鋁（Al 2O 3）、氧化矽（SiO 2）、氧化鎂（MgO）、氧化鈣（CaO）、氧化釔（Y 2O 3）、氧化鋯（ZrO 2）、氧化鉿（HfO 2）、氧化鋯矽（ZrSiO 4）、氧化鉿矽（HfSiO 4）等。在一些實施例中，複數個絕緣體結構118可以以矽（Si）、鎂（Mg）、鋁（Al）、鑭（La）、鍶（Sr）、釓（Gd）、氮（N）、鈧（Sc）、鈣（Ca）、或類似物摻雜。在一些實施例中，複數個絕緣體結構118可以是包括矽（Si）、鎂（Mg）、鋁（Al）、鑭（La）、鍶（Sr）、釓（Gd）、氮（N）、鈧（Sc）、鈣（Ca）、或類似物的化合物。在一些實施例中，複數個絕緣體結構118具有約0.1nm及約20nm之間的厚度。在進一步的實施例中，通道結構110具有約3nm及約200nm之間的厚度（例如，複數個個別的通道結構116以及複數個絕緣體結構118的厚度的組合）。在一些實施例中，複數個絕緣體結構118中的各個具有相同的化學成分。
鈍化結構112可以至少部分地上覆通道結構110。鈍化結構112可以是或包括例如：氧化矽（SiO 2）、氧化鋁（Al 2O 3）、低介電常數介電質、一些其他的介電材料、或前述之組合。
上述一對S/D結構120垂直延伸穿過鈍化結構112。上述一對S/D結構120可以垂直延伸穿過第一介電層114。上述一對S/D結構120至少部分地垂直延伸穿過通道結構110。在一些實施例中，上述一對S/D結構120延伸穿過（例如，完全穿過）通道結構110，使得第一S/D結構120a的下表面以及第二S/D結構120b的下表面接觸（例如，直接接觸）第一阻擋結構108。上述一對S/D結構120可以至少部分地上覆第一阻擋結構108。上述一對S/D結構120可以是或包括例如：鋁（Al）、鈦（Ti）、鉭（Ta）、鎢（W）、金（Au）、釕（Ru）、一些其他的導電材料、或前述之組合。
第一介電層114設置於通道結構110上方。鈍化結構112可以鉛直上設置於通道結構110與第一介電層114之間。第一介電層114可以是或包括例如：低介電常數介電質、氧化物（例如，SiO 2）、氮化物（例如，SiN）、氮氧化物（例如，SiON）、未摻雜的矽酸鹽玻璃（USG）、摻雜的二氧化矽（例如，碳摻雜的二氧化矽）、硼矽酸鹽玻璃（BSG）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、氟矽酸鹽玻璃（FSG）、旋塗式玻璃（SOG）、氟摻雜的二氧化矽、有機矽酸鹽玻璃（OSG）、碳摻雜的氧化物（CDO）、多孔二氧化矽、多孔OSG、多孔CDO、旋塗式有機聚合物介電質、旋塗矽基聚合物介電質、或類似物。在一些實施例中，第一介電層114是IMD層。在進一步的實施例中，上述一對S/D結構120的上表面可以與第一介電層114的上表面實質上共平面。
為了圖式的簡化，複數個選擇性導電通道122（參見第1圖）並未繪示於第2圖的剖面圖200中（或後續圖式中）。然而，將理解的是，複數個選擇性導電通道122分別設置於複數個個別的導電結構116中。此外，雖然第2圖的剖面圖200繪示出複數個個別的通道結構116包括4個個別的通道結構（例如，第一個別的通道結構116a、第二個別的通道結構116b、第三個別的通道結構116c、及第四個別的通道結構116d），將理解的是，複數個個別的通道結構116可以包括一些其他的數目的個別的通道結構。同樣地，雖然第2圖的剖面圖200的複數個絕緣體結構118包括3個絕緣體結構（例如，第一絕緣體結構118a、第二絕緣體結構118b、及第三絕緣體結構118c），將理解的是，複數個絕緣體結構118可以包括一些其他的數目的絕緣體結構。
更具體而言，複數個個別的通道結構116包括N個個別的通道結構，且N是任何大於2的數目。在一些實施例中，N在2及20之間。複數個絕緣體結構118包括N-1個絕緣體結構。舉例而言，如第2圖的剖面圖200所示，N等於4。此外，第一S/D結構120a的下表面以及第二S/D結構120b的下表面兩者設置為比N個個別的通道結構中的至少2個更靠近第一鐵電結構106。舉例而言，如第2圖的剖面圖200所示，第一S/D結構120a的下表面以及第二S/D結構120b的下表面兩者設置為比4個個別的通道結構中的各個更靠近第一鐵電結構106。在一些實施例中，第一S/D結構120a的下表面以及第二S/D結構120b的下表面兩者設置為比3個個別的通道結構中的各個更靠近第一鐵電結構106。在一些實施例中，N-1個絕緣體結構中的各個可以鉛直上設置於N個個別的通道結構中的最上方的個別的通道結構與N個個別的通道結構中的最下方的個別的通道結構之間。
第3圖繪示出第2圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖300。
如第3圖的剖面圖300所示，在一些實施例中，第一晶種層302鉛直上設置於緩衝層202與第一鐵電結構106之間。第一晶種層302被配置以促進第一鐵電結構106的斜方晶相（o-phase）。在一些實施例中，第一晶種層302鉛直上設置於第一電極結構104與第一鐵電結構106之間。在進一步的實施例中，緩衝層202具有第一電極結構104的晶格常數與第一晶種層302的晶格常數之間的晶格常數。
在一些實施例中，第二晶種層304鉛直上設置於第一鐵電結構106與第一阻擋結構108之間。第二晶種層304被配置以促進第一鐵電結構106的斜方晶相（o-phase）。
第一晶種層302及第二晶種層304可以是或包括例如：氧化鋯（ZrO 2）、氧化釔（Y 2O 3）、氧化鋯釔（ZrYO）、氧化鉿（HfO 2）、氧化鋁（Al 2O 3）、氧化鉿鋯（Hf xZr 1-xO y）、一些其他適合的材料、或前述之組合。在一些實施例中，第一晶種層302及第二晶種層304可以是立方相、四方晶相、及/或斜方晶相的氧化鋯（ZrO）；立方相、四方晶相、及/或斜方晶相的氧化鋯釔（ZrYO）；立方相、四方晶相、及/或斜方晶相的氧化鉿（HfO 2）；立方相、四方晶相、及/或斜方晶相的氧化鋁（Al 2O 3）等。在一些實施例中，第一晶種層302可以具有約0.1nm及約5nm之間的厚度。在一些實施例中，第二晶種層304可以具有約0.1nm及約5nm之間的厚度。在一些實施例中，第一晶種層302及/或第二晶種層304可以包括一或多層（例如，多層晶種層）。
也顯示於第3圖的剖面圖300中的是：第一S/D結構120a具有下表面306且第二S/D結構120b具有下表面308。第一S/D結構120a的下表面306以及第二S/D結構120b的下表面308兩者可以鉛直上設置於第一阻擋結構108的上表面310與第一阻擋結構108的下表面312之間。在其他的實施例中，第一S/D結構120a的下表面306以及第二S/D結構120b的下表面308兩者可以與第一阻擋結構108的上表面310共平面。
第4圖繪示出第3圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖400。
如第4圖的剖面圖400所示，在一些實施例中，第一導電結構402及第二導電結構404設置於基板102中。在一些實施例中，第一S/D結構120a電性耦合至第一導電結構402及複數個個別的通道結構116。第二S/D結構120b可以電性耦合至第二導電結構404及複數個個別的通道結構116。在一些實施例中，第一導電結構402及第二導電結構404是內連線結構（例如，銅內連線結構）的導電結構，其至少部分地嵌入基板102。舉例而言，第一導電結構402可以是內連線結構的導電導孔（例如，金屬導孔）或導電絲（wire）（例如，金屬絲）。在一些實施例中，第一導電結構402及第二導電結構404可以是或包括例如：銅（Cu）、鋁（Al）、鎢（W）、鉭（Ta）、鈦（Ti）、金（Au）、一些其他的金屬、或前述之組合。
在一些實施例中，第一S/D結構120a從第一導電結構402垂直延伸到通道結構110。在進一步的實施例中，第一S/D結構120a從第一導電結構402垂直延伸到鈍化結構112。在一些實施例中，第二S/D結構120b從第二導電結構404垂直延伸到通道結構110。在進一步的實施例中，第二S/D結構120b從第二導電結構404垂直延伸到鈍化結構112。在一些實施例中，第一S/D結構120a及/或第二S/D結構120b可以垂直延伸穿過緩衝層202、第一晶種層302、第一鐵電結構106、第二晶種層304、及通道結構110。鈍化層112可以上覆第一S/D結構120a及第二S/D結構120b兩者。
第5圖繪示出第4圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖500。
如第5圖的剖面圖500所示，在一些實施例中，通道結構110設置於鈍化結構112上方。第一阻擋結構108可以設置於通道結構110及上述一對S/D結構120上方。第一晶種層302可以設置於第一阻擋結構108上方。第一鐵電結構106可以設置於第一晶種層302上方。第二晶種層304可以設置於第一鐵電結構106上方。第一電極結構104可以設置於第一鐵電結構106及第二晶種層304上方。第一介電層114可以設置於第一鐵電結構106及第二晶種層304上方。第一電極結構104可以設置於第一介電層114內。第一電極結構104橫向設置於第一S/D結構120a與第二S/D結構120b之間。
第6圖繪示出第4圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖600。
如第6圖的剖面圖600所示，在一些實施例中，第二阻擋結構602設置於通道結構110上方（例如，設置於通道結構110的第一側）。第二鐵電結構604設置於第二阻擋結構602上方（例如，設置於第二阻擋結構602的第一側）。第二阻擋結構602鉛直上設置於第二鐵電結構604與通道結構110之間。通道結構110鉛直上設置於第二鐵電結構604與第一鐵電結構106之間。此外，第二鐵電結構604設置於通道結構110的第一側（例如，頂側），且第一鐵電結構106設置於通道結構的第二側（例如，底側），其與第一側相對。在一些實施例中，第三晶種層606鉛直上設置於第二阻擋結構602與第二鐵電結構604之間。在其他的實施例中，省略第三晶種層606。在一些實施例中，第二鐵電結構604被稱為第二鐵電記憶體結構。
第二電極結構608設置於第二鐵電結構604上方（例如，設置於第二鐵電結構604的第一側）。第二電極結構608橫向設置於第一S/D結構120a與第二S/D結構120b之間。第二電極結構608可以設置於第一介電層114中。在一些實施例中，第二電極結構608也至少部分地設置於鈍化結構112中。在進一步的實施例中，第二電極結構608延伸穿過（例如，完全穿過）鈍化結構112。第二鐵電結構604鉛直上設置於第二電極結構608與通道結構110之間。在一些實施例中，第四晶種層610鉛直上設置於第二鐵電結構604與第二電極結構608之間。在其他的實施例中，省略第四晶種層610。在一些實施例中，第二電極結構608被稱為上電極結構且第一電極結構104被稱為下電極結構。
上述一對S/D結構120垂直延伸穿過鈍化結構112到通道結構110。上述一對S/D結構120垂直延伸穿過第四晶種層610到通道結構110。上述一對S/D結構120垂直延伸穿過第二鐵電結構604到通道結構110。上述一對S/D結構120垂直延伸穿過第三晶種層606到通道結構。上述一對S/D結構120垂直延伸穿過第二阻擋結構602到通道結構110。
第二阻擋結構602可以是或包括例如：氧化鉿（HfO 2）、矽摻雜氧化鉿（HSO）氧化鉿鋯（HfZrO）、氧化矽（SiO 2）、氧化鋁（Al 2O 3）、氧化釔（Y 2O 3）、氧化鋯（ZrO 2）、氧化鎂（MgO）等。在一些實施例中，第二阻擋結構602可以包括矽（Si）、鎂（Mg）、鋁（Al）、釔（Y）、氧化釔（Y 2O 3）、鑭（La）、鍶（Sr）、釓（Gd）、氮（N）、鈧（Sc）、鈣（Ca）等。在一些實施例中，第二阻擋結構602具有約0.1nm及約10nm之間的厚度。在一些實施例中，第二阻擋結構602是矽摻雜氧化鉿（HSO）且包括至少10%的矽原子。在一些實施例中，第二阻擋結構602是雙層結構且包括矽摻雜氧化鉿（HSO）層及氧化鉿鋯（HfZrO）層。在這樣的實施例中，氧化鉿鋯（HfZrO）層可以具有約1nm的厚度。
第三晶種層606及第四晶種層610可以是或包括例如：氧化鋯（ZrO 2）、氧化釔（Y 2O 3）、氧化鋯釔（ZrYO）、氧化鉿（HfO 2）、氧化鋁（Al 2O 3）、氧化鉿鋯（Hf xZr 1-xO y）、一些其他適合的材料、或前述之組合。在一些實施例中，第三晶種層606及第四晶種層610可以是立方相、四方晶相、及/或斜方晶相的氧化鋯（ZrO）；立方相、四方晶相、及/或斜方晶相的氧化鋯釔（ZrYO）；立方相、四方晶相、及/或斜方晶相的氧化鉿（HfO 2）；立方相、四方晶相、及/或斜方晶相的氧化鋁（Al 2O 3）等。在一些實施例中，第三晶種層606可以具有約0.1nm及約5nm之間的厚度。在一些實施例中，第四晶種層610可以具有約0.1nm及約5nm之間的厚度。在一些實施例中，第三晶種層606及/或第四晶種層610可以包括一或多層（例如，多層晶種層）。
第二鐵電結構604可以是或包括例如：氧化鉿鋯（HfZrO）、鈧摻雜氮化鋁（AlScN）、一些其他的鐵電材料、或前述之組合。在一些實施例中，第二鐵電結構604是氧化鉿鋯（HfZrO）。第二鐵電結構604可以是氧化鉿鋯（HfZrO）且包括氧空缺。在一些實施例中，第二鐵電結構604是氧化鉿鋯（HfZrO），其摻雜有鋁（Al）、矽（Si）、鑭（La）、鈧（Sc）、鈣（Ca）、鋇（Ba）、釓（Gd）、釔（Y）、鍶（Sr）等。在一些實施例中，第二鐵電結構604可以具有約0.1nm及約100nm之間的厚度。
在一些實施例中，第二鐵電結構604是氧化鉿鋯（Hf xZr 1-xO y），且X介於0及1之間。在進一步的實施例中，第二鐵電結構604是氧化鉿鋯（Hf 0.5Zr 0.5O 2）。在更進一步的實施例中，第二鐵電結構604可以具有四個不同的晶相：斜方晶相（o-phase）、單斜晶相（m-phase）、四方晶相（t-phase）、及立方晶相（cubic phase）。在更進一步的實施例中，單斜晶相可以少於第二鐵電結構604的四個晶相的組合的百分之五十（50%）。
第二電極結構608可以是或包括例如：鉑（Pt）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、鎢（W）、氮化鎢（WN）、金（Au）、鐵（Fe）、鎳（Ni）、鈚（Be）、鉻（Cr）、鈷（Co）、銻（Sb）、銥（Ir）、鉬（Mo）、鋨（Os）、釷（Th）、釩（V）、一些其他的金屬或金屬氮化物、或前述之組合。在一些實施例中，第二電極結構608被稱為第二閘極電極。在一些實施例中，第6圖的剖面圖600所繪示的結構被稱為雙閘極、多通到鐵電記憶鐵結構（例如，雙閘極、多通到鐵電記憶體單元）。
第7圖繪示出第4圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖700。
如第7圖的剖面圖700所示，通道結構110設置於第一浮動電極結構702上方。第一浮動電極結構702鉛直上設置於第一阻擋結構108與第一鐵電結構106之間。在一些實施例中，第一浮動電極結構702鉛直上設置於第一阻擋結構與第二晶種層304之間。第一浮動電極結構702可以是或包括例如：鈦（Ti）、氮化鈦（TiN）、鎢（W）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、鉑（Pt）、金（Au）等。在一些實施例中，第一浮動電極702具有約1nm及約50nm之間的厚度。在一些實施例中，第7圖的剖面圖700所繪示的結構被稱為金屬－鐵電－金屬－絕緣體－半導體（MFMIS）鐵電記憶體結構（例如，金屬－鐵電－金屬－絕緣體－半導體鐵電隨機存取記憶體（MFMIS ReRAM）單元）。
第8圖繪示出第7圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖800。
如第8圖的剖面圖800所示，在一些實施例中，通道結構110鉛直上設置於第一浮動電極結構702與第二鐵電結構604之間。第二阻擋結構602可以鉛直上設置於第一浮動電極702與第二鐵電結構604之間。
第9圖繪示出第8圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖900。
如第9圖的剖面圖900所示，第二浮動電極結構902設置於通道結構110上方。第二浮動電極結構902鉛直上設置於第二阻擋結構602與第二鐵電結構604之間。在一些實施例中，第二浮動電極結構902鉛直上設置於第二阻擋結構602與第三晶種層606之間。第二浮動電極結構902可以是或包括例如：鈦（Ti）、氮化鈦（TiN）、鎢（W）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、鉑（Pt）、金（Au）等。在一些實施例中，第二浮動電極902具有約1nm及約50nm之間的厚度。
複數個間隔物結構904設置於通道結構110上方（例如，通道結構110的第一側）。舉例而言，第一間隔物結構904a及第二間隔物結構904b設置於通道結構110上方。複數個間隔物結構904上覆上述一對S/D結構120的下部906。舉例而言，第一間隔物結構904a上覆第一S/D結構120a的下部906a，且第二間隔物結構904b上覆第二S/D結構120b的下部906b。在一些實施例中，上述一對S/D結構120的下部906比上述一對S/D結構120的上部908更寬（例如，具有更大的寬度）。舉例而言，第一S/D結構120a的上部908a上覆第一S/D結構120a的下部906a，且第二S/D結構120b的上部908b上覆第二S/D結構120b的下部906b。第一S/D結構120a的下部906a的寬度（例如，相對的側壁之間的距離）大於第一S/D結構120a的上部908a的寬度，且第二S/D結構120b的下部906b的寬度大於第二S/D結構120b的上部908b的寬度。第一S/D結構120a的上部908a可以具有一側壁，其與第一S/D結構120a的下部906a的對應的側壁橫向偏移。第二S/D結構120b的上部908b也可以具有一側壁，其與第二S/D結構120b的下部906b的對應的側壁橫向偏移。
複數個間隔物結構904沿著上述一對S/D結構120的上部908的側壁設置。複數個間隔物結構904沿著上述一對S/D結構120的上部908的側壁垂直延伸複數個間隔物結構904橫向設置於上述一對S/D結構120的上部908與周圍的結構部件之間（例如，第二鐵電結構604、第二浮動電極結構902、第二電極結構608、第三晶種層606、第四晶種層610、鈍化結構112等）。複數個間隔物結構904被配置以將上述S/D結構120與第二浮動電極結構902（例如，第二浮動電極結構902的中心部）電性隔離。
舉例而言，第一間隔物結構904a沿著第一S/D結構120a的上部908a的外側壁設置。第一間隔物結構904a沿著第一S/D結構120a的上部908a的外側壁垂直延伸。第一間隔物結構904a橫向設置於第一S/D結構120a的上部908a與第二浮動電極結構902之間，且第一間隔物結構904a將第一S/D結構120a與第二浮動電極結構902（例如第二浮動電極結構902的中心部）電性隔離。同樣地，第二間隔物結構904b沿著第二S/D結構120b的上部908b的外側壁設置。第二間隔物結構904b沿著第二S/D結構120b的上部908b的外側壁垂直延伸。第二間隔物結構904b橫向設置於第一S/D結構120b的上部908b與第二浮動電極結構902之間，且第二間隔物結構904b將第二S/D結構120b與第二浮動電極結構902（例如第二浮動電極結構902的中心部）電性隔離。
在一些實施例中，複數個間隔物結構904垂直延伸穿過鈍化結構112。複數個間隔物結構904可以垂直延伸穿過第四晶種層604。複數個間隔物結構904可以垂直延伸穿過第二鐵電結構604。複數個間隔物結構904可以垂直延伸穿過第三晶種層606。複數個間隔物結構904垂直延伸穿過第二浮動電極結構902。在一些實施例中，複數個間隔物結構904垂直延伸穿過第二阻擋結構602。
第二電極結構608橫向設置於第一間隔物結構904a與第二間隔物結構904b之間。在一些實施例中，部分的鈍化結構112橫向設置於（例如，直接橫向設置於）複數個間隔物結構904與第二電極結構608之間。在其他的實施例中，複數個間隔物結構904可以接觸（例如，直接接觸）第二電極結構608。複數個間隔物結構904可以是或包括例如：氧化物（例如，SiO 2）、氮化物（例如，SiN）、氮氧化物（例如，SiON）、一些其他的介電材料、或前述之組合。
第10圖繪示出第9圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖1000。
如第10圖的剖面圖1000所示，金屬結構1002可以設置於第二鐵電結構604上方（例如，第二鐵電結構604的第一側）。金屬結構1002鉛直上設置於第二電極結構608與第二鐵電結構604之間。金屬結構1002也鉛直上設置於第一介電層114與第二鐵電結構604之間。在一些實施例中，金屬結構1002鉛直上設置於第二電極結構608（及第一介電層114）與第四晶種層610之間。金屬結構1002電性耦合至第二電極結構608。
複數個間隔物結構904垂直延伸穿過金屬結構1002。上述一對S/D結構120也垂直延伸穿過金屬結構1002。複數個間隔物結構904橫向設置於上述一對S/D結構120與金屬結構1002（例如，金屬結構1002的中心部）之間。複數個間隔物結構904被配置以將上述一對S/D結構120與金屬結構1002（例如金屬結構1002的中心部）電性隔離。金屬結構1002可以是或包括例如：銅（Cu）、鋁（Al）、鉑（Pt）、鈦（Ti）、鉭（Ta）、鎢（W）、金（Au）、一些其他的金屬材料、或前述之組合。在一些實施例中，第10圖的剖面圖1000中所繪示的結構被稱為雙MFMIS鐵電記憶體結構（例如，雙MFMIS FeRAM單元）。
第11圖繪示出第10圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖1100。
如第11圖的剖面圖1100所示，複數個間隔物結構904可以沿著上述一對S/D結構120的相對的側壁垂直延伸。舉例而言，第一間隔物結構904a可以沿著第一S/D結構120a的上部908a的第一側壁垂直延伸且沿著第一S/D結構120a的上部908a的第二側壁垂直延伸，其中上述第二側壁與第一S/D結構120a的上部908a的第一側壁相對。在一些實施例中，複數個間隔物結構904分別在上述一對S/D結構120周圍以封閉環狀路徑（closed loop paths）橫向延伸。舉例而言，第一間隔物結構904a在第一S/D結構120a周圍以封閉環狀路徑橫向延伸。在一些實施例中，第一S/D結構120a可以具有相對的側壁，其與第一S/D結構120a的下部906a的對應的相對的側壁橫向偏移。在一些實施例中，第二S/D結構120b的上部908b也可以具有相對的側壁，其與第二S/D結構120b的下部906b的對應的相對的側壁橫向偏移。
也顯示於第11圖的剖面圖1100的是，多通道鐵電記憶體結構具有中心部1102、第一周邊區1104、及第二周邊區1106。中心區1102橫向設置於第一周邊區1104與第二周邊區1106之間。中心區1102橫向設置於第一S/D結構120a與第二S/D結構120b之間。中心區1102橫向延伸於第一S/D結構120a（及第一間隔物結構904a）與第二S/D結構120b之間（及第二間隔物結構904b）。第一S/D結構120a橫向設置於中心區1102與第一周邊區1104之間。第二S/D結構120b橫向設置於中心區1102與第二周邊區1106之間。第一S/D結構120a、第一間隔物結構904a、中心區1102、第二間隔物結構904b、及第二S/D結構120b橫向設置於第一周邊區1104與第二周邊區1106之間。
通道結構110、第二阻擋結構602、第二浮動電極結構902、第三晶種層606、第二鐵電結構604、第四晶種層610、及/或金屬結構1002（或鈍化結構112）可以分別設置於中心區1102、第一周邊區1104、及第二周邊區1106中。通道結構110、第二阻擋結構602、第二浮動電極結構902、第三晶種層606、第二鐵電結構604、第四晶種層610、及/或金屬結構1002（或鈍化結構112）具有對應其所配置的區域的部分。
舉例而言，通道結構110具有中心部、第一周邊部、及第二周邊部。通道結構110的中心部包括設置於中心區1102中的部分的通道結構110。通道結構110的第一周邊區包括設置於第一周邊區1104中的部分的通道結構110。通道結構110的第二周邊區包括設置於第二周邊區1106中的部分的通道結構110。更具體而言，複數個個別的通道結構116以及複數個絕緣體結構118各具有設置於中心區1102中的中心部、各具有設置於第一周邊區1104中的第一周邊部、且各具有設置於第二周邊區1106中的第二周邊部。通道結構110的中心部在第一S/D結構120a（及第一間隔物結構904a）與第二S/D結構120b（及第二間隔物結構904b）之間橫向延伸。第一S/D結構120a、第一間隔物結構904a、中心區1102、第二間隔物結構904b、及第二S/D結構120b橫向設置於通道結構110的第一周邊部與通道結構110的第二周邊部之間。
也顯示於第11圖的剖面圖1100的是，第二介電層1108設置於基板102上方。緩衝層202、第一晶種層302、第一鐵電結構106、第二晶種層304、第一浮動電極702、及第一阻擋結構108可以設置於第二介電層1108中。第三介電層1110設置於第二介電層1108上方。通道結構110可以設置於第三介電層1110中。第一介電層114設置於第三介電層1110上方。在一些實施例中，第二阻擋結構602、第二浮動電極結構902、第三晶種層606、第二鐵電結構604、第四晶種層610、金屬結構1002、鈍化結構112、第二電極結構608、一對S/D結構120、及複數個間隔物結構904可以設置於第一介電層114中。
在一些實施例中，第四介電層1112設置於第一介電層114、上述一對S/D結構120、及第二電極結構608上方。第三導電結構1114、第四導電結構1116、及第五導電結構1118設置於第四介電層1112中。第一S/D結構120a電性耦合至第三導電結構1114。第二S/D結構120b電性耦合至第四導電結構1116。第五導電結構1118電性耦合至第二電極結構608。
在一些實施例中，第三導電結構1114、第四導電結構1116、及第五導電結構1118是內連線結構（例如，銅內連線結構）的導電結構，內連線結構至少部分地嵌入基板102、第一介電層114、第二介電層1108、第三介電層1110、及第四介電層1112中。舉例而言，第三導電結構1114可以是內連線結構的導電導孔（例如，金屬導孔）或導電絲（例如，金屬絲）。
在一些實施例中，第三導電結構1114、第四導電結構1116、及第五導電結構1118可以是或包括例如：銅（Cu）、鋁（Al）、鎢（W）、鉭（Ta）、鈦（Ti）、金（Au）、一些其他的金屬、或前述之組合。第二介電層1108、第三介電層1110、及第四介電層1112可以是或包括例如：低介電常數介電質、氧化物（例如，SiO 2）、氮化物（例如，SiN）、氮氧化物（例如，SiON）、未摻雜的矽酸鹽玻璃（USG）、摻雜的二氧化矽（例如，碳摻雜的二氧化矽）、硼矽酸鹽玻璃（BSG）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、氟矽酸鹽玻璃（FSG）、旋塗式玻璃（SOG）、氟摻雜的二氧化矽、有機矽酸鹽玻璃（OSG）、碳摻雜的氧化物（CDO）、多孔二氧化矽、多孔OSG、多孔CDO、旋塗式有機聚合物介電質、旋塗矽基聚合物介電質、或類似物。在一些實施例中，第二介電層1108、第三介電層1110、及第四介電層1112可以是IMD層。
第12~29圖繪示出用於形成包括多通道鐵電記憶體結構的積體晶片（IC）的方法的一些實施例的一系列的剖面圖1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200、2300、2400、2500、2600、2700、2800、2900。雖然第12~29圖是參考一方法來描述，應理解的是，第12~29圖中所示的結構並不限於上述方法，而是可以獨立於上述方法。
如第12圖的剖面圖1200所示，第一電極結構104形成於基板102中。在一些實施例中，用於形成第一電極結構104的製程包括：在開口102中形成開口（例如，透過光微影/蝕刻製程）；在開口中以及基板102的上表面上方沉積導電層；以及平坦化導電層以將導電層局部化於開口。然而，其他適合的製程是可以接受的。導電層可以藉由以下來沉積，例如化學氣相沉積（chemical vapor deposition，CVD）、化學氣相沉積（physical vapor deposition，PVD）、原子層沉積（atomic layer deposition，ALD）、濺鍍、電化學鍍（electrochemical plating）、無電鍍（electroless plating）、一些其他的沉積製程、或前述之組合。將理解的是，在一些實施例中，第一電極結構104及基板102如以上圖式所描述。也將理解的是，可以形成第一電極結構104以使第一電極結構104電性耦合至下方的導電部件（例如，銅內連線結構的導電部件）。
如第13圖的剖面圖1300所示，在第一電極結構104及基板102上方形成緩衝層202。在一些實施例中，省略緩衝層202的形成。在一些實施例中，用於形成緩衝層202的製程包括在第一電極結構104及基板102上沉積緩衝層202。緩衝層202可以藉由以下來沉積，例如CVD、PVD、ALD、脈衝雷射沉積（pulsed laser deposition，PLD）、一些其他的沉積製程、或前述之組合。將理解的是，在一些實施例中，緩衝層202如以上圖式所描述。
如第14圖的剖面圖1400所示，在緩衝層202上方形成第一晶種層302。在一些實施例中，省略第一晶種層302的形成。在一些實施例中，緩衝層202是以介於第一晶種層302的晶格常數與第一電極結構104的晶格常數之間的晶格常數形成。在一些實施例中，用於形成第一晶種層302的製程包括在緩衝層202上沉積第一晶種層302。第一晶種層302可以藉由以下來沉積，例如CVD、PVD、ALD、一些其他的沉積製程、或前述之組合。將理解的是，在一些實施例中，第一晶種層302如以上圖式所描述。
如第15圖的剖面圖1500所示，第一鐵電結構106形成於第一晶種層302上方。在一些實施例中，第一晶種層302被配置以促進第一鐵電結構106的斜方晶相。在一些實施例中，用於形成第一鐵電結構106的製程包括在第一晶種層302上沉積第一鐵電結構106。第一鐵電結構106可以藉由以下來沉積，例如ALD、PVD、CVD、一些其他的沉積製程、或前述之組合。將理解的是，在一些實施例中，第一鐵電結構106如以上圖式所描述。
在一些實施例中，第一鐵電結構106是藉由使用一或多個前驅物（例如，固態前驅物）來沉積。用於沉積第一鐵電結構106的一或多個前驅物可以是或包括例如：氯化鉿（HfCl 4）、雙(甲基-η5-環戊二烯基)二甲基鉿（Hf[C 5H 4(CH 3)] 2(CH 3) 2）、雙(甲基-η5-環戊二烯基)甲氧基甲基鉿（HfCH 3(OCH 3)[C 2H 5(CH 3)] 2）、四(二甲基氨基)鉿(IV)（Hf(N(CH 3) 2) 4）、四(乙基甲基氨基)鉿(IV)（Hf(N(CH 3(C 2H 5))) 4）、氯化鋯（ZrCl 4）、四級丁醇鋯(IV)（Zr[OC(CH 3) 3] 4）、雙(甲基-η5-環戊二烯基) 甲氧基甲基鋯（Zr(CH 3C 5H 4) 2CH 3OCH 3）、四(二甲基氨基)鋯(IV)（Zr(N(CH 3) 2) 4）、四(乙基甲基氨基)鋯(IV)（Zr(N(CH 3(C 2H 5))) 4）、一些其他適合的前驅物、或前述之組合。
如第16圖的剖面圖1600所示，在第一鐵電結構106上方形成第二晶種層304。在一些實施例中，省略第二晶種層304的形成。第二晶種層304可以以與第一晶種層302實質上類似的方式形成。將理解的是，在一些實施例中，第二晶種層304如以上圖式所描述。
如第17圖的剖面圖1700所示，在第二晶種層304上方形成第一浮動電極結構702。在一些實施例中，用於形成第一浮動電極結構702的製程包括在第二晶種層304上沉積第一浮動電極結構702。第一浮動電極結構702可以藉由以下來沉積，例如ALD、PVD、CVD、濺鍍、電化學鍍、無電鍍、一些其他的沉積製程、或前述之組合。將理解的是，在一些實施例中，第一浮動電極結構702如以上圖式所描述。
如第18圖的剖面圖1800所示，在第一浮動電極結構702上方形成第一阻擋結構108。在一些實施例中，用於形成第一阻擋結構108的製程包括在第一浮動電極結構702上沉積或成長第一阻擋結構108。第一阻擋結構可以藉由以下來沉積或成長，例如ALD、PVD、CVD、熱氧化、一些其他的沉積製程、或前述之組合。將理解的是，在一些實施例中，第一阻擋結構108如以上圖式所描述。
如第19圖的剖面圖1900所示，在第一阻擋結構108上方形成膜層堆疊1901。膜層堆疊1901包括複數個個別的通道層1902以及複數個絕緣體層1904。複數個個別的通道層1902以及複數個絕緣體層1904垂直交替堆疊。舉例而言，複數個個別的通道層1902的第一個個別的通道層設置於第一阻擋結構108上方，複數個絕緣體層1904的第一個絕緣體層設置於第一個個別的通道層上方，複數個個別的通道層1902的第二個個別的通道層設置於第一個絕緣體層上方，複數個絕緣體層1904的第二個絕緣體層設置於第二個個別的通道層上方，依此類推。複數個個別的通道層1902的各個個別的通道層與相鄰的個別的通道層以複數個絕緣體層1904中的對應的一個分隔。複數個絕緣體層1904將複數個個別的通道層1902彼此電性隔離。
複數個個別的通道層1902是或包括半導體材料。在一些實施例中，複數個個別的通道層1902是或包括例如：氧化銦鎵鋅（IGZO）；非晶氧化銦鎵鋅（a-IGZO）；矽（Si）；矽鍺（SiGe）；III-V族半導體；砷化鎵（GaAs）；砷化鎵銦（GaAsIn）；II-VI族半導體；氧化鋅（ZnO）；氧化鎂（MgO）、氧化釓（GdO）；氧化鎵（GaO）；氧化銦（InO）；化合物半導體；非晶矽（a-Si）；多晶矽；或一些其他適合的材料。在一些實施例中，複數個個別的通道層1902被形成為具有約0.1nm及約100nm之間的厚度。
複數個絕緣體層1904是或包括例如：氧化鋁（Al 2O 3）、氧化矽（SiO 2）、氧化鎂（MgO）、氧化鈣（CaO）、氧化釔（Y 2O 3）、氧化鋯（ZrO 2）、氧化鉿（HfO 2）、氧化鋯矽（ZrSiO 4）、氧化鉿矽（HfSiO 4）等。在一些實施例中，複數個絕緣體層1904可以以矽（Si）、鎂（Mg）、鋁（Al）、鑭（La）、鍶（Sr）、釓（Gd）、氮（N）、鈧（Sc）、鈣（Ca）、或類似物摻雜。在一些實施例中，複數個絕緣體層1904可以是包括矽（Si）、鎂（Mg）、鋁（Al）、鑭（La）、鍶（Sr）、釓（Gd）、氮（N）、鈧（Sc）、鈣（Ca）、或類似物的化合物。在一些實施例中，複數個絕緣體層1904被形成為具有約0.1nm及約20nm之間的厚度。
在一些實施例中，用於形成膜層堆疊1901的製程包括以交替的方式沉積複數個個別的通道層1902以及複數個絕緣體層1904。舉例而言，在第一阻擋結構108上沉積複數個個別的通道層1902的第一個個別的通道層，接著在第一個個別的通道層上沉積複數個絕緣體層1904的第一個絕緣體層，接著在第一個絕緣體層上沉積複數個個別的通道層1902的第二個個別的通道層，接著在第二個個別的通道層上沉積複數個絕緣體層1904的第二個絕緣體層，依此類推。複數個個別的通道層1902以及複數個絕緣體層1904可以藉由以下來沉積，例如ALD、CVD、PVD、一些其他的沉積製程、或前述之組合。
在一些實施例中，複數個個別的通道層1902以及複數個絕緣體層1904是藉由一或多個前驅物來沉積（例如，固態前驅物）。用於沉積複數個個別的通道層1902的一或多個前驅物可以是或包括例如：三甲基銦（trimethyl-indium，TMIn）、三乙基銦（trimethyl-indium，TEIn）、環戊二烯基銦（C 5H 5In）、雙(三甲基甲矽烷基)胺二甲基銦（C 8H 24InNSi 2）、二甲基氨基丙基銦二甲基（C 7H 18InN）、三乙基鎵（Ga(C 2H 5) 3）、三甲胺鎵（gallium trimethylamine，Ga(NMe) 3）、乙烯丙酮鎵（gallium acetylacetonate，Ga(acac) 3）、一碘化鎵（gallium monoiodide，GaCp*）、三甲基鎵（trimethylgallium，TMGA）、三(二甲基氨基)鎵(III)（tris(dimethylamido)gallium(III)，Ga 2(NMe 2) 6）、乙酸鋅（Zn(CH₃CO₂)₂）、二甲基鋅（Zn(CH₃)₂）、二乙基鋅（(C₂H₅)₂Zn）、甲基鋅異丙醇（(CH 3)Zn(OCH(CH 3) 2)）、一些其他適合的前驅物、或前述之組合。用於沉積複數個絕緣體層1904的一或多個前驅物可以是或包括例如：(3-氨基丙基)三乙氧基矽烷 （H 2N(CH 2) 3Si(OC 2H 5) 3）、N-二級丁基(三甲基矽烷基)胺（C 7H 19NSi）、氯代五甲基二矽烷（(CH 3) 3SiSi(CH 3) 2Cl）、1,2-二氯四甲基二矽烷（[ClSi(CH 3) 2] 2）、1,3-二乙基-1,1,3,3-四甲基二矽氮烷（C 8H 23NSi 2）、十二甲基環己矽烷（(Si(CH 3) 2) 6）、六甲基二矽烷 （(Si(CH 3) 3) 2）、六甲基二矽氮烷 （(CH 3) 3SiNHSi(CH 3) 3）、2,4,6,8,10-五甲基環五矽氧烷（(CH 3SiHO) 5）、五甲基二矽烷（(CH 3) 3SiSi(CH 3) 2H）、四溴化矽（SiBr 4）、四氯化矽（SiCl 4）、四乙基矽烷（Si(C 2H 5) 4）、2,4,6,8-四甲基環四矽氧烷（(HSiCH 3O) 4）、1,1,2,2-四甲基二矽烷（(CH 3) 2SiHSiH(CH 3) 2）、四甲基矽烷 （Si(CH 3) 4）、N,N',N'' -三三級丁基矽烷三胺（HSi(HNC(CH 3) 3) 3）、三(三級丁氧基)矽烷醇（((CH 3) 3CO) 3SiOH）、三(三級戊氧基)矽烷醇（(CH 3CH 2C(CH 3) 2O) 3SiOH）、三(2,2,6,6-四甲基-3,5-庚二酮)鋁（Al(OCC(CH 3) 3CHCOC(CH 3) 3) 3）、三異丁基鋁（[(CH 3) 2CHCH 2] 3Al）、三甲基鋁（(CH 3) 3Al）、三(二甲基氨基)鋁(III)（Al(N(CH 3) 2) 3）、一些其他適合的前驅物、或前述之組合。
雖然第19圖的剖面圖1900繪示出複數個個別的通道層1902包括4個個別的通道層，將理解的是，複數個個別的通道層1902可以包括一些其他數目的個別的通道結構（例如，M個通道層，且M是大於2的任何數目）。同樣地，雖然第19圖的剖面圖1900繪示出複數個絕緣體層1904包括3個絕緣體層，將理解的是，複數個絕緣體層1904可以包括一些其他數目的絕緣體結構（例如，M-1個絕緣體層）。
如第20圖的剖面圖2000所示，在膜層堆疊1901中形成第一對開口2002（參見第19圖）。舉例而言，第一開口2002a及第二開口2002b形成於膜層堆疊1901中。在一些實施例中，第一對開口2002被形成為垂直延伸穿過複數個個別的通道層1902以及複數個絕緣體層1904。在進一步的實施例中，第一對開口2002露出第一阻擋結構108的對應的部分。舉例而言，第一開口2002a露出第一阻擋結構108的第一部分，且第二開口2002b露出第一阻擋結構108的第二部分，且第一阻擋結構108的第二部分與第一阻擋結構108的第一部分橫向間隔。形成第一對開口2002以使第一電極結構104橫向設置於第一開口2002a與第二開口2002b之間。藉由形成第一對開口2002，在第一阻擋結構108上方形成通道結構110、複數個個別的通道結構116、以及複數個絕緣體結構118。
在一些實施例中，用於形成第一對開口2002的製程包括在膜層堆疊1901上方形成圖案化的遮蔽層（未顯示）（例如，正/負光阻、硬遮罩等）（參見第19圖）。可以藉由（例如，透過旋轉塗佈製程）在膜層堆疊1901上形成遮蔽層（未顯示）、將遮蔽層曝光至圖案（例如，透過微影製程，例如光微影、極紫外線微影等）、以及顯影遮蔽層以形成圖案化的遮蔽層。之後，在圖案化的遮蔽層就位（in place）後，根據圖案化的遮蔽層對膜層堆疊1901進行蝕刻製程。
蝕刻製程移除膜層堆疊1901的不被遮蔽的部分，藉此形成第一對開口2002以及通道結構110。更具體而言，蝕刻製程移除複數個個別的通道層1902的不被遮蔽的部分，藉此形成複數個個別的通道結構116；且蝕刻製程移除複數個絕緣體層1904的不被遮蔽的部分，藉此形成複數個絕緣體結構118。在一些實施例中，蝕刻製程可以是或包括例如濕蝕刻製程、乾蝕刻製程、反應離子蝕刻（reactive ion etching，RIE）製程、一些其他的蝕刻製程、或前述之組合。接著，可以剝離圖案化的遮蔽層。應理解的是，在一些實施例中，通道結構110、複數個個別的通道結構116、以及複數個絕緣體結構118如前述圖式所描述。
如第21圖的剖面圖2100所示，在第一對開口2002中形成一對導電結構2102（參見第20圖）。舉例而言，在第一開口2002a中形成第六導電結構2102a，且在第二開口2002b中形成第七導電結構2102b（參見第20圖）。上述一對導電結構2102被形成為電性耦合至複數個個別的通道結構116。上述一對導電結構2102可以是或包括例如：鋁（Al）、鈦（Ti）、鉭（Ta）、鎢（W）、金（Au）、釕（Ru）、一些其他的導電材料、或前述之組合。
在一些實施例中，用於形成上述一對導電結構2102的製程包括在通道結構110上方以及第一對開口2002中沉積導電層（未顯示）。導電層可以藉由以下來沉積，例如ALD、PVD、CVD、濺鍍、電化學鍍、無電鍍、一些其他的沉積製程、或前述之組合。之後，對導電層進行平坦化製程（例如，化學機械研磨（chemical mechanical polishing，CMP）製程、回蝕製程等），藉此形成上述一對導電結構2102。導電層可以是或包括例如：鋁（Al）、鈦（Ti）、鉭（Ta）、鎢（W）、金（Au）、釕（Ru）、一些其他的導電材料、或前述之組合。
如第22圖的剖面圖2200所示，在通道結構110以及上述一對導電結構2102上方形成阻擋層2202。阻擋層2202可以是或包括例如：氧化鉿（HfO 2）、矽摻雜氧化鉿（HSO）氧化鉿鋯（HfZrO）、氧化矽（SiO 2）、氧化鋁（Al 2O 3）、氧化釔（Y 2O 3）、氧化鋯（ZrO 2）、氧化鎂（MgO）等。在一些實施例中，阻擋層2202可以包括矽（Si）、鎂（Mg）、鋁（Al）、釔（Y）、氧化釔（Y 2O 3）、鑭（La）、鍶（Sr）、釓（Gd）、氮（N）、鈧（Sc）、鈣（Ca）等。在一些實施例中，阻擋層2202具有約0.1及約10nm之間的厚度。在一些實施例中，阻擋層2202是矽摻雜氧化鉿（HSO）且包括至少10%的矽原子。在一些實施例中，阻擋層2202包括矽摻雜氧化鉿（HSO）層及氧化鉿鋯（HfZrO）層。在這樣的實施例中，氧化鉿鋯（HfZrO）層可以具有約1nm的厚度。
也如第22圖的剖面圖2200所示，在阻擋層2202上方形成浮動電極層2204。在一些實施例中，用於形成浮動電極層2204的製程包括在阻擋層2202上沉積浮動電極層2204。浮動電極層2204可以藉由以下來沉積，例如ALD、PVD、CVD、濺鍍、電化學鍍、無電鍍、一些其他的沉積製程、或前述之組合。浮動電極層2204可以是或包括例如：鈦（Ti）、氮化鈦（TiN）、鎢（W）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、鉑（Pt）、金（Au）等。在一些實施例中，浮動電極層2204具有約1nm及約50nm之間的厚度。
也如第22圖的剖面圖2200所示，在浮動電極層2204上方形成第三晶種層606。在一些實施例中，省略第三晶種層606的形成。第三晶種層606可以以實質上與第一晶種層302類似的方式形成。
也如第22圖的剖面圖2200所示，在第三晶種層606上方形成鐵電層2206。在一些實施例中，用於形成鐵電層2206的製程包括在第三晶種層606上沉積鐵電層2206。鐵電層2206可以藉由例如ALD、PVD、CVD、一些其他的沉積製程、或前述之組合來沉積。
鐵電層2206可以是或包括例如：氧化鉿鋯（HfZrO）、鈧摻雜氮化鋁（AlScN）、一些其他的鐵電材料、或前述之組合。在一些實施例中，鐵電層2206是氧化鉿鋯（HfZrO）。鐵電層2206可以是氧化鉿鋯（HfZrO）且包括氧空缺。在一些實施例中，鐵電層2206是氧化鉿鋯（HfZrO），其摻雜有鋁（Al）、矽（Si）、鑭（La）、鈧（Sc）、鈣（Ca）、鋇（Ba）、釓（Gd）、釔（Y）、鍶（Sr）等。在一些實施例中，鐵電層2206可以具有約0.1nm及約100nm之間的厚度。
在一些實施例中，鐵電層2206是氧化鉿鋯（Hf xZr 1-xO y），且X介於0及1之間。在進一步的實施例中，鐵電層2206是氧化鉿鋯（Hf 0.5Zr 0.5O 2）。在更進一步的實施例中，鐵電層2206可以具有四個不同的晶相：斜方晶相（o-phase）、單斜晶相（m-phase）、四方晶相（t-phase）、及立方晶相（cubic phase）。在更進一步的實施例中，單斜晶相可以少於鐵電層2206的四個晶相的組合的百分之五十（50%）。
在一些實施例中，鐵電層2206是使用一或多個前驅物來沉積（例如，固態前驅物）。用於沉積鐵電層2206的一或多個前驅物可以是或包括例如：氯化鉿（HfCl 4）、雙(甲基-η5-環戊二烯基)二甲基鉿（Hf[C 5H 4(CH 3)] 2(CH 3) 2）、雙(甲基-η5-環戊二烯基)甲氧基甲基鉿（HfCH 3(OCH 3)[C 2H 5(CH 3)] 2）、四(二甲基氨基)鉿(IV)（Hf(N(CH 3) 2) 4）、四(乙基甲基氨基)鉿(IV)（Hf(N(CH 3(C 2H 5))) 4）、氯化鋯（ZrCl 4）、四級丁醇鋯(IV)（Zr[OC(CH 3) 3] 4）、雙(甲基-η5-環戊二烯基) 甲氧基甲基鋯（Zr(CH 3C 5H 4) 2CH 3OCH 3）、四(二甲基氨基)鋯(IV)（Zr(N(CH 3) 2) 4）、四(乙基甲基氨基)鋯(IV)（Zr(N(CH 3(C 2H 5))) 4）、一些其他適合的前驅物、或前述之組合。
也顯示於第22圖的剖面圖2200，在鐵電層2206上方形成第四晶種層610。在一些實施例中，省略第四晶種層610的形成。第四晶種層610可以以與第一晶種層302實質上類似的方式形成。
如第23圖的剖面圖2300所示，在鐵電層2206上方形成金屬層2302。在一些實施例中，在第四晶種層610上方形成金屬層2302。金屬層2302可以是或包括例如：銅（Cu）、鋁（Al）、鉑（Pt）、鈦（Ti）、鉭（Ta）、鎢（W）、金（Au）、一些其他的金屬材料、或前述之組合。在一些實施例中，用於形成金屬層2302的製程包括在第四晶種層610上沉積金屬層2302。金屬層2302可以藉由例如ALD、PVD、CVD、濺鍍、電化學鍍、無電鍍、一些其他的沉積製程、或前述之組合來沉積。
如第24圖的剖面圖2400所示，在第23圖的剖面圖2300中所繪示的結構中形成第二對開口2402。舉例而言，在第23圖的剖面圖2300中所繪示的結構中形成第三開口2402a及第四開口2402b。在上述一對導電結構2102上方形成第二對開口2402。
第二對開口2402被形成為垂直延伸穿過金屬層2302、第四晶種層610、鐵電層2206、第三晶種層606、浮動電極層2204、及阻擋層2202（參見第23圖）。第三開口2402a露出第六導電結構2102a。第四開口2402b露出第七導電結構2102b。藉由形成第二對開口2402，在通道結構110上方形成第二阻擋結構602、在第二阻擋結構602上方形成第二浮動電極結構902、在第二浮動電極結構902上方形成第二鐵電結構604、且在第二鐵電結構604上方形成金屬結構1002。
在一些實施例中，用於形成第二對開口2402的製程包括在金屬層2302上方形成圖案化的遮蔽層（未顯示）（例如，正/負光阻、硬遮罩等）。可以藉由（例如，透過旋轉塗佈製程）在金屬層2302上形成遮蔽層（未顯示）、將遮蔽層曝光至圖案（例如，透過微影製程，例如光微影、極紫外線微影等）、以及顯影遮蔽層以形成圖案化的遮蔽層。之後，在圖案化的遮蔽層就位後，根據圖案化的遮蔽層對金屬層2302、第四晶種層610、鐵電層2206、第三晶種層606、浮動電極層2204、及阻擋層2202進行蝕刻製程。
蝕刻製程移除金屬層2302的不被遮蔽的部分，藉此形成金屬結構1002。蝕刻製程也移除鐵電層2206的不被移除的部分，藉此形成第二鐵電結構604。蝕刻製程也移除浮動電極層2204的不被遮蔽的部分，藉此形成浮動電極結構902。蝕刻製程也移除阻擋層2202的不被遮蔽的部分，藉此形成第二阻擋結構602。蝕刻製程也移除第三晶種層606及第四晶種層610的不被遮蔽的部分。
藉由移除金屬層2302、第四晶種層610、鐵電層2206、第三晶種層606、浮動電極層2204、及阻擋層2202的不被遮蔽的部分，形成第二對開口2402。在一些實施例中，蝕刻製程可以是或包括例如：濕蝕刻製程、乾蝕刻製程、RIE製程、一些其他適合的蝕刻製程、或前述之組合。接著，可以剝離圖案化的遮蔽層。將理解的是，在一些實施例中，第二阻擋結構602、第二浮動電極結構902、第三晶種層606、第二鐵電結構604、第四晶種層610、及金屬結構1002如前述圖式所描述。
如第25圖的剖面圖2500所示，在第二對開口2402中以及上述一對導電結構2102上方形成複數個間隔物結構904。舉例而言，在第三開口2402a中以及第六導電結構2102a上方形成第一間隔物結構904a，且在第四開口2402b中以及第七導電結構2102b上方形成第二間隔物結構904b。在一些實施例中，在上述一對導電結構2102上形成複數個間隔物結構904（例如，直接形成於上述一對導電結構2102上）。複數個間隔物結構904被形成為襯於（lining）第二對開口2402的側壁。在一些實施例中，間隔物結構904被形成為襯於第二對開口2402的相對的側壁，如第25圖的剖面圖2500所示。在其他的實施例中，可以將間隔物結構904形成為僅襯於第二對開口2402的相對的側壁的單一側壁（參見例如第10圖）。
在一些實施例中，用於形成複數個間隔物結構904的製程包括在金屬結構1002上方以及在第二對開口2402中（例如，沿著側面）沉積間隔物層（未顯示）。間隔物層可以藉由例如CVD、PVD、ALD、一些其他的沉積製程、或前述之組合來沉積。之後，間隔物層的水平部分被蝕刻掉（例如，透過非等向性蝕刻製程），藉此在原位留下間隔物層的垂直部分以作為複數個間隔物結構904。在將間隔物結構904形成為僅襯於第二對開口2402的相對的側壁的單一側壁的實施例中，可以在間隔物層被蝕刻之前形成圖案化的遮蔽層（例如，藉此保護間隔物層沿著上述相對的側壁的單一側壁的部分）。在一些實施例中，間隔物層可以是或包括例如氧化物（例如，SiO 2）、氮化物（例如，SiN）、氮氧化物（例如，SiON）、一些其他的介電材料、或前述之組合。將理解的是，在一些實施例中，複數個間隔物結構904如前述圖式所描述。
如第26圖的剖面圖2600所示，在金屬結構1002上方、上述一對間隔物結構904上方、以及第二對開口2402中形成第一介電層114（參見第25圖）。第一介電層114被形成為沿著複數個間隔物結構904的內側壁。在一些實施例中，第一介電層114被形成為與上述一對導電結構2102接觸（例如，直接接觸）。在一些實施例中，將第一介電層114形成為具有實質上平坦的上表面。
在一些實施例中，用於形成第一介電層114的製程包括在金屬結構1002上、上述一對間隔物結構904上、以及第二對開口2402中（例如，在第二對開口2402的並未被複數個間隔物結構904佔據的剩餘部分中）沉積第一介電層114 。第一介電層114可以藉由例如CVD、PVD、ALD、旋轉塗佈製程、一些其他的沉積製程、或前述之組合來沉積。在一些實施例中，對第一介電層114進行平坦化製程（例如，CMP製程、回蝕製程等）以平坦化第一介電層114的上表面。將理解的是，在一些實施例中，第一介電層114如前述圖式所描述。
如第27圖的剖面圖所示，在第一介電層114中形成複數個開口2702。舉例而言，在第一介電層114中形成第一開口2702a、第六開口2702b、及第七開口2702c。第五開口2702a延伸穿過第一介電層114以露出第六導電結構2102a。第六開口2702b延伸穿過第一介電層114以露出第七導電結構2102b。第七開口2702c橫向設置於第五開口2702a與第六開口2702B之間。第七開口2702C與第五開口2702A及第六開口2702B兩者橫向間隔。在一些實施例中，第七開口2702c露出金屬結構1002。在其他的實施例中，第七開口2702c可以露出不同的結構（例如，第四晶種層610、鈍化結構112、或第二鐵電結構604）。
在一些實施例中，用於形成複數個開口2702的製程包括在第一介電層114上方形成圖案化的遮蔽層（未顯示）（例如，正/負光阻、硬遮罩等）。可以藉由（例如，透過旋轉塗佈製程）在第一介電層114上形成遮蔽層（未顯示）、將遮蔽層曝光至圖案（例如，透過微影製程，例如光微影、極紫外線微影等）、以及顯影遮蔽層以形成圖案化的遮蔽層。之後，在圖案化的遮蔽層就位後，根據圖案化的遮蔽層對第一介電層114進行蝕刻製程。蝕刻製程移除第一介電層114的不被遮蔽的部分，藉此形成複數個開口2702。
如第28圖的剖面圖2800所示，在第一介電層114及複數個開口2702中形成一對S/D結構120及第二電極結構608（參見第27圖）。更具體而言，在第五開口2702a中形成第一S/D結構120a，在第六開口2702b中形成第二S/D結構120b，且在第七開口2702c中形成第二電極結構608（參見第27圖）。在一些實施例中，也在第一間隔物結構904a的內側壁之間形成第一S/D結構120a。在一些實施例中，也在第二間隔物結構904b的內側壁之間形成第二S/D結構120b。第一S/D結構120a包括第六導電結構2102a（參見第27圖）。第二S/D結構120b包括第七導電結構2102b（參見第27圖）。
在一些實施例中，用於形成上述一對S/D結構120以及第二電極結構608的製程包括在第一介電層114上方以及複數個開口2702中沉積導電層（未顯示）。將理解的是，藉由在第五開口2702a及第六開口2702b中沉積導電層，導電層也被沉積在上述一對導電結構2102上。導電層可以藉由以下來沉積，例如ALD、PVD、CVD、濺鍍、電化學鍍、無電鍍、一些其他的沉積製程、或前述之組合。之後，對導電層進行平坦化製程（例如，CMP製程、回蝕製程等），藉此形成上述一對S/D結構120及第二電極結構608。導電層可以是或包括例如（Al）、鈦（Ti）、鉭（Ta）、鎢（W）、金（Au）、釕（Ru）、一些其他的導電材料、或前述之組合。將理解的是，在一些實施例中，可以使用多個導電層及/或多個遮蔽層以形成上述一對S/D結構120及第二電極結構608（例如，使用第一個導電層以形成上述一對S/D結構120以及使用第二個不同的導電層以形成第二電極結構608）。將理解的是，在一些實施例中，上述一對S/D結構120及第二電極結構608如前述圖式所描述。
如第29圖的剖面圖2900所示，第四介電層1112形成於第二電極結構608、上述一對S/D結構120、及第一介電層114上方。在一些實施例中，用於形成第四介電層1112的製程包括在第二電極結構608、上述一對S/D結構120、及第一介電層114上沉積第四介電層1112。第四介電層1112可以藉由例如CVD、PVD、ALD、旋轉塗佈製程、一些其他適合的沉積製程、或前述之組合來沉積。
也顯示於第29圖的是，在第四介電層1112中形成第三導電結構1114、第四導電結構1116、及第五導電結構1118。第三導電結構1114被形成為電性耦合至第一S/D結構120a。第四導電結構1116被形成為電性耦合至第二S/D結構120b。第五導電結構1118被形成為電性耦合至第二電極結構608。
在一些實施例中，用於形成第三導電結構1114、第四導電結構1116、及第五導電結構1118的製程包括：（例如，透過光微影/蝕刻製程）在第四介電層1112中形成複數個開口；在複數個開口中以及第四介電層1112的上表面上方沉積導電層；以及平坦化導電層以將導電層局部化於複數個開口。然而，其他適合的製程是可以接受的。導電層可以藉由以下來沉積，例如化學氣相沉積（CVD）、化學氣相沉積（PVD）、原子層沉積（ALD）、濺鍍、電化學鍍、無電鍍、一些其他的沉積製程、或前述之組合。將理解的是，在一些實施例中，第四介電層1112、第三導電結構1114、第四導電結構1116、及第五導電結構1118如前述圖式所描述。
儘管並未顯示，應理解的是，可以將額外的導電結構（例如，金屬絲、金屬導孔、導電墊等）形成於第三導電結構1114、第四導電結構1116、及第五導電結構1118上方並電性耦合至第三導電結構1114、第四導電結構1116、及第五導電結構1118。儘管第1~29圖繪示出各種二維的鐵電記憶體結構（例如，2D FeRAM結構），將理解的是，上述結構及方法也適用於三維的鐵電記憶體結構（例如，3D FeRAM結構）。
第30圖繪示出用於形成包括多通道鐵電記憶體結構的積體晶片（IC）的方法的一些實施例的流程圖3000。儘管第30圖的流程圖在此被繪示且描述為一系列的動作（acts）或事件，將理解的是，這樣的動作或事件之所繪示的順序不應被解釋為限制性的。舉例而言，某些動作可以以不同的順序發生及/或與在此所繪示及/或描述的那些以外的動作或事件同時發生。此外，實施本文的實施例的一或多個面向可能不需要所有繪示的動作，且在此描繪的一或多個動作可以在一或多個分開的動作及/或階段中執行。
在動作3002，在基板中形成第一電極結構。第12圖繪示出對應動作3002的一些實施例的剖面圖1200。
在動作3004，在第一電極結構及基板上方形成鐵電結構。第13~15圖繪示出對應動作3004的一些實施例的一系列的剖面圖1300、1400、1500。
在動作3006，在鐵電結構上方形成浮動電極結構。第16~17圖繪示出對應動作3006的一些實施例的一系列的剖面圖1600、1700。
在動作3008，在浮動電極結構上方形成阻擋結構。第18圖繪示出對應動作3008的一些實施例的剖面圖1800。
在動作3010，在阻擋結構上方形成通道結構，其中通道結構包括交替堆疊的複數個個別的通道結構以及複數個絕緣體結構。第19圖繪示出對應動作3010的一些實施例的剖面圖1900。
在動作3012，在通道結構中形成一對導電結構。第20~21圖繪示出對應動作3012的一些實施例的一系列的剖面圖2000、2100。
在動作3014，在通道結構及上述一對導電結構上方形成阻擋層。第22圖繪示出對應動作3014的一些實施例的剖面圖2200。
在動作3016，在阻擋層上方形成浮動電極層。第22圖繪示出對應動作3016的一些實施例的剖面圖2200。
在動作3018，在浮動電極層上方形成鐵電層。第22圖繪示出對應動作3018的一些實施例的剖面圖2200。
在動作3020，在鐵電層上方形成金屬層。第22~23圖繪示出對應動作3020的一些實施例的一系列的剖面圖2200、2300。
在動作3022，在上述一對導電結構上方形成一對開口。第24圖繪示出對應動作3022的一些實施例的剖面圖2400。
在動作3024，沿著上述一對開口的側壁形成複數個間隔物結構。第25圖繪示出對應動作3024的一些實施例的剖面圖2500。
在動作3026，在複數個間隔物結構上方以及上述一對開口中形成第一介電層。第26圖繪示出對應動作3026的一些實施例的剖面圖2600。
在動作3028，在第一介電層中形成複數個開口。第27圖繪示出對應動作3028的一些實施例的剖面圖2700。
在動作3030，在複數個開口中形成一對S/D結構及第二電極結構。第28圖繪示出對應動作3030的一些實施例的剖面圖2800。
在動作3032，在第一介電層上方形成第二介電層。第29圖繪示出對應動作3032的一些實施例的剖面圖2900。
在一些實施例中，本揭露提供一種積體晶片（IC）。上述IC包括設置於基板中的第一電極結構。第一鐵電結構設置於第一電極結構的第一側。通道結構設置於第一鐵電結構的第一側，其中通道結構包括複數個個別的通道結構以及複數個絕緣體結構，其中複數個個別的通道結構以及複數個絕緣體結構交替堆疊。一對源極/汲極（S/D）結構設置於第一鐵電結構的第一側，其中上述一對S/D結構垂直延伸穿過通道結構，且其中第一電極結構橫向設置於S/D結構的上述一對S/D結構之間。
在一些實施例中，第一鐵電結構設置於第一電極結構上方；通道結構設置於第一鐵電結構上方；以及上述一對S/D結構設置於第一鐵電結構上方。
在一些實施例中，第一鐵電結構設置於通道結構及上述一對S/D結構兩者上方；以及第一電極結構設置於第一鐵電結構上方。
在一些實施例中，個別的通道結構中的各個個別的通道結構與相鄰的個別的通道結構被絕緣體結構中的對應的一個垂直分隔。
在一些實施例中，上述IC更包括：阻擋結構，鉛直上設置於通道結構與第一鐵電結構之間，且鉛直上設置於通道結構與上述一對S/D結構之間。
在一些實施例中，上述IC更包括：浮動電極結構，鉛直上設置於阻擋結構與第一鐵電結構之間。
在一些實施例中，上述IC更包括：第二鐵電結構，設置於通道結構的第一側，其中通道結構鉛直上設置於第二鐵電結構與第一鐵電結構之間，且其中上述一對S/D結構垂直延伸穿過第二鐵電結構。
在一些實施例中，上述IC更包括：第二電極結構，設置於第二鐵電結構的第一側，其中第二鐵電結構鉛直上設置於第二電極結構與通道結構之間，且其中第二電極結構橫向設置於上述一對S/D結構的S/D結構之間。
在一些實施例中，上述IC更包括：第一阻擋結構，鉛直上設置於通道結構與第一鐵電結構之間，且鉛直上設置於通道結構與上述一對S/D結構之間；以及第二阻擋結構，鉛直上設置於通道結構與第二鐵電結構之間，其中上述一對S/D結構垂直延伸穿過第二阻擋結構。
在一些實施例中，上述IC更包括：第一浮動電極結構，鉛直上設置於第一阻擋結構與第一鐵電結構之間。
在一些實施例中，上述IC更包括：第二浮動電極結構，鉛直上設置於第二阻擋結構與第二鐵電結構之間；第一間隔物結構，設置於通道結構的第一側，其中第一間隔物結構橫向設置於第二浮動電極結構與上述一對S/D結構的第一S/D之間，且其中第一間隔物結構被配置為將第二浮動電極結構與第一S/D結構電性隔離；以及第二間隔物結構，設置於通道結構的第一側，其中第二間隔物結構橫向設置於第二浮動結構與上述一對S/D結構的第二S/D結構之間，其中第二間隔物結構被配置為將第二浮動電極結構與第二S/D結構電性隔離，且其中第一S/D結構與第二S/D結構橫向間隔。
在一些實施例中，第一間隔物結構垂直延伸穿過第二浮動電極結構及第二鐵電結構；第二間隔物結構垂直延伸穿過第二浮動電極結構及第二鐵電結構；第一S/D結構垂直延伸穿過第二浮動電極結構及第二鐵電結構；以及第二S/D結構垂直延伸穿過第二浮動電極結構及第二鐵電結構。
在一些實施例中，上述IC更包括：金屬結構，設置於第二鐵電結構的第一側，其中第二鐵電結構鉛直上設置於第二電極結構與第二鐵電結構之間，且其中第一間隔物結構、第二間隔物結構、第一S/D結構、及第二S/D結構各自垂直延伸穿過金屬結構。
在一些實施例中，本揭露提供一種積體晶片（IC）。上述IC包括設置於基板中的下電極。鐵電結構設置於下電極上方。通道結構設置於鐵電結構上方，其中通道結構包括N個個別的通道結構及N-1個絕緣體結構，其中N是大於或等於2的正整數，且其中N個個別的通道結構及N-1個絕緣體結構以交替的方式垂直堆疊。介電層設置於通道結構上方。一對源極/汲極（S/D）結構設置於鐵電結構上方，其中上述一對S/D結構垂直延伸穿過介電層且垂直穿過通道結構。
在一些實施例中，上述一對S/D結構包括第一S/D結構以及與第一S/D結構橫向間隔的第二S/D結構；以及第一S/D結構的下表面以及第二S/D結構的下表面兩者被設置為比N個個別的通道結構中的至少2個更靠近鐵電結構。
在一些實施例中，第一S/D結構的下表面以及第二S/D結構的下表面兩者被設置為比N-1個絕緣體結構中的至少1個更靠近鐵電結構。
在一些實施例中，上述IC更包括：阻擋結構，鉛直上設置於鐵電結構與通道結構之間，其中第一S/D結構的下表面與第二S/D結構的下表面兩者接觸阻擋結構。
在一些實施例中，上述一對S/D結構包括第一S/D結構以及與第一S/D結構橫向間隔的第二S/D結構；通道結構具有在第一S/D結構與第二S/D結構之間橫向延伸的中心部；通道結構具有第一周邊部及第二周邊部；以及第一S/D結構、第二S/D結構兩者、以及通道結構的中心部橫向設置於通道結構的第一周邊部以及通道結構的第二周邊部之間。
在一些實施例中，本揭露提供一種積體晶片（IC）的形成方法。上述方法包括在下電極結構上方形成第一鐵電結構。在第一鐵電結構上方形成阻擋結構。在阻擋結構上方形成第一通道層。在第一通道層上方形成第一絕緣體層。在第一絕緣體層上方形成第二通道層。在第二通道層上方形成介電層。第一開口被形成為垂直延伸穿過介電層、第二通道層、第一絕緣體層、及第一通道層。第二開口被形成為垂直延伸穿過介電層、第二通道層、第一絕緣體層、及第一通道層。第二開口與第一開口橫向間隔。下電極結構橫向設置於第一開口與第二開口之間。在第一開口中形成第一源極/汲極（S/D）結構。在第二開口中形成第二S/D結構。
在一些實施例中，形成第一開口露出阻擋結構的第一部分；以及形成第二開口露出與阻擋結構的第一部分橫向間隔之阻擋結構的第二部分。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且可在不違背後附之請求項之精神和範圍之下，做各式各樣的改變、取代和替換。
100,200,300,400,500,600,700,800,900,1000,1100,1200,1300,1400,1500,1600,1700,1800,1900,2000,2100,2200,2300,2400,2500,2600,2700,2800,2900:剖面圖 102:基板 104:第一電極結構 106:第一鐵電結構 108:第一阻擋結構 110:通道結構 112:鈍化結構 114:第一介電層 116:個別的通道結構 116a:第一個別的通道結構 116b:第二個別的通道結構 116c:第三個別的通道結構 116d:第四個別的通道結構 118: 絕緣體結構 118a:第一絕緣體結構 118b:第二絕緣體結構 118c:第三絕緣體結構 120a:第一S/D結構 120b:第二S/D結構 122a:第一選擇性導電通道 122b:第二選擇性導電通道 122c:第三選擇性導電通道 122d:第四選擇性導電通道 202:緩衝層 302:第一晶種層 304:第二晶種層 306,308,312:下表面 310:上表面 402:第一導電結構 404:第二導電結構 602:第二阻擋結構 604:第二鐵電結構 606:第三晶種層 608:第二電極結構 610:第四晶種層 702:第一浮動電極結構 902:第二浮動電極結構 904:間隔物結構 904a:第一間隔物結構 904b:第二間隔物結構 906,906a,906b:下部 908,908a,908b:上部 1002:金屬結構 1102:中心部 1104:第一周邊區 1106:第二周邊區 1108:第二介電層 1110:第三介電層 1112:第四介電層 1114:第三導電結構 1116:第四導電結構 1118:第五導電結構 1901:膜層堆疊 1902:個別的通道層 1904:絕緣體層 2002a:第一開口 2002b:第二開口 2102a:第六導電結構 2102b:第七導電結構 2202:阻擋層 2204:浮動電極層 2206:鐵電層 2302:金屬層 2402a:第三開口 2402b:第四開口 2702a:第五開口 2702b:第六開口 2702c:第七開口 3000:流程圖 3002,3004,3006,3008,3010,3012,3014,3016,3018,3020,3022,3024,3026,3028,3030,3032:動作
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖繪示出包括多通道鐵電記憶體結構的積體晶片（IC）的一些實施例的剖面圖。 第2圖繪示出第1圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖。 第3圖繪示出第2圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖。 第4圖繪示出第3圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖。 第5圖繪示出第4圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖。 第6圖繪示出第4圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖。 第7圖繪示出第4圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖。 第8圖繪示出第7圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖。 第9圖繪示出第8圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖。 第10圖繪示出第9圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖。 第11圖繪示出第10圖的多通道鐵電記憶體結構的一些其他的實施例的剖面圖。 第12~29圖繪示出用於形成包括多通道鐵電記憶體結構的積體晶片（IC）的方法的一些實施例的一系列的剖面圖。 第30圖繪示出用於形成包括多通道鐵電記憶體結構的積體晶片（IC）的方法的一些實施例的流程圖。
100:剖面圖
102:基板
104:第一電極結構
106:第一鐵電結構
108:第一阻擋結構
110:通道結構
112:鈍化結構
114:第一介電層
116a:第一個別的通道結構
116b:第二個別的通道結構
116c:第三個別的通道結構
116d:第四個別的通道結構
118a:第一絕緣體結構
118b:第二絕緣體結構
118c:第三絕緣體結構
120a:第一S/D結構
120b:第二S/D結構
122a:第一選擇性導電通道
122b:第二選擇性導電通道
122c:第三選擇性導電通道
122d:第四選擇性導電通道

Claims (20)

  1. 一種積體晶片（integrated chip，IC），包括： 一第一電極結構，設置於一基板中； 一第一鐵電結構，設置於該第一電極結構的一第一側； 一通道結構，設置於該第一鐵電結構的一第一側，其中該通道結構包括複數個個別的通道結構以及複數個絕緣體結構，且其中該些個別的通道結構以及該些絕緣體結構交替堆疊；以及 一對源極/汲極（source/drain，S/D）結構，設置於該第一鐵電結構的該第一側，其中該對S/D結構垂直延伸穿過該通道結構，且其中該第一電極結構橫向設置於該對S/D結構的該些S/D結構之間。
  2. 如請求項1之IC，其中： 該第一鐵電結構設置於該第一電極結構上方； 該通道結構設置於該第一鐵電結構上方；以及 該對S/D結構設置於該第一鐵電結構上方。
  3. 如請求項1之IC，其中： 該第一鐵電結構設置於該通道結構及該對S/D結構兩者上方；以及 該第一電極結構設置於該第一鐵電結構上方。
  4. 如請求項1之IC，其中該些個別的通道結構中的各個個別的通道結構與一相鄰的個別的通道結構被該些絕緣體結構中的對應的一個垂直分隔。
  5. 如請求項1之IC，更包括： 一阻擋結構，鉛直上設置於該通道結構與該第一鐵電結構之間，且鉛直上設置於該通道結構與該對S/D結構之間。
  6. 如請求項5之IC，更包括： 一浮動電極結構，鉛直上設置於該阻擋結構與該第一鐵電結構之間。
  7. 如請求項1之IC，更包括： 一第二鐵電結構，設置於該通道結構的一第一側，其中該通道結構鉛直上設置於該第二鐵電結構與該第一鐵電結構之間，且其中該對S/D結構垂直延伸穿過該第二鐵電結構。
  8. 如請求項7之IC，更包括： 一第二電極結構，設置於該第二鐵電結構的一第一側，其中該第二鐵電結構鉛直上設置於該第二電極結構與該通道結構之間，且其中該第二電極結構橫向設置於該對S/D結構的該些S/D結構之間。
  9. 如請求項8之IC，更包括： 一第一阻擋結構，鉛直上設置於該通道結構與該第一鐵電結構之間，且鉛直上設置於該通道結構與該對S/D結構之間；以及 一第二阻擋結構，鉛直上設置於該通道結構與該第二鐵電結構之間，其中該對S/D結構垂直延伸穿過該第二阻擋結構。
  10. 如請求項9之IC，更包括： 一第一浮動電極結構，鉛直上設置於該第一阻擋結構與該第一鐵電結構之間。
  11. 如請求項10之IC，更包括： 一第二浮動電極結構，鉛直上設置於該第二阻擋結構與該第二鐵電結構之間； 一第一間隔物結構，設置於該通道結構的該第一側，其中該第一間隔物結構橫向設置於該第二浮動電極結構與該對S/D結構的一第一S/D之間，且其中該第一間隔物結構被配置為將該第二浮動電極結構與該第一S/D結構電性隔離；以及 一第二間隔物結構，設置於該通道結構的該第一側，其中該第二間隔物結構橫向設置於該第二浮動結構與該對S/D結構的一第二S/D結構之間，其中該第二間隔物結構被配置為將該第二浮動電極結構與該第二S/D結構電性隔離，且其中該第一S/D結構與該第二S/D結構橫向間隔。
  12. 如請求項11之IC，其中： 該第一間隔物結構垂直延伸穿過該第二浮動電極結構及該第二鐵電結構； 該第二間隔物結構垂直延伸穿過該第二浮動電極結構及該第二鐵電結構； 該第一S/D結構垂直延伸穿過該第二浮動電極結構及該第二鐵電結構；以及 該第二S/D結構垂直延伸穿過該第二浮動電極結構及該第二鐵電結構。
  13. 如請求項12之IC，更包括： 一金屬結構，設置於該第二鐵電結構的該第一側，其中該第二鐵電結構鉛直上設置於該第二電極結構與該第二鐵電結構之間，且其中該第一間隔物結構、該第二間隔物結構、該第一S/D結構、及該第二S/D結構各自垂直延伸穿過該金屬結構。
  14. 一種積體晶片（IC），包括： 一下電極，設置於一基板中； 一鐵電結構，設置於該下電極上方； 一通道結構，設置於該鐵電結構上方，其中該通道結構包括N個個別的通道結構以及N-1個絕緣體結構，其中N是大於或等於2的正整數，且其中該些N個個別的通道結構以及該些N-1個絕緣體結構是以交替的方式垂直堆疊； 一介電層，設置於該通道結構上方；以及 一對源極/汲極（S/D）結構，設置於該鐵電結構上方，其中該對S/D結構垂直延伸穿過該介電層且垂直延伸穿過該通道結構。
  15. 如請求項14之IC，其中： 該對S/D結構包括一第一S/D結構以及與該第一S/D結構橫向間隔的一第二S/D結構；以及 該第一S/D結構的一下表面以及該第二S/D結構的一下表面兩者被設置為比該些N個個別的通道結構中的至少2個更靠近該鐵電結構。
  16. 如請求項15之IC，其中： 該第一S/D結構的該下表面以及該第二S/D結構的該下表面兩者被設置為比該些N-1個絕緣體結構中的至少1個更靠近該鐵電結構。
  17. 如請求項16之IC，更包括： 一阻擋結構，鉛直上設置於該鐵電結構與該通道結構之間，其中該第一S/D結構的該下表面與該第二S/D結構的該下表面兩者接觸該阻擋結構。
  18. 如請求項14之IC，其中： 該對S/D結構包括一第一S/D結構以及與該第一S/D結構橫向間隔的一第二S/D結構； 該通道結構具有在該第一S/D結構與該第二S/D結構之間橫向延伸的一中心部； 該通道結構具有一第一周邊部及一第二周邊部；以及 該第一S/D結構、該第二S/D結構兩者、以及該通道結構的該中心部橫向設置於該通道結構的該第一周邊部以及該通道結構的該第二周邊部之間。
  19. 一種積體晶片（IC）的形成方法，該方法包括： 在一下電極結構上方形成一第一鐵電結構； 在該第一鐵電結構上方形成一阻擋結構； 在該阻擋結構上方形成一第一通道層； 在該第一通道層上方形成一第一絕緣體層； 在該第一絕緣體層上方形成一第二通道層； 在該第二通道層上方形成一介電層； 形成垂直延伸穿過該介電層、該第二通道層、該第一絕緣體層、及該第一通道層的一第一開口； 形成垂直延伸穿過該介電層、該第二通道層、該第一絕緣體層、及該第一通道層的一第二開口，其中該第二開口與該第一開口橫向間隔，且其中該下電極結構橫向設置於該第一開口與該第二開口之間； 在該第一開口中形成一第一源極/汲極（S/D）結構；以及 在該第二開口中形成一第二S/D結構。
  20. 如請求項19之積體晶片（IC）的形成方法，其中： 形成該第一開口露出該阻擋結構的一第一部分；以及 形成該第二開口露出與該阻擋結構的該第一部分橫向間隔之該阻擋結構的一第二部分。
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