CN117098400A - 集成电路芯片及其形成方法 - Google Patents
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Classifications
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
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Abstract
本公开的各种实施例针对包括阻挡层的存储器单元，该阻挡层被配置为阻挡金属从存储器单元的电极向存储器单元的铁电层的扩散。更具体地，阻挡层和铁电层位于存储器单元的顶部电极和存储器单元的底部电极之间，两者都包括金属。此外，阻挡层位于铁电层和电极之间，该电极对应于顶部电极和底部电极中的一个。在一些实施例中，顶部电极和底部电极中的一个的金属在顶部电极和底部电极的金属中具有最低电负性，因此是最具反应性的，并且可能在顶部电极的金属和底部电极的金属之间扩散。本申请的实施例还涉及集成电路芯片及其形成方法。
Description
技术领域
本申请的实施例涉及半导体技术领域，更具体地，涉及一种集成电路芯片及其形成方法。
背景技术
许多现代电子设备包括非易失性存储器。非易失性存储器是能够在没有电的情况下储存数据的电子存储器。下一代非易失性存储器的有前景的候选产品包括铁电随机存取存储器(FeRAM)。FeRAM具有相对简单的结构，并且与互补金属氧化物半导体(CMOS)逻辑制造工艺兼容。
发明内容
根据本申请的实施例的一个方面，提供了一种包括存储器单元的集成电路芯片，其中，存储器单元包括：第一电极和第二电极，均包括金属；铁电层，位于第一电极和第二电极之间；以及阻挡层，位于铁电层和第一电极之间；其中，阻挡层被配置为阻挡第一电极的第一金属扩散至铁电层，并且其中第一电极的第一金属具有低于第二电极的第二金属的电负性。
根据本申请的实施例的另一个方面，提供了一种包括存储器单元的集成电路芯片，其中，存储器单元包括：底部电极，位于存储器单元的底部处；顶部电极，位于存储器单元的顶部处；铁电层，位于底部电极和顶部电极之间；以及扩散阻挡层，位于铁电层和第一电极之间，其中第一电极是底部电极和顶部电极中的一个，并且其中第一电极包含电负性小于约1.6的金属。
根据本申请的实施例的又一个方面，提供了一种形成集成电路芯片的方法，包括：在衬底上方形成底部电极；在衬底上方沉积堆叠的阻挡层、铁电层和顶部电极层；图案化顶部电极层以形成顶部电极；以及图案化阻挡层和铁电层以划定单独于存储器单元的阻挡层和铁电层的区段；其中，在图案化阻挡层和铁电层之后，底部电极和顶部电极以及阻挡层和铁电层的区段形成存储器单元，其中，底部电极和顶部电极包括金属，并且其中，阻挡层位于铁电层与底部电极和顶部电极之中具有最低金属电负性的电极之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了包括阻挡层的存储器单元的一些实施例的截面图。
图2A和图2B示出了图1的存储器单元的一些替代实施例的截面图。
图3A和图3B示出了图1的存储器单元的一些实施例的各种视图，其中存储器单元被集成到集成电路(IC)芯片的互连结构中。
图4A和图4B示出了图3A和图3B的存储器单元的一些替代实施例的各种视图，其中顶部电极宽度相对于存储器单元的其余部分减小。
图5示出了图4A和图4B的存储器单元的一些替代实施例的截面图。
图6A和图6B示出了图3A和图3B的存储器单元的一些替代实施例的各种视图，其中存储器单元的组成具有U形轮廓。
图7A和图7B示出了图3A和图3B的存储器单元的一些替代实施例的各种视图，其中顶部电极围绕底部电极。
图8示出了图3A和图3B的存储器单元的一些替代实施例的截面图，其中阻挡层位于底部电极处。
图9A-图9D示出了图8的存储器单元的一些替代实施例的截面图。
图10示出了图3A和图3B的存储器单元的一些替代实施例的截面图，其中存储器单元在底部电极处具有阻挡层并且在顶部电极处具有阻挡层。
图11A-图11D示出了图10的存储器单元的一些替代实施例的截面图。
图12A和图12B示出了IC芯片的一些实施例的截面图，该IC芯片包括集成到单独的一晶体管一电容器(1T1C)单元中并且如图3A和图3B配置的存储器单元。
图13示出了图12A和图12B的IC芯片的一些替代实施例的截面图。
图14示出了图12A和图12B的IC芯片的一些实施例的俯视布局图。
图15示出了包括铁电场效应晶体管(FeFET)的IC芯片的一些实施例的截面图，该FeFET包括阻挡层。
图16A和图16B示出了图15的FeFET的一些替代实施例的截面图。
图17-图27示出了用于形成包括存储器单元的IC芯片的方法的一些实施例的一系列截面图，该存储器单元集成到单独的1T1C单元中且包括阻挡层。
图28示出了图17-图27的方法的一些实施例的框图。
图29-图36示出了图17-图27的方法的一些替代实施例的一系列截面图。
具体实施方式
以下公开内容提供了许多例如用于实现本公开的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本公开。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
集成电路(IC)芯片可以包括互连结构和在互连结构中的存储器单元。存储器单元包括底部电极、在底部电极之上并直接接触底部电极的铁电层以及在铁电层之上并直接接触铁电层的顶部电极。互连结构包括位于存储器单元下方的底部电极导线和位于存储器单元之上的顶部电极导线。此外，互连结构包括分别从底部电极导线和顶部电极导线延伸到底部电极和顶部电极的通孔。
存储器单元的一个挑战是，顶部电极可以包括具有低电负性(electronegativity)的金属，和/或底部电极可以包括具有低电负性的金属。这种低电负性可以例如小于约1.6或一些其他合适的值。具有低电负性的金属具有高反应性，因此在退火期间具有高扩散倾向。这样，在为了增加铁电层的铁电相的退火期间，顶部电极的金属和/或底部电极的金属可以具有向铁电层扩散的高倾向。
从顶部电极和/或底部电极扩散至铁电层的金属会对铁电层的性能产生负面影响，进而影响存储器单元的性能。例如，可能减少铁电相，可能减小剩余极化(2Pr)，可能降低极化均匀性，可能增加漏电流，可能减少电容，可能降级数据保持，可能减小击穿电压，或者前述的任意组合。
本公开的各种实施例针对包括阻挡层的存储器单元，该阻挡层被配置为阻挡金属从存储器单元的电极扩散至存储器单元的铁电层。更具体地，阻挡层和铁电层位于存储器单元的顶部电极和存储器单元的底部电极之间，并且顶部电极和底部电极包括单独的金属。此外，阻挡层位于铁电层与顶部电极和底部电极中的一个之间。在一些实施例中，顶部电极和底部电极中的一个的金属在顶部电极和底部电极的金属中具有最低电负性，因此是最具反应性的，并且可能在顶部电极的金属和底部电极的金属之间扩散。
由于阻挡层，可以使金属向铁电层的扩散最小化，包括在为了增加铁电层的铁电相的退火期间。通过防止金属扩散至铁电层，可以增强铁电层的性能，从而增强存储器单元的性能。例如，可以增加铁电相，可以增加剩余极化(2Pr)，可以增加极化均匀性，可以减小漏电流，可以增加电容，可以增强数据保持，可以增强击穿电压，或者前述的任意组合。此外，存储器单元与逻辑制造工艺兼容，由此存储器器件单元可用于嵌入式存储器应用。
参考图1，提供了存储器单元102的一些实施例的截面图100，其中阻挡层104被配置为阻挡金属从顶部电极106向铁电层108的扩散。在一些实施例中，阻挡层104可以附加地或替代地称为界面层、混合层、扩散阻挡层等或前述的任意组合。存储器单元102例如可以是或包括金属-铁电-金属(MFM)单元、铁电电容器、铁电隧道结(FTJ)等或前述的任意组合。
铁电层108在底部电极110之上，阻挡层104在铁电层108之上，顶部电极106在阻挡层104之上。此外，底部电极110和顶部电极106包括单独的金属，并且底部电极110和顶部电极106的金属分别具有高电负性和低电负性。应注意，低电负性通过在顶部电极106上的斜线示意性地示出。由于电负性低，顶部电极106的金属具有高反应性，因此具有向铁电层108扩散的高倾向。相反，由于高电负性，底部电极110的金属具有低反应性，因此具有向铁电层108扩散的低倾向。
在一些实施例中，高电负性和低电负性是彼此相关的。在一些实施例中，高电负性是大于约1.6、约2.0或一些其他适当值的电负性，和/或是约1.6-2.4、约1.6-2.0、约2.0-2.4或一些其他适当值的电负性。在一些实施例中，低电负性是小于约1.6、约1.5或一些其他适当值的电负性，和/或是约1.1-1.6或一些其他适当值的电负值。
扩散至铁电层108的金属对铁电层108以及因此对存储器单元102的性能产生负面影响。由于底部电极110具有高电负性，所以金属从底部电极110到铁电层108的扩散可以是最小的。相反，由于顶部电极106具有低电负性，所以金属从顶部电极106到铁电层108的扩散可能是显著的。因此，在顶部电极106和铁电层108之间设置阻挡层104可以显著减少金属向铁电层108的扩散。此外，与如果阻挡层104在底部电极110和铁电层108之间相比，阻挡层104可以更有效地减少金属向铁电层108的扩散。
通过减少金属向铁电层108的扩散，阻挡层104增强了铁电层108的性能，并且因此增强了存储器单元102的性能。例如，可以增加铁电相，可以增加剩余极化(2Pr)，可以增加极化均匀性，可以减小漏电流，可以增加电容，可以增强数据保持，可以增加击穿电压，或者前述的任意组合。此外，如下文将更好地看到的，阻挡层104的制造与逻辑制造工艺兼容，由此阻挡层104可用于嵌入式存储器应用的存储器单元中。
上述铁电相对应于正交晶相，并且与四方晶相和单斜晶相形成对比。正交晶相与其他晶相的比率越高，残余极化(2Pr)越高，因此数据保持越好。因此，阻挡层104增加了正交晶相与其他晶相的比率。铁电相可以例如通过x射线衍射(XRD)、电子背向散射衍射(EBSD)等测量和/或量化。
如上所述，底部电极110包括电负性高的金属，顶部电极106包括电负性低的金属。在一些实施例中，低电负性金属是或包括钛(例如，Ti/电负性为1.54)、钽(例如，Ta/电负性为1.51)、镧(例如，La/电负性为1.11)、一些其他合适的金属或前述的任意组合。在一些实施例中，高电负性金属是或包括钼(例如，Mo/电负性为2.16)、钨(例如，W/电负性为2.36)、钌(例如，Ru/电负性为2.2)、锇(例如，Os/电负性为2.18)、铑(例如，Rh/电负性为2.28)、铱(例如，Ir/电负性为2.2)、钯(例如，Pd/电负性为2.2)、铂(例如，Pt/电负性为2.28)、铜(例如，Cu/电负性为1.9)、银(例如，Ag/电负性为1.93)、金(例如，Au/电负性为2.54)、铝(例如，Al/电负性为1.61)、一些其他合适的金属或前述的任意组合。
在一些实施例中，阻挡层104是或包括氧化硅(例如，SiOx)、氮化硅(例如SiNx)、金属氧化物、高k电介质、一些其他合适的材料或前述的任意组合。例如，高k电介质可以是介电常数例如大于约3.9、约10或一些其它适当值的电介质。在一些实施例中，阻挡层104是电介质。例如，阻挡层104可以是或包括氧化硅、氮化硅、高k电介质或一些其他合适的电介质。在一些实施例中，阻挡层104是半导体。例如，阻挡层104可以是或包括半导体金属氧化物或一些其他合适的半导体材料。在一些实施例中，阻挡层104是导电的。例如，阻挡层104可以是或包括导电金属氧化物或一些其他合适的导电材料。
在阻挡层104是或包括金属氧化物的一些实施例中，金属氧化物的金属具有高电负性。在一些实施例中，高电负性相对于顶部电极106的金属的电负性是高的。此外，在一些实施例中，高电负性是大于约1.6、约2.0或一些其他适当值的电负性，和/或是约1.6-2.4、约1.6-2.0、约2.0-2.4或一些其他适当值的电负性。
在一些实施例中，阻挡层104包括从顶部电极106向铁电层108扩散的金属。在一些实施例中，阻挡层104具有非晶结构，以消除晶界并增加扩散路径复杂性。可替换地，在一些实施例中，阻挡层104具有纳米晶体结构，并且阻挡层104的晶粒是等轴晶粒(equiaxedgrain)，而不是柱状晶粒，以增加扩散路径的复杂性。通过增加扩散路径复杂性，减少了金属穿过阻挡层104的扩散。
在一些实施例中，阻挡层104的厚度Tb为约2-50埃、约2-26埃、约26-50埃或一些其他合适的值。如果厚度Tb太小(例如，小于2埃)，则阻挡层104可能不能有效地阻挡金属从顶部电极106向铁电层108的扩散。如果厚度Tb太大(例如，大于50埃)，则阻挡层104的电阻可能太高，并且可能导致流过存储器单元102的低电流。
在一些实施例中，即使在利用阻挡层104的情况下，顶部电极106的金属也最小程度地扩散至铁电层108。例如，铁电层108中金属的原子百分比可以是小于约10％、约5％、约1％或一些其他合适百分比的非零值，和/或可以是约1％-10％、约1％-5％、约5％-10％或一些其他适当百分比。在一些实施例中，最小扩散完全或大部分发生在为了增加铁电层108的铁电相的退火期间。在一些这样的实施例中，当存在阻挡层104时，铁电层108中的金属的原子百分比在退火完成时小于10％，而当不存在阻挡层时，铁电层108中的金属的原子百分比在退火结束时大于30％。
在一些实施例中，铁电层108是或包括二元氧化物、三元氧化物或氮化物、四元氧化物、一些其他合适的铁电材料或前述的任意组合。二元氧化物可以例如是或包括氧化铪(例如，二氧化铪或HfO2)和/或一些其他合适的二元氧化物。三元氧化物或氮化物可以例如是或包括硅酸铪(例如，HfSiOx)、锆酸铪(例如，HfZrOx)、钛酸钡(例如，BaTiO3)、钛酸铅(例如，PbTiO3)，钛酸锶(例如，SrTiO3)、亚锰酸钙(例如，CaMnO3)、铁酸铋(例如，BiFeO3)、氮化铝钪(例如，AlScN)、氮化铝镓(例如，AlGaN)、氮化铝钇(例如，AlYN)、一些其他合适的三元氧化物和/或氮化物，或前述的任意组合。四元氧化物可以例如是或包括钛酸锶钡(例如BaSrTiOx)和/或一些其他合适的四元氧化物。
在一些实施例中，铁电层108具有电负性大于顶部电极106的金属的电负性的非金属元素。在这样的实施例中，非金属元素与顶部电极的金属之间的电负性之间的差至少为1.7、1.84或一些其他合适的值，和/或为约1.6-2.5、约1.6-2.05、约2.05-2.5、约1.9-2.33或一些其他适合的值。非金属元素例如可以是氧等。
在一些实施例中，铁电层108的厚度Tf为约10-200埃、约10-105埃、约105-200埃或一些其他合适的值。如果厚度Tf太小(例如，小于10埃)或太大(例如，大于200埃)，则铁电层108可能不具有剩余极化或可能具有不可使用的小剩余极化。此外，如果厚度Tf太大(例如，大于200埃)，则铁电层108的电阻可能太高，并且可能导致低电流流过存储器单元102。
在存储器单元102的操作期间，铁电层108的剩余极化用于表示数据的位。例如，剩余极化的正极性可以表示二进制“0”，而剩余极化的负极性可以表示二二进制“1”，或反之亦然。
为了将剩余极化设置为正极性，从顶部电极106跨过铁电层108到底部电极110施加第一写入电压。为了将剩余极化设置为负极性，从顶部电极106跨过铁电层108到底部电极110施加第二写入电压。第一写入电压和第二写入电压具有相反的极性，并且具有超过矫顽电压的幅度。在一些实施例中，为了读取剩余极化的极性，将剩余极化设置为如上所述的正极性或负极性。如果剩余极化的极性改变，则会出现电流脉冲。否则，不会出现电流脉冲。因此，电流脉冲可以用于识别剩余极化的极性。
参考图2A和图2B，提供了图1中的存储器单元102的一些替代实施例的截面图200A、200B。
在图2A中，阻挡层104位于底部电极110和铁电层108之间，而不是位于顶部电极106和铁电层106之间。此外，底部电极110的金属具有低电负性，而顶部电极106的金属具有高电负性。低电负性通过底部电极110上的斜线示意性地示出。此外，低电负性金属和高电负性金属的非限制性示例如上所述。
由于低电负性，底部电极110的金属具有高反应性，并且因此具有向铁电层108扩散的高倾向。相反，由于高电负性，顶部电极106的金属具有低反应性，因此具有向铁电层108扩散的低倾向。因此，通过在底部电极110和铁电层108之间设置阻挡层104，可以显著减少金属向铁电层108的扩散。这可以显著增强铁电层108的性能，并且因此增强存储器单元102的性能。
在阻挡层104是或包括金属氧化物的一些实施例中，金属氧化物的金属具有高电负性。在一些实施例中，高电负性相对于底部电极110的金属的电负性是高的。此外，在一些实施例中，高电负性是大于约1.6、约2.0或一些其他适当值的电负性，和/或是约1.6-2.4、约1.6-2.0、约2.0-2.4或一些其他适当值的电负性。
在图2B中，存储器单元102具有一对阻挡层104，每个阻挡层都是图1所描述的对应层。顶部电极106和铁电层108之间的第一阻挡层104a阻挡金属从顶部电极106向铁电层108的扩散。底部电极110和铁电层108之间的第二阻挡层104b阻挡金属从底部电极110向铁电层108的扩散。通过阻挡金属扩散至铁电层108，第一阻挡层104a和第二阻挡层104b可以显著增强铁电层108的性能，并且因此增强存储器单元102的性能。
在一些实施例中，底部电极110的金属和顶部电极106的金属都具有低电负性。低电负性通过底部电极110和顶部电极106上的斜线示意性地示出。在一些实施例中，低电负性是小于约1.6、约1.5或一些其他适当值的电负性，和/或是约1.1-1.6或一些其他适当值的电负性。此外，在第一阻挡层104a和第二阻挡层104b包括金属氧化物的一些实施例中，低电负性相对于金属氧化物的金属的电负性是低的。低电负性金属的非限制性示例如上所述。
虽然图1和图2A描述阻挡层104位于顶部电极106和底部电极110中具有最低金属电负性的电极处，但在替代实施例中情况可能并非如此。例如，阻挡层104可以可选地位于具有最高金属电负性的电极处，或者顶部电极106和底部电极110可以具有相同的金属电负性，该金属电负性可以是高的或低的。此外，尽管图1和图2A描述了顶部电极106和底部电极110中的一个具有低金属电负性，而顶部电极106和底部电极110中的另一个具有高金属电负性，但在替代实施例中，这可以是相反的，或者在替代实施例中，顶部电极106和底部电极110都可以具有低金属电负性或高金属电负性。虽然图2B将顶部电极106和底部电极110描述为具有低金属电负性，但顶部电极106和底部电极110也可以具有高金属电负性。
虽然图1、图2A和图2B以电负性描述了底部和顶部电极的金属，但也可以以电正性描述金属。电负性低的金属具有高电正性(electropositivity)，而电负性高的金属具有低电正性。因此，图1的顶部电极106和底部电极110也可以分别被视为具有高电正性和低电正性，图2A的顶部电极106和底部电极110也可以被视为分别具有低电正性和高电正性。此外，图2B的顶部电极106和底部电极110可以被视为具有高电正性。
参考图3A，提供了图1中的存储器单元102的一些实施例的截面图300A，其中存储器单元102集成到IC芯片的互连结构302中。
顶部电极导线304t在存储器单元102之上，并且顶部电极通孔(TEVA)306t从顶部电极导线304向下延伸到顶部电极106。底部电极导线304b在存储器单元102下方，并且底部电极通孔(BEVA)306b从底部电极导线304b向上延伸到底部电极110。BEVA 306b包括BEVA阻挡件308和BEVA主体310。BEVA阻挡件308罩住BEVA主体310的下侧，以将BEVA主体320与底部电极导线304b分离。在替代实施例中，BEVA阻挡件308被省略，使得BEVA主体310直接接触底部电极导线304b。例如，BEVA阻挡件308可以被配置为阻挡或以其他方式实质上减少材料从底部电极导线304b到底部电极110的扩散。
在一些实施例中，顶部电极导线304t、TEVA 306t和底部电极导线304b是或包括铜、铝、钨等或前述的任意组合。在一些实施例中，BEVA主体310是或包括：(1)与顶部电极导线304t、TEVA 306t、底部电极导线304b或前述的任意组合相同的材料；(2)与BEVA阻挡件308相同的材料；(3)与底部电极110相同的材料；(4)一些其他合适的材料；或(5)前述的任意组合。在一些实施例中，BEVA阻挡件308是或包括氮化钛、铂、铝铜、金、钛、钽、氮化钽、钨、氮化钨等或前述的任意组合。在一些实施例中，BEVA阻挡件308的厚度为约50-200埃或一些其他合适的值。
硬掩模312在顶部电极106之上，TEVA 306t从顶部电极导线304t穿过硬掩模312延伸到顶部电极106。在替代实施例中，省略了硬掩模312。例如，硬掩模312可以是或包括氮化钛、氧化硅、氮化硅、碳氮化硅、氮氧化硅、金属氧化物、一些其他合适的材料或前述的任意组合。金属氧化物可以例如是或包括氧化钛、氧化铝、一些其他合适的金属氧化物或前述的任意组合。在一些实施例中，硬掩模312的厚度为约50-400埃或一些其他合适的值。
如关于图1所描述的，阻挡层104被配置为阻挡顶部电极106的金属扩散至铁电层108。这继而又可以增强铁电层108的性能。
底部电极110、铁电层108、阻挡层104、顶部电极106和硬掩模312共享公共宽度，并且分别在存储器单元102的相对侧形成一对公共侧壁。此外，公共侧壁具有平面轮廓，但也可以替代地具有弯曲轮廓或其他合适的轮廓。
侧壁间隔件结构314位于公共侧壁上。侧壁间隔件结构314例如可以是或包括氮化钛、氧化硅、氮化硅、碳氮化硅、氮氧化硅、金属氧化物、一些其他合适的材料或前述的任意组合。金属氧化物例如可以是或包括氧化钛、氧化铝、一些其他合适的金属氧化物或前述的任意组合。在一些实施例中，侧壁间隔件结构314是与硬掩模312相同的材料。
多个金属间介电(IMD)层316分别围绕底部电极导线304b和顶部电极导线304t。此外，第一蚀刻停止层318、第二蚀刻停止层320和缓冲层322将IMD层316分离。第一蚀刻停止层318围绕垂直地位于底部电极导线304b和存储器单元102之间的BEVA 306b。第二蚀刻停止层320和缓冲层322覆盖并共形于第一蚀刻停止层318和存储器单元102。此外，第二蚀刻停止层320位于缓冲层322和存储器单元102之间。
例如，IMD层316可以是或包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、碳氮化硅、一些其他合适的电介质或前述的任意组合。第一蚀刻停止层318和/或第二蚀刻停止层320例如可以是或包括金属氮化物、金属氧化物、金属碳化物、氮化硅、氧化硅、碳化硅、氮氧化硅、一些其他合适的电介质或前述的任意组合。在一些实施例中，第一蚀刻停止层318和第二蚀刻停止层320是相同的材料。在一些实施例中，第一蚀刻停止层318的厚度为约150-350埃或一些其他合适的值。在一些实施例中，第二蚀刻停止层320的厚度为约50-300埃或一些其他合适的值。缓冲层322例如可以是或包括原硅酸四乙酯(TEOS)氧化物和/或一些其他合适的电介质。在一些实施例中，缓冲层322的厚度为约50-300埃或一些其他合适的值。
参考图3B，提供了图3A的存储器单元102的一些实施例的俯视布局图300B。此外，BEVA 306b和TEVA 306t的俯视布局以在存储器单元102之上的虚线示出。例如，图3A的截面图300A可以沿着A-A’线截取。存储器单元102具有正方形或长方形的俯视布局，但可替代地具有圆形俯视布局或一些其他合适的俯视布局。BEVA 306b和TEVA 306t具有正方形或长方形的俯视布局，但也可以具有其他合适的俯视布局。
参考图4A，提供了图3A的存储器单元102的一些替代实施例的截面图400A，其中顶部电极宽度相对于存储器单元102的其余部分减小。
底部电极110、铁电层108和阻挡层104共享第一公共宽度，并且分别在存储器单元102的相对侧上形成一对第一公共侧壁402。此外，顶部电极106和硬掩模312共享第二公共宽度，并且分别在存储器单元102的相对侧上形成一对第二公共侧壁404。第二公共宽度小于第一公共宽度，并且第二公共侧壁404横向地位于第一公共侧壁402之间。此外，第二公共侧壁404由在阻挡层104之上的侧壁间隔件结构314覆盖。第一公共侧壁402和第二公共侧壁404具有平面轮廓，但其他合适的轮廓也是适用的。
参考图4B，提供了图4A的存储器单元102的一些实施例的俯视布局图400B。此外，BEVA 306b和TEVA 306t的俯视布局以在存储器单元102之上的虚线示出。例如，图4A的截面图400A可以沿着B-B’线截取。存储器单元102具有正方形或长方形的俯视布局，并且第二公共侧壁404与第一公共侧壁402横向偏移并且位于第一公共侧壁402之间。在替代实施例中，存储器单元102可以具有圆形俯视布局或一些其他合适的俯视布局。BEVA 306b和TEVA306t具有正方形或长方形的俯视布局，但也可以具有其他合适的俯视布局。
参考图5，提供了图4A的存储器单元102的一些替代实施例的截面图500，其中省略了BEVA阻挡件308和BEVA主体310。此外，底部电极阻挡件502和底部电极110形成BEVA306b。底部电极阻挡件502位于底部电极110和底部电极导线304b之间，例如，可以是如图3A所示的BEVA阻挡件308。底部电极阻挡件502、底部电极110、铁电层108、阻挡层104、顶部电极106和硬掩模312在BEVA 306b处凹陷，并且TEVA 306t从存储器单元102的中心横向偏移。
参考图6A，提供了图3A的存储器单元102的一些替代实施例的截面图600A，其中省略了BEVA 306b、BEVA阻挡件308、BEVA主体310、侧壁间隔件结构314、第二蚀刻停止层320和硬掩模312。这样，存储器单元102从底部电极导线304b延伸。此外，底部电极阻挡件502、底部电极110、铁电层108和阻挡层104罩住顶部电极106的下侧。例如，底部电极阻挡件502、底部电极110、铁电层108、阻挡层104可以各自具有U形轮廓等。底部电极阻挡件502位于底部电极110和底部电极导线304b之间，例如，可以是如图3A所示的BEVA阻挡件308。
参考图6B，提供了图6A的存储器单元102的一些实施例的俯视布局图600B。此外，TEVA 306t的俯视布局以在存储器单元102之上的虚线示出。例如，图6A的截面图600A可以沿着C-C’线截取。底部电极阻挡件502在围绕底部电极110的闭合路径中延伸，底部电极110在围绕铁电层108的闭合路径中延伸，铁电层108在围绕阻挡层104的闭合路径中延伸，阻挡层104在围绕顶部电极106的闭合路径中延伸。存储器单元102具有正方形或长方形的俯视布局，但可替代地具有圆形俯视布局或一些其他合适的俯视布局。TEVA 306t具有正方形或长方形的俯视布局，但也可以具有其他合适的俯视布局。
参考图7A，提供了图3A的存储器单元102的一些替代实施例的截面图700A，其中省略了BEVA 306b、BEVA阻挡件308、BEVA主体310、侧壁间隔件结构314、第二蚀刻停止层320和硬掩模312。这样，存储器单元102从底部电极导线304b延伸。此外，附加的导线304a位于TEVA 306t下方，与底部电极导线304b齐平，并且顶部电极106、阻挡层104和铁电层108形成侧壁间隔件结构。
侧壁间隔件结构在底部电极110的顶部侧壁部分上的第一蚀刻停止层318之上。此外，侧壁间隔件结构具有一对间隔件区段，底部电极110布置在间隔件区段之间。TEVA 306t延伸到这些区段中的一个处的顶部电极106的部分，并进一步延伸到第一蚀刻停止层318中。在至少一些实施例中，在截面图700B外部，间隔件区段彼此连续。阻挡层104和铁电层108在每个间隔件区段处具有L形部分。铁电层108的L形部分包裹围绕阻挡层104的相应L形部分的底部拐角，阻挡层104的L形部分包裹围绕顶部电极106的相应部分的底部拐角。
参考图7B，提供了图7A的存储器单元102的一些实施例的俯视布局图700B。此外，TEVA 306t的俯视布局以在存储器单元102之上的虚线示出。例如，图7A的截面图700A可以沿着D-D’线截取。顶部电极106在围绕阻挡层104的闭合路径中延伸，阻挡层104在围绕铁电层108的闭合路径中延伸，铁电层108在围绕底部电极110的闭合路径中延伸。存储器单元102具有正方形或长方形的俯视布局，但可替代地具有圆形俯视布局或一些其他合适的俯视布局。TEVA 306t具有正方形或长方形的俯视布局，但也可以替代地具有其他合适的俯视布局。
参考图8，提供了图3A和图3B的存储器单元102的一些替代实施例的截面图800，其中如图2A所示，阻挡层104位于底部电极110处。此外，底部电极110的金属具有低电负性，而顶部电极106的金属具有高电负性。
参考图9A-图9D，提供了图8中的存储器单元102的一些替代实施例的截面图900A-900D，其中存储器单元102分别如图4A、图5、图6A和图7A所示的配置。
参考图10，提供了图3A和图3B的存储器单元102的一些替代实施例的截面图1000，其中如图2B所示的，存储器单元102具有一对阻挡层104。此外，底部电极110的金属和顶部电极106的金属具有低电负性。
参考图11A-图11D，提供了图10中的存储器单元102的一些替代实施例的截面图1100A-1100D，其中存储器单元102分别如图4A、图5、图6A和图7A配置。
参考图12A，提供了包括存储器单元102的IC芯片的一些实施例的截面图1200A，其中存储器单元102集成到单独的一晶体管一电容器(1T1C)单元1202中。每个存储器单元102如关于图3A和图3B所描述的对应物。
1T1C单元1202包括单独的漏极区1204和单独的漏极侧导电路径1206。漏极区1204是衬底1208的掺杂区，并且各自具有与衬底1208的邻接区域相反的掺杂类型。此外，漏极区1204由沟槽隔离结构1210电隔离，并且部分地限定用于单独地选择存储器单元102的存取晶体管1212(部分地示出)。沟槽隔离结构1210延伸到衬底1208的顶部，并且包括氧化硅和/或一些其他合适的介电材料。衬底1208例如可以是块硅衬底或一些其他合适的半导体衬底。
漏极侧导电路径1206将漏极区1204电耦接到存储器单元102，并且由互连结构302形成，存储器单元102布置在互连结构302中。互连结构302包括多个导线304和多个通孔306。多个导线304包括顶部电极导线304t和底部电极导线304b。在一些实施例中，顶部电极导线304t对应于位线BL。多个通孔306包括TEVA 306t和BEVA 306b。最接近衬底1208的通孔306的层级在层间介电(ILD)层1214中，而通孔306和导线304的其余层级在IMD层316中。除了BEVA 306b之外，导线304和通孔306可以例如是或包括铜、铝、一些其他合适的金属或前述的任意组合。例如，BEVA 306b可以如关于图3A和图3B所描述的其对应物。
1T1C单元1202一侧的外围区域1216容纳外围器件1218(仅示出其中一个)。外围器件1218可以例如是金属氧化物半导体场效应晶体管(MOSFET)、鳍式场效应晶体管(finFET)、全环栅场效应晶体管(GAA FET)或一些其他合适类型的半导体器件。外围器件1218中的每个包括衬底1208中的一对源极/漏极区1220，以及堆叠在源极/漏极区1220之间的栅电极1222和栅极介电层1224。
参考图12B，提供了图12A的IC芯片的一些实施例的截面图1200B，其沿着与图12A的截面图1200A所截取的轴正交的轴截取。1T1C单元1202包括单独的存储器单元102、单独的漏极侧导电路径1206、单独的存取晶体管1212和单独的源极侧导电路径1226。每个存储器单元102如关于图3A和图3B所描述的其对应物。
存取晶体管1212位于衬底1208上，衬底1208和互连结构302之间，并且由沟槽隔离结构1210电隔离。存取晶体管1212包括单独的漏极区1204、单独的源极区1228、单独的栅极介电层1230和单独的栅电极1232。栅电极1232分别在栅极介电层1230之上，并且在一些实施例中形成字线。漏极区1204和源极区1228是衬底1208的掺杂区，并且各自具有与衬底1208的邻接区域相反的掺杂类型。此外，漏极区1204和源极区1228分别与栅电极1232邻接。存取晶体管1212例如可以是MOSFET、finFET、GAA FET或一些其他合适类型的半导体器件。
漏极侧导电路径1206将漏极区1204电耦接到存储器单元102，并且源极侧导电路径1226将源极区1228电耦接到源极线SL。漏极侧导电路径和源极侧导电路径1206、1226由多个导线304和多个通孔306形成。
虽然图12A和图12B使用图3A和图3B中的存储器单元实施例进行示出，但是图1、图2A、图2B、图4A、图4B、图5、图6A、图6B、图7A、图7B、图8、图9A-图9D、图10和图11A-图11D中的任何一个的存储器单元的实施例在替代实施例中都是适用的。例如，如图13的截面图1300所示，图12A和图12B的存储器单元102可替代地如图7A和图7B所示进行配置。
参考图14，提供了图12A和图12B的IC芯片的一些实施例的俯视布局图1400。例如，图12A和图12B的截面图1200A、1200B可以分别沿着线E和线F截取。IC芯片包括呈多个行和多个列的多个1T1C单元1202，从而形成存储器阵列1402。外围器件1218在IC芯片的外围区域1216处围绕存储器阵列1402。外围器件1218可以例如实现用于操作1T1C单元1202的读/写电路和/或其他合适的电路。
参考图15，IC芯片的一些实施例的截面图1500包括铁电场效应晶体管(FeFET)1502，其中阻挡层104被配置为阻挡金属从顶部栅电极1504向铁电层108的扩散。一对源极/漏极区1506位于衬底1208中，衬底1208的沟道区1508将源极/漏极区1506分隔开。源极/漏极区1506例如可以是衬底1208的掺杂区等。
栅极介电层1510、浮置栅电极1512、铁电层108、阻挡层104、顶部栅电极1504和硬掩模1514形成在沟道区1508之上的栅极堆叠件，并共享公共宽度。在替代实施例中，省略了浮置栅电极1512和/或栅极介电层1510。浮置栅电极1512和顶部栅电极1504分别如图1所示的底部电极110和顶部电极106。这样，浮置栅电极1512具有高电负性，而顶部栅电极1504具有低电负性。此外，阻挡层104和铁电层108如关于图1所描述的，其中阻挡层104被配置为阻挡顶部栅电极1504的金属扩散至铁电层108，从而增强了铁电层108的性能，并且因此增强了存储器单元102的性能。
侧壁间隔件结构1516位于栅极堆叠件的相对侧壁上，并且互连结构302在FeFET1502之上并电耦接到FeFET 1502。互连结构302包括堆叠的多个导线304和多个通孔306，以限定从FeFET 1502引出的导电路径。虽然仅示出了通孔306的一个层级和导线304的一个层级，但是可以考虑附加层级。接触蚀刻停止层1518覆盖FeFET 1502并衬垫FeFET 1502，并且ILD层1214和IMD层316堆叠在接触蚀刻停止层1518上方。接触蚀刻停止层1518和ILD层1214围绕通孔306，IMD层316围绕导线304。
在一些实施例中，硬掩模1514是或包括氮化钛、氧化硅、氮化硅、碳氮化硅、氮氧化硅、金属氧化物、一些其他合适的材料或前述的任意组合。在一些实施例中，侧壁间隔件结构1516是或包括氮化钛、氧化硅、氮化硅、碳氮化硅、氮氧化硅、金属氧化物、一些其他合适的材料或前述的任意组合。在一些实施例中，接触蚀刻停止层1518是或包括金属氮化物、金属氧化物、金属碳化物、氮化硅、氧化硅、碳化硅、氮氧化硅、一些其他合适的电介质或前述的任意组合。
在FeFET 1502的操作期间，铁电层108的剩余极化用于表示数据的位。例如，剩余极化的正极性可以表示二进制“0”，而剩余极化的负极性可以表示二进制“1”，或反之亦然。
为了将剩余极化设置为正极性，从顶部栅电极1504跨过铁电层108到沟道区1508(例如，通过源极/漏极区1506)施加第一写入电压。为了将剩余极化设置为负极性，从顶部栅电极1504跨过铁电层108到沟道区1508施加第二写入电压。第一写入电压和第二写入电压具有相反的极性，并且具有超过矫顽电压的幅度。
剩余极化的极性改变了FeFET 1502的阈值电压。取决于剩余极化是处于正极性或负极性，阈值电压处于第一阈值或第二阈值。为了读取剩余极化的极性，从顶部栅电极1504向源极/漏极区1506中的源极区施加小于矫顽电压且介于第一阈值电压和第二阈值电压之间的读取电压。取决于沟道区1508是否导通，剩余极化具有正极性或负极性。
虽然图15示出了在顶部栅电极1504处具有阻挡层104的FeFET 1502，但FeFET1502也可以在浮置栅电极1512处具有阻挡层104，如图16A的截面图1600A所示。在这样的替代实施例中，浮置栅电极1512具有低电负性，而顶部栅电极1504具有高电负性。此外，虽然图15示出了具有单个阻挡层104的FeFET 1502，但FeFET 1502也可以替代地具有一对阻挡层104，如图16B的截面图1600B所示。在这样的替代实施例中，第一阻挡层104a位于顶部栅电极1504和铁电层108之间，第二阻挡层104b位于浮置栅电极1512和铁电层108之间。此外，浮置栅电极1512和顶部栅电极1504均具有低电负性。
参考图17-图27，提供了用于形成包括存储器单元的IC芯片的方法的一些实施例的一系列截面图1700-2700，其中存储器单元被集成到单个1T1C单元中并且包括阻挡层。例如，截面图1700-2700可以对应于图12A和图12B的IC芯片，和/或可以例如沿着图14中的线E截取。
如图17的截面图1700所示，互连结构302部分地形成在多个存取晶体管1212(仅部分地示出)和外围器件1218上方并电耦接到多个存取器件1212和外围器件。存取晶体管1212分别单独于所形成的多个1T1C单元1202，并且外围器件1218位于所形成的IC芯片的外围区域1216处。存取晶体管1212和外围器件1218在衬底1208上并且部分地由衬底1208形成，并且通过衬底1208中的沟槽隔离结构1210分离。存取晶体管1212和外围器件1218可以例如如关于图12A和图12B所描述的。
互连结构302包括堆叠在介电结构中的多个导线304和多个通孔306。介电结构包括ILD层1214和在ILD层1204上方的第一IMD层316a。多个导线304包括沿着互连结构302的顶表面的多个底部电极导线304b。底部电极导线304b单独于所形成的1T1C单元1202并且分别位于1T1C单元1202处。此外，底部电极导线304b分别电耦接到存取晶体管1212的漏极区1204。第一IMD层316a可以例如通过和/或使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、一些其他合适的沉积工艺或前述的任意组合来形成。导线304和通孔306可以例如通过和/或使用CVD、PVD、ALD、化学镀、电镀、一些其他合适的沉积工艺或前述的任意组合来形成。
如图18的截面图1800所示，在互连结构302上沉积或以其他方式形成第一蚀刻停止层318。注意，为了绘制紧凑性，这里和随后的图19-图27中省略了互连结构302的下部部分。第一蚀刻停止层318是电介质，并且可以例如通过CVD、PVD、ALD、一些其他合适的沉积工艺或前述的任意组合来沉积。
同样如图18的截面图1800所示，BEVA 306b分别延伸穿过第一蚀刻停止层318至底部电极导线304b。BEVA 306b包括单独的BEVA主体310和分别包裹BEVA主体310下侧的单独的BEVA阻挡件308。BEVA主体310和/或BEVA阻挡件308可以例如通过和/或使用CVD、PVD、ALD、一些其他合适的沉积工艺或前述的任意组合来形成。
如图19的截面图1900所示，底部电极层1101沉积在BEVA 306b和第一蚀刻停止层318上方。底部电极层1101是导电的，并且是或包括具有高电负性的金属。这样，底部电极层1101的金属具有低反应性，因此具有低扩散倾向。底部电极层1101可以例如通过CVD、PVD、ALD、一些其他合适的沉积工艺或前述的任意组合来沉积。
在一些实施例中，高电负性与随后形成的顶部电极层的电负性相关。在一些实施例中，高电负性是大于约1.6、约2.0或一些其他适当值的电负性，和/或是约1.6-2.4、约1.6-2.0、约2.0-2.4或一些其他适当值的电负值。在一些实施例中，高电负性金属是或包括钼(例如，Mo/电负性为2.16)、钨(例如，W/电负性为2.36)、钌(例如，Ru/电负性为2.2)、锇(例如，Os/电负性为2.18)、铑(例如，Rh/电负性为2.28)、铱(例如，Ir/电负性为2.2)、钯(例如，Pd/电负性为2.2)、铂(例如，Pt/电负性为2.28)、铜(例如，Cu/电负性为1.9)、银(例如，Ag/电负性为1.93)、金(例如，Au/电负性为2.54)、铝(例如，Al/电负性为1.61)、一些其他合适的导电材料或前述的任意组合。
如图19的截面图1900所示，铁电层108沉积在底部电极层1101上。沉积可以例如通过CVD、PVD、ALD等或前述的任意组合来进行。
如图20的截面图2000所示，阻挡层104沉积在铁电层108上，并且顶部电极层1061沉积在阻挡层104上。阻挡层104可以例如通过CVD、PVD、ALD、一些其他合适的沉积工艺或前述的任意组合来沉积。类似地，顶部电极层1061可以例如通过CVD、PVD、ALD、一些其他合适的沉积工艺或前述的任意组合来沉积。
顶部电极层1061包括具有低电负性的金属，阻挡层104被配置为阻挡金属向铁电层108的扩散。低电负性通过顶部电极层1061上的斜线示意性地示出。在一些实施例中，低电负性相对于底部电极层1101的电负性是低的。在一些实施例中，低电负性是小于约1.6、约1.5或一些其他适当值的电负性，和/或是约1.1-1.6或一些其他适当值的电负性。
由于电负性低，顶部电极层1061的金属具有高反应性，因此具有向铁电层108扩散的高倾向。扩散至铁电层108的金属对铁电层108性能产生负面影响。因此，通过阻挡金属从顶部电极层1061向铁电层108的扩散，阻挡层104增强了铁电层108性能。例如，可以增加铁电相，可以增加剩余极化(2Pr)，可以增加极化均匀性，可以减小漏电流，可以增加电容，可以增强数据保持，可以增加击穿电压，或者前述的任意组合。
与顶部电极层1061相比，底部电极层1101的金属具有高电负性，因此具有扩散至铁电层108的倾向低。因此，金属从底部电极层1101向铁电层108的扩散几乎极小，并且可以省略底部电极层110l处的阻挡层，而不会显著影响铁电层108性能。
在一些实施例中，阻挡层104是或包括氧化硅(例如，SiOx)、氮化硅(例如SiNx)、金属氧化物、高k电介质、一些其他合适的金属或前述的任意组合。例如，高k电介质可以是介电常数大于约3.9、约10或一些其它适当值的电介质。在一些实施例中，阻挡层104是电介质。例如，阻挡层104可以是或包括氧化硅、氮化硅、高k电介质或一些其他合适的电介质。在一些实施例中，阻挡层104是半导体。例如，阻挡层104可以是或包括半导体金属氧化物或一些其他合适的半导体材料。在其他实施例中，阻挡层104是导电的。例如，阻挡层104可以是或包括导电金属氧化物或一些其他合适的导电材料。
在一些实施例中，阻挡层104包括从顶部电极层1061向铁电层108扩散的金属。在一些实施例中，阻挡层104具有非晶结构，以消除晶界并增加扩散路径复杂性。可替换地，在一些实施例中，阻挡层104具有纳米晶体结构，并且阻挡层104的晶粒是等轴晶粒，而不是柱状晶粒，以增加扩散路径的复杂性。通过增加扩散路径复杂性，减少了金属穿过阻挡层104的扩散。
在一些实施例中，阻挡层104的厚度Tb为约2-50埃、约2-26埃、约26-50埃或一些其他合适的值。如果厚度Tb太小(例如，小于2埃)，则阻挡层104可能不会有效地阻挡金属从顶部电极层1061向铁电层108的扩散。如果厚度Tb太大(例如，大于50埃)，则阻挡层104的电阻可能太高，并且可能导致低电流流过所形成的存储器单元。
在一些实施例中，即使在利用阻挡层104的情况下，顶部电极层1061的金属也最小程度地扩散至铁电层108。例如，铁电层108中金属的原子百分比可以是小于约10％、约5％、约1％或一些其他合适百分比的非零值，和/或可以是约1％-10％、约1％-5％、约5％-10％或一些其他适当百分比。在一些实施例中，最小扩散完全或大部分发生在为了增加铁电层108的铁电相的退火期间。在一些这样的实施例中，当存在阻挡层104时，铁电层108中的金属的原子百分比在退火完成时小于10％，而当不存在阻挡层104时，铁电层108中的金属的原子百分比在退火结束时大于30％。
如图21的截面图2100所示，进行退火以增加铁电层108中的铁电相。应注意，退火通过图20到图21的铁电层108的图样变化示意性地示出。铁电相对应于正交晶相，并且与四方晶相和单斜晶相形成对比。铁电层108中的正交晶相与其他晶相的比率越高，残余极化(2Pr)越高，因此数据保持越好。退火可以例如在约300-1500摄氏度、约300-900摄氏度、约900-1500摄氏度等的温度下进行。
在退火期间，顶部电极层1061和底部电极层1101的金属具有较高的反应性和扩散倾向。然而，底部电极层1101的金属在退火期间仍具有低扩散率，因此在退火期间对铁电层108的影响极小。相比之下，顶部电极层1061的金属在退火期间具有甚至更高的扩散率。然而，尽管具有较高的扩散率，顶部电极层1061的金属对铁电层108的影响极小，因为阻挡层104阻挡金属向铁电层108扩散。在一些实施例中，当存在阻挡层104时，铁电层108中的金属的原子百分比在退火完成时小于约10％、5％或1％，而当不存在阻挡层104时，铁电层108中的金属的原子百分比在退火结束时大于约30％。
如图21的截面图2100所示，形成了单独于所形成的1T1C单元1202的硬掩模312。如下文所见，硬掩模312具有用于所形成存储器单元的图案。用于形成硬掩模312的工艺可以例如包括在顶部电极层1061上方沉积硬掩模层，并且随后将硬掩模层图案化为硬掩模312。沉积可以例如通过CVD、PVD、ALD、一些其他合适的沉积工艺或前述的任意组合来沉积。图案化可以例如通过光刻/蚀刻工艺或一些其他合适的图案化工艺来执行。
如图22的截面图2200所示，在硬掩模312就位的情况下，对顶部电极层1061、阻挡层104、铁电层108和底部电极层1101进行蚀刻。在通过光刻/蚀刻工艺形成硬掩模312的一些实施例中，光刻/蚀刻工艺的蚀刻与蚀刻到顶部电极层1061等中的蚀刻相同。蚀刻停止在第一蚀刻停止层318上，由此第一蚀刻停止层318用作蚀刻的蚀刻停止。此外，蚀刻将硬掩模312的图案转移至顶部电极层1061、阻挡层104、铁电层108和底部电极层1101，从而分别在BEVA 306b之上形成存储器单元102。存储器单元102处的顶部电极层1061的各个区段在下文中称为顶部电极106，而存储器单元102处的底部电极层1101的各个区段在下文中被称为底部电极110。
如图23的截面图2300所示，在由硬掩模312、顶部电极106、阻挡层104、铁电层108和底部电极110形成的公共侧壁上形成侧壁隔离结构314。用于形成侧壁间隔件结构314的工艺可以例如包括：1)在存储器单元102上沉积侧壁间隔件层；以及2)回蚀刻侧壁间隔件层。然而，其他合适的工艺也是可行的。侧壁间隔件层可以例如通过CVD、PVD、ALD、一些其他合适的沉积工艺或前述的任意组合来沉积。
如图24-图27的截面图2400-2700所示，在存储器单元102上方和存储器单元102周围完成互连结构302。
如图24的截面图2400所示，形成第二蚀刻停止层320，第二蚀刻停止层320覆盖存储器单元102并从外围区域1216横向偏移。用于形成第二蚀刻停止层320的工艺可以例如包括：1)沉积覆盖存储器单元102和外围区域1216的第二蚀刻停止层320；以及2)图案化第二蚀刻停止层320以将其从外围区域1216去除。然而，其他合适的工艺也是可行的。第二蚀刻停止层320可以例如通过CVD、PVD、ALD、一些其他合适的沉积工艺或前述的任意组合来沉积。图案化可以例如通过光刻/蚀刻工艺或一些其他合适的工艺来执行。
如图25的截面图2500所示，在第一和第二蚀刻停止层318、320上方沉积覆盖存储器单元102和外围区域1216的缓冲层322和第二IMD层316b。在替代实施例中，省略缓冲层322。缓冲层322和/或第二IMD层316b可以例如通过CVD、PVD、ALD、一些其他合适的沉积工艺或前述的任意组合来沉积。
如图25的截面图2500所示，图案化第二IMD层316b、缓冲层322以及第一和第二蚀刻停止层318、320以形成多个通孔开口2502。通孔开口2502分别暴露存储器单元102处的顶部电极106和外围区域1216处的导线304。图案化可以例如通过一个或多个光刻/蚀刻工艺和/或一些其他合适的图案化工艺来执行。在一些实施例中，当执行光刻/蚀刻工艺的蚀刻时，第一和第二蚀刻停止层318、320用作蚀刻停止层。
如图26的截面图2600所示，进一步图案化第二IMD层316b，以形成与通孔开口2502重叠的多个导线开口2602。图案化可以例如通过光刻/蚀刻工艺和/或一些其他合适的图案化工艺来执行。
如图27的截面图2700所示，形成填充通孔开口2502(见图25)和导线开口2602(见图26)的多个附加的导线304和多个附加的通孔306。多个附加的导线304分别填充导线开口2602，并且包括多个顶部电极导线304t，多个顶部电极导线304t单独于存储器单元102且分别在存储器单元102之上。多个附加的通孔306分别填充通孔开口2502并且包括多个TEVA306t，多个TEVA 306t单独于顶部电极106且分别位于顶部电极106处。此外，TEVA 306t分别从顶部电极导线304t延伸到顶部电极106。
例如，形成附加的导线304和附加的通孔306的工艺可以包括：1)沉积填充通孔开口2502和导线开口2602的金属层；以及2)对金属层和第二IMD层316b进行平坦化，直到第二IMD层316b和金属层的顶表面彼此齐平。然而，其他合适的工艺也是可行的。金属层可以例如通过CVD、PVD、ALD、化学镀、电镀、一些其他合适的沉积工艺或前述的任意组合来沉积。
虽然图17-图27是参考一种方法描述的，但应理解，图17-图27中所示的结构不限于该方法，而是可以独立于该方法。虽然图17-图27被描述为一系列动作，但应当理解，在其他实施例中，动作的顺序可以改变。例如，代替在铁电层108和顶部电极层106之间形成阻挡层104，可以在底部电极层1101和铁电层108之间形成阻挡层104。在这样的实施例中，底部电极层1101的金属具有低电负性，并且顶部电极层1061的金属则具有高电负性。
虽然图17-图27示出并描述为一组特定的动作，但在其他实施例中，可以省略一些示出和/或描述的动作。此外，在其他实施例中可以包括未示出和/或未描述的动作。例如，可以在底部电极层1101和铁电层108之间形成另一阻挡层。在这样的实施例中，底部电极层1101的金属和顶部电极层1061的金属都具有低电负性并且因此具有高扩散率。
参考图28，提供了图17-图27方法的一些实施例的框图2800。
在2802处，在衬底上方部分地形成互连结构，其中互连结构包括存储器区域处的底部电极导线。例如，见图17。
在2804处，在互连结构上方沉积蚀刻停止层。例如，见图18。
在2806处，形成底部电极通孔，底部电极通孔穿过蚀刻停止层延伸至底部电极导线。例如，见图18。
在2808处，在底部电极通孔上沉积底部电极层、铁电层、阻挡层和顶部电极层，其中阻挡层位于铁电层与底部电极层和顶部电极层中金属电负性最低的电极层之间，并且其中阻挡层被配置为阻挡金属从电极层向铁电层的扩散。例如，见图19和图20。
在2810处，进行退火以增加铁电层的铁电相。例如，见图21。
在2812处，在顶部电极层上方形成硬掩模。例如，见图21。
在2814处，在硬掩模就位的情况下，对顶部电极层、阻挡层、铁电层和底部电极层进行蚀刻，以形成存储器单元。例如，见图22。
在2816处，在存储器单元的侧壁上形成侧壁间隔件结构。例如，见图23。
在2818处，在存储器单元上方和周围完成互连结构。例如，见图24-图27。
虽然图28的框图2800在本文中被说明和描述为一系列行为或事件，但应理解，此类行为或事件的说明顺序不应在限制性意义上解释。例如，一些动作可以以不同的顺序和/或与本文所示和/或描述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有所示的动作来实现本文描述的一个或多个方面或实施例，并且可以在一个或更多个单独的动作和/或阶段中执行本文描述的动作中的一个或者多个。
参考图29-图36，提供了图17-图27的方法的一些替代实施例的一系列截面图2900-3600，其中存储器单元102如图8所示和所描述的来形成。因此，通过该方法形成的IC芯片可以例如对应于图13的IC芯片。
如图29的截面图2900所示，关于图17描述了动作，不同之处在于互连结构302具有不同的布局。例如，互连结构302具有沿着互连结构302的顶表面的附加导线。
如图30的截面图3000所示，第一蚀刻停止层318和牺牲层3002沉积在互连结构302上方，使得第一蚀刻停止层318位于牺牲层3002和第一IMD层316a之间。第一蚀刻停止层318例如可以是或包括金属氮化物、金属氧化物、金属碳化物、氮化硅、氧化硅、碳化硅、氮氧化硅等或前述的任意组合。牺牲层3002例如可以是或包括原硅酸四乙酯(TEOS)氧化物等。第一蚀刻停止层318和牺牲层3002可以例如通过CVD、PVD、ALD、一些其他合适的沉积工艺或前述的任意组合来沉积。
如图31的截面图3100所示，图案化第一蚀刻停止层318和牺牲层3002以形成分别暴露底部电极导线304b的单元开口3102。图案化可以例如通过光刻/蚀刻工艺或一些其他合适的图案化工艺来执行。在一些实施例中，光刻/蚀刻包括：1)通过光刻在牺牲层3002上形成光刻胶掩模3104；2)在光刻胶掩模3104就位的情况下，对第一蚀刻停止层318和牺牲层3002进行蚀刻；以及3)去除光刻胶掩模3104。
如图32的截面图3200所示，底部电极层1101沉积在牺牲层3002上方，而填充单元开口3102(例如，见图31)。在一些实施例中，首先沉积衬垫单元开口3102的底部电极阻挡层，并且将底部电极层1101沉积在底部电极阻挡层上方。底部电极层1101和/或底部电极阻挡层可以例如通过CVD、PVD、ALD、一些其他合适的沉积工艺或前述的任意组合来沉积。底部电极层1101可以例如如图19所示，和/或底部电极阻挡层可以如图5所示。
如图33的截面图3300所示，使底部电极层1101的顶表面凹陷，直到与牺牲层3002的顶表面齐平或大致齐平。这将底部电极层1101分割成与所形成的存储器单元单独的底部电极110。凹陷可以例如通过回蚀刻、平坦化等来执行。平坦化可以例如通过化学机械抛光(CMP)和/或一些其他合适的平坦化来执行。
如图34的截面图3400所示，去除牺牲层3002(例如，见图33)。例如，可以通过蚀刻或一些其他合适的去除工艺来执行去除。在通过蚀刻执行去除方面，第一蚀刻停止层318可以用作蚀刻的蚀刻停止层。
如图34的截面图3400所示，铁电层108、阻挡层104和顶部电极层1061沉积在底部电极110和第一蚀刻停止层318上方。阻挡层104在铁电层108之上，并且顶部电极层1061在阻挡层104之上。例如，铁电层108、阻挡层104和顶部电极层1061可以如关于图19和图20所描述的来沉积。
如图35的截面图3500所示，执行退火以增加铁电层108中的铁电相，如关于图21所描述的。应注意，退火通过图34到图35的铁电层108的图样变化示意性地示出。
如图35的截面图3500所示，对铁电层108、阻挡层104和顶部电极层1061进行回蚀刻。回蚀刻可以例如通过垂直和/或各向异性蚀刻等来执行。回蚀刻去除铁电层108、阻挡层104和顶部电极层1061的水平区段，从而将铁电层108、阻挡层104和顶部电极层106定位至侧壁(例如，底部电极110的侧壁)。此外，顶部电极层1061的在底部电极110的侧壁上的其余部分在下文中称为顶部电极106。
如图36的截面图3600所示，执行关于图25-图27所述的动作，以在存储器单元102上方和周围完成互连结构302。
虽然图29-图36是参考一种方法描述的，但应理解，图29-图36中所示的结构不限于该方法，而是可以独立于该方法。虽然图29-图36被描述为一系列动作，但应当理解，在其他实施例中，动作的顺序可以改变。虽然图29-图36示出并描述为一组特定的动作，但在其他实施例中可以省略示出和/或描述的一些动作。此外，在其他实施例中可以包括未示出和/或未描述的动作。
在一些实施例中，本公开提供了一种包括存储器单元的IC芯片，其中存储器单元包括：第一电极和第二电极，均包括金属；铁电层，位于第一电极和第二电极之间；以及阻挡层，位于铁电层和第一电极之间；其中，阻挡层被配置为阻挡第一电极的第一金属扩散至铁电层，并且其中第一电极的第一金属具有低于第二电极的第二金属的电负性。在一些实施例中，阻挡层直接接触铁电层和第一电极，并且其中第二电极直接接触铁电层。在一些实施例中，阻挡层是非晶的。在一些实施例中，阻挡层是半导体。在一些实施例中，阻挡层是导电金属氧化物。在一些实施例中，铁电层包含所述第一金属的非零原子百分比，非零原子百分比小于约10％。
在一些实施例中，本公开提供了另一种包括存储器单元的IC芯片，其中存储器单元包括：底部电极，位于存储器单元的底部处；顶部电极，位于存储器单元的顶部处；铁电层，位于底部电极和顶部电极之间；以及扩散阻挡层，位于铁电层和第一电极之间，其中第一电极是底部电极和顶部电极中的一个，并且其中第一电极包含电负性小于约1.6的金属。在一些实施例中，存储器单元还包括第二扩散阻挡层，第二扩散阻挡层位于铁电层和第二电极之间，其中第二电极是底部电极和顶部电极中的另一个，并且其中第一电极包含电负性小于约1.6的金属。在一些实施例中，铁电层直接接触第二电极，其中第二电极是底部电极和顶部电极中的另一个，并且其中第二电极包含电负性大于约1.6的金属。在一些实施例中，铁电层、扩散阻挡层以及底部电极和顶部电极中的一者或两者共享公共宽度。在一些实施例中，铁电层、扩散阻挡层和底部电极具有包裹围绕顶部电极的底部的单独的U形轮廓。在一些实施例中，顶部电极在围绕底部电极的闭合路径中延伸，并且其中，顶部电极具有相对于底部电极的底表面升高的底表面。在一些实施例中，铁电层和扩散阻挡层在围绕底部电极的单独的闭合路径中延伸，并且具有相对于底部电极的底表面升高的单独的底表面。在一些实施例中，IC芯片还包括：衬底；半导体器件，位于衬底之上并且部分地由衬底限定；和多个导线和多个通孔，分别分组为多个导线层级和多个通孔层级，多个导线层级和多个通孔层级交替地堆叠在半导体器件上方并且电耦接到半导体器件，其中，多个导线包括底部电极导线和顶部电极导线，存储器单元布置在底部电极导线与顶部电极导线之间。
在一些实施例中，本公开提供了一种方法，包括：在衬底上方形成底部电极；在衬底上方沉积堆叠的阻挡层、铁电层和顶部电极层；图案化顶部电极层以形成顶部电极；以及图案化阻挡层和铁电层以划定单独于存储器单元的阻挡层和铁电层的区段；其中，在图案化阻挡层和铁电层之后，底部电极和顶部电极以及阻挡层和铁电层的区段形成存储器单元，其中，底部电极和顶部电极包括金属，并且其中，阻挡层位于铁电层与底部电极和顶部电极之中具有最低金属电负性的电极之间。在一些实施例中，该方法还包括：在衬底上方沉积底部电极层，其中，阻挡层、铁电层和顶部电极层沉积在底部电极层上方；和利用就位的公共掩模对底部电极层、铁电层和阻挡层执行蚀刻，以将底部电极层图案化成底部电极并且以进一步执行阻挡层和铁电层的图案化。在一些实施例中，该方法还包括：在图案化顶部电极层以及图案化阻挡层和铁电层之前，执行退火以增加铁电层的铁电相。在一些实施例中，阻挡层、铁电层和顶部电极层沉积在底部电极之上和底部电极的侧壁上。在一些实施例中，形成底部电极包括：沉积位于介电层之上的牺牲层，介电层覆盖导线；穿过介电层和牺牲层执行蚀刻以形成暴露导线的开口；在开口中沉积底部电极层；对底部电极层执行平坦化至牺牲层的顶表面；和去除牺牲层。在一些实施例中，顶部电极层以及阻挡层和铁电层的图案化包括：对顶部电极层、阻挡层和铁电层执行回蚀刻，以去除顶部电极层、阻挡层和铁电层的水平延伸区段并且在底部电极的顶部侧壁部分上形成侧壁结构，其中，侧壁结构包括顶部电极以及阻挡层和铁电层的区段。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换以及改变。
Claims (10)
1.一种集成电路芯片，包括存储器单元，其中，所述存储器单元包括：
第一电极和第二电极，均包括金属；
铁电层，位于所述第一电极和所述第二电极之间；以及
阻挡层，位于所述铁电层和所述第一电极之间；
其中，所述阻挡层被配置为阻挡所述第一电极的第一金属扩散至所述铁电层，并且其中，所述第一电极的所述第一金属具有低于所述第二电极的第二金属的电负性。
2.根据权利要求1所述的集成电路芯片，其中，所述阻挡层直接接触所述铁电层和所述第一电极，并且其中，所述第二电极直接接触所述铁电层。
3.根据权利要求1所述的集成电路芯片，其中，所述阻挡层是非晶的。
4.根据权利要求1所述的集成电路芯片，其中，所述阻挡层是半导体。
5.根据权利要求1所述的集成电路芯片，其中，所述阻挡层是导电金属氧化物。
6.根据权利要求1所述的集成电路芯片，其中，所述铁电层包含所述第一金属的非零原子百分比，所述非零原子百分比小于10％。
7.一种集成电路芯片，包括存储器单元，其中，所述存储器单元包括：
底部电极，位于所述存储器单元的底部处；
顶部电极，位于所述存储器单元的顶部处；
铁电层，位于所述底部电极和所述顶部电极之间；以及
扩散阻挡层，位于所述铁电层和第一电极之间，其中所述第一电极是所述底部电极和所述顶部电极中的一个，并且其中所述第一电极包含电负性小于1.6的金属。
8.根据权利要求7所述的集成电路芯片，其中，所述存储器单元还包括：
第二扩散阻挡层，位于所述铁电层和第二电极之间，其中所述第二电极是所述底部电极和所述顶部电极中的另一个，并且其中所述第一电极包含电负性小于1.6的金属。
9.根据权利要求7所述的集成电路芯片，其中，所述铁电层直接接触第二电极，其中所述第二电极是所述底部电极和所述顶部电极中的另一个，并且其中所述第二电极包含电负性大于1.6的金属。
10.一种形成集成电路芯片的方法，包括：
在衬底上方形成底部电极；
在所述衬底上方沉积堆叠的阻挡层、铁电层和顶部电极层；
图案化所述顶部电极层以形成顶部电极；以及
图案化所述阻挡层和所述铁电层以划定单独于存储器单元的所述阻挡层和所述铁电层的区段；
其中，在图案化所述阻挡层和所述铁电层之后，所述底部电极和所述顶部电极以及所述阻挡层和所述铁电层的区段形成所述存储器单元，
其中，所述底部电极和所述顶部电极包括金属，并且
其中，所述阻挡层位于所述铁电层与所述底部电极和所述顶部电极之中具有最低金属电负性的电极之间。
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