KR20200011005A - 하이-k 퍼스트 기술의 임베디드 강유전성 메모리 - Google Patents

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KR20200011005A
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Abstract

일부 실시형태에 있어서, 본 개시내용은 집적 칩에 관한 것이다. 집적 칩은 기판 내에 제1 도핑 영역 및 제2 도핑 영역을 갖는다. FeRAM(강유전성 랜덤 액세스 메모리) 디바이스가 기판 위에서 제1 도핑 영역과 제2 도핑 영역 사이에 배치된다. FeRAM 디바이스는 강유전성 재료와 전도성 전극을 갖는다. 강유전성 재료는 기판 위에 배치되고, 전도성 전극은 강유전성 재료 위에 그리고 강유전성 재료의 측벽 사이에 배치된다.

Description

하이-k 퍼스트 기술의 임베디드 강유전성 메모리{EMBEDDED FERROELECTRIC MEMORY IN HIGH-K FIRST TECHNOLOGY}
<관련 출원의 참조>
본 출원은 2018년 6월 28일에 출원한 미국 가출원 번호 제62/691,072호에 대해 우선권을 주장하며, 이 우선권 출원의 내용은 그 전체가 본 명세서에 원용된다.
<배경>
오늘날 다수의 전자 디바이스는 데이터를 저장하도록 구성된 전자 메모리를 내장하고 있다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 휘발성 메모리는 전원이 공급되는 동안에 데이터를 저장하는 반면, 비휘발성 메모리는 전원이 제거될 때에도 데이터를 저장할 수 있다. FeRAM(Ferroelectric random-access memory)는 차세대 비휘발성 메모리 기술에 대한 유망한 후보 중 하나이다. 그 이유는 FeRAM 디바이스가 고속 기록 시간, 높은 내구성, 낮은 전력 소비 및 방사선 손상으로 인한 낮은 취약성을 비롯한 많은 이점을 제공하기 때문이다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 수용된 전극을 가진 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 갖는 집적 칩의 일부 실시형태의 단면도를 도시한다.
도 2는 수용된 전극을 가진 임베디드 FeRAM 디바이스를 갖는 집적 칩의 일부 추가 실시형태의 단면도를 도시한다.
도 3은 수용된 전극을 가진 임베디드 FeRAM 디바이스를 갖는 집적 칩의 일부 다른 실시형태의 단면도를 도시한다.
도 4 내지 도 16은 수용된 전극을 가진 임베디드 FeRAM 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시형태의 단면도를 도시한다.
도 17 내지 도 34는 수용된 전극을 가진 임베디드 FeRAM 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 다른 실시형태의 단면도를 도시한다.
도 35는 수용된 전극을 가진 임베디드 FeRAM 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시형태의 흐름도를 도시한다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
임베디드 메모리는 오늘날의 집적 칩에서 보편화되고 있다. 임베디드 메모리는 로직 디바이스(예컨대, 프로세서 또는 ASIC)와 동일한 집적 칩 다이 상에 위치하는 전자 메모리 디바이스이다. 동일한 집적 칩 다이 상에 메모리 디바이스와 로직 디바이스를 임베딩함으로써, 메모리 디바이스와 로직 장치 간의 전도성 인터커넥트가 짧아지고, 이로써 집적 칩의 전력은 낮추고 성능은 높일 수 있다.
현대의 다수의 집적 칩은 비휘발성(즉, 전력이 없는 상태에서 저장된 데이터 상태를 유지할 수 있는 능력), 고밀도, 고속 기록 속도 및 최신 CMOS 제조 공정과의 호환성 때문에 임베디드 메모리 시스템에 플래시 메모리를 사용한다. 그러나, 임베디드 플래시 메모리는 다수의 마스크(예컨대, 15개 또는 20개 이상의 마스크)를 사용해야 하는 비교적 복잡한 공정에 의해 형성된다. 이 공정의 복잡성으로 인해 임베디드 플래시 메모리 형성에는 비용이 많이 든다.
본 개시내용은, 일부 실시형태에 있어서, 상대적으로 간단한 제조 공정을 사용하여 형성되는 임베디드 FeRAM 디바이스를 갖는 집적 칩에 관한 것이다. 상대적으로 간단한 제조 공정은 하이-k 금속 게이트 로직 디바이스의 형성 전에 희생 메모리 구조를 FeRAM 디바이스로 대체함으로써 행해진다. 이 공정에 의해 FeRAM 디바이스는, 강유전층의 상부 표면 내에 오목부를 규정하는 측벽을 갖는 강유전층 및 그 오목부 내에 수용된 전도성 전극을 포함하는 수용형 구조(nested structure)를 갖게 된다. 대체 공정을 사용하여 FeRAM 디바이스를 형성하면, 임베디드 FeRAM 디바이스의 저가 제조를 가능하게 하는 효율적인 방식으로 FeRAM 디바이스를 형성할 수 있다(예컨대, 임베디드 플래시 제조 공정에 사용되는 포토마스크의 10% 내지 30%를 사용해서 임베디드 FeRAM을 형성할 수 있음).
도 1은 수용된 전극을 가진 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스를 갖는 집적 칩(100)의 일부 실시형태의 단면도를 도시한다.
집적 칩(100)은 반도체 기판(102)의 트렌치 내에 배치된 하나 이상의 격리 구조(106a-106b)를 갖는 기판(101)을 포함한다. 일부 실시형태에서, 기판(101)은 제로가 아닌 거리(d)만큼 기판(101)의 상부 표면(101u) 아래에 리세싱되는 함몰 영역(104)을 규정하기 위해 제1 측벽(101b)과 제2 측벽(101c) 사이에 연장되는 리세싱된 표면(101a)을 가질 수 있다. 일부 실시형태(도시 생략)에서, 제1 측벽(101b)과 제2 측벽(101c)은 함몰 영역(104)의 깊이가 깊어짐에 따라 함몰 영역(104)의 폭을 감소시키는 테이퍼진(즉, 경사진) 측벽을 포함할 수 있다.
일부 실시형태에서, 하나 이상의 격리 구조(106a-106b)는 반도체 기판(102)의 함몰 영역(104)의 가장자리를 따라 배치될 수 있다. 이러한 일부 실시형태에서, 제1 격리 구조(106a)와 제2 격리 구조(106b)는 함몰 영역(104)의 둘레 주위의 폐루프 내에서 연속으로 연장되는 동일한 격리 구조를 포함할 수 있다. 일부 실시형태에서, 하나 이상의 격리 구조(106a-106b)는 반도체 기판(102)의 트렌치 내에 배치된 하나 이상의 유전성 재료를 갖는 얕은 트렌치 격리 구조를 포함할 수 있다.
FeRAM 디바이스(110)는 기판(101) 위에서 리세싱된 표면(101a) 내의 제1 도핑 영역(108a)과 제2 도핑 영역(108b) 사이에 배치된다. FeRAM 디바이스(110)는 강유전성 재료(112)의 상부 표면 내에 오목부를 규정하는 측벽을 갖는 강유전성 재료(112)를 포함한다. 전도성 전극(114)은 오목부 내에 수용된다. 일부 실시형태에서, 전도성 전극(114)은 강유전성 재료(112)의 상부 표면 및 측벽과 직접 접촉할 수 있다. 일부 실시형태에 있어서, 강유전성 재료(112)와 전도성 전극(114)은 실질적으로 동일 평면(예컨대, 화학적 기계 연마 공정의 허용오차 내에 있는 동일 평면)인 최상부 표면을 갖는다.
강유전성 재료(112) 내에 FeRAM 디바이스(110)의 전도성 전극(114)을 수용시키면, 비교적 작은 수의 포토마스크(예컨대 2 내지 5개의 포토마스크)를 사용하는 효율적인 제조 공정으로 FeRAM 디바이스(110)를 형성할 수 있다. 뿐만 아니라, FeRAM 디바이스(110)가 집적 칩(100) 상의 로직 디바이스(예컨대, MOSFET)보다 높이가 더 큰 경우에도, FeRAM 디바이스(110)를 함몰 영역(104) 내에 위치시키게 되면 로직 디바이스에 영향을 미치지 않고서 FeRAM 디바이스(110)를 형성할 수 있다.
레벨간 유전체(ILD, inter-level dielectric) 구조(118)가 기판(101) 위에 배치되고 FeRAM 디바이스(110)를 횡방향으로 둘러싼다. 전도성 컨택(120)이 ILD 구조(118)를 통해 연장되어 제1 도핑 영역(108a), 제2 도핑 영역(108b), 및 전도성 전극(114)과 접촉한다.
동작 중에, 바이어스 전압이 제1 도핑 영역(108a), 제2 도핑 영역(108b), 및/또는 전도성 전극(114) 중 하나 이상에 인가될 수 있다. 예를 들어, 일부 실시형태에서는, 제1 도핑 영역(108a), 제2 도핑 영역(108b), 및 전도성 전극(114)에 바이어스 전압이 인가될 수 있고, 다른 실시형태에서는 바이어스 전압이 제1 도핑 영역(114b)과 전도성 전극(114)에 인가될 수 있고 제2 도핑 영역(108b)에는 인가되지 않는다. 바이어스 전압은 데이터 상태가 FeRAM 디바이스(110)에 기록되고 그리고/또는 FeRAM 디바이스(110)로부터 판독되게 된다. 예를 들어, 기록 동작 시에, 하나 이상의 바이어스 전압이 인가되어 전하 캐리어(예컨대, 전자 및/또는 정공)가 제1 도핑 영역(108a)과 제2 도핑 영역(108b) 사이에 축적될 수 있다. 전하 캐리어는 강유전성 재료(112)를 통해 연장되는 전기장을 생성한다. 전기장은 바이어스 전압에 따라 강유전성 재료(112) 내의 전기 쌍극자의 위치를 변화시키도록 구성된다. 강유전성 재료(112)의 자기 분극화가 특정 바이어스 전압에서 제1 분극화를 갖는다면, FeRAM 디바이스(110)는 데이터를 제1 비트 값(예컨대, 논리 "0")으로서 디지털 방식으로 저장할 것이다. 이와 달리, 강유전성 재료(112)의 자기 분극화가 전자와는 상이한 바이어스 전압에 대해 제2 분극화를 갖는다면, FeRAM 디바이스(110)는 데이터를 제2 비트 값(예컨대, 논리 "1")으로서 디지털 방식으로 저장할 것이다.
도 2는 수용된 전극을 가진 임베디드 FeRAM 디바이스를 갖는 집적 칩(200)의 일부 추가 실시형태의 단면도를 도시한다.
집적 칩(200)은 반도체 기판(102)의 트렌치 내에 배치된 하나 이상의 격리 구조(106a-106c)를 갖는 기판(101)을 포함한다. 하나 이상의 격리 구조(106a-106c)는 임베디드 메모리 영역(201a)을 로직 영역(201b)과 분리시킨다. 임베디드 메모리 영역(201a) 내에서, 기판(101)은 기판(101)의 상부 표면(101u) 아래에 리세싱되는 함몰 영역(104)을 규정하기 위해 제1 측벽(101b)과 제2 측벽(101c) 사이에 연장되는 리세싱된 표면(101a)을 가질 수 있다. 일부 실시형태에서, 하나 이상의 격리 구조(106a-106c)는 양 측벽 사이에 연장되는 실질적으로 편평한 바닥면(즉, 상부 표면(101u)에 실질적으로 평행한 바닥면)을 갖는 STI(shallow trench isolation) 구조를 포함할 수 있다.
일부 실시형태에서, 격리 구조(106a-106c)는 기판(101)의 제1 측벽(101b)과 기판(101)의 제2 측벽(101c)를 규정할 수 있다. 격리 구조(106a-106b)는 제1 측벽(101b) 또는 제2 측벽(101c)에 결합된 수평 연장 표면(101a)을 또한 규정할 수 있다. 대체 게이트 잔여부(202)가 수평 연장 표면(101a) 위에 배치될 수 있다. 일부 실시형태에서, 대체 게이트 잔여부(202)는 유전체막(204), 금속 캡층(206), 및 희생층(208)을 포함할 수 있다. 일부 실시형태에서, 유전체막(204)은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 탄탈 산화물, 알루미늄 산화물, 지르코늄 산화물 등과 같은 하이-k 유전체를 포함한다. 일부 실시형태에서, 금속 캡층(206)은 티탄 질화물, 탄탈 질화물 등을 포함할 수 있다. 일부 실시형태에서, 희생층(208)은 폴리실리콘 등을 포함할 수 있다.
일부 실시형태에서, 대체 게이트 잔여부(202)는 함몰 영역(104)을 향하여 테이퍼진 측벽을 포함한다. 예를 들어, 일부 실시형태에서, 유전체막(204) 및 금속 캡층(206)은 수평 연장 세그먼트 및 수평 연장 세그먼트의 상부 표면으로부터 바깥 방향으로 돌출하는 수직 연장 세그먼트를 각각 포함할 수 있고, 희생층(208)은 금속 캡층(206)의 수직 연장 세그먼트와 수평 연장 세그먼트 사이에 연장되는 테이퍼진 측벽을 갖는다.
일부 실시형태에서, 대체 게이트 잔여부(202)는 기판(101)의 격리 구조(106a-106b)의 수평 연장 표면 바로 위에서부터 반도체 기판(102)의 수평 연장 표면 바로 위에까지 연장된다. 일부 그러한 실시형태에서, 대체 게이트 잔여부(202)는 제1 도핑 영역(108a)과 제1 격리 구조(106a) 사이 그리고/또는 제2 도핑 영역(108b)과 제2 격리 구조(106b) 사이에 있는 반도체 기판(102)의 영역(203) 위에 배치된다.
FeRAM 디바이스(110)는 함몰 영역(104)을 규정하는 기판(101)의 리세싱된 표면(101a) 위에 배치된다. FeRAM 디바이스(110)는 제1 도핑 영역(108a)과 제2 도핑 영역(108b) 사이에 배치된 강유전성 재료(112)를 포함한다. 강유전성 재료(112)는 강유전성 재료(112)의 최상부 표면 내에 오목부를 규정하는 측벽을 갖는다. 전도성 전극(114)은 오목부 내에 배치된다.
일부 실시형태에서, 전도성 전극(114)은 금속성 재료(210) 및 전도성 재료(212)를 포함한다. 전도성 재료(212)는 금속성 재료(210)에 의해 강유전성 재료(112)로부터 수직으로 그리고 횡방향으로 분리된다. 일부 실시형태에서, 강유전성 재료(112)는 강유전성 재료(112)의 상부 표면 내에 제1 오목부를 규정하는 측벽을 갖고, 금속성 재료(210)는 제1 오목부 내에 수용되고 금속성 재료(210)의 상부 표면 내에 제2 오목부를 규정하는 측벽을 가지며, 전도성 재료(212)는 제2 오목부 내에 수용된다. 일부 실시형태에서, 강유전성 재료(112)는 금속성 재료(210) 및 전도성 재료(212) 둘 다보다 큰 높이를 갖는다. 일부 그러한 실시형태에서, 강유전성 재료(112), 금속성 재료(210), 및 전도성 재료(212)는 실질적으로 동일 평면인 최상부 표면을 가질 수 있다.
다양한 실시형태에서, 강유전성 재료(112)는 티탄산 납, 지르콘산 티탄산 납(PZT), 지르콘산 티탄산 납 란탄, 탄탈산 스트론튬 비스무트(SBT), 티탄산 비스무스 란탄(BLT), 및 티탄산 비스무스 네오디뮴(BNT) 등을 포함할 수 있다. 일부 실시형태에서, 금속성 재료(210)는 알루미늄, 루테늄, 팔라듐, 하프늄, 지르코늄, 티탄 등과 같은 하나 이상의 금속을 포함할 수 있다. 일부 실시형태에서, 전도성 재료(212)는 알루미늄, 구리 등을 포함할 수 있다.
트랜지스터 디바이스(214)가 로직 영역(201b) 내에 배치된다. 트랜지스터 디바이스(214)는 반도체 기판(102)의 상부 표면(101u) 위에서 소스 영역(218a)과 드레인 영역(218b) 사이에 배치된 게이트 구조(216)를 포함한다. 게이트 구조(216)는 게이트 유전체(222)와 금속 캡층(223)에 의해 반도체 기판(102)으로부터 분리된 게이트 전극(220)을 포함한다. 일부 실시형태에서, 게이트 전극(220)은 금속 게이트 전극(예컨대, 알루미늄, 루테늄, 팔라듐 등을 포함함)을 포함할 수 있고, 게이트 유전체(222)는 하이-k 유전체(예컨대 알루미늄 산화물, 하프늄 산화물 등을 포함함)를 포함할 수 있다. 다른 실시형태에서, 게이트 전극(220)은 폴리실리콘 게이트 전극을 포함할 수 있고, 게이트 유전체(222)는 산화물(예컨대, 실리콘 산화물)을 포함할 수 있다. 일부 실시형태에서, 금속 캡층(223)은 티탄 질화물, 탄탈 질화물 등을 포함할 수 있다.
측벽 스페이서(116)가 트랜지스터 디바이스(214) 및 FeRAM 디바이스(110)의 양 측을 따라 배치된다. 일부 실시형태에서, 측벽 스페이서(116)는 제1 유전성 재료(224)와 제2 유전성 재료(226)를 포함할 수 있다. 일부 실시형태에서, 제1 유전성 재료(224)는 제2 유전성 재료(226)(예컨대, 실리콘 산화물)과는 상이한 유전성 재료(예컨대, 실리콘 질화물)를 포함할 수 있다. 일부 실시형태에서, FeRAM 디바이스(110)과 트랜지스터 디바이스(214)는 제2 반도체 기판(102) 위에서 그리고 하나 이상의 격리 구조(106) 위에서 연장되는 제1 유전층(228)에 의해 반도체 기판(102)으로부터 분리될 수 있다. 일부 실시형태에서, 제1 유전층(228)은 산화물(예컨대, 실리콘 산화물) 또는 다른 유전성 재료를 포함할 수 있다.
제1 레벨간 유전체(ILD)층(230)이 하나 이상의 측벽 스페이서(116)에 의해 FeRAM 디바이스(110)와 게이트 전극(220)으로부터 횡방향으로 분리된다. 강유전성 재료(112), 금속성 재료(210), 및 전도성 재료(212) 그리고 게이트 전극(220)은 제1 ILD층(230)의 상부 표면으로 연장된다. 일부 실시형태에서, 에칭 정지층(ESL)이 측벽 스페이서(116)와 제1 ILD층(230) 사이에 배치될 수 있다. 일부 실시형태에서, ESL(232)은 강유전성 재료(112), 금속성 재료(210), 및 전도성 재료(212)의 상부 표면과 실질적으로 동일 평면인 상부 표면을 가질 수 있다. 제2 ILD층(234)이 제1 ILD층(230) 위에 있다. 제2 ILD층(234)은 FeRAM 디바이스(110)과 트랜지스터 디바이스(214)로 연장되는 전도성 컨택(120)을 둘러싼다. 일부 실시형태에서, 제1 ILD층(230) 및/또는 제2 ILD층(234)는 보로포스포실리케이트 유리(BPSG), 보로실리케이트 유리(BSG), 포스포실리케이트 유리(PSG) 등을 포함할 수 있다. 일부 실시형태에서, 전도성 컨택(120)은 텅스텐, 구리 등과 같은 금속을 포함할 수 있다.
도 3은 수용된 전극을 가진 임베디드 FeRAM 디바이스를 갖는 집적 칩(300)의 일부 다른 실시형태의 단면도를 도시한다.
집적 칩(300)은 임베디드 메모리 영역(201a)과 로직 영역(201b)을 갖는 기판(101)을 포함한다. 임베디드 메모리 영역(201a) 내에서, FeRAM 디바이스(110)가 제1 측벽(101b)과 제2 측벽(101c) 사이에 연장되는 기판(101)의 리세싱된 표면(101a) 위에 배치된다. FeRAM 디바이스(110)는 강유전성 재료(112), 금속성 재료(210), 및 전도성 재료(212)를 포함한다. 강유전성 재료(112)는 제1 수직 돌출부와 제2 수직 돌출부 사이에서 연장되는 수평 연장 세그먼트를 가지며, 이 수평 연장 세그먼트는 수평 연장 세그먼트의 상부 표면으로부터 바깥쪽으로 돌출한다. 일부 실시형태에서, 수평 연장 세그먼트는 제1 수직 돌출부 및/또는 제2 수직 돌출부의 폭(w1)보다 큰 높이(h1)를 갖는다.
하나 이상의 격리 구조(302a-302b)가 반도체 기판(102) 내에 배치되며, 기판(101)의 제1 측벽(101b)과 기판(101)의 제2 측벽(101c)을 규정한다. 일부 실시형태에서, 제1 측벽(101b)과 제2 측벽(101c)은 기판(101)의 리세싱된 표면(101a)에 수직인 라인(306)에 대해 예각(θ)으로 향하게 된다. 일부 실시형태에서, 예각(θ)은 대략 10° 내지 대략 80° 사이의 범위일 수 있다. 다른 실시형태에서, 예각(θ)은 대략 30° 내지 대략 60° 사이의 범위일 수 있다. 일부 실시형태에서, 제1 측벽(101b)과 제2 측벽(101c)의 경사진 방향은 리세싱된 표면(101a) 위의 높이가 증가함에 따라 격리 구조(302a-302b)의 폭이 각각 감소하도록 할 수 있다. 일부 실시형태에서, 하나 이상의 격리 구조(302a-302b)는 경사진 하부 측벽(304)을 가질 수 있다.
도 4 내지 도 16은 수용된 전극을 가진 임베디드 FeRAM 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시형태의 단면도(400-1600)를 도시한다. 이 방법은 하이-k 금속 게이트 디바이스를 형성하기 전에 수행되는 대체 공정을 사용하여 FeRAM 디바이스를 형성한다. 이 방법에 따르면 최소 개의 포토마스크(예컨대, 2 내지 5개의 포토마스크)를 사용하여 FeRAM 디바이스를 형성할 수 있다. 도 4 내지 도 16이 방법에 대해 기술되고 있지만, 도 4 내지 도 16에 개시하는 구조는 이러한 방법에 제한되는 것이 아니라, 그 방법과 독립된 구조로서 분리될 수도 있다고 이해해야 할 것이다.
도 4의 단면도(400)에서 보여주는 바와 같이, 기판(101)이 제공된다. 다양한 실시형태에 있어서, 반도체 기판(102)은 반도체 웨이퍼 또는 웨이퍼 상의 하나 이상의 다이 등의 임의 유형의 반도체 바디부(예, 실리콘/CMOS 벌크, SiGe, SOI 등)와 함께, 그 위에 형성된/형성되거나 다른 식으로 그것과 연관된 임의의 다른 유형의 반도체 및/또는 에피택셜층을 포함할 수 있다.
하나 이상의 격리 구조(106a-106c)가 반도체 기판(102)의 하나 이상의 트렌치(402) 내에 형성된다. 일부 실시형태에서, 하나 이상의 격리 구조(106a-106c)는, 반도체 기판(102)을 제1 마스킹층에 따라 제1 에천트에 선택적으로 노출시켜 트렌치(402)를 형성한 다음에 하나 이상의 유전성 재료로 충전함으로써 형성된다. 다양한 실시형태에서, 제1 마스킹층은 포토레지스트, 실리콘 질화물, 실리콘 탄화물, 티탄 질화물 등을 포함할 수 있다. 하나 이상의 격리 구조(106a-106c)는 임베디드 메모리 영역(201a)과 로직 영역(201b) 사이에 횡방향으로 배치된다. 다양한 실시형태에서, 제1 에천트는 플루오르 화학종(예컨대, CF4, CHF3, C4F8 등)을 포함하는 에칭 화학물질을 갖는 건식 에천트 또는 불산(HF), 수산화칼륨(KOH) 등을 포함하는 습식 에천트를 포함할 수 있다.
도 5의 단면도(500)에 도시하는 바와 같이, 임베디드 메모리 영역(201a)은 반도체 기판(102)의 상부 표면(102u) 아래에 리세싱된다. 임베디드 메모리 영역(201a)을 리세싱하면 제로가 아닌 거리(d)만큼 반도체 기판(102)의 상부 표면(102u) 아래로 리세싱된 기판(101) 내에 함몰 영역(104)을 형성할 수 있다. 일부 실시형태에 있어서, 제로가 아닌 거리(d)는 대략 1 nm보다 클 수 있다. 함몰 영역(104)은 기판(101)의 리세싱된 표면(101a) 및 측벽(101b 및 101c)에 의해 규정된다. 일부 실시형태에서, 임베디드 메모리 영역(201a)은 기판(101)을 기판(101) 위에 형성된 제2 마스킹층(502)을 따라 제2 에천트에 선택적으로 노출시킴으로써 리세싱될 수 있다. 다양한 실시형태에서, 제2 에천트는 플루오르 화학종(예컨대, CF4, CHF3, C4F8 등)을 포함하는 에칭 화학물질을 갖는 건식 에천트 또는 불산(HF), 수산화칼륨(KOH) 등을 포함하는 습식 에천트를 포함할 수 있다. 일부 실시형태에서, 제2 마스킹층(502)은 포토레지스트, 실리콘 질화물, 실리콘 탄화물, 티탄 질화물 등을 포함할 수 있다.
도 6의 단면도(600)에 도시하는 바와 같이, 제1 ILD층(228)이 기판(101) 위에 형성된다. 제1 유전층(228)은 기판(101)의 수평 연장 표면 및 수직 연장 표면을 따라 배치된다. 유전체막(602)이 제1 유전층(228) 위에 형성되고, 금속 캡층(604)이 유전체막(602) 위에 형성되며, 희생층(606)이 금속 캡층(604) 위에 형성된다. 일부 실시형태에서, 제1 유전층(228)은 열 공정(thermal process)에 의해 형성된 산화물(예컨대, 실리콘 산화물)을 포함할 수 있다. 일부 실시형태에서, 유전체막(602)은 퇴적 공정(예컨대, ALD, CVD, PE-CVD, PVD 등)에 의해 형성된 알루미늄 산화물, 하프늄 산화물 등과 같은 하이-k 유전성 재료를 포함할 수 있다. 일부 실시형태에서, 금속 캡층(604)은 퇴적 공정에 의해 형성된 티탄 질화물, 탄탈 질화물 등을 포함할 수 있다. 일부 실시형태에서, 희생층(606)은 퇴적 공정에 의해 형성된 폴리실리콘 등을 포함할 수 있다. 일부 실시형태에서, 희생층(606)은 함몰 영역(104) 위에 함몰부(608)를 규정하는 측벽을 가질 수 있다.
도 7의 단면도(700)에 도시하는 바와 같이, 라인(704)을 따라 희생층(702)에 대해 제1 평탄화 공정이 수행된다. 제1 평탄화 공정은 희생층(도 6의 606)의 일부를 제거하여, 희생층(702)에, 임베디드 메모리 영역(201a) 위로 그리고 로직 영역(201b) 위로 연속으로 연장되는 평면의 상부 표면(702u)을 제공한다. 일부 실시형태에서, 제1 평탄화 공정은 화학적 기계 평탄화(CMP) 공정을 포함할 수 있다. 일부 실시형태에서, 제1 평탄화 공정은 희생층(도 8에 도시)의 패터닝 전에 수행될 수 있다. 다른 실시형태(도시 생략)에서, 제1 평탄화 공정은 희생층(도 8에 도시)의 패터닝 후에 수행될 수 있다.
도 8의 단면도(800)에 도시하는 바와 같이, 희생층(도 7의 702), 유전체막(도 7의 602), 및 금속 캡층(도 7의 604)은 임베디드 영역(201a) 내에 희생 메모리 구조(802)를 그리고 로직 영역(201b) 내에 희생 게이트 구조(806)를 규정하기 위해 패터닝된다. 희생 메모리 구조(802)는 희생 유전층(805) 및 희생 금속 캡층(803) 위에 희생 메모리 엘리먼트(804)를 포함한다. 희생 게이트 구조(806)는 게이트 유전체(222)(예컨대, 하이-k 유전체) 및 금속 캡층(223) 위에 희생 게이트 전극(808)을 포함한다. 일부 실시형태에서, 희생층(도 7의 702)은 희생층을 희생층(도 7의 702) 위에 형성된 제3 마스킹층(예컨대, 포토레지스트층)에 따라 제3 에천트에 선택적으로 노출시킴으로써 패터닝될 수 있다.
일부 실시형태에서, 희생층(도 7의 702)의 패터닝은 함몰 영역(104)의 측벽을 따라 대체 게이트 잔여부(202)를 남길 수 있다. 대체 게이트 잔여부(202)는 희생 메모리 구조(802) 및 희생 게이트 구조(806)의 패터닝 후에 남아 있는, 유전체막(204)(도 7의 602의 잔여부), 금속 캡층(206)(도 7의 604의 잔여부), 및 희생층(208)(도 7의 604의 잔여부)의 일부를 포함할 수 있다. 일부 실시형태에서, 대체 게이트 잔여부(202)는 희생 메모리 구조(802)를 향하여 테이퍼진 측벽을 가질 수 있다.
일부 실시형태에서, 측벽 스페이서(116)는 희생 메모리 구조(802)와 희생 게이트 구조(806)의 측벽을 따라 형성될 수 있다. 일부 실시형태에서, 측벽 스페이서(116)는 기판(101) 위에 하나 이상의 유전성 재료를 퇴적한 다음에 하나 이상의 유전성 재료를 에칭하여 수평면에서 이들 하나 이상의 유전성 재료를 제거함으로써 형성될 수 있다. 일부 실시형태에서, 하나 이상의 유전성 재료는 제1 유전성 재료(224)와, 제1 유전성 재료(224)와는 상이한 제2 유전성 재료(226)를 포함할 수 있다. 일부 실시형태에서,제1 유전성 재료(224)와 제2 유전성 재료(226)는 각각 산화물, 질화물, 탄화물 등을 포함할 수 있다.
도 9의 단면도(900)에 도시하는 바와 같이, 제1 도핑 영역(108a)과 제2 도핑 영역(108b)이 반도체 기판(102)의 메모리 영역(201a) 내에 형성된다. 소스 영역(218a)과 드레인 영역(218b)도 반도체 기판(102)의 로직 영역(201b) 내에 형성된다. 일부 실시형태에서, 제1 도핑 영역(108a), 제2 도핑 영역(108b), 소스 영역(218a), 및 드레인 영역(218b)은 하나 이상의 주입 공정을 사용하여 반도체 기판(102)에 도펀트종(902)을 선택적으로 주입함으로써 형성될 수 있다. 예를 들어, 다양한 실시형태에서, 제1 도핑 영역(108a) 및 제2 도핑 영역(108b)은 소스 영역(218a) 및 드레인 영역(218b)과 동일한 주입 공정 또는 상이한 주입 공정에 의해 형성될 수 있다. 다른 실시형태에서, 제1 도핑 영역(108a), 제2 도핑 영역(108b), 소스 영역(218a), 및 드레인 영역(218b)은 반도체 기판(102)을 에칭하여 캐비티를 규정한 다음에 캐비티 내에 도핑된 에피택셜 재료를 형성함으로써 형성될 수 있다. 일부 실시형태에서, 대체 게이트 잔여부(202)가 반도체 기판(102)으로부터 도펀트종(902)을 마스킹하는 역할을 하여, 제1 도핑 영역(108a) 및 제2 도핑 영역(108b)은 제로가 아닌 길이를 갖는 기판(101)의 영역(203)에 의해 격리 구조(106a-106b)로부터 분리된다.
도 10의 단면도(1000)에 도시하는 바와 같이, 제1 ILD층(230)이 기판(101) 위에 형성된다. 제1 ILD층(230)은 게이트 구조(802)와 희생 게이트 구조(806)를 횡방향으로 둘러싼다. 다양한 실시형태에서, 제1 ILD층(230)은 고종횡비 공정(즉, HARP 산화물)을 사용한 화학적 기상 증착(CVD) 퇴적에 의해 기판(101) 상에 퇴적된 산화물을 포함할 수 있다. 예를 들어, 일부 실시형태에서, 제1 ILD층(230)은 CVD 공정에 의해 퇴적된 붕소-인-실리케이트 유리를 포함할 수 있다. 제1 ILD층(230)을 형성한 후, 희생 메모리 구조(802) 및 희생 게이트 구조(806)의 상부 표면을 노출시키기 위해 라인(1002)을 따라 제2 평탄화 공정이 수행될 수 있다.
도 11의 단면도(1100)에 도시하는 바와 같이, 측벽 스페이서(116)의 측벽 사이에 배치되는 메모리 디바이스 캐비티(1106)를 규정하기 위해 희생 메모리 엘리먼트(도 10의 804), 희생 유전층(도 10의 805), 및 희생 금속 캡(도 10의 803)이 희생 메모리 구조(도 10의 802)에서 제거된다. 일부 실시형태에서, 희생 메모리 엘리먼트(도 10의 804), 희생 유전층(도 10의 805), 및 희생 금속 캡(도 10의 803)은 희생 메모리 엘리먼트, 희생 유전층, 및 희생 금속 캡을 제4 에천트(1104)에 선택적으로 노출시킴으로써 제거될 수 있다. 일부 실시형태에서, 희생 메모리 엘리먼트(도 10의 804), 희생 유전층(도 10의 805), 및 희생 금속 캡(도 10의 803)을 제거하기 전에, 희생 게이트 전극(808)이 제4 에천트(1104)에 의해 제거되는 것을 막기 위해 로직 영역(210b)을 따라 제4 마스킹층(1102)이 형성될 수 있다.
도 12의 단면도(1200)에 도시하는 바와 같이, 강유전층(1202)이 기판(101) 위에 형성되고, 금속층(1204)이 강유전층(1202) 위에 형성되며, 전도층(1206)이 금속층(1204) 위에 형성된다. 강유전층(1202)은 메모리 디바이스 캐비티(1106)의 내부 표면을 라이닝한다. 또한, 강유전층(1202)은 메모리 디바이스 캐비티(1106) 내에서부터 제1 ILD층(230) 및 희생 게이트 구조(806)의 상부 표면 위에까지 연장된다. 금속층(1204)과 전도층(1206)도 메모리 디바이스 캐비티(1106) 내에서부터 제1 ILD층(230) 및 희생 게이트 구조(806)의 상부 표면 위에까지 연장된다. 일부 실시형태에서, 강유전층(1202), 금속층(1204), 및 전도층(1206)은 퇴적 공정에 의해 형성될 수 있다.
도 13의 단면도(1300)에 도시하는 바와 같이, 수용된 전극을 가진 FeRAM 디바이스(110)을 규정하기 위해 라인(1304)을 따라 제3 평탄화 공정이 수행된다. 제3 평탄화 공정은 강유전층(도 12의 1202)의 일부를 제거하여 메모리 디바이스 캐비티(1106) 내에 한정된 강유전성 재료(112)를 규정한다. 제3 평탄화 공정은 또한 금속층(도 12의 1204)과 전도층(1206)의 일부를 제거하여 메모리 디바이스 캐버티(1106) 내에 한정된 게이트 금속(210)과 전도성 재료(212)를 포함하는 전도성 전극(114)을 규정한다. 일부 실시형태에서, 제3 평탄화 공정은 CMP 공정을 포함할 수 있다.
도 14의 단면도(1400)에 도시하는 바와 같이, 희생 게이트 전극(도 13의 808)이 희생 게이트 구조(도 13의 806)에서 제거되어 게이트 전극 캐비티(1402)를 규정한다. 일부 실시형태에서, 희생 게이트 전극(도 13의 808)은 제5 에천트(1404)에 희생 게이트 전극(도 13의 808)을 선택적으로 노출시킴으로써 제거될 수 있다. 일부 실시형태에서, 희생 게이트 전극을 제거하기 전에, 제5 에천트(1404)가 FeRAM 디바이스(110)를 손상시키는 것을 막기 위해 위해 메모리 영역(201a) 위에 제5 마스킹층(1406)이 형성될 수 있다. 일부 실시형태에서, 희생 게이트 전극(도 13의 808)의 제거는 게이트 전극 캐비티(1402) 내에서 반도체 기판(102) 위에 게이트 유전체(222) 및 금속 캡층(223)을 남길 수 있다.
도 15의 단면도(1500)에 도시하는 바와 같이, 게이트 전극 캐비티(1402) 내에 게이트 전극(220)이 형성된다. 다양한 실시형태에서, 게이트 전극(220)은 퇴적 기술(예컨대, 화학적 기상 증착, 물리적 기상 증착 등) 및/또는 도금 기술(예컨대, 전기 도금 기술)을 사용하여 금속층(1502)을 형성함으로써 형성될 수 있다. 이어서, 게이트 전극(220)을 규정하기 위해 금속층(1502)을 퇴적한 후에 라인(1504)을 따라 제4 평탄화 공정이 수행된다. 다양한 실시형태에서, 금속층(1502)은 n타입 금속(예컨대, 알루미늄, 탄탈, 티탄, 하프늄 등) 또는 p타입 금속(예컨대, 니켈, 코발트, 몰리브덴, 백금, 납, 금 등)을 포함할 수 있다.
도 16의 단면도(1600)에 도시하는 바와 같이, 전도성 컨택(120)이 제1 ILD층(230) 위에 형성된 제2 ILD층(234) 내에 형성된다. 전도성 컨택(120)은 제2 ILD층(234)을 선택적으로 에칭하여 개구부를 형성한 다음에 개구부 내에 도전성 재료를 퇴적함으로써 형성될 수 있다. 일부 실시형태에서, 전도성 재료는 예컨대 텅스텐 또는 티탄 질화물을 포함할 수 있다.
도 17 내지 도 34는 수용된 전극을 가진 임베디드 FeRAM 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 다른 실시형태의 단면도(1700-3400)를 도시한다. 도 17 내지 도 34가 방법에 대해 기술되고 있지만, 도 17 내지 도 34에 개시하는 구조는 이러한 방법에 제한되는 것이 아니라, 그 방법과 독립된 구조로서 분리될 수도 있다고 이해해야 할 것이다.
도 17의 단면도(1700)에 도시하는 바와 같이, 패드 유전체(172)와 보호층(1704)이 반도체 기판(102) 위에 형성된다. 패드 유전체(1702)와 보호층(1704)은 반도체 기판(102) 내의 임베디드 메모리 영역(201a) 및 로직 영역(201b) 위에서 연속으로 연장된다. 패드 유전체(1702)와 보호층(1704)은 예컨대 리콘 산화물 등을 포함할 수 있다. 패드 유전체(1702)와 보호층(1704)은 열 공정 및/또는 퇴적 공정(예컨대, CVD, PVD, ALD 등)에 의해 형성될 수 있다.
도 18의 단면도(1800)에 도시하는 바와 같이, 보호층(1704)은 임베디드 메모리 영역(201a) 위에서 보호층(1704)을 제거하도록 패터닝된다. 예를 들어, 패터닝은 로직 영역(201b) 위에서 제1 마스킹층(1802)에 따라 보호층(1704)을 제1 에천트에 선택적으로 노출시킴으로써 수행될 수 있다. 다양한 실시형태에서, 제1 마스킹층(1802)은 예컨대, 포토레지스트층, 하드 마스크층, 또는 다른 적절한 마스크 재료를 포함할 수 있다.
도 19의 단면도(1900)에 도시하는 바와 같이, 임베디드 메모리 영역(201a) 내의 반도체 기판(102)을 산화시키기 위해 열 산화 공정이 수행된다. 반도체 기판(102)의 산화는 임베디드 메모리 영역(201a) 내의 반도체 기판(102)을 소비함으로써 임베디드 메모리 영역(201a) 내의 패드 유전체(1902)의 두께를 증가시킨다. 임베디드 메모리 영역(201a) 내의 반도체 기판(102)을 소비하면, 임베디드 메모리 영역(201a) 내에서 반도체 기판(102)을 리세싱하여 반도체 기판(102)을 반도체 기판(102)의 상부 표면(102u) 아래로 제로가 아닌 거리(d)만큼 리세싱하게 된다. 일부 실시형태에 있어서, 제로가 아닌 거리(d)는 약 10 nm보다 클 수 있다. 다양한 실시형태에서, 산화 공정은 예컨대 습식 산화 공정 및/또는 건식 산화 공정을 포함할 수 있다.
도 20의 단면도(2000)에 도시하는 바와 같이, 보호층(1704)이 덮이지 않은 영역에서 패드 유전체(2002)가 제거된다. 일부 실시형태에서, 패드 유전체(2002)는 보호층(1704)에 따라 패드 유전체(도 19의 1902)를 제2 에천트에 선택적으로 노출시킴으로써 제거될 수 있다. 다양한 실시형태에서, 제2 에천트는 습식 에천트 또는 건식 에천트를 포함할 수 있다.
도 21의 단면도(2100)에 도시하는 바와 같이, 보호층(1704)이 제거되고, 제2 패드 유전체(2102)가 반도체 기판(102) 위에 형성된다. 일부 실시형태에서, 보호층(1704)은 하나 이상의 에칭 공정 및/또는 일부 다른 적절한 제거 공정에 의해 제거될 수 있다. 일부 실시형태에서, 제2 패드 유전체(2102)는 열 공정에 의해 형성된다.
도 22의 단면도(2200)에 도시하는 바와 같이, 제2 보호층(2202)이 제2 패드 유전체(2102) 위에 형성된다. 제2 보호층(2202)은 이어서 로직 영역(201b) 내의 제2 보호층(2202)의 두께를 감소시키기 위해 마스킹층(2204)(예컨대, 포토레지스트)에 따라 에칭된다. 로직 영역(201b) 내의 제2 보호층(2202)의 두께가 감소하여 임베디드 메모리 영역(201a) 및 로직 영역(201b) 내의 제2 보호층(2202)의 높이가 실질적으로 동일해진다.
도 23의 단면도(2300)에 도시하는 바와 같이, 반도체 기판(102)은 반도체 기판(102) 내에 트렌치(2302a 내지 2302c)를 형성하도록 패터닝된다. 그런 다음 트렌치(2302a-2302c)가 하나 이상의 유전성 재료로 충전되어 하나 이상의 격리 구조(302a-302b 및 106c)를 형성한다. 하나 이상의 격리 구조(302a, 302b, 및 106c)는 제조중인 개별 메모리 셀을 위한 반도체 기판(102)의 영역과, 제조중인 개별 로직 디바이스를 위한 반도체 기판(102)의 영역을 구별한다.
일부 실시형태에서는, 격리 구조(302a-302b)가 함몰 영역(104)의 가장자리 위에 형성되기 때문에, 격리 구조(302a-302b)는 경사진 하부 측벽(304)을 가질 수도 있다. 일부 실시형태에서, 격리 구조(302a-302b)는 기판(101)의 리세싱된 표면(101a)에 수직인 라인(306)에 대해 예각(θ)으로 향해 있는 경사진 상부 측벽을 더 포함할 수도 있다. 일부 실시형태에서, 예각(θ)은 대략 10° 내지 대략 80°사이의 범위일 수 있다. 다른 실시형태에서, 예각(θ)은 대략 30° 내지 대략 60° 사이의 범위일 수 있다.
도 24의 단면도(2400)에 도시하는 바와 같이, 제2 패드 유전체(2102)와 제2 보호층(2202)이 제거된다.
도 25의 단면도(2500)에 도시하는 바와 같이, 제1 유전층(228)이 기판(101) 위에 형성된다. 제1 유전층(228)은 기판(101)의 수평 연장 표면 및 수직 연장 표면을 따라 배치된다. 유전체막(602)이 제1 유전층(228) 위에 형성되고, 금속 캡층(604)이 유전체막(602) 위에 형성되며, 희생층(702)이 금속 캡층(604) 위에 형성된다. 희생층(702)의 퇴적 후에, 라인(704)을 따라 희생층(702)에 대해 제1 평탄화 공정(예컨대, CMP 공정)이 수행된다.
도 26의 단면도(2600)에 도시하는 바와 같이, 희생층(도 25의 702), 유전체막(도 25의 602), 및 금속 캡층(도 25의 604)은 임베디드 영역(201a) 내에 희생 메모리 구조(802)를 그리고 로직 영역(201b) 내에 희생 게이트 구조(806)를 규정하기 위해 패터닝된다. 희생 메모리 구조(802)는 희생 유전층(805) 및 희생 금속 캡층(803) 위에 희생 메모리 엘리먼트(804)를 포함한다. 희생 게이트 구조(806)는 게이트 유전체(222) 및 금속 캡층(223) 위에 희생 게이트 전극(808)을 포함한다. 측벽 스페이서(116)는 희생 메모리 구조(802)와 희생 게이트 구조(806)의 측벽을 따라 형성될 수 있다.
도 27의 단면도(2700)에 도시하는 바와 같이, 제1 도핑 영역(108a)과 제2 도핑 영역(108b)이 반도체 기판(102)의 메모리 영역(201a) 내에 형성된다. 소스 영역(218a)과 드레인 영역(218b)도 반도체 기판(102)의 로직 영역(201b) 내에 형성된다. 일부 실시형태에서, 제1 도핑 영역(108a), 제2 도핑 영역(108b), 소스 영역(218a), 및 드레인 영역(218b)은 2 이상의 주입 공정을 사용하여 반도체 기판(102)에 도펀트종(902)을 선택적으로 주입함으로써 형성될 수 있다.
도 28의 단면도(2800)에 도시하는 바와 같이, 제1 ILD층(230)이 기판(101) 위에 형성된다. 제1 ILD층(230)은 게이트 구조(802)와 희생 게이트 구조(806)를 횡방향으로 둘러싼다. 제1 ILD층(230)을 형성한 후, 희생 메모리 구조(802) 및 희생 게이트 구조(806)의 상부 표면을 노출시키기 위해 라인(1002)을 따라 제2 평탄화 공정이 수행될 수 있다.
도 29의 단면도(2900)에 도시하는 바와 같이, 메모리 디바이스 캐비티(1106)를 규정하기 위해 희생 메모리 엘리먼트(도 28의 804), 희생 유전층(도 10의 805), 및 희생 금속 캡(도 28의 803)이 희생 메모리 구조(도 28의 802)에서 제거된다. 일부 실시형태에서, 희생 메모리 엘리먼트(도 28의 804), 희생 유전층(도 28의 805), 및 희생 금속 캡(도 28의 803)을 제거하기 전에, 희생 게이트 전극(808)이 제4 에천트(1104)에 의해 제거되는 것을 막기 위해 로직 영역(210b)을 따라 제4 마스킹층(1102)이 형성될 수 있다.
도 30의 단면도(3000)에 도시하는 바와 같이, 강유전층(1202)이 기판(101) 위에 형성되고, 금속층(1204)이 강유전층(1202) 위에 형성되며, 전도층(1206)이 금속층(1204) 위에 형성된다.
도 31의 단면도(3100)에 도시하는 바와 같이, FeRAM 디바이스(110)을 규정하기 위해 제3 평탄화 공정이 수행된다. 제3 평탄화 공정은 강유전층(도 30의 1202)의 일부를 제거하여 강유전성 재료(112)를 규정한다. 제3 평탄화 공정은 금속층(도 30의 1204)과 전도층(도 30의 1206)의 일부를 제거하여 금속성 재료(210)와 전도성 재료(212)를 포함하는 전도성 전극(114)을 규정한다.
도 32의 단면도(3200)에 도시하는 바와 같이, 희생 게이트 전극(도 31의 808)이 희생 게이트 구조(도 31의 806)에서 제거되어 게이트 전극 캐비티(1402)를 규정한다.
도 33의 단면도(3300)에 도시하는 바와 같이, 게이트 전극 캐비티(1402) 내에 게이트 전극(220)이 형성된다. 다양한 실시형태에서, 게이트 전극(220)은 퇴적 기술(예컨대, 화학적 기상 증착, 물리적 기상 증착 등) 및/또는 도금 기술(예컨대, 전기 도금 기술)을 사용하여 금속층을 형성함으로써 형성될 수 있다. 이어서, 게이트 전극(220)을 규정하기 위해 금속층을 퇴적한 후에 제4 평탄화 공정이 수행된다.
도 34의 단면도(3400)에 도시하는 바와 같이, 전도성 컨택(120)이 제1 ILD층(230) 위에 형성된 제2 ILD층(234) 내에 형성된다.
도 35는 수용된 전극을 가진 임베디드 FeRAM 디바이스를 갖는 집적 칩을 형성하는 방법(3500)의 일부 실시형태의 흐름도를 도시한다.
이하에서는 방법(3500)이 일련의 단계(act) 또는 이벤트로서 예시되고 설명되지만, 예시하는 그러한 단계 또는 이벤트의 순서가 제한적인 의미로서 해석되어서는 안 되는 것은 물론이다. 예를 들어, 일부 단계가 본 명세서에 예시 및/또는 설명한 것과는 상이한 순서로 그리고/또는 그 설명한 것과는 별개로 다른 단계 또는 이벤트와 동시에 일어날 수 있다. 또한, 본 명세서에 설명한 실시형태의 하나 이상의 양태를 구현하기 위해, 예시한 모든 액트가 필요하지 않을 수도 있다. 또한, 본 명세서에 설명한 단계들 중 하나 이상은 하나 이상의 개별 단계 및/또는 페이즈에서 수행될 수도 있다.
3502에서, 복수의 격리 구조가 기판 내에 형성된다. 도 4은 단계 3502에 대응하는 일부 실시형태의 단면도(400)를 나타낸다. 도 22 내지 도 24는 단계 3502에 대응하는 일부 대안적 실시형태의 단면도(2200-2400)를 나타낸다.
3504에서, 기판을 리세싱하여, 기판의 상부 표면 아래에 리세싱된 함몰 부분을 형성한다. 도 5는 단계 3504에 대응하는 일부 실시형태의 단면도(500)를 나타낸다. 도 17 내지 도 20은 단계 3504에 대응하는 일부 대안적 실시형태의 단면도(1700-2000)를 나타낸다.
3506에서, 희생 메모리 구조가 함몰 영역 내에 형성되고, 희생 게이트 구조가 기판의 상부 표면 위에 형성된다. 도 6 내지 도 8은 단계 3506에 대응하는 일부 대안적 실시형태의 단면도(600-800)를 나타낸다. 도 25 내지 도 26은 단계 3506에 대응하는 일부 대안적 실시형태의 단면도(2500-2600)를 나타낸다.
3508에서, 제1 및 제2 도핑 영역이 희생 메모리 구조의 양 측을 따라 형성되고, 소스 및 드레인 영역이 희생 게이트 구조의 양 측을 따라 형성된다. 도 9는 단계 3508에 대응하는 일부 실시형태의 단면도(900)를 나타낸다. 도 27은 단계 3508에 대응하는 일부 실시형태의 단면도(2700)를 나타낸다.
3510에서, 기판 위에, 희생 메모리 구조와 희생 게이트 구조를 횡방향으로 둘러싸는 제1 ILD층이 형성된다. 도 10은 단계 3510에 대응하는 일부 실시형태의 단면도(1000)를 나타낸다. 도 28은 단계 3510에 대응하는 일부 실시형태의 단면도(2800)를 나타낸다.
3512에서, 희생 메모리 구조에서 희생 메모리 엘리먼트가 제거되어 메모리 디바이스 캐비티를 형성한다. 도 11은 단계 3512에 대응하는 일부 실시형태의 단면도(1100)를 나타낸다. 도 29는 단계 3512에 대응하는 일부 실시형태의 단면도(3000)를 나타낸다.
3514에서, 제1 ILD층 위에 그리고 메모리 디바이스 캐비티 내에 강유전층이 형성된다. 도 12는 단계 3514에 대응하는 일부 실시형태의 단면도(1200)를 나타낸다. 도 30은 단계 3514에 대응하는 일부 실시형태의 단면도(3000)를 나타낸다.
3516에서, 강유전층 위에 그리고 메모리 디바이스 캐비티 내에 금속층이 형성된다. 도 12는 단계 3516에 대응하는 일부 실시형태의 단면도(1200)를 나타낸다. 도 30은 단계 3516에 대응하는 일부 실시형태의 단면도(3000)를 나타낸다.
3518에서, 금속층 위에 그리고 메모리 디바이스 캐비티 내에 전도층이 형성된다. 도 12는 단계 3518에 대응하는 일부 실시형태의 단면도(1200)를 나타낸다. 도 30은 단계 3518에 대응하는 일부 실시형태의 단면도(3000)를 나타낸다.
3520에서, 제1 ILD층 위에서 강유전층, 금속층, 및 전도층의 일부가 제거되어 FeRAM 디바이스를 규정한다. 도 13은 단계 3520에 대응하는 일부 실시형태의 단면도(1300)를 나타낸다. 도 31은 단계 3520에 대응하는 일부 실시형태의 단면도(3100)를 나타낸다.
3522에서, 희생 게이트 구조가 금속 게이트 전극으로 대체된다. 도 14 내지 도 15는 단계 3522에 대응하는 일부 실시형태의 단면도(1400-1500)를 나타낸다. 도 32 내지 도 33은 단계 3522에 대응하는 일부 대안적 실시형태의 단면도(3200-3300)를 나타낸다.
3524에서, 제1 ILD층 위에 형성된 제2 ILD층 내에 전도성 컨택이 형성된다. 도 16은 단계 3524에 대응하는 일부 실시형태의 단면도(1600)를 나타낸다. 도 34는 단계 3524에 대응하는 일부 실시형태의 단면도(3400)를 나타낸다.
따라서, 일부 실시형태에서, 본 개시내용은 대체 공정을 이용해, 수용된 전극(nested electrode)을 갖는 FeRAM 디바이스를 형성하는, 임베디드 FeRAM 디바이스를 형성하는 방법에 관한 것이다. 대체 공정은 효율적이면서 저가의 제조 공정으로 임베디드 FeRAM 디바이스의 형성을 가능하게 한다.
일부 실시형태에서, 본 개시내용은 집적 칩에 관한 것이다. 집적 칩은, 기판 내의 제1 도핑 영역 및 제2 도핑 영역과, 제1 도핑 영역과 제2 도핑 영역 위에 배치된 FeRAM(강유전성 랜덤 액세스 메모리) 디바이스로서, 상기 FeRAM 디바이스는 기판 위에 배치된 강유전성 재료와, 강유전성 재료 위에 그리고 강유전성 재료의 측벽 사이에 있는 전도성 전극을 포함한다. 일부 실시형태에서, 기판은 상기 기판의 상부 표면 내에 함몰 영역(depressed region)을 규정하기 위해 상기 기판의 제1 측벽과 제2 측벽 사이에 연장되는 리세싱된 표면을 가지며, 상기 FeRAM 디바이스는 상기 리세싱된 표면 위에 배치되고 그리고 상기 제1 측벽과 상기 제2 측벽 사이에 직접 배치된다. 일부 실시형태에서, 집적 칩은, 반도체 기판 내에 배치되며, 상기 기판의 제1 측벽을 규정하는 제1 격리 구조와, 상기 반도체 기판 내에 배치되며, 상기 기판의 제2 측벽을 규정하는 제2 격리 구조를 더 포함한다. 일부 실시형태에서, 기판의 제1 측벽은 상기 리세싱된 표면 위의 높이가 증가함에 따라 상기 제1 격리 구조의 폭이 감소하게 되는 각도로 향해 있다. 일부 실시형태에서, 기판의 리세싱된 표면은, 상기 제1 격리 구조의 제1 수평 연장 표면, 상기 제2 격리 구조의 제2 수평 연장 표면, 및 상기 반도체 기판의 제3 수평 연장 표면에 의해 규정된다. 일부 실시형태에서, 집적 칩은, 상기 제1 격리 구조의 제1 수평 연장 표면 위에서부터 상기 반도체 기판의 제3 수평 연장 위로 연장되는 대체 게이트 잔여부를 더 포함하고, 상기 대체 게이트 잔여부는 유전체막과 희생 폴리실리콘층 사이에 배치된 금속 캡층을 포함한다. 일부 실시형태에서, 집적 칩은 FeRAM 디바이스의 양 측 상에 배치된 하나 이상의 유전성 재료를 포함하는 측벽 스페이서와, 상기 측벽 스페이서에 의해 상기 FeRAM 디바이스로부터 횡방향으로 분리된 에칭 정지층을 더 포함하고, 상기 에칭 정지층은 상기 FeRAM 디바이스를 덮지 않는다. 일부 실시형태에서, 집적 칩은, 상기 기판 위에 배치된 게이트 전극을 포함하는 트랜지스터 디바이스와, 상기 FeRAM 디바이스와 상기 트랜지스터 디바이스를 횡방향으로 둘러싸는 ILD(레벨간 유전체)층을 더 포함하고, 상기 게이트 전극과 상기 FeRAM 디바이스는 상기 ILD층의 상부 표면으로 연장된다. 일부 실시형태에서, 상기 강유전성 재료와 상기 전도성 전극은 상기 ILD층의 상부면으로 연장된다. 일부 실시형태에서, 전도성 전극은, 상기 강유전성 재료 위에 배치되는 금속과, 상기 금속에 의해 상기 강유전성 재료로부터 수직으로 그리고 횡방향으로 분리되는 전도성 재료를 포함한다.
다른 실시형태에 있어서, 본 개시내용은 집적 칩에 관한 것이다. 집적 칩은, 기판의 상부 표면 아래에 리세싱되는 함몰 영역을 규정하기 위해 제1 측벽과 제2 측벽 사이에 연장되는 리세싱된 표면을 갖는 상기 기판과, 상기 기판의 리세싱된 표면 내에 배치되는 제1 도핑 영역 및 제2 도핑 영역과, 상기 제1 도핑 영역과 상기 제2 도핑 영역 사이에 배치되는 강유전성 재료로서, 상기 강유전성 재료는 상기 강유전성 재료의 상부 표면 내에 제1 오목부를 규정하는 측벽을 갖는, 상기 강유전성 재료와, 상기 제1 오목부 내에 수용되는 금속성 재료로서, 상기 금속성 재료는 상기 금속성 재료의 상부 표면 내에 제2 오목부를 규정하는 측벽을 갖는, 상기 금속성 재료와, 제2 오목부 내에 수용되는 전도성 재료를 포함한다. 일부 실시형태에서, 금속성 재료의 측벽은 상기 강유전성 재료 및 상기 전도성 재료에 직접 접촉한다. 일부 실시형태에서, 강유전성 재료는 상기 금속성 재료의 제2 높이보다 큰 제1 높이를 갖고, 상기 전도성 재료는 상기 제2 높이보다 작은 제3 높이를 갖는다. 일부 실시형태에서, 집적 칩은 강유전성 재료의 양 측 상에 배치된 하나 이상의 유전성 재료를 갖는 측벽 스페이서를 더 포함하고, 상기 측벽 스페이서는 상기 강유전성 재료의 높이와 실질적으로 동일한 높이를 갖는다. 일부 실시형태에서, 집적 칩은, 기판 위에 배치된 게이트 전극을 포함하는 트랜지스터 디바이스와, 상기 강유전성 재료와 상기 트랜지스터 디바이스를 횡방향으로 둘러싸는 ILD(레벨간 유전체)층을 더 포함하고, 상기 게이트 전극과 상기 강유전성 재료는 상기 ILD층의 상부 표면으로 연장된다. 일부 실시형태에서, 강유전성 재료는 제1 수직 돌출부와 제2 수직 돌출부 사이에서 연장되는 수평 연장 세그먼트를 가지며, 상기 수평 연장 세그먼트는 상기 수평 연장 세그먼트의 상부 표면으로부터 바깥쪽으로 돌출하고, 수평 연장 세그먼트는 상기 제1 수직 돌출부의 폭보다 큰 높이를 갖는다.
또 다른 실시형태에 있어서, 본 개시내용은 집적 칩을 형성하는 방법에 관한 것이다. 이 방법은, 기판 위에 희생 메모리 구조를 형성하는 단계와, 상기 기판 위에, 상기 희생 메모리 구조를 횡방향으로 둘러싸는 ILD(레벨간 유전체)층을 형성하는 단계와, 상기 희생 메모리 구조를 제거하여, 상기 ILD층에 의해 둘러싸인 메모리 디바이스 캐비티를 형성하는 단계와, 상기 ILD층 위에 그리고 상기 메모리 디바이스 캐비티 내에 강유전층을 형성하는 단계와, 상기 강유전층 위에 그리고 상기 메모리 디바이스 캐비티 내에 금속층을 형성하는 단계와, 상기 금속층 위에 그리고 상기 메모리 디바이스 캐비티 내에 전도층을 형성하는 단계와, 강유전성 재료와 전도성 재료 사이에 배치되는 금속성 재료를 갖는 FeRAM 디바이스를 규정하기 위하여 상기 ILD층 위에서 상기 강유전층, 상기 금속층, 및 상기 전도층의 부분을 제거하는 단계를 포함한다. 일부 실시형태에서, 상기 방법은 상기 기판의 메모리 영역을 리세싱하여, 상기 기판의 상부 표면 아래에 리세싱된 함몰 부분을 형성하는 단계와, 상기 함몰 부분 내에 희생 메모리 구조를 형성하는 단계를 더 포함한다. 일부 실시형태에서, 상기 방법은 상기 희생 메모리 구조를 형성한 후에 상기 기판에 도펀트를 주입하여(implanting), 상기 희생 메모리 구조의 제1 측을 따라 제1 도핑 영역을 그리고 상기 희생 메모리 구조의 제2 측을 따라 제2 도핑 영역을 형성하는 단계를 더 포함한다. 일부 실시형태에서, 상기 금속층의 측벽은 상기 강유전층 및 상기 전도층에 직접 접촉한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 집적 칩에 있어서,
기판 내의 제1 도핑 영역 및 제2 도핑 영역과,
상기 기판 위에서 상기 제1 도핑 영역과 상기 제2 도핑 영역 사이에 배치되는 FeRAM(강유전성 랜덤 액세스 메모리) 디바이스를 포함하고, 상기 FeRAM 디바이스는,
상기 기판 위에 배치되는 강유전성 재료와,
상기 강유전성 재료 위에 그리고 상기 강유전성 재료의 측벽 사이에 있는 전도성 전극을 포함하는, 집적 칩.
2. 제1항에 있어서,
상기 기판은 상기 기판의 상부 표면 내에 함몰 영역(depressed region)을 규정하기 위해 상기 기판의 제1 측벽과 제2 측벽 사이에 연장되는 리세싱된 표면을 가지며,
상기 FeRAM 디바이스는 상기 리세싱된 표면 위에 배치되고 그리고 상기 제1 측벽과 상기 제2 측벽 사이에 직접 배치되는, 집적 칩.
3. 제2항에 있어서,
반도체 기판 내에 배치되며, 상기 기판의 제1 측벽을 규정하는 제1 격리 구조와,
상기 반도체 기판 내에 배치되며, 상기 기판의 제2 측벽을 규정하는 제2 격리 구조를 더 포함하는, 집적 칩.
4. 제3항에 있어서, 상기 기판의 제1 측벽은 상기 리세싱된 표면 위의 높이가 증가함에 따라 상기 제1 격리 구조의 폭이 감소하게 되는 각도로 향해 있는, 집적 칩.
5. 제4항에 있어서, 상기 기판의 리세싱된 표면은, 상기 제1 격리 구조의 제1 수평 연장 표면, 상기 제2 격리 구조의 제2 수평 연장 표면, 및 상기 반도체 기판의 제3 수평 연장 표면에 의해 규정되는, 집적 칩.
6. 제5항에 있어서,
상기 제1 격리 구조의 제1 수평 연장 표면 위에서부터 상기 반도체 기판의 제3 수평 연장 위로 연장되는 대체 게이트 잔여부를 더 포함하고, 상기 대체 게이트 잔여부는 유전체막과 희생 폴리실리콘층 사이에 배치된 금속 캡층을 포함하는, 집적 칩.
7. 제1항에 있어서,
상기 FeRAM 디바이스의 양 측 상에 배치된 하나 이상의 유전성 재료를 포함하는 측벽 스페이서와,
상기 측벽 스페이서에 의해 상기 FeRAM 디바이스로부터 횡방향으로 분리된 에칭 정지층을 더 포함하고, 상기 에칭 정지층은 상기 FeRAM 디바이스를 덮지 않는, 집적 칩.
8. 제1항에 있어서,
상기 기판 위에 배치된 게이트 전극을 포함하는 트랜지스터 디바이스와,
상기 FeRAM 디바이스와 상기 트랜지스터 디바이스를 횡방향으로 둘러싸는 ILD(레벨간 유전체)층을 더 포함하고, 상기 게이트 전극과 상기 FeRAM 디바이스는 상기 ILD층의 상부 표면으로 연장되는, 집적 칩.
9. 제8항에 있어서, 상기 강유전성 재료와 상기 전도성 전극은 상기 ILD층의 상부 표면으로 연장되는, 집적 칩.
10. 제1항에 있어서, 상기 전도성 전극은,
상기 강유전성 재료 위에 배치되는 금속과,
상기 금속에 의해 상기 강유전성 재료로부터 수직으로 그리고 횡방향으로 분리되는 전도성 재료를 포함하는, 집적 칩.
11. 집적 칩에 있어서,
기판의 상부 표면 아래에 리세싱되는 함몰 영역을 규정하기 위해 제1 측벽과 제2 측벽 사이에 연장되는 리세싱된 표면을 갖는 상기 기판과,
상기 기판의 리세싱된 표면 내에 배치되는 제1 도핑 영역 및 제2 도핑 영역과,
상기 제1 도핑 영역과 상기 제2 도핑 영역 사이에 배치되는 강유전성 재료로서, 상기 강유전성 재료는 상기 강유전성 재료의 상부 표면 내에 제1 오목부를 규정하는 측벽을 갖는, 상기 강유전성 재료와,
상기 제1 오목부 내에 수용된 금속성 재료로서, 상기 금속성 재료는 상기 금속성 재료의 상부 표면 내에 제2 오목부를 규정하는 측벽을 갖는, 상기 금속성 재료와,
상기 제2 오목부 내에 수용된 전도성 재료를 포함하는, 집적 칩.
12. 제11항에 있어서, 상기 금속성 재료의 측벽은 상기 강유전성 재료 및 상기 전도성 재료에 직접 접촉하는, 집적 칩.
13. 제11항에 있어서, 상기 강유전성 재료는 상기 금속성 재료의 제2 높이보다 큰 제1 높이를 갖고, 상기 전도성 재료는 상기 제2 높이보다 작은 제3 높이를 갖는, 집적 칩.
14. 제11항에 있어서,
상기 강유전성 재료의 양 측 상에 배치된 하나 이상의 유전성 재료를 갖는 측벽 스페이서를 더 포함하고, 상기 측벽 스페이서는 상기 강유전성 재료의 높이와 실질적으로 동일한 높이를 갖는, 집적 칩.
15. 제11항에 있어서,
상기 기판 위에 배치된 게이트 전극을 포함하는 트랜지스터 디바이스와,
상기 강유전성 재료와 상기 트랜지스터 디바이스를 횡방향으로 둘러싸는 ILD(레벨간 유전체)층을 더 포함하고, 상기 게이트 전극과 상기 강유전성 재료는 상기 ILD층의 상부 표면으로 연장되는, 집적 칩.
16. 제15항에 있어서,
상기 강유전성 재료는 제1 수직 돌출부와 제2 수직 돌출부 사이에서 연장되는 수평 연장 세그먼트를 가지며, 상기 수평 연장 세그먼트는 상기 수평 연장 세그먼트의 상부 표면으로부터 바깥쪽으로 돌출하고,
상기 수평 연장 세그먼트는 상기 제1 수직 돌출부의 폭보다 큰 높이를 갖는, 집적 칩.
17. 집적 칩을 형성하는 방법에 있어서,
기판 위에 희생 메모리 구조를 형성하는 단계와,
상기 기판 위에, 상기 희생 메모리 구조를 횡방향으로 둘러싸는 ILD(레벨간 유전체)층을 형성하는 단계와,
상기 희생 메모리 구조를 제거하여, 상기 ILD층에 의해 둘러싸인 메모리 디바이스 캐비티를 형성하는 단계와,
상기 ILD층 위에 그리고 상기 메모리 디바이스 캐비티 내에 강유전층을 형성하는 단계와,
상기 강유전층 위에 그리고 상기 메모리 디바이스 캐비티 내에 금속층을 형성하는 단계와,
상기 금속층 위에 그리고 상기 메모리 디바이스 캐비티 내에 전도층을 형성하는 단계와,
강유전성 재료와 전도성 재료 사이에 배치되는 금속성 재료를 갖는 FeRAM 디바이스를 규정하기 위하여 상기 ILD층 위에서 상기 강유전층, 상기 금속층, 및 상기 전도층의 부분을 제거하는 단계를 포함하는, 집적 칩 형성 방법.
18. 제17항에 있어서,
상기 기판의 메모리 영역을 리세싱하여, 상기 기판의 상부 표면 아래에 리세싱된 함몰 부분을 형성하는 단계와,
상기 함몰 부분 내에 희생 메모리 구조를 형성하는 단계를 더 포함하는, 집적 칩 형성 방법.
19. 제17항에 있어서,
상기 희생 메모리 구조를 형성한 후에 상기 기판에 도펀트를 주입하여(implanting), 상기 희생 메모리 구조의 제1 측을 따라 제1 도핑 영역을 그리고 상기 희생 메모리 구조의 제2 측을 따라 제2 도핑 영역을 형성하는 단계를 더 포함하는, 집적 칩 형성 방법.
20. 제17항에 있어서, 상기 금속층의 측벽은 상기 강유전층 및 상기 전도층에 직접 접촉하는, 집적 칩 형성 방법.

Claims (10)

  1. 집적 칩에 있어서,
    기판 내의 제1 도핑 영역 및 제2 도핑 영역과,
    상기 기판 위에서 상기 제1 도핑 영역과 상기 제2 도핑 영역 사이에 배치되는 FeRAM(강유전성 랜덤 액세스 메모리) 디바이스
    를 포함하고, 상기 FeRAM 디바이스는,
    상기 기판 위에 배치되는 강유전성 재료와,
    상기 강유전성 재료 위에 그리고 상기 강유전성 재료의 측벽 사이에 있는 전도성 전극을 포함하는, 집적 칩.
  2. 제1항에 있어서,
    상기 기판은 상기 기판의 상부 표면 내에 함몰 영역(depressed region)을 규정하기 위해 상기 기판의 제1 측벽과 제2 측벽 사이에 연장되는 리세싱된 표면을 가지며,
    상기 FeRAM 디바이스는 상기 리세싱된 표면 위에 배치되고 그리고 상기 제1 측벽과 상기 제2 측벽 사이에 직접 배치되는, 집적 칩.
  3. 제2항에 있어서,
    반도체 기판 내에 배치되며, 상기 기판의 제1 측벽을 규정하는 제1 격리 구조와,
    상기 반도체 기판 내에 배치되며, 상기 기판의 제2 측벽을 규정하는 제2 격리 구조를 더 포함하는, 집적 칩.
  4. 제3항에 있어서, 상기 기판의 제1 측벽은 상기 리세싱된 표면 위의 높이가 증가함에 따라 상기 제1 격리 구조의 폭이 감소하게 되는 각도로 향해 있는, 집적 칩.
  5. 제4항에 있어서, 상기 기판의 리세싱된 표면은, 상기 제1 격리 구조의 제1 수평 연장 표면, 상기 제2 격리 구조의 제2 수평 연장 표면, 및 상기 반도체 기판의 제3 수평 연장 표면에 의해 규정되는, 집적 칩.
  6. 제1항에 있어서,
    상기 FeRAM 디바이스의 양 측 상에 배치된 하나 이상의 유전성 재료를 포함하는 측벽 스페이서와,
    상기 측벽 스페이서에 의해 상기 FeRAM 디바이스로부터 횡방향으로 분리된 에칭 정지층을 더 포함하고, 상기 에칭 정지층은 상기 FeRAM 디바이스를 덮지 않는, 집적 칩.
  7. 제1항에 있어서,
    상기 기판 위에 배치된 게이트 전극을 포함하는 트랜지스터 디바이스와,
    상기 FeRAM 디바이스와 상기 트랜지스터 디바이스를 횡방향으로 둘러싸는 ILD(레벨간 유전체)층을 더 포함하고, 상기 게이트 전극과 상기 FeRAM 디바이스는 상기 ILD층의 상부 표면으로 연장되는, 집적 칩.
  8. 제1항에 있어서, 상기 전도성 전극은,
    상기 강유전성 재료 위에 배치되는 금속과,
    상기 금속에 의해 상기 강유전성 재료로부터 수직으로 그리고 횡방향으로 분리되는 전도성 재료를 포함하는, 집적 칩.
  9. 집적 칩에 있어서,
    기판의 상부 표면 아래에 리세싱되는 함몰 영역을 규정하기 위해 제1 측벽과 제2 측벽 사이에 연장되는 리세싱된 표면을 갖는 상기 기판과,
    상기 기판의 리세싱된 표면 내에 배치되는 제1 도핑 영역 및 제2 도핑 영역과,
    상기 제1 도핑 영역과 상기 제2 도핑 영역 사이에 배치되는 강유전성 재료로서, 상기 강유전성 재료는 상기 강유전성 재료의 상부 표면 내에 제1 오목부(recess)를 규정하는 측벽을 갖는, 상기 강유전성 재료와,
    상기 제1 오목부 내에 수용되는 금속성 재료로서, 상기 금속성 재료는 상기 금속성 재료의 상부 표면 내에 제2 오목부를 규정하는 측벽을 갖는, 상기 금속성 재료와,
    상기 제2 오목부 내에 수용되는 전도성 재료
    를 포함하는, 집적 칩.
  10. 집적 칩을 형성하는 방법에 있어서,
    기판 위에 희생 메모리 구조를 형성하는 단계와,
    상기 기판 위에, 상기 희생 메모리 구조를 횡방향으로 둘러싸는 ILD(레벨간 유전체)층을 형성하는 단계와,
    상기 희생 메모리 구조를 제거하여, 상기 ILD층에 의해 둘러싸인 메모리 디바이스 캐비티를 형성하는 단계와,
    상기 ILD층 위에 그리고 상기 메모리 디바이스 캐비티 내에 강유전층을 형성하는 단계와,
    상기 강유전층 위에 그리고 상기 메모리 디바이스 캐비티 내에 금속층을 형성하는 단계와,
    상기 금속층 위에 그리고 상기 메모리 디바이스 캐비티 내에 전도층을 형성하는 단계와,
    강유전성 재료와 전도성 재료 사이에 배치되는 금속성 재료를 갖는 FeRAM 디바이스를 규정하기 위하여 상기 ILD층 위에서 상기 강유전층, 상기 금속층, 및 상기 전도층의 부분을 제거하는 단계
    를 포함하는, 집적 칩 형성 방법.
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