DE102019115270A1 - Eingebetteter ferroelektrischer speicher in high-k-first-technologie - Google Patents

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Wei Cheng Wu
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Abstract

In einigen Ausführungsformen betrifft die vorliegende Offenbarung eine integrierte Schaltung. Die integrierte Schaltung weist eine erste dotierte Region und eine zweite dotierte Region in einem Substrat auf. Über dem Substrat ist zwischen der ersten dotierten Region und der zweiten dotierten Region eine ferroelektrische Speichervorrichtungen mit wahlfreiem Zugriff (FeRAM - Ferroelectric Random Access Memory) angeordnet. Die FeRAM-Vorrichtung weist ein ferroelektrisches Material und eine leitende Elektrode auf. Das ferroelektrische Material ist über dem Substrat angeordnet und die leitende Elektrode ist über dem ferroelektrischen Material und zwischen Seitenwänden des ferroelektrischen Materials angeordnet.

Description

  • VERWEIS AUF VERWANDTE ANMELDDUNG
  • Diese Anmeldung beansprucht die Priorität der provisorischen US-Anmeldung Nummer 62/691,072 , eingereicht am 28. Juni 2018, deren Inhalt in seiner Gesamtheit durch Verweis in das Vorliegende eingebunden ist.
  • STAND DER TECHNIK
  • Viele moderne Elektronikvorrichtungen enthalten elektronische Speicher, die dafür konfiguriert sind, Daten zu speichern. Elektronische Speicher können flüchtige oder nicht-flüchtige Speicher sein. Flüchtige Speicher speichern Daten, solange sie mit Energie versorgt werden, während nicht-flüchtige Speicher in der Lage sind, Daten zu speichern, wenn die Energie entfernt ist. Ferroelektrische Speichervorrichtungen mit wahlfreiem Zugriff (FeRAM - Ferroelectric Random Access Memory) sind ein vielversprechender Kandidat für die Technologie nicht-flüchtiger Speicher der nächsten Generation. Dies ist darauf zurückzuführen, dass FeRAM-Vorrichtungen viele Vorteile bereitstellen, einschließlich einer kurzen Schreibzeit, langer Nutzungsdauer, niedrigen Energieverbrauchs und geringer Anfälligkeit für Strahlungsschäden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten zu verstehen, wenn die folgende ausführliche Beschreibung zusammen mit den dazugehörigen Figuren gelesen wird. Es sei angemerkt, dass gemäß der in der Branche gängigen Praxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zwecks Klarheit der Beschreibung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips, der eine ferroelektrische Speichervorrichtung mit wahlfreiem Zugriff (FeRAM - Ferroelectric Random Access Memory) mit einer geschachtelten Elektrode aufweist.
    • 2 veranschaulicht eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips, der eine eingebettete FeRAM-Vorrichtung mit einer geschachtelten Elektrode aufweist.
    • 3 veranschaulicht eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips, der eine eingebettete FeRAM-Vorrichtung mit einer geschachtelten Elektrode aufweist.
    • Die 4 bis 16 veranschaulichen Querschnittsansichten einiger Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips, der eine eingebettete FeRAM-Vorrichtung mit einer geschachtelten Elektrode aufweist.
    • Die 17 bis 34 veranschaulichen Querschnittsansichten einiger alternativer Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips, der eine eingebettete FeRAM-Vorrichtung mit einer geschachtelten Elektrode aufweist.
    • 35 veranschaulicht ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips, der eine eingebettete FeRAM-Vorrichtung mit einer geschachtelten Elektrode aufweist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Umsetzen verschiedener Merkmale des bereitgestellten Erfindungsgegenstandes bereit. Im Weiteren sind spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und nicht als eine Beschränkung gedacht. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, und sie kann außerdem Ausführungsformen enthalten, in denen zwischen dem ersten und dem zweiten Merkmal zusätzliche Merkmale gebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen. Des Weiteren kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt nicht an sich ein Verhältnis zwischen den verschiedenen erläuterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können Ausdrücke des räumlichen Bezugs, wie beispielsweise „unter“, „unterhalb“, „unteres“, „über“, „oberes“ und dergleichen im Vorliegenden zwecks Einfachheit der Beschreibung verwendet sein, um das Verhältnis eines Elements oder Merkmals zu anderen in den Figuren veranschaulichten Elementen oder Merkmalen zu beschreiben. Die Ausdrücke des räumlichen Bezugs sollen zusätzlich zu der in den Figuren abgebildeten Ausrichtung verschiedene Ausrichtungen der Vorrichtung in Gebrauch oder in Betrieb umfassen. Die Einrichtung kann anders ausgerichtet sein (gedreht um 90 Grad oder in einer anderen Ausrichtung) und die im Vorliegenden verwendeten Deskriptoren des räumlichen Bezugs können dementsprechend ebenso interpretiert werden.
  • Eingebettete Speicher sind in modernen integrierten Chips üblich geworden. Eingebettete Speicher sind elektronische Speichervorrichtungen, die sich auf dem gleichen integrierten Chip-Die befinden wie Logikvorrichtungen (z. B. ein Prozessor oder eine ASIC). Durch das Einbetten von Speichervorrichtungen und Logikvorrichtungen auf dem gleichen integrierten Chip-Die können die leitenden Zwischenverbindungen zwischen den Speichervorrichtungen und den Logikvorrichtungen verkürzt werden, wodurch Energie verringert und die Leistung eines integrierten Chips erhöht wird.
  • Viele moderne integrierte Chips verwenden in eingebetteten Speichersystemen Flash-Speicher wegen ihrer nicht-flüchtigen Beschaffenheit (d. h. ihrer Fähigkeit, den Zustand gespeicherter Daten ohne Energie beizubehalten), ihrer hohen Dichte, ihren hohen Schreibgeschwindigkeiten und ihrer Kompatibilität mit modernen CMOS-Fertigungsprozessen. Eingebettete Flash-Speicher werden jedoch durch einen relativ komplexen Prozess gebildet, der eine große Anzahl an Masken (z. B. mehr als 15 oder 20 Masken) verwenden kann. Die Komplexität des Prozesses verursacht hohe Kosten beim Bilden eingebetteter Flash-Speicher.
  • Die vorliegende Offenbarung betrifft in einigen Ausführungsformen einen integrierten Chip, der eine eingebettete FeRAM-Vorrichtung aufweist, die mit Hilfe eines relativ einfachen Fertigungsprozesses gebildet wird. Der relativ einfache Fertigungsprozess wird durch Ersetzen einer Opferspeicherstruktur durch eine FeRAM-Vorrichtung vor dem Bilden einer High-k-Metall-Gate-Logikvorrichtung durchgeführt. Der Prozess führt dazu, dass die FeRAM-Vorrichtung eine geschachtelte Struktur aufweist, die eine ferroelektrische Schicht mit Seitenwänden enthält, die eine Vertiefung in einer oberen Oberfläche der ferroelektrischen Schicht und eine leitende Elektrode definieren, die in die Vertiefung geschachtelt ist. Das Bilden der FeRAM-Vorrichtung mit Hilfe des Ersetzungsprozesses ermöglicht es, die FeRAM-Vorrichtung auf effiziente Weise zu bilden (z. B. kann ein eingebetteter FeRAM unter Anwendung von zwischen 10 bis 30 % der Fotomasken gebildet werden, die in einem Fertigungsprozess für eingebettete Flash-Speicher verwendet werden), was eine Fertigung der eingebetteten FeRAM-Vorrichtung mit geringen Kosten ermöglicht.
  • 1 veranschaulicht eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips 100, der eine ferroelektrische Speichervorrichtung mit wahlfreiem Zugriff (FeRAM - Ferroelectric Random Access Memory) mit einer geschachtelten Elektrode aufweist.
  • Der integrierte Chip 100 umfasst ein Substrat 101, das eine oder mehrere Isolationsstrukturen 106a-106b aufweist, die in Gräben in einem Halbleitersubstrat 102 angeordnet sind. In einigen Ausführungsformen kann das Substrat 101 eine vertiefte Oberfläche 101a aufweisen, die sich zwischen einer ersten Seitenwand 101b und einer zweiten Seitenwand 101c erstreckt, um eine abgesenkte Region 104 zu definieren, die unter eine obere Oberfläche 101u des Substrats 101 um einen Abstand d von nicht null vertieft ist. In einigen Ausführungsformen (nicht gezeigt) können die erste Seitenwand 101b und die zweite Seitenwand 101c sich verjüngende (d. h. abgewinkelte) Seitenwände umfassen, die mit zunehmender Tiefe der abgesenkten Region 104 eine Verminderung der Breite der abgesenkten Region 104 bewirken.
  • In einigen Ausführungsformen können die eine oder die mehreren Isolationsstrukturen 106a-106b entlang Rändern der abgesenkten Region 104 des Halbleitersubstrats 102 angeordnet sein. In einigen dieser Ausführungsformen können die erste Isolationsstruktur 106a und die zweite Isolationsstruktur 106b die gleiche Isolationsstruktur umfassen, die sich kontinuierlich in einer geschlossenen Schleife um einen Umfang der abgesenkten Region 104 erstreckt. In einigen Ausführungsformen können die eine oder die mehreren Isolationsstrukturen 106a-106b Grabenisolationsstrukturen umfassen, die ein oder mehrere dielektrische Materialien aufweisen, die in den Gräben des Halbleitersubstrats 102 angeordnet sind.
  • Über dem Substrat 101, zwischen einer ersten dotierten Region 108a und einer zweiten dotierten Region 108b, ist in der vertieften Oberfläche 101a eine FeRAM-Vorrichtung 110 angeordnet. Die FeRAM-Vorrichtung 110 umfasst ein ferroelektrisches Material 112, das Seitenwände aufweist, die eine Vertiefung in einer oberen Oberfläche des ferroelektrischen Materials 112 definieren. In die Vertiefung ist eine leitende Elektrode 114 geschachtelt. In einigen Ausführungsformen kann die leitende Elektrode 114 direkt mit einer oberen Oberfläche und Seitenwänden des ferroelektrischen Materials 122 in Kontakt stehen. In einigen Ausführungsformen weisen das ferroelektrische Material 112 und die leitende Elektrode 114 oberste Oberflächen auf, die im Wesentlichen koplanar sind (z. B. koplanar innerhalb einer Toleranz eines chemisch-mechanischen Planarisierungsprozesses).
  • Das Einschachteln der leitenden Elektrode 114 der FeRAM-Vorrichtung 110 in das ferroelektrische Material 112 ermöglicht es, die FeRAM-Vorrichtung 110 in einem effizienten Fertigungsprozess zu bilden, der eine relativ kleine Anzahl an Fotomasken verwendet (z. B. zwischen 2 und 5 Fotomasken). Des Weiteren ermöglicht das Positionieren der FeRAM-Vorrichtung 110 in der abgesenkten Region 104 das Bilden der FeRAM-Vorrichtung 110 ohne Auswirkungen auf die Logikvorrichtungen, obwohl die FeRAM-Vorrichtung 110 eine größere Höhe als Logikvorrichtungen (z. B. MOSFETs) auf dem integrierten Chip 100 aufweisen kann.
  • Eine dielektrische Zwischenebenenstruktur (ILD-Struktur) 118 ist über dem Substrat 101 angeordnet und umgibt die FeRAM-Vorrichtung 110 lateral. Leitende Kontakte 120 erstrecken sich durch die ILD-Struktur 118, um mit der ersten dotierten Region 108a, der zweiten dotierten Region 108b und der leitenden Elektrode 114 in Kontakt zu stehen.
  • Während des Betriebes können an die erste dotierte Region 108a und/oder die zweite dotierte Region 108b und/oder die leitende Elektrode 114 Vorspannungen angelegt werden. In einigen Ausführungsformen können Vorspannungen zum Beispiel an die erste dotierte Region 108a, die zweite dotierte Region 108b und die leitende Elektrode 114 angelegt werden, während in weiteren Ausführungsformen Vorspannungen an die erste dotierte Region 108a und die leitende Elektrode 114 und nicht an die zweite dotierte Region 108b angelegt werden können. Die Vorspannungen ermöglichen es, Datenzustände in die FeRAM-Vorrichtung 110 zu schreiben und/oder aus dieser zu lesen. Zum Beispiel können während eines Schreibvorgangs eine oder mehrere Vorspannungen angelegt werden, um Ladungsträger (z. B. Elektronen und/oder Defektelektronen) zu veranlassen, sich zwischen der ersten dotierten Region 108a und der zweiten dotierten Region 108b anzusammeln. Die Ladungsträger erzeugen elektrische Felder, die sich durch das ferroelektrische Material 112 erstrecken. Die elektrischen Felder sind dafür konfiguriert, Positionen von elektrischen Dipolen innerhalb des ferroelektrischen Materials 112 in Abhängigkeit von den Vorspannungen zu ändern. Wenn die magnetische Polarisierung des ferroelektrischen Materials 112 eine erste Polarisierung bei einer spezifischen Vorspannung aufweist, wird die FeRAM-Vorrichtung 110 Daten als einen ersten Bitwert (z. B. eine logische „0“) digital speichern. Alternativ wird die FeRAM-Vorrichtung 110, wenn die magnetische Polarisierung des ferroelektrischen Materials 112 eine zweite Polarisierung bei einer anderen Vorspannung als die vorherige aufweist, Daten als einen zweiten Bitwert (z. B. eine logische „1“) digital speichern.
  • 2 veranschaulicht eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips 200, der eine eingebettete FeRAM-Vorrichtung mit einer geschachtelten Elektrode aufweist.
  • Der integrierte Chip 200 umfasst eine Substrat 101, das eine oder mehrere Isolationsstrukturen 106a-106b aufweist, die in Gräben in einem Halbleitersubstrat 102 angeordnet sind. Die eine oder die mehreren Isolationsstrukturen 106a-106b trennen eine Region 201a eines eingebetteten Speichers von einer Logikregion 201b. Innerhalb der Region 201a des eingebetteten Speichers kann das Substrat 101 eine vertiefte Oberfläche 101a aufweisen, die sich zwischen einer ersten Seitenwand 101b und einer zweiten Seitenwand 101c erstreckt, um eine abgesenkte Region 104 zu definieren, die unter eine obere Oberfläche 101u des Substrats 101 vertieft ist. In einigen Ausführungsformen können die eine oder die mehreren Isolationsstrukturen 106a-106b Grabenisolations-(STI - Shallow Trench Isolation)Strukturen umfassen, die im Wesentlichen flache Bodenoberflächen aufweisen (d. h. die Bodenoberflächen sind im Wesentlichen parallel zur oberen Oberfläche 101u), die sich zwischen gegenüberliegenden Seitenwänden erstrecken.
  • In einigen Ausführungsformen können die Isolationsstrukturen 106a-106b die erste Seitenwand 101b des Substrats 101 und die zweite Seitenwand 101c des Substrats 101 definieren. Die Isolationsstrukturen 106a-106b können ferner eine sich horizontal erstreckende Oberfläche 101a definieren, die an die erste Seitenwand 101b oder die zweite Seitenwand 101c gekoppelt ist. Über der sich horizontal erstreckenden Oberfläche 101a kann ein Ersatz-Gate-Rest 202 angeordnet sein. In einigen Ausführungsformen kann der Ersatz-Gate-Rest 202 einen dielektrischen Film 204, eine Metallkappenschicht 206 und eine Opferschicht 208 umfassen. In einigen Ausführungsformen umfasst der dielektrische Film ein High-k-Dielektrikum, wie beispielsweise Hafniumoxid, Hafniumsiliziumoxid, Hafniumtantaloxid, Aluminiumoxid, Zirkoniumoxid oder dergleichen. In einigen Ausführungsformen kann die Metallkappenschicht 206 Titannitrid, Tantalnitrid oder dergleichen umfassen. In einigen Ausführungsformen kann die Opferschicht 208 Polysilizium oder dergleichen umfassen.
  • In einigen Ausführungsformen umfasst der Ersatz-Gate-Rest 202 eine zur abgesenkten Region 104 weisende, sich verjüngende Seitenwand. In einigen Ausführungsformen können der dielektrische Film 204 und die Metallkappenschicht 206 zum Beispiel jeweils ein sich horizontal erstreckendes Segment und ein sich vertikal erstreckendes Segment, das aus einer oberen Oberfläche des sich horizontal erstreckenden Segments heraussteht, umfassen, während die Opferschicht 208 eine sich verjüngende Seitenwand aufweist, die sich zwischen dem sich horizontal erstreckenden Segment und dem sich vertikal erstreckenden Segment der Metallkappenschicht 206 erstreckt.
  • In einigen Ausführungsformen erstreckt sich der Ersatz-Gate-Rest 202 von direkt über der sich horizontal erstreckenden Oberfläche von Isolationsstrukturen 106a-106b des Substrats 101 bis direkt über eine sich horizontal erstreckende Oberfläche des Halbleitersubstrats 102. In einigen dieser Ausführungsformen ist der Ersatz-Gate-Rest 202 über einer Region 203 des Halbleitersubstrats 102 angeordnet, die zwischen einer ersten dotierten Region 108a und einer ersten Isolationsstruktur 106a liegt und/oder die zwischen einer zweiten dotierten Region 108b und einer zweiten Isolationsstruktur 106b liegt.
  • Über der vertieften Oberfläche 101a des Substrats 101, die eine abgesenkte Region 104 definiert, ist eine FeRAM-Vorrichtung 110 angeordnet. Die FeRAM-Vorrichtung 110 umfasst ein ferroelektrisches Material 112, das zwischen der ersten dotierten Region 108a und der zweiten dotierten Region 108b angeordnet ist. Das ferroelektrische Material 112 weist Seitenwände auf, die eine Vertiefung in einer obersten Oberfläche des ferroelektrischen Materials 112 definieren. In der Vertiefung ist eine leitende Elektrode 114 angeordnet.
  • In einigen Ausführungsformen umfasst die leitende Elektrode 114 ein metallisches Material 210 und ein leitendes Material 212. Das leitende Material 212 ist durch das metallische Material 210 vertikal und lateral von dem ferroelektrischen Material 112 getrennt. In einigen Ausführungsformen weist das ferroelektrische Material 112 Seitenwände auf, die in einer oberen Oberfläche des ferroelektrischen Materials 112 eine erste Vertiefung definieren, ist das metallische Material 210 in die erste Vertiefung geschachtelt und weist Seitenwände auf, die in einer oberen Oberfläche des metallischen Materials 210 eine zweite Vertiefung definieren, und ist das leitende Material 212 in die zweite Vertiefung geschachtelt. In einigen Ausführungsformen weist das ferroelektrische Material 112 eine größere Höhe als sowohl das metallische Material 210 als auch das leitende Material 212 auf. In einigen Ausführungsformen weisen das ferroelektrische Material 112, das metallische Material 210 und das leitende Material 212 oberste Oberflächen auf, die im Wesentlichen koplanar sind.
  • In verschiedenen Ausführungsformen kann das ferroelektrische Material 112 Bleititanat, Bleizirkonattitanat (PZT), Bleilanthanzirkonattitanat, Strontiumwismuthtantalat (SBT), Wismuthlanthantitanat (BLT) und Wismuthneodymtitanat (BNT) oder dergleichen umfassen. In einigen Ausführungsformen kann das metallische Material 210 ein oder mehrere Metalle umfassen, wie beispielsweise Aluminium, Ruthenium, Palladium, Hafnium, Zirkonium, Titan oder dergleichen. In einigen Ausführungsformen kann das leitende Material 212 Aluminium, Kupfer oder dergleichen umfassen.
  • In der Logikregion 201b ist eine Transistorvorrichtung 214 angeordnet. Die Transistorvorrichtung 214 umfasst eine Gate-Struktur 216, die über der oberen Oberfläche 101u des Halbleitersubstrats 102 zwischen einer Source-Region 218a und einer Drain-Region 218b angeordnet ist. Die Gate-Struktur 216 umfasst eine Gate-Elektrode 220, die durch ein Gate-Dielektrikum 222 und eine Metallkappenschicht 223 von dem Halbleitersubstrat 102 getrennt ist. In einigen Ausführungsformen kann die Gate-Elektrode 220 eine Metall-Gate-Elektrode umfassen (die z. B. Aluminium, Ruthenium, Palladium oder dergleichen umfasst) und kann das Gate-Dielektrikum 222 ein High-k-Dielektrikum umfassen (das z. B. Aluminiumoxid, Hafniumoxid oder dergleichen umfasst). In weiteren Ausführungsformen kann die Gate-Elektrode 220 eine Polysilizium-Gate-Elektrode umfassen und kann das Gate-Dielektrikum 222 ein Oxid umfassen (z. B. Siliziumoxid). In einigen Ausführungsformen kann die Metallkappenschicht 223 Titannitrid, Tantalnitrid oder dergleichen umfassen.
  • Entlang gegenüberliegender Seiten der FeRAM-Vorrichtung 110 und der Transistorvorrichtung 214 sind Seitenwand-Spacer 116 angeordnet. In einigen Ausführungsformen können die Seitenwand-Spacer 116 ein erstes dielektrisches Material 224 und ein zweites dielektrisches Material 226 umfassen. In einigen Ausführungsformen kann das erste dielektrische Material 224 ein anderes dielektrisches Material (z. B. Siliziumnitrid) umfassen als das zweite dielektrische Material 226 (z. B. Siliziumoxid). In einigen Ausführungsformen können die FeRAM-Vorrichtung 110 und die Transistorvorrichtung 214 mittels einer ersten dielektrischen Schicht 228, die sich über das Halbleitersubstrat 102 und über die eine oder mehreren Isolationsstrukturen 106 erstreckt, von dem Halbleitersubstrat 102 getrennt sein. In einigen Ausführungsformen kann die erste dielektrische Schicht 228 ein Oxid (z. B. Siliziumoxid) oder ein anderes dielektrisches Material umfassen.
  • Eine erste Zwischenebenen-Dielektrikum-(ILD-)Schicht 210 ist mittels eines oder mehrerer Seitenwand-Spacer 116 lateral von der FeRAM-Vorrichtung 110 und der Gate-Elektrode 220 getrennt. Das ferroelektrische Material 112, das metallische Material 210 und das leitende Material 212 sowie die Gate-Elektrode 220 erstrecken sich zur oberen Oberfläche der ersten ILD-Schicht 230. In einigen Ausführungsformen kann zwischen den Seitenwand-Spacern 116 und der ersten ILD-Schicht 230 eine Ätzstoppschicht (ESL - Etch Stop Layer) 232 angeordnet sein. In einigen Ausführungsformen kann die ESL 232 eine obere Oberfläche aufweisen, die im Wesentlichen koplanar mit oberen Oberflächen des ferroelektrischen Materials 112, des metallischen Materials 210 und des leitenden Materials 212 ist. Über der ersten ILD-Schicht 230 befindet sich eine zweite ILD-Schicht 234. Die zweite ILD-Schicht 234 umgibt leitende Kontakte 120, die sich zu der FeRAM-Vorrichtung 110 und der Transistorvorrichtung 214 erstrecken. In einigen Ausführungsformen kann/können die erste ILD-Schicht 230 und/oder die zweite ILD-Schicht 234 Borphosphosilicatglas (BPSG), Borsilicatglas (BSG), Phosphosilicatglas (PSG) oder dergleichen umfassen. In einigen Ausführungsformen können die leitenden Kontakte 120 ein Metall umfassen, wie beispielsweise Wolfram, Kupfer oder dergleichen.
  • 3 veranschaulicht eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips 300, der eine eingebettete FeRAM-Vorrichtung mit einer geschachtelten Elektrode aufweist.
  • Der integrierte Chip 300 umfasst ein Substrat 101, das eine Region 201a eines eingebetteten Speichers und eine Logikregion 201b aufweist. In der Region 201a des eingebetteten Speichers ist über einer vertieften Oberfläche 101a des Substrat 101, die sich zwischen einer ersten Seitenwand 101b und einer zweiten Seitenwand 101c erstreckt, eine FeRAM-Vorrichtung 110 angeordnet. Die FeRAM-Vorrichtung 110 umfasst ein ferroelektrisches Material 112, ein metallisches Material 210 und ein leitendes Material 212. Das ferroelektrische Material 112 weist ein sich horizontal erstreckendes Segment auf, das sich zwischen einem ersten und einem zweiten vertikalen Vorsprung erstreckt, die von einer oberen Oberfläche des sich horizontal erstreckenden Segments herausstehen. In einigen Ausführungsformen weist das sich horizontal erstreckende Segment eine Höhe ht auf, die größer als eine Breite w1 des ersten vertikalen Vorsprungs und/oder des zweiten vertikalen Vorsprungs ist.
  • In einem Halbleitersubstrat 102 sind eine oder mehrere Isolationsstrukturen 302a-302b angeordnet und definieren die erste Seitenwand 101b des Substrats 101 und die zweite Seitenwand 101c des Substrats 101. In einigen Ausführungsformen sind die erste Seitenwand 101b und die zweite Seitenwand 101c im Verhältnis zu einer Linie 306, die senkrecht zur vertieften Oberfläche 101a des Substrats 101 liegt, in einem spitzen Winkel Θ ausgerichtet. In einigen Ausführungsformen kann der spitze Winkel Θ in einem Bereich zwischen ungefähr 10° und ungefähr 80° liegen. In weiteren Ausführungsformen kann der Spitze Winkel θ in einem Bereich zwischen ungefähr 30° und ungefähr 60° liegen. In einigen Ausführungsformen kann die Winkelausrichtung der ersten Seitenwand 101b und der zweiten Seitenwand 101c bewirken, dass eine Breite von Isolationsstrukturen 302a-302b mit zunehmender Höhe über der vertieften Oberfläche 101a entsprechend abnimmt. In einigen Ausführungsformen können die eine oder die mehreren Isolationsstrukturen 302a-302b abgewinkelte untere Seitenwände 304 aufweisen.
  • Die 4 bis 16 veranschaulichen Querschnittsansichten 400 bis 1600 einiger Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips, der eine eingebettete FeRAM-Vorrichtung mit einer geschachtelten Elektrode aufweist. Das Verfahren bildet die FeRAM-Vorrichtung unter Anwendung eines Ersetzungsprozesses, der vor dem Bilden einer High-k-Metall-Gate-Vorrichtung durchgeführt wird. Das Verfahren ermöglicht es, die FeRAM-Vorrichtung unter Anwendung einer minimalen Anzahl an Fotomasken zu bilden (z. B. 2 bis 5 Fotomasken). Obwohl 4 bis 16 in Bezug auf ein Verfahren beschrieben sind, versteht es sich, dass in 4 bis 16 offenbarte Strukturen nicht auf ein derartiges Verfahren beschränkt sind, sondern stattdessen unabhängig von dem Verfahren eigenständige Strukturen sein können.
  • Wie in der Querschnittsansicht 400 von 4 gezeigt, wird ein Substrat 101 bereitgestellt. In verschiedenen Ausführungsformen kann das Halbleitersubstrat 102 eine beliebige Art von Halbleiterkörper umfassen (z. B. Silizium/CMOS-Bulk, SiGe, SOI usw.), wie beispielsweise einen Halbleiter-Wafer oder ein oder mehrere Dies auf einem Wafer, sowie eine beliebige andere Art von Halbleiter- und/oder Epitaxialschichten, die darauf gebildet und/oder auf andere Weise damit assoziiert sind.
  • In einem oder mehreren Gräben 402 in dem Halbleitersubstrat 102 werden eine oder mehrere Isolationsstrukturen 106a-106b gebildet. In einigen Ausführungsformen werden die eine oder die mehreren Isolationsstrukturen 106a-106b durch wahlweises Freilegen des Halbleitersubstrats 102 für ein erstes Ätzmittel gemäß einer ersten Maskierungsschicht gebildet, um Gräben 402 zu bilden, die nachfolgend mit einem oder mehreren dielektrischen Materialien gefüllt werden,. In verschiedenen Ausführungsformen kann die erste Maskierungsschicht Fotoresist, Siliziumnitrid, Siliziumcarbid, Titannitrid oder dergleichen umfassen. Die eine oder die mehreren Isolationsstrukturen 106a-106b sind lateral zwischen einer Region 201a eines eingebetteten Speichers und einer Logikregion 201b angeordnet. In verschiedenen Ausführungsformen kann das erste Ätzmittel ein Trockenätzmittel umfassen, das eine Ätzchemikalie aufweist, die eine Fluorart umfasst (z. B. CF4, CHF3, C4F8 usw.), oder ein Nassätzmittel, das Fluorwasserstoffsäure (HF), Kaliumhydroxid (KOH) oder dergleichen umfasst.
  • Wie in der Querschnittsansicht 500 von 5 gezeigt, wird die Region 201a des eingebetteten Speichers unter eine obere Oberfläche 102u des Halbleitersubstrats 102 vertieft. Das Vertiefen der Region 201a des eingebetteten Speichers bildet eine abgesenkte Region 104 in dem Substrat 101, die um einen Abstand d, der nicht null ist, unter die obere Oberfläche 102u des Halbleitersubstrats 102abgesenkt ist. In einigen Ausführungsformen kann der Abstand d, der nicht null ist, größer als ungefähr 10 nm sein. Die abgesenkte Region 104 ist durch Seitenwände 101b und 101c und eine vertiefte Oberfläche 101a des Substrats 101 definiert. In einigen Ausführungsformen kann die Region 201a des eingebetteten Speichers durch wahlweises Freilegen des Substrats 101 für ein zweites Ätzmittel gemäß einer zweiten, über dem Substrat 101 gebildeten Maskierungsschicht 502 vertieft werden. In verschiedenen Ausführungsformen kann das zweite Ätzmittel ein Trockenätzmittel umfassen, das eine Ätzchemikalie aufweist, die eine Fluorart umfasst (z. B. CF4, CHF3, C4F8 usw.), oder ein Nassätzmittel, das Fluorwasserstoffsäure (HF), Kaliumhydroxid (KOH) oder dergleichen umfasst. In einigen Ausführungsformen kann die zweite Maskierungsschicht 502 Fotoresist, Siliziumnitrid, Siliziumcarbid, Titannitrid, Tantalnitrid oder dergleichen umfassen.
  • Wie in der Querschnittsansicht 600 von 6 gezeigt, wird über dem Substrat 101 eine erste dielektrische Schicht 228 gebildet. Die erste dielektrische Schicht 228 wird entlang sich horizontal erstreckender Oberflächen und sich vertikal erstreckender Oberflächen des Substrats 101 angeordnet. Über der ersten dielektrischen Schicht 228 wird ein dielektrischer Film 602 gebildet; über dem dielektrischen Film 602 wird eine Metallkappenschicht 604 gebildet und über der Metallkappenschicht 604 wird eine Opferschicht 606 gebildet. In einigen Ausführungsformen kann die erste dielektrische Schicht 228 ein Oxid (z. B. Siliziumoxid oder dergleichen) umfassen, das durch einen thermischen Prozess gebildet wird. In einigen Ausführungsformen kann der dielektrische Film 602 ein High-k-Dielektrikummaterial umfassen, wie beispielsweise Aluminiumoxid, Hafniumoxid oder dergleichen, das durch einen Abscheidungsprozess gebildet wird (z. B. ALD, CVD, PE-CVD, PV usw.). In einigen Ausführungsformen kann die Metallkappenschicht 604 Titannitrid, Tantalnitrid oder dergleichen umfassen, das durch einen Abscheidungsprozess gebildet wird. In einigen Ausführungsformen kann die Opferschicht 606 Polysilizium umfassen, das durch einen Abscheidungsprozess gebildet wird. In einigen Ausführungsformen kann die Opferschicht 606 Seitenwände aufweisen, die eine Vertiefung 608 über der vertieften Region 104 definieren.
  • Wie in der Querschnittsansicht 700 von 7 gezeigt, wird an der Opferschicht 702 entlang der Line 704 ein erster Planarisierungsprozess durchgeführt. Der erste Planarisierungsprozess entfernt einen Teil der Opferschicht (606 von 6), um der Opferschicht 702 eine plane obere Oberfläche 702u zu verleihen, die sich kontinuierlich über die Region 201a des eingebetteten Speichers und über die Logikregion 201b erstreckt. In einigen Ausführungsformen kann der erste Planarisierungsprozess einen chemisch-mechanischen Planarisierungsprozess (CMP) umfassen. In einigen Ausführungsformen kann der erste Planarisierungsprozess vor dem Strukturieren der Opferschicht (in 8 gezeigt) durchgeführt werden. In weiteren Ausführungsformen (nicht gezeigt) kann der erste Planarisierungsprozess nach dem (in 8 gezeigten) Strukturieren der Opferschichtdurchgeführt werden.
  • Wie in der Querschnittsansicht 800 von 8 gezeigt, werden die Opferschicht (702 von 7), der dielektrische Film (602 von 7) und die Metallkappenschicht (604 von 7) strukturiert, um eine Opferspeicherstruktur 802 in der Region 201a des eingebetteten Speichers und eine Opfer-Gate-Struktur 806 in der Logikregion 201b zu definieren. Die Opferspeicherstruktur 802 umfasst ein Opferspeicherelement 804 über einer dielektrischen Opferschicht 805 und einer Metallkappen-Opferschicht 803. Die Opfer-Gate-Struktur 806 umfasst eine Opfer-Gate-Elektrode 808 über einem Gate-Dielektrikum 222 (z. B. einem High-k-Dielektrikum) und einer Metallkappenschicht 223. In einigen Ausführungsformen kann die Opferschicht (702 von 7) durch wahlweises Freilegen der Opferschicht für ein drittes Ätzmittel gemäß einer dritten Maskierungsschicht (z. B. einer Fotoresistschicht), die über der Opferschicht (702 von 7) gebildet wird, strukturiert werden.
  • In einigen Ausführungsformen kann das Strukturieren der Opferschicht (702 von 7) einen Ersatz-Gate-Rest 202 entlang von Seitenwänden der abgesenkten Region 104 zurücklassen. Der Ersatz-Gate-Rest 202 kann einen Teil des dielektrischen Films 204 (einen Rest von 602 von 7), der Metallkappenschicht 206 (einen Rest von 604 von 7) und der Opferschicht 208 (einen Rest von 604 von 7) umfassen, die nach dem Strukturieren der Opferspeicherstruktur 802 und der Opfer-Gate-Struktur 806 zurückbleiben. In einigen Ausführungsformen kann der Ersatz-Gate-Rest 202 zur Opferspeicherstruktur 802 weisende, sich verjüngende Seitenwände aufweisen.
  • In einigen Ausführungsformen können entlang der Seitenwände der Opferspeicherstruktur 802 und der Opfer-Gate-Struktur 806 Seitenwand-Spacer 116 gebildet werden. In einigen Ausführungsformen können die Seitenwand-Spacer 116 durch Abscheiden eines oder mehrerer dielektrischer Materialien über dem Substrat 101 und nachfolgendes Ätzen des einen oder der mehreren dielektrischen Materialien zwecks Entfernens des einen oder der mehreren dielektrischen Materialien von horizontalen Oberflächen gebildet werden. In einigen Ausführungsformen können das eine oder die mehreren dielektrischen Materialien ein erstes dielektrisches Material 224 und ein zweites dielektrisches Material 226, das sich von dem ersten dielektrischen Material 224 unterscheidet, umfassen. In einigen Ausführungsformen können das erste dielektrische Material 224 und das zweite dielektrische Material 226 jeweils ein Oxid, ein Nitrid, ein Carbid oder dergleichen umfassen.
  • Wie in der Querschnittsansicht 900 von 9 gezeigt, werden in der Speicherregion 201a des Halbleitersubstrats 102 eine erste dotierte Region 108a und eine zweite dotierte Region 108b gebildet. Außerdem werden in der Logikregion 201b des Halbleitersubstrats 102 eine Source-Region 218a und eine Drain-Region 218b gebildet. In einigen Ausführungsformen können die erste dotierte Region 108a, die zweite dotierte Region 108b, die Source-Region 218a und die Drain-Region 218b durch wahlweises Implantieren von Dotierstoffspezies 902 in das Halbleitersubstrat 102 unter Anwendung eines oder mehrerer Implantationsprozesse gebildet werden. In verschiedenen Ausführungsformen können zum Beispiel die erste dotierte Region 108a und die zweite dotierte Region 108b durch den gleichen Implantationsprozess oder durch andere Implantationsprozesse als die Source-Region 218a und die Drain-Region 218b gebildet werden. In weiteren Ausführungsformen können die erste dotierte Region 108a, die zweite dotierte Region 108b, die Source-Region 218a und die Drain-Region 218b durch Ätzen des Halbleitersubstrats 102 zum Definieren von Aussparungen und nachfolgendes Bilden eines dotierten Epitaxialmaterials in den Aussparungen gebildet werden. In einigen Ausführungsformen kann der Ersatz-Gate-Rest 202 zum Maskieren der Dotierstoffspezies 902 gegenüber dem Halbleitersubstrat 102 dienen, so dass die erste dotierte Region 108a und die zweite dotierte Region 108b von den Isolationsstrukturen 106a-106b durch eine Region 203 des Substrats 101, die einen Abstand von nicht null aufweist, getrennt sind.
  • Wie in der Querschnittsansicht 1000 von 10 gezeigt, wird über dem Substrat 101 eine erste Zwischenebenen-Dielektrikum-(ILD-)Schicht 230 gebildet. Die erste ILD-Schicht 230 umgibt die Opferspeicherstruktur 802 und die Opfer-Gate-Struktur 806 lateral. In verschiedenen Ausführungsformen kann die erste ILD-Schicht 230 ein Oxid umfassen, das durch eine chemische Gasphasenabscheidung (CVD) unter Anwendung eines Prozesses mit hohem Seitenverhältnis (High Aspect Ratio Process) auf dem Substrat 101 abgeschieden wird (d. h. ein HARP-Oxid). In einigen Ausführungsformen kann die erste ILD-Schicht 230 zum Beispiel Borphosphorsilicatglas umfassen, das durch einen CVD-Prozess abgeschieden wird. Nach dem Bilden der ersten ILD-Schicht 230 kann entlang der Linie 1002 ein zweiter Planarisierungsprozess durchgeführt werden, um obere Oberflächen der Opferspeicherstruktur 802 und der Opfer-Gate-Struktur 806 freizulegen.
  • Wie in der Querschnittsansicht 1100 von 11 gezeigt, werden das Opferspeicherelement (804 von 10), die dielektrische Opferschicht (805 von 10) und die Opfermetallkappe (803 von 10) von der Opferspeicherstruktur (802 von 10) entfernt, um eine Speichervorrichtungsaussparung 1106 zu definieren, die zwischen Seitenwänden der Seitenwand-Spacer 116 angeordnet ist. In einigen Ausführungsformen können das Opferspeicherelement (804 von 10), die dielektrische Opferschicht (805 von 10) und die Opfermetallkappe (803 von 10) durch wahlweises Freilegen des Opferspeicherelements, der dielektrischen Opferschicht und der Opfermetallkappe für ein viertes Ätzmittel 1104 entfernt werden. In einigen Ausführungsformen kann vor dem Entfernen des Opferspeicherelements (804 von 10), der dielektrischen Opferschicht (805 von 10) und der Opfermetallkappe (803 von 10) über der Logikregion 201b eine vierte Maskierungsschicht 1102 gebildet werden, um zu verhindern, dass das vierte Ätzmittel 1104 die Opfer-Gate-Elektrode 808 entfernt.
  • Wie in der Querschnittsansicht 1200 von 12 gezeigt, wird über dem Substrat 101 eine ferroelektrische Schicht 1202 gebildet; über der ferroelektrischen Schicht 1202 wird eine metallische Schicht 1204 gebildet und über der metallischen Schicht 1204 wird eine leitende Schicht 1206 gebildet. Die ferroelektrische Schicht 1202 verkleidet Innenflächen der Speichervorrichtungsaussparung 1106. Die ferroelektrische Schicht 1202 erstreckt sich außerdem von innerhalb der Speichervorrichtungsaussparung 1106 bis über obere Oberflächen der ersten ILD-Schicht 230 und der Opfer-Gate-Struktur 806. Die metallische Schicht 1204 und die leitende Schicht 1206 erstrecken sich ebenfalls von innerhalb der Speichervorrichtungsaussparung 1106 bis über obere Oberflächen der ersten ILD-Schicht 230 und der Opfer-Gate-Struktur 806. In einigen Ausführungsformen können die ferroelektrische Schicht 1202, die metallische Schicht 1204 und die leitende Schicht 1206 mittels Abscheidungsprozessen gebildet werden.
  • Wie in der Querschnittsansicht 1300 von 13 gezeigt, wird entlang der Linie 1304 ein dritter Planarisierungsprozess durchgeführt, um eine FeRAM-Vorrichtung 110 zu definieren, die eine geschachtelte Elektrode aufweist. Der dritte Planarisierungsprozess entfernt einen Teil der ferroelektrischen Schicht (1202 von 12), um ein ferroelektrisches Material 112 zu definieren, das in die Speichervorrichtungsaussparung 1106 eingeschlossen ist. Der zweite Planarisierungsprozess entfernt außerdem Teile der metallischen Schicht (1204 von 12) und der leitenden Schicht 1206, um eine leitende Elektrode 114 zu definieren, die ein Gate-Metall 210 und ein leitendes Material 212 umfasst, die in die Speichervorrichtungsaussparung 1106 eingeschlossen sind. In einigen Ausführungsformen kann der dritte Planarisierungsprozess einen CMP-Prozess umfassen.
  • Wie in der Querschnittsansicht 1400 von 14 gezeigt, wird die Opfer-Gate-Elektrode (808 von 13) von der Opfer-Gate-Struktur (806 von 13) entfernt, um eine Gate-Elektrodenaussparung 1402 zu definieren. In einigen Ausführungsformen kann die Opfer-Gate-Elektrode (808 von 13) durch wahlweises Freilegen der Opfer-Gate-Elektrode (808 von 13) für ein fünftes Ätzmittel 1404 entfernt werden. In einigen Ausführungsformen kann vor dem Entfernen der Opfer-Gate-Elektrode eine fünfte Maskierungsschicht 1406 über der Speicherregion 201a gebildet werden, um zu verhindern, dass das fünfte Ätzmittel 1404 die FeRAM-Vorrichtung 110 beschädigt. In einigen Ausführungsformen kann das Entfernen der Opfer-Gate-Elektrode (808 von 13) das Gate-Dielektrikum 222 und die Metallkappenschicht 223 über dem Halbleitersubstrat 102 in der Gate-Elektrodenaussparung 1402 zurücklassen.
  • Wie in der Querschnittsansicht 1500 von 15 gezeigt, wird in der Gate-Elektrodenaussparung 1402 eine Gate-Elektrode 220 gebildet. In verschiedenen Ausführungsformen kann die Gate-Elektrode 220 durch Bilden einer Metallschicht 1502 unter Anwendung einer Abscheidungstechnik (z. B. chemische Gasphasenabscheidung, physikalische Gasphasenabscheidung usw.) und/oder einer Plattierungstechnik (z. B. eine Elektroplattierungstechnik) gebildet werden. Nach dem Abscheiden der Metallschicht 1502 wird entlang der Linie 1504 ein vierter Planarisierungsprozess durchgeführt, um die Gate-Elektrode 220 zu definieren. In verschiedenen Ausführungsformen kann die Metallschicht 1502 ein n-leitendes Metall (z. B. Aluminium, Tantal, Titan, Hafnium oder dergleichen) oder ein p-leitendes Metall (z. B. Nickel, Cobalt, Molybdän, Platin, Blei, Gold oder dergleichen) umfassen.
  • Wie in der Querschnittsansicht 1600 von 16 gezeigt, werden in einer zweiten ILD-Schicht 234, die über der ersten ILD-Schicht 230 gebildet wird, leitende Kontakte 120 gebildet. Die leitenden Kontakte 120 können durch wahlweises Ätzen der zweiten ILD-Schicht 234 zum Bilden von Öffnungen und durch nachfolgendes Abscheiden eines leitenden Materials in den Öffnungen gebildet werden. In einigen Ausführungsformen kann das leitende Material zum Beispiel Wolfram oder Titannitrid umfassen.
  • 17 bis 34 veranschaulichen Querschnittsansichten 1700 bis 3400 einiger alternativer Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips, der eine eingebettete FeRAM-Vorrichtung mit einer geschachtelten Elektrode aufweist. Obwohl 17 bis 34 in Bezug auf ein Verfahren beschrieben sind, versteht es sich, dass in 17 bis 34 offenbarte Strukturen nicht auf ein derartiges Verfahren beschränkt sind, sondern stattdessen unabhängig von dem Verfahren eigenständige Strukturen sein können.
  • Wie in der Querschnittsansicht 1700 von 17 gezeigt, werden über einem Halbleitersubstrat 102 ein Lötflächen-(Pad-)Dielektrikum 1702 und eine Schutzschicht 1704 gebildet. Das Pad-Dielektrikum 1702 und die Schutzschicht 1704 erstrecken sich kontinuierlich über eine Region 201a eines eingebetteten Speichers und eine Logikregion 201b in dem Halbleitersubstrat 102. Das Pad-Dielektrikum 1702 und die Schutzschicht 1704 können zum Beispiel Siliziumoxid oder dergleichen umfassen. Das Pad-Dielektrikum 1702 und die Schutzschicht 1704 können durch einen thermischen Prozess und/oder durch einen Abscheidungsprozess (z. B. CVD, PVD, ALD oder dergleichen) gebildet werden.
  • Wie in der Querschnittsansicht 1800 von 18 gezeigt, wird die Schutzschicht 1704 strukturiert, um die Schutzschicht 1704 oberhalb der Region 201a des eingebetteten Speichers zu entfernen. Das Strukturieren kann zum Beispiel durch wahlweises Freilegen der Schutzschicht 1704 für ein erstes Ätzmittel gemäß einer ersten Maskierungsschicht 1802 über der Logikregion 201b durchgeführt werden. In verschiedenen Ausführungsformen kann die erste Maskierungsschicht 1802 zum Beispiel eine Fotoresistschicht, eine Hartmaskenschicht oder ein anderes geeignetes Maskenmaterial umfassen.
  • Wie in der Querschnittsansicht 1900 von 19 gezeigt, wird ein thermischer Oxidationsprozess durchgeführt, um das Halbleitersubstrat 102 in der Region 201a des eingebetteten Speichers zu oxidieren. Das Oxidieren des Halbleitersubstrats 102 erhöht die Dicke des Pad-Dielektrikums 1902 in der Region 201a des eingebetteten Speichers, indem das Halbleitersubstrat 102 in der Region 201a des eingebetteten Speichers verbraucht wird. Das Verbrauchen des Halbleitersubstrats 102 in der Region 201a des eingebetteten Speichers vertieft das Halbleitersubstrat 102 in der Region 201a eines eingebetteten Speichers, so dass das Halbleitersubstrat 102 unter eine obere Oberfläche 102u des Halbleitersubstrats 102 um einen Abstand d von nicht null vertieft wird. In einigen Ausführungsformen kann der Abstand d von nicht null größer als ungefähr 10 nm sein. In verschiedenen Ausführungsformen kann der thermische Oxidationsprozess zum Beispiel einen Nassoxidationsprozess und/oder einen Trockenoxidationsprozess umfassen.
  • Wie in der Querschnittsansicht 2000 von 20 gezeigt, wird das Pad-Dielektrikum 2002 in Bereichen, die nicht durch die Schutzschicht 1704 bedeckt sind, entfernt. In einigen Ausführungsformen kann das Pad-Dielektrikum 2002 durch wahlweises Freilegen des Pad-Dielektrikums (1902 von 19) für ein zweites Ätzmittel gemäß der Schutzschicht 1704 entfernt werden. In verschiedenen Ausführungsformen kann das zweite Ätzmittel ein Nassätzmittel oder ein Trockenätzmittel umfassen.
  • Wie in der Querschnittsansicht 2100 von 21 gezeigt, wird die Schutzschicht 1704 entfernt und über dem Halbleitersubstrat 102 wird ein zweites Pad-Dielektrikum 2102 gebildet. In einigen Ausführungsformen kann die Schutzschicht 1704 durch einen oder mehrere Ätzprozesse und/oder einige andere geeignete Entfernungsprozesse entfernt werden. In einigen Ausführungsformen wird das zweite Pad-Dielektrikum 2102 durch einen thermischen Prozess gebildet.
  • Wie in der Querschnittsansicht 2200 von 22 gezeigt, wird über dem zweiten Pad-Dielektrikum 2102 eine zweite Schutzschicht 2202 gebildet. Die zweite Schutzschicht 2202 wird nachfolgend gemäß einer Maskierungsschicht 2204 (z. B. ein Fotoresist) geätzt, um eine Dicke der zweiten Schutzschicht 2202 in der Logikregion 201b zu vermindern. Das Vermindern der Dicke der zweiten Schutzschicht 2202 in der Logikregion 201b bewirkt, dass die zweite Schutzschicht 2202 in der Region 201a des eingebetteten Speichers und der Logikregion 201b im Wesentlichen die gleichen Höhen aufweist.
  • Wie in der Querschnittsansicht 2300 von 23 gezeigt, wird das Halbleitersubstrat 102 strukturiert, um Gräben 2302a-2302c in dem Halbleitersubstrat 102 zu bilden. Die Gräben 2302a-2302c werden nachfolgend mit einem oder mehreren dielektrischen Materialien gefüllt, um eine oder mehrere Isolationsstrukturen 302a-302b und 106c zu bilden. Die eine oder die mehreren Isolationsstrukturen 302a, 302b und 106c grenzen eine Region des Halbleitersubstrats 102 für eine einzelne zu fertigende Speicherzelle und eine Region des Halbleitersubstrats 102 für eine einzelne zu fertigende Logikvorrichtung ab.
  • In einigen Ausführungsformen können die Isolationsstrukturen 302a-302b abgewinkelte untere Seitenwände 304 aufweisen, da die Isolationsstrukturen 302a-302b über Rändern der abgesenkten Region 104 gebildet sind. In einigen Ausführungsformen können die Isolationsstrukturen 302a-302b ferner abgewinkelte obere Seitenwände umfassen, die im Verhältnis zu einer Linie 306, die senkrecht zur vertieften Oberfläche 101a des Substrats 101 liegt, in einem spitzen Winkel Θ ausgerichtet sind. In einigen Ausführungsformen kann der spitze Winkel Θ in einem Bereich von zwischen ungefähr 10° und ungefähr 8o° liegen. In weiteren Ausführungsformen kann der spitze Winkel Θ in einem Bereich von zwischen ungefähr 30° bis ungefähr 60° liegen.
  • Wie in der Querschnittsansicht 2400 von 24 gezeigt, werden das zweite Pad-Dielektrikum 2102 und die zweite Schutzschicht 2202 entfernt.
  • Wie in der Querschnittsansicht 2500 von 25 gezeigt, wird über dem Substrat 101 eine erste dielektrische Schicht 228 gebildet. Die erste dielektrische Schicht 228 wird entlang sich horizontal erstreckender Oberflächen und sich vertikal erstreckender Oberflächen des Substrats 101 angeordnet. Über der ersten dielektrischen Schicht 228 wird ein dielektrischer Film 602 gebildet, über dem dielektrischen Film 602 wird eine Metallkappenschicht 604 gebildet und über der Metallkappenschicht 604 wird eine Opferschicht 702 gebildet. Nach dem Abscheiden der Opferschicht 702 wird an der Opferschicht 702 entlang der Linie 704 ein erster Planarisierungsprozess (z. B. ein CMP-Prozess) durchgeführt.
  • Wie in der Querschnittsansicht 2600 von 26 gezeigt, werden die Opferschicht (702 von 25), der dielektrische Film (602 von 25) und die Metallkappenschicht (604 von 25) strukturiert, um eine Opferspeicherstruktur 802 in der Region 201a des eingebetteten Speichers und eine Opfer-Gate-Struktur 806 in der Logikregion 201b zu bilden. Die Opferspeicherstruktur 802 umfasst ein Opferspeicherelement 804 über einer dielektrischen Opferschicht 805 und einer Metallkappen-Opferschicht 803. Die Opfer-Gate-Struktur 806 umfasst eine Opfer-Gate-Elektrode 808 über einem Gate-Dielektrikum 222 und einer Metallkappenschicht 223. Entlang von Seitenwänden der Opferspeicherstruktur 802 und der Opfer-Gate-Struktur 806 können Seitenwand-Spacer 116 gebildet werden.
  • Wie in der Querschnittsansicht 2700 von 27 gezeigt, werden in der Speicherregion 201a des Halbleitersubstrats 102 eine erste dotierte Region 108a und eine erste dotierte Region 108b gebildet. Außerdem werden in der Logikregion 201b des Halbleitersubstrats 102 eine Source-Region 218a und eine Drain-Region 218b gebildet. In einigen Ausführungsformen können die erste dotierte Region 108a, die zweite dotierte Region 108b, die Source-Region 218a und die Drain-Region 218b durch wahlweises Implantieren von Dotiermittelspezies 902 in das Halbleitersubstrat 102 unter Anwendung von zwei oder mehr Implantationsprozessen gebildet werden.
  • Wie in der Querschnittsansicht 2800 von 28 gezeigt, wird über dem Substrat 101 eine erste Zwischenebenen-Dielektrikum-(ILD-)Schicht 230 gebildet. Die erste ILD-Schicht 230 umgibt die Opferspeicherstruktur 802 und die Opfer-Gate-Struktur 806 lateral. Nach dem Bilden der ersten ILD-Schicht 230 kann entlang der Linie 1002 ein zweiter Planarisierungsprozess durchgeführt werden, um obere Oberflächen der Opferspeicherstruktur 802 und der Opfer-Gate-Struktur 806 freizulegen.
  • Wie in der Querschnittsansicht 2900 von 29 gezeigt, werden das Opferspeicherelement (804 von 28), dielektrische Opferschicht (805 von 10) und die Opfermetallkappe (803 von 28) von der Opferspeicherstruktur (802 von 28) entfernt, um eine Speichervorrichtungsaussparung 1106 zu definieren. In einigen Ausführungsformen kann vor dem Entfernen des Opferspeicherelements (804 von 28), der dielektrischen Opferschicht (805 von 28) und der Opfermetallkappe (803 von 28) über der Logikregion 201b eine vierte Maskierungsschicht 1102 gebildet werden, um zu verhindern, dass das vierte Ätzmittel 1104 die Opfer-Gate-Elektrode 808 entfernt.
  • Wie in der Querschnittsansicht 3000 von 30 gezeigt, wird über dem Substrat 101 eine ferroelektrische Schicht 1202 gebildet, über der ferroelektrischen Schicht 1202 wird eine metallische Schicht 1204 gebildet und über der metallischen Schicht 1204 wird eine leitende Schicht 1206 gebildet.
  • Wie in der Querschnittsansicht 3100 von 31 gezeigt, wird ein dritter Planarisierungsprozess durchgeführt, um eine FeRAM-Vorrichtung 110 zu definieren. Der dritte Planarisierungsprozess entfernt einen Teil der ferroelektrischen Schicht (1202 von 30), um ein ferroelektrisches Material 112 zu definieren. Der dritte Planarisierungsprozess entfernt außerdem einen Teil der metallischen Schicht (1204 von 30) und der leitenden Schicht (1206 von 30), um eine leitende Elektrode 114 zu definieren, die ein metallisches Material 210 und ein leitendes Material 212 umfasst.
  • Wie in der Querschnittsansicht 3200 von 32 gezeigt, wird die Opfer-Gate-Elektrode (808 von 31) von der Opfer-Gate-Struktur (806 von 31) entfernt, um eine Gate-Elektrodenaussparung 1402 zu definieren.
  • Wie in der Querschnittsansicht 3300 von 33 gezeigt, wird in der Gate-Elektrodenaussparung 1402 eine Gate-Elektrode 220 gebildet. In verschiedenen Ausführungsformen kann die Gate-Elektrode 220 durch Bilden einer Metallschicht unter Anwendung einer Abscheidungstechnik (z. B. chemische Gasphasenabscheidung, physikalische Gasphasenabscheidung usw.) und/oder einer Plattierungstechnik (z. B. eine Elektroplattierungstechnik) gebildet werden. Nach dem Abscheiden der Metallschicht wird ein vierter Planarisierungsprozess durchgeführt, um die Gate-Elektrode 220 zu definieren.
  • Wie in der Querschnittsansicht 300 von 34 gezeigt, werden in einer zweiten ILD-Schicht 234, die über der ersten ILD-Schicht 230 gebildet wird, leitende Kontakte 120 gebildet.
  • 35 veranschaulicht ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 3500 zum Bilden eines integrierten Chips, der eine eingebettete FeRAM-Vorrichtung mit einer geschachtelten Elektrode aufweist.
  • Obwohl das Verfahren 3500 im Weiteren als eine Reihe von Vorgängen oder Abläufen beschrieben ist, versteht es sich, dass die veranschaulichte Reihenfolge derartiger Vorgänge oder Abläufe nicht in einem beschränkenden Sinn auszulegen ist. Zum Beispiel können einige Vorgänge in anderen Reihenfolgen und/oder gleichzeitig mit anderen Vorgängen oder Abläufen außer den im Vorliegenden veranschaulichten und/oder beschriebenen auftreten. Des Weiteren sind möglicherweise nicht alle veranschaulichten Vorgänge erforderlich, um einen oder mehrere Aspekte oder Ausführungsformen der vorliegenden Beschreibung umzusetzen. Ferner können einer oder mehrere der im Vorliegenden dargestellten Vorgänge in einem oder mehreren separaten Vorgängen und/oder Phasen ausgeführt werden.
  • In 3502 werden in einem Substrat mehrere Isolationsstrukturen gebildet. 4 veranschaulicht eine Querschnittsansicht 400 von einigen Ausführungsformen, die dem Vorgang 3502 entsprechen. 22-24 veranschaulichen Querschnittsansichten 2200-2400 einiger alternativer Ausführungsformen, die dem Vorgang 3502 entsprechen.
  • In 3504 wird ein Substrat vertieft, um eine abgesenkte Region zu bilden, die unter eine obere Oberfläche des Substrats vertieft ist. 5 veranschaulicht eine Querschnittsansicht 500 von einigen Ausführungsformen, die dem Vorgang 3504 entsprechen. 17-20 veranschaulichen Querschnittsansichten 1700-2000 einiger alternativer Ausführungsformen, die dem Vorgang 3504 entsprechen.
  • In 3506 wird in der abgesenkten Region eine Opferspeicherstruktur gebildet und über der oberen Oberfläche des Substrats wird eine Opfer-Gate-Struktur gebildet. 6-8 veranschaulichen Querschnittsansichten 600-800 einiger alternativer Ausführungsformen, die dem Vorgang 3506 entsprechen. 25-26 veranschaulichen Querschnittsansichten 2500-2600 einiger alternativer Ausführungsformen, die dem Vorgang 3506 entsprechen.
  • In 3508 werden entlang gegenüberliegender Seiten der Opferspeicherstruktur eine erste und eine zweite dotierte Region gebildet und entlang gegenüberliegender Seiten der Opfer-Gate-Struktur werden eine Source- und eine Drain-Region gebildet. 9 veranschaulicht eine Querschnittsansicht 900 einiger Ausführungsformen, die dem Vorgang 3508 entsprechen. 27 veranschaulicht eine Querschnittsansicht 2700 einiger alternativer Ausführungsformen, die dem Vorgang 3508 entsprechen.
  • In 3510 wird über einem Substrat eine erste ILD-Schicht gebildet, welche die Opferspeicherstruktur und die Opfer-Gate-Struktur lateral umgibt. 10 veranschaulicht eine Querschnittsansicht 1000 einiger Ausführungsformen, die dem Vorgang 3510 entsprechen. 28 veranschaulicht eine Querschnittsansicht 2800 einiger alternativer Ausführungsformen, die dem Vorgang 3510 entsprechen.
  • In 3512 wird ein Opferspeicherelement von der Opferspeicherstruktur entfernt, um eine Speichervorrichtungsaussparung zu bilden. 11 veranschaulicht eine Querschnittsansicht 1100 einiger Ausführungsformen, die dem Vorgang 3512 entsprechen. 29 veranschaulicht eine Querschnittsansicht 3000 einiger alternativer Ausführungsformen, die dem Vorgang 3512 entsprechen.
  • In 3514 wird über der ersten ILD-Schicht und in der Speichervorrichtungsaussparung eine ferroelektrische Schicht gebildet. 12 veranschaulicht eine Querschnittsansicht 1200 einiger Ausführungsformen, die dem Vorgang 3514 entsprechen. 30 veranschaulicht eine Querschnittsansicht 3000 einiger alternativer Ausführungsformen, die dem Vorgang 3514 entsprechen.
  • In 3516 wird über der ferroelektrischen Schicht und in der Speichervorrichtungsaussparung eine metallische Schicht gebildet. 12 veranschaulicht eine Querschnittsansicht 1200 einiger Ausführungsformen, die dem Vorgang 3516 entsprechen. 30 veranschaulicht eine Querschnittsansicht 3000 einiger alternativer Ausführungsformen, die dem Vorgang 3516 entsprechen.
  • In 3518 wird über der metallischen Schicht und in der Speichervorrichtungsaussparung eine leitende Schicht gebildet. 12 veranschaulicht eine Querschnittsansicht 1200 einiger Ausführungsformen, die dem Vorgang 3518 entsprechen. 30 veranschaulicht eine Querschnittsansicht 3000 einiger alternativer Ausführungsformen, die dem Vorgang 3518 entsprechen.
  • In 3520 werden von der ersten ILD-Schicht Teile der ferroelektrischen Schicht, der metallischen Schicht und der leitenden Schicht entfernt, um eine FeRAM-Vorrichtung zu definieren. 13 veranschaulicht eine Querschnittsansicht 1300 einiger alternativer Ausführungsformen, die dem Vorgang 3520 entsprechen. 31 veranschaulicht eine Querschnittsansicht 3100 einiger alternativer Ausführungsformen, die dem Vorgang 3520 entsprechen.
  • In 3522 wird die Opfer-Gate-Struktur durch eine Metall-Gate-Elektrode ersetzt. 14-15 veranschaulichen Querschnittsansichten 1400-1500 einiger Ausführungsformen, die dem Vorgang 3522 entsprechen. 32-33 veranschaulichen Querschnittsansichten 3200-3300 einiger alternativer Ausführungsformen, die dem Vorgang 3522 entsprechen.
  • In 3524 werden in einer zweiten ILD-Schicht, die über der ersten ILD-Schicht gebildet ist, leitende Kontakte gebildet. 16 veranschaulicht eine Querschnittsansicht 1600 einiger Ausführungsformen, die dem Vorgang 3524 entsprechen. 34 veranschaulicht eine Querschnittsansicht 3400 einiger alternativer Ausführungsformen, die dem Vorgang 3524 entsprechen.
  • Dementsprechend betrifft die vorliegende Offenbarung in einigen Ausführungsformen ein Verfahren zum Bilden einer eingebetteten FeRAM-Vorrichtung, das einen Ersetzungsprozess verwendet, um eine FeRAM-Vorrichtung zu bilden, die eine geschachtelte Elektrode aufweist. Der Ersetzungsprozess ermöglicht das Bilden der eingebetteten FeRAM-Vorrichtung mittels eines effizienten und kostengünstigen Prozesses.
  • In einigen Ausführungsformen betrifft die Erfindung einen integrierten Chip. Der integrierte Chip enthält in einem Substrat eine erste dotierte Region und eine zweite dotierte Region und eine ferroelektrische Speichervorrichtung mit wahlfreiem Zugriff (FeRAM - Ferroelectric Random Access Memory), die über dem Substrat zwischen der ersten dotierten Region und der zweiten dotierten Region angeordnet ist, wobei die FeRAM-Vorrichtung ein ferroelektrisches Material, das über dem Substrat angeordnet ist, und eine leitende Elektrode über dem ferroelektrischen Material und zwischen Seitenwänden des ferroelektrischen Materials enthält. In einigen Ausführungsformen weist das Substrat eine vertiefte Oberfläche auf, die sich zwischen einer ersten Seitenwand und einer zweiten Seitenwand des Substrats erstreckt, um in einer oberen Oberfläche des Substrats eine abgesenkte Region zu definieren, und ist die FeRAM-Vorrichtung über der vertieften Oberfläche und direkt zwischen der ersten Seitenwand und der zweiten Seitenwand angeordnet. In einigen Ausführungsformen enthält der integrierte Chip ferner eine erste Isolationsstruktur, die in einem Halbleitersubstrat angeordnet ist und die erste Seitenwand des Substrats definiert, und eine zweite Isolationsstruktur, die in dem Halbleitersubstrat angeordnet ist und die zweite Seitenwand des Substrats definiert. In einigen Ausführungsformen ist die erste Seitenwand des Substrats in einem Winkel ausgerichtet, der bewirkt, dass eine Breite der ersten Isolationsstruktur mit zunehmender Höhe über der vertieften Oberfläche abnimmt. In einigen Ausführungsformen ist die vertiefte Oberfläche des Substrats durch eine erste sich horizontal erstreckende Oberfläche der ersten Isolationsstruktur, eine zweite sich horizontal erstreckende Oberfläche der zweiten Isolationsstruktur und eine dritte sich horizontal erstreckende Oberfläche des Halbleitersubstrats definiert. In einigen Ausführungsformen enthält der integrierte Chip ferner einen Ersatz-Gate-Rest, der sich von oberhalb der ersten sich horizontal erstreckenden Oberfläche der ersten Isolationsstruktur bis über die dritte sich horizontal erstreckende Oberfläche des Halbleitersubstrats erstreckt, wobei der Ersatz-Gate-Rest eine Metallkappenschicht aufweist, die zwischen einem dielektrischen Film und einer Opfer-Polysiliziumschicht angeordnet ist. In einigen Ausführungsformen enthält der integrierte Chip ferner Seitenwand-Spacer, die ein oder mehrere dielektrische Materialien aufweisen, die auf gegenüberliegenden Seiten der FeRAM-Vorrichtung angeordnet sind, und eine Ätzstoppschicht, die durch die Seitenwand-Spacer lateral von der FeRAM-Vorrichtung getrennt ist, wobei die Ätzstoppschicht die FeRAM-Vorrichtung nicht abdeckt. In einigen Ausführungsformen enthält der integrierte Chip ferner eine Transistorvorrichtung, die eine Gate-Elektrode aufweist, die über dem Substrat angeordnet ist, und eine Zwischenebenen-Dielektrikum-(ILD-)Schicht, welche die FeRAM-Vorrichtung und die Transistorvorrichtung lateral umgibt, wobei sich die Gate-Elektrode und die FeRAM-Vorrichtung zu einer oberen Oberfläche der ILD-Schicht erstrecken. In einigen Ausführungsformen erstrecken sich das ferroelektrische Material und die leitende Elektrode zur oberen Oberfläche der ILD-Schicht. In einigen Ausführungsformen enthält die leitende Elektrode ein Metall, das über dem ferroelektrischen Material angeordnet ist, und ein leitendes Material, das durch das Metall vertikal und lateral von dem ferroelektrischen Material getrennt ist.
  • In weiteren Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip enthält ein Substrat mit einer vertieften Oberfläche, die sich zwischen einer ersten Seitenwand und einer zweiten Seitenwand erstreckt, um eine abgesenkte Region zu definieren, die unter eine obere Oberfläche des Substrats vertieft ist, eine erste dotierte Region und eine zweite dotierte Region, die in der vertieften Oberfläche des Substrats angeordnet sind, ein ferroelektrisches Material, das zwischen der ersten dotierten Region und der zweiten dotierten Region angeordnet ist, wobei das ferroelektrische Material Seitenwände aufweist, die eine erste Vertiefung in einer oberen Oberfläche des ferroelektrischen Materials definieren, ein metallisches Material, das in die erste Vertiefung geschachtelt ist, wobei das metallische Material Seitenwände aufweist, die eine zweite Vertiefung in einer oberen Oberfläche des metallischen Materials definieren, und ein leitendes Material, das in die zweite Vertiefung geschachtelt ist. In einigen Ausführungsformen stehen die Seitenwände des metallischen Materials in direktem Kontakt mit dem ferroelektrischen Material und dem leitenden Material. In einigen Ausführungsformen weist das ferroelektrische Material eine erste Höhe auf, die größer als eine zweite Höhe des metallischen Materials ist, und das leitende Material weist eine dritte Höhe auf, die kleiner als die zweite Höhe ist. In einigen Ausführungsformen enthält der integrierte Chip ferner Seitenwand-Spacer, die ein oder mehrere dielektrische Materialien aufweisen, die auf gegenüberliegenden Seiten des ferroelektrischen Materials angeordnet sind, wobei die Seitenwand-Spacer eine Höhe aufweisen, die im Wesentlichen gleich einer Höhe des ferroelektrischen Materials ist. In einigen Ausführungsformen enthält der integrierte Chip ferner eine Transistorvorrichtung, die eine Gate-Elektrode aufweist, die über dem Substrat angeordnet ist, und eine Zwischenebenen-Dielektrikum-(ILD-)Schicht, die das ferroelektrische Material und die Transistorvorrichtung lateral umgibt, wobei sich die Gate-Elektrode und das ferroelektrische Material zu einer oberen Oberfläche der ILD-Schicht erstrecken. In einigen Ausführungsformen weist das ferroelektrische Material ein sich horizontal erstreckendes Segment auf, das sich zwischen einem ersten vertikalen Vorsprung und einem zweiten vertikalen Vorsprung erstreckt, die von einer oberen Oberfläche des sich horizontal erstreckenden Segments herausstehen, und das sich horizontal erstreckende Segment weist eine Höhe auf, die größer als eine Breite des ersten vertikalen Vorsprungs ist.
  • In noch weiteren Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Bilden eines integrierten Chips. Das Verfahren enthält das Bilden einer Opferspeicherstruktur über einem Substrat, das Bilden einer Zwischenebenen-Dielektrikum-(ILD-)Schicht über dem Substrat und die Opferspeicherstruktur lateral umgebend, das Entfernen der Opferspeicherstruktur, um eine von der ILD-Schicht umgebene Speichervorrichtungsaussparung zu bilden, das Bilden einer ferroelektrischen Schicht über der ILD-Schicht und in der Speichervorrichtungsaussparung, das Bilden einer metallischen Schicht über der ferroelektrischen Schicht und in der Speichervorrichtungsaussparung, das Bilden einer leitenden Schicht über der metallischen Schicht und in der Speichervorrichtungsaussparung und das Entfernen von Teilen der ferroelektrischen Schicht, der metallischen Schicht und der leitenden Schicht von der ILD-Schicht, um die FeRAM-Vorrichtung zu definieren, die ein metallisches Material aufweist, das zwischen einem ferroelektrischen Material und einem leitenden Material angeordnet ist. In einigen Ausführungsformen enthält das Verfahren ferner das Vertiefen einer Speicherregion des Substrats, um eine abgesenkte Region zu bilden, die unter eine obere Oberfläche des Substrats vertieft ist, und das Bilden der Opferspeicherstruktur in der abgesenkten Region. In einigen Ausführungsformen enthält das Verfahren ferner das Implantieren des Substrats nach dem Bilden der Opferspeicherstruktur, um entlang einer ersten Seite der Opferspeicherstruktur eine erste dotierte Region und entlang einer zweiten Seite der Opferspeicherstruktur eine zweite dotierte Region zu bilden. In einigen Ausführungsformen stehen die Seitenwände der metallischen Schicht in direktem Kontakt mit der leitenden Schicht und der ferroelektrischen Schicht.
  • Das Vorstehende stellt Merkmale verschiedener Ausführungsformen dar, so dass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten erkennen, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage zum Gestalten oder Modifizieren weiterer Prozesse und Strukturen zum Ausführen der gleichen Zwecke und/oder zum Erzielen der gleichen Vorteile wie die hier vorgestellten Ausführungsformen verwenden können. Fachleute sollten außerdem verstehen, dass derartige äquivalente Konstruktionen nicht vom Geist und Geltungsbereich der vorliegenden Offenbarung abweichen und dass sie viele verschiedene Veränderungen, Ersetzungen und Umbildungen vornehmen können, ohne vom Geist und Geltungsbereich der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62691072 [0001]

Claims (20)

  1. Integrierter Chip, Folgendes umfassend: eine erste dotierte Region und eine zweite dotierte Region in einem Substrat, eine ferroelektrische Speichervorrichtung mit wahlfreiem Zugriff (FeRAM - Ferroelectric Random Access Memory), die über dem Substrat zwischen der ersten dotierten Region und der zweiten dotierten Region angeordnet ist, wobei die FeRAM-Vorrichtung Folgendes umfasst: ein ferroelektrisches Material über dem Substrat und eine leitende Elektrode über dem ferroelektrischen Material und zwischen Seitenwänden des ferroelektrischen Materials.
  2. Integrierter Chip nach Anspruch 1, wobei das Substrat eine vertiefte Oberfläche aufweist, die sich zwischen einer ersten Seitenwand und einer zweiten Seitenwand des Substrats erstreckt, um in einer oberen Oberfläche des Substrats eine abgesenkte Region zu definieren, und wobei die FeRAM-Vorrichtung über der vertieften Oberfläche und direkt zwischen der ersten Seitenwand und der zweiten Seitenwand angeordnet ist.
  3. Integrierter Chip nach Anspruch 2, ferner Folgendes umfassend: eine erste Isolationsstruktur, die in einem Halbleitersubstrat angeordnet ist und die erste Seitenwand des Substrats definiert, und eine zweite Isolationsstruktur, die in dem Halbleitersubstrat angeordnet ist und die zweite Seitenwand des Substrats definiert.
  4. Integrierter Chip nach Anspruch 3, wobei die erste Seitenwand des Substrats in einem Winkel ausgerichtet ist, der bewirkt, dass eine Breite der ersten Isolationsstruktur mit zunehmender Höhe über der vertieften Oberfläche abnimmt.
  5. Integrierter Chip nach Anspruch 4, wobei die vertiefte Oberfläche des Substrats durch eine erste sich horizontal erstreckende Oberfläche der ersten Isolationsstruktur, eine zweite sich horizontal erstreckende Oberfläche der zweiten Isolationsstruktur und eine dritte sich horizontal erstreckende Oberfläche des Halbleitersubstrats definiert ist.
  6. Integrierter Chip nach Anspruch 5, ferner Folgendes umfassend: einen Ersatz-Gate-Rest, der sich von oberhalb der ersten sich horizontal erstreckenden Oberfläche der ersten Isolationsstruktur bis über die dritte sich horizontal erstreckende Oberfläche des Halbleitersubstrats erstreckt, wobei der Ersatz-Gate-Rest eine Metallkappenschicht umfasst, die zwischen einem dielektrischen Film und einer Opfer-Polysiliziumschicht angeordnet ist.
  7. Integrierter Chip nach einem der vorhergehenden Ansprüche, ferner Folgendes umfassend: Seitenwand-Spacer, die ein oder mehrere dielektrische Materialien aufweisen, die auf gegenüberliegenden Seiten der FeRAM-Vorrichtung angeordnet sind, und eine Ätzstoppschicht, die durch die Seitenwand-Spacer lateral von der FeRAM-Vorrichtung getrennt ist, wobei die Ätzstoppschicht die FeRAM-Vorrichtung nicht abdeckt.
  8. Integrierter Chip nach einem der vorhergehenden Ansprüche, ferner Folgendes umfassend: eine Transistorvorrichtung, die eine Gate-Elektrode umfasst, die über dem Substrat angeordnet ist, und eine Zwischenebenen-Dielektrikum-(ILD-)Schicht, welche die FeRAM-Vorrichtung und die Transistorvorrichtung lateral umgibt, wobei sich die Gate-Elektrode und die FeRAM-Vorrichtung zu einer oberen Oberfläche der ILD-Schicht erstrecken.
  9. Integrierter Chip nach Anspruch 8, wobei sich das ferroelektrische Material und die leitende Elektrode zur oberen Oberfläche der ILD-Schicht erstrecken.
  10. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die leitende Elektrode Folgendes umfasst: ein Metall, das über dem ferroelektrischen Material angeordnet ist, und ein leitendes Material, das durch das Metall vertikal und lateral von dem ferroelektrischen Material getrennt ist.
  11. Integrierter Chip, Folgendes umfassend: ein Substrat mit einer vertieften Oberfläche, die sich zwischen einer ersten Seitenwand und einer zweiten Seitenwand erstreckt, um eine abgesenkte Region zu definieren, die unter eine obere Oberfläche des Substrats vertieft ist, eine erste dotierte Region und eine zweite dotierte Region, die in der vertieften Oberfläche des Substrats angeordnet sind, ein ferroelektrisches Material, das zwischen der ersten dotierten Region und der zweiten dotierten Region angeordnet ist, wobei das ferroelektrische Material Seitenwände aufweist, die eine erste Vertiefung in einer oberen Oberfläche des ferroelektrischen Materials definieren, ein metallisches Material, das in die erste Vertiefung geschachtelt ist, wobei das metallische Material Seitenwände aufweist, die eine zweite Vertiefung in einer oberen Oberfläche des metallischen Materials definieren, und ein leitendes Material, das in die zweite Vertiefung geschachtelt ist.
  12. Integrierter Chip nach Anspruch 11, wobei die Seitenwände des metallischen Materials in direktem Kontakt mit dem ferroelektrischen Material und dem leitenden Material stehen.
  13. Integrierter Chip nach Anspruch 11 oder 12, wobei das ferroelektrische Material eine erste Höhe aufweist, die größer als eine zweite Höhe des metallischen Materials ist, und das leitende Material eine dritte Höhe aufweist, die kleiner als die zweite Höhe ist.
  14. Integrierter Chip nach einem der vorhergehenden Ansprüche 11 bis 13, ferner Folgendes umfassend: Seitenwand-Spacer, die ein oder mehrere dielektrische Materialien umfassen, die auf gegenüberliegenden Seiten des ferroelektrischen Materials angeordnet sind, wobei die Seitenwand-Spacer eine Höhe aufweisen, die im Wesentlichen gleich einer Höhe des ferroelektrischen Materials ist.
  15. Integrierter Chip nach einem der vorhergehenden Ansprüche 11 bis 14, ferner Folgendes umfassend: eine Transistorvorrichtung, die eine Gate-Elektrode umfasst, die über dem Substrat angeordnet ist, und eine Zwischenebenen-Dielektrikum-(ILD-)Schicht, die das ferroelektrische Material und die Transistorvorrichtung lateral umgibt, wobei sich die Gate-Elektrode und das ferroelektrische Material zu einer oberen Oberfläche der ILD-Schicht erstrecken.
  16. Integrierter Chip nach Anspruch 15, wobei das ferroelektrische Material ein sich horizontal erstreckendes Segment aufweist, das sich zwischen einem ersten vertikalen Vorsprung und einem zweiten vertikalen Vorsprung erstreckt, die von einer oberen Oberfläche des sich horizontal erstreckenden Segments herausstehen, und wobei das sich horizontal erstreckende Segment eine Höhe aufweist, die größer als eine Breite des ersten vertikalen Vorsprungs ist.
  17. Verfahren zum Bilden eines integrierten Chips, Folgendes umfassend: Bilden einer Opferspeicherstruktur über einem Substrat, Bilden einer Zwischenebenen-Dielektrikum-(ILD-)Schicht über dem Substrat und die Opferspeicherstruktur lateral umgebend, Entfernen der Opferspeicherstruktur, um eine von der ILD-Schicht umgebene Speichervorrichtungsaussparung zu bilden, Bilden einer ferroelektrischen Schicht über der ILD-Schicht und in der Speichervorrichtungsaussparung, Bilden einer metallischen Schicht über der ferroelektrischen Schicht und in der Speichervorrichtungsaussparung, Bilden einer leitenden Schicht über der metallischen Schicht und in der Speichervorrichtungsaussparung und Entfernen von Teilen der ferroelektrischen Schicht, der metallischen Schicht und der leitenden Schicht von der ILD-Schicht, um die FeRAM-Vorrichtung zu definieren, die ein metallisches Material aufweist, das zwischen einem ferroelektrischen Material und einem leitenden Material angeordnet ist.
  18. Verfahren nach Anspruch 17, ferner Folgendes umfassend: Vertiefen einer Speicherregion des Substrats, um eine abgesenkte Region zu bilden, die unter eine obere Oberfläche des Substrats vertieft ist, und Bilden der Opferspeicherstruktur in der abgesenkten Region.
  19. Verfahren nach Anspruch 17 oder 18, ferner Folgendes umfassend: Implantieren des Substrats nach dem Bilden der Opferspeicherstruktur, um entlang einer ersten Seite der Opferspeicherstruktur eine erste dotierte Region und entlang einer zweiten Seite der Opferspeicherstruktur eine zweite dotierte Region zu bilden.
  20. Verfahren nach einem der vorhergehenden Ansprüche 17 bis 19, wobei Seitenwände der metallischen Schicht in direktem Kontakt mit der leitenden Schicht und der ferroelektrischen Schicht stehen.
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