KR100627517B1 - 반도체소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 반도체소자 및 그 제조방법에 관한 것으로,

활성영역에 구비되는 워드라인과, 상기 워드라인 내측에 구비되되, 표면에 산화막이 구비되는 강유전체막/제1엔-폴리실리콘/피-폴리실리콘/제2엔-폴리실리콘 수직 적층구조의 채널과, 상기 워드라인 측벽에 구비되는 절연막 스페이서와, 상기 활성영역에 구비되는 소오스/드레인 접합영역과, 상기 소오스/드레인 접합영역에 접속되는 알.이.에프. 전압인가용 금속배선 및 제2비트라인과, 상기 수직 적층구조의 채널에 접속되는 제1비트라인으로 구성되어 비휘발성의 특성을 가지며 보다 고속으로 동작할 수 있으며 에스.램.에 비하여 작은 크기로 형성할 수 있으므로 반도체소자의 특성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자 및 그 제조방법{A semiconductor device and a method for manufacturing of the same}

도 1a 내지 도 1h 는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도.

도 2 는 강유전체막의 특성을 도시하는 그래프도.

도 3 은 모스펫의 특성을 도시한 그래프도.

도 4 는 본 발명의 실시예에 따른 반도체소자의 시간에 따른 각 단자의 전압 및 전류 곡선 그래프도.

도 5 는 본 발명의 다른 실시예에 따라 형성된 반도체소자의 평면도.

도 6 은 상기 도 5 의 본 발명의 다른 실시예에 따른 반도체소자의 시간에 따른 각 단자의 전압 및 전류 곡선 그래프도.

< 도면의 주요부분에 대한 부호의 설명 >

11 : 반도체기판 13 : 소자분리막

15 : 강유전체막 17 : 제1엔-폴리실리콘

19 : 피-폴리실리콘 21 : 제2엔-폴리실리콘

23 : 소오스/드레인 접합영역 25 : 산화막

27 : 제3엔-폴리실리콘 29 : 절연막 스페이서

31 : 다른 산화막 33 : 평탄화절연막

35 : 금속배선 37 : 제1비트라인

39 : 제2비트라인 100 : 수직 적층구조의 채널

본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 메모리 셀 ( memory cell )을 구현함에 있어서 수직 구조를 갖는 모스펫 ( MOSFET ) 소자에 강유전성 절연막 ( ferro-dielectric )을 게이트절연막으로 사용하여 정보를 상기 강유전성 절연막에 저장할 수 있도록 하는 기술에 관한 것이다.

통상의 디램 ( DRAM ) 이나 에스램 ( SRAM ) 동작에서는, "0"과 "1"에 대한 정보를 각 메모리 셀에 저장한다.

디램과 에스램인 경우 전원이 오프 상태에서는 모든 데이터가 소멸하기 때문에 전원이 온 상태에서 다시 데이터를 기록하여야 한다.

플레쉬 메모리 ( flash memory ) 의 경우는 플로팅 게이트 ( floating gate )를 이용하여 게이트산화막에 전하 ( charge )를 저장하는 방식으로 데이터를 저장시키기 된다.

상기 디램의 경우 단위 셀에 정보를 저장하기 위하여, 스위치 역할을 하는 모스펫 소자와 전기적 전하를 저장시키는 캐패시터로 구성된다.

그리고, 상기 에스램인 경우는 4 내지 6 개의 모스펫으로 구성되므로 상당한 면적을 요구하고 단점이 있다.

또한, 상기 디램과 에스램은 전원이 오프 상태가 되면 원래의 데이터는 소멸되기 때문에 영구적 데이터 보관이 불가능한 단점이 있다.

반면, 플레쉬 메모리는 데이터를 기록하면 전원이 오프 상태에서도 데이터를 지속적으로 유지하는 장점을 가지고 있으나, 데이터 기록 시간이 매우 길기 때문에 고속 동작을 요구하는 곳에는 사용이 어려운 단점이 있다.

그리고, 상기 플레쉬 메모리 소자는 아직 고집적에 대한 기술이 부족한 단점이 있다.

상기한 바와같이 종래기술에 따른 반도체소자는, 전원이 오프된 상태에서 사용할 수 있는 강유전성 소자를 형성할 수는 있으나, 고집적화 및 고속화를 어렵게 하는 문제점이 있다.

본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 강유전성 특성이 구비되며 고속화 및 고집적화가 가능한 반도체소자 및 그 제조방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자는,

활성영역에 구비되는 워드라인과,

상기 워드라인 내측에 구비되되, 표면에 산화막이 구비되는 강유전체막/제1엔-폴리실리콘/피-폴리실리콘/제2엔-폴리실리콘 수직 적층구조의 채널과,

상기 워드라인 측벽에 구비되는 절연막 스페이서와,

상기 활성영역에 구비되는 소오스/드레인 접합영역과,

상기 소오스/드레인 접합영역에 접속되는 알.이.에프. 전압인가용 금속배선 및 제2비트라인과,

상기 수직 적층구조의 채널에 접속되는 제1비트라인으로 구성되는 것을 특징으로한다.

또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,

활성영역을 정의하는 소자분리막을 반도체기판에 형성하는 공정과,

상기 반도체기판 상부에 강유전체막을 형성하고 그 상부에 제1엔-폴리실리콘/피-폴리실리콘/제2엔-폴리실리콘 적층구조를 형성하는 공정과,

상기 적층구조와 강유전체막을 패터닝하여 수직 적층구조의 채널을 형성하는 공정과,

상기 채널을 마스크로하는 엔형 불순물 이온주입공정으로 상기 반도체기판에 소오스/드레인 접합영역을 형성하는 공정과,

상기 채널에 산화막과 제3엔-폴리실리콘 적층구조의 스페이서를 형성하는 공정과,

상기 적층구조의 스페이서 측벽에 절연막 스페이서를 형성하는 공정과,

전체표면상부에 평탄화절연막을 형성하고 평탄화식각공정으로 상기 산화막을 노출시키는 공정과,

상기 제3엔-폴리실리콘의 노출된 표면을 산화시키는 공정과,

상기 소오스/드레인 접합영역에 접속되는 알.이.에프. 전압 인가용 금속배선을 형성하는 공정과,

상기 채널에 접속되는 제1비트라인과 상기 소오스/드레인 접합영역에 접속되는 제2비트라인을 각각 형성하는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1h 는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.

먼저, 반도체기판(11)에 활성영역을 정의하는 소자분리막(13)을 비활성영역에 형성한다.

그리고, 상기 반도체기판(11) 상부에 강유전체막(15)을 형성하고, 그 상부에 제1엔-폴리실리콘(17), 피-폴리실리콘(19) 및 제2엔-폴리실리콘(21) 적층구조를 형성한다.

이때, 상기 강유전체막(15)은 산화막으로 형성한다. (도 1a)

그 다음, 상기 적층구조 및 강유전체막(15)을 식각하여 상기 채널영역의 반도체기판(11) 상측에 수직하게 적층된 채널(100)을 형성한다. (도 1b)

그리고, 상기 채널(100)을 마스크로하여 상기 반도체기판(11)의 활성영역에 엔형 불순물을 이온주입하여 소오스/드레인 접합영역(23)을 형성한다. (도 1c)

그리고, 전체표면상부에 산화막(25)을 일정두께 형성한다.

그리고, 상기 산화막(25) 상부에 제3엔-폴리실리콘(27)을 일정두께 형성한 다. (도 1d)

그 다음, 상기 제3엔-폴리실리콘(27) 및 산화막(25)을 워드라인 마스크를 이용한 식각공정으로 식각하여 워드라인을 형성한다.

이때, 상기 적층구조와 강유전체(15)로 적층된 수직 구조의 채널(100), 소오스/드레인 접합영역(23), 게이트산화막(25) 및 워드라인용 제3엔-폴리실리콘(27)으로 구비되는 트랜지스터가 형성되고, 상기 채널(100), 산화막(25) 및 워드라인 물질인 제3엔-폴리실리콘(27)으로 구비되는 캐패시터가 형성된다. (도 1e)

그 다음, 상기 워드라인 측벽에 절연막 스페이서(29)를 형성한다.

이때, 상기 절연막 스페이서(29)는 전체표면상부에 절연막을 증착하고 이를 이방성식각하여 형성한다. (도 1f)

그 다음, 전체표면상부를 평탄화시키는 평탄화절연막(33)을 형성한다. 이때, 상기 평탄화절연막(33)은 유동성이 우수한 절연물질로 헝성한다.

그리고, 상기 제3엔-폴리실리콘(27)을 산화시켜 상기 산화막(25) 및 절연막 스페이서(29)에 접속되는 다른 산화막(31)을 형성한다. (도 1g)

그 다음, 상기 알.이.에프 전압 ( VRef )을 인가할 수 있도록 상기 반도체기판(11)의 소오스/드레인 접합영역(23)에 접속되는 금속배선(35)를 형성한다. 여기서, 상기 알.이.에프. 전압 인가하면 상기 채널(100)에 저장된 정보를 상기 제2비트라인(39)로 전달하는 역할을 하게 된다.

또한, 상기 수직한 적층구조의 채널(100)에 접속되는 제1비트라인(37)과 상기 소오스/드레인 접합영역(23)에 접속되는 제2비트라인(39)를 각각 형성한다. (도 1h)

도 2 는 강유전성 소자의 기본적인 동작 그래프를 도시한 것으로서, 상유전성의 양단에 전압을 가하면 절연막의 마그네틱 성분을 결정짖는 극성 ( polarization ) 방향이 변화를 일으킨다.

그후, 가해진 전압을 원래의 제로 ( zero ) 상태로 돌아아도 절연막의 극성 방향은 제로로 가는 것이 아니라 일정한 상태에 항상 머무르는 특성을 갖고 있다.

다시 가해 주는 전압을 음방향으로 가해 주면 이에 따라 극성의 방향도 바뀌어서 극성의 방향이 반대로 돌아서게 된다.

그리고, 전압을 제거해도 극성이 일정하게 유지된다.

도 3 은 상기 도 2 의 특성을 갖는 강유전성 절연막을 이용하여 기존의 수평구조를 갖는 모스펫을 형성하였을 때 나타나는 특성을 도시한다.

초기에 게이트전압 Vg 가 음에서 양의 값으로 증가할때는 모스펫의 드레인 전류가 아래에서 위로 증가한다.

반면, Vg 가 충분히 높은 전압까지 올라간 후에 Vg를 0 V까지 감소시키면 그전의 오프 ( off ) 상태일때의 전류보다 큰 값의 드레인 전류가 흐른다.

이는 강유전성 특성에 의한 문턱전압이 왼쪽으로 이동했기 때문이다.

따라서, 이와 같은 강유전성 모스펫을 이용하여 에프.이. 램에서와 같이 읽는 동작 후에 다시 정보를 기록하는 동작이 필요하지 않아 동작이 매우 간단하고 고속 동작에 유리한 반도체소자를 형성할 수 있어, 적은 면적으로 SRAM을 대체할 수 있다.

도 4 는 본 발명의 실시예에 따라 형성된 반도체소자의 동작을 도시한 것으로서, 시간에 따른 각 단자의 전압 전류 곡선 그래프이며, 이를 참고로 하여 이를 이용하여 본 발명에 따른 반도체소자의 동작 특성을 설명하면 다음과 같다.

어떤 특성 셀에 "하이" 상태의 정보를 기억시키기 위하여 워드라인(27)에 전압을 가하고 제1비트라인(37)에는 +V1의 전압을 가해준다.

그러면, 해당된 셀에서는 수직 구조의 모스펫이 동작을 하여 제1비트라인(37)의 +V1 전압이 강유전성 막에 인가되면서 강유전성 막의 특성이 변화되어 "하이"로 저장된다.

일정시간이 지나면 워드라인(27)과 제1비트라인(37)의 인가전압을 제거한다.

그 후에, 셀에 저장된 정보를 읽기 위하여 Ref 단자인 금속배선(35)에 일정전압을 인가하면 문턱전압이 왼쪽으로 쉬프트된다. (도 4 참조)

이로 인하여, 높은 수준의 오프 상태의 전류가 흐르게 되고, 이를 감지하면 정보를 알아낼 수 있다.

또한, "로우" 상태의 정보를 저장하려면 워드라인(27)에 게이트전압 Vg를 인가하고 제1비트라인(37)에는 -V1 의 전압을 인가한다. 그러면, 극성 방향이 반대로 돌아서게 되며, 문턱전압이 오른쪽으로 상승하게 된다.

일정시간이 경화한 후 워드라인(27)과 제1비트라인(37)의 인가전압을 제거한다.

같은 방법으로 정보 읽기를 하기 위하여 상기 금속배선(35)에 전압을 인가하면 낮은 오프 상태의 드레인 전류가 제2비트라인(39)으로 흐르게 되고 이 전류를 감지하여 저장된 정보를 읽게 된다.

도 5 는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 도시한 레이아웃도로서, ⓐ-ⓐ 절단면을 따라 상기 도 1의 공정으로 이웃하는 셀과 제2비트라인이 공유되도록 형성한 것이다.

상기 도 5 의 동작은 다음과 같다.

먼저, 워드라인에 신호를 가해주고 제1비트라인에는 V2 의 전압을 인가해주면, 강유전성의 극성은 변화하지 않고 수평 모스펫의 "오프" 상태 전류를 상승시키기 때문에 이웃하는 셀 전류에 비하여 상당한 수준의 전류를 흐르게 된다. 따라서, 제2비트라인을 공유한 셀과 구별하여 정보를 읽을 수 있다.

도 6 은 상기 도 5 에 따른 다른 실시예의 구동시 시간에 따른 각 단자의 전압 및 전류 곡선 그래프를 도시한 것이다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자 및 그 제조방법은, 워드라인 내측에 수직 적층구조의 채널을 형성하고 게이트산화막 및 게이트전극을 형성하여 워드라인을 형성하며, 후속공정으로 소오스/드레인 접합영역을 형성함으로써 트랜지스터 및 캐패시터를 동시에 형성함으로써 비휘발성 메모리 소자에 비하여 읽기과 쓰기 동작을 고속으로 할 수 있으며 강유전성 특성을 갖는 에프.이.램에 비하여 공정이 매우 단순하며, 상기 에프.이.램과 같이 읽기 동작후에 다시 정보를 기록하는 동작이 필요없어 동작 속도가 빠르며, 에스.램에 비하여 작기 때문에 반도체소자의 고집적화 및 고속화를 가능하게 하는 효과를 제공한다.

Claims (4)

1. 활성영역에 구비되는 워드라인과,

   상기 워드라인 내측에 구비되되, 표면에 산화막이 구비되는 강유전체막/제1엔-폴리실리콘/피-폴리실리콘/제2엔-폴리실리콘 수직 적층구조의 채널과,

   상기 워드라인 측벽에 구비되는 절연막 스페이서와,

   상기 활성영역에 구비되는 소오스/드레인 접합영역과,

   상기 소오스/드레인 접합영역에 접속되는 알.이.에프. 전압인가용 금속배선 및 제2비트라인과,

   상기 수직 적층구조의 채널에 접속되는 제1비트라인으로 구성되는 반도체소자.
2. 제 1 항에 있어서,

   상기 반도체소자는 두 개의 셀에 하나의 제2비트라인이 공유되는 것을 특징으로하는 반도체소자.
3. 제 1 항에 있어서,

   상기 소오스/드레인 접합영역이 "ㄷ" 형태로 구비되는 것을 특징으로하는 반도체소자.
4. 활성영역을 정의하는 소자분리막을 반도체기판에 형성하는 공정과,

   상기 반도체기판 상부에 강유전체막을 형성하고 그 상부에 제1엔-폴리실리콘/피-폴리실리콘/제2엔-폴리실리콘 적층구조를 형성하는 공정과,

   상기 적층구조와 강유전체막을 패터닝하여 수직 적층구조의 채널을 형성하는 공정과,

   상기 채널을 마스크로하는 엔형 불순물 이온주입공정으로 상기 반도체기판에 소오스/드레인 접합영역을 형성하는 공정과,

   상기 채널에 산화막과 제3엔-폴리실리콘 적층구조의 스페이서를 형성하는 공정과,

   상기 적층구조의 스페이서 측벽에 절연막 스페이서를 형성하는 공정과,

   전체표면상부에 평탄화절연막을 형성하고 평탄화식각공정으로 상기 산화막을 노출시키는 공정과,

   상기 제3엔-폴리실리콘의 노출된 표면을 산화시키는 공정과,

   상기 소오스/드레인 접합영역에 접속되는 알.이.에프. 전압 인가용 금속배선을 형성하는 공정과,

   상기 채널에 접속되는 제1비트라인과 상기 소오스/드레인 접합영역에 접속되는 제2비트라인을 각각 형성하는 공정을 포함하는 반도체소자의 제조방법.

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