KR102274881B1 - 비휘발성 메모리 소자 - Google Patents

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Abstract

본 발명은 기판(10) 상의 플로팅 게이트(FG, 110a, 110b, 110c) 및 상기 플로팅 게이트(FG, 110a, 110b, 110c)를 둘러싸는 컨트롤 게이트(CG, 120)를 포함하는 복수의 셀(cell, 100) 및 상기 컨트롤 게이트(CG, 120)에 연결된 컨트롤 게이트 폴리-실리콘 층, 상기 컨트롤 게이트 폴리-실리콘 층에 의하여 둘러쌓인 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210) 및 상기 컨트롤 게이트 폴리-실리콘 층 상에 형성된 적어도 하나의 컨택 플러그(Contact Plug, 140)를 포함하는 컨트롤 게이트 픽업 구조를 포함한다.
상기와 같은 본 발명의 비휘발성 메모리 소자는, 폴리실리콘 피크가 없는 컨트롤 게이트 픽업 구조를 포함하는 효과가 있다.

Description

비휘발성 메모리 소자{NON VOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 상세하게는 복수의 셀과 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자에 관한 것이다.
비휘발성 메모리 소자는 전원이 차단되어도 메모리 셀에 저장된 데이터가 손실되지 않는 이점 때문에 다양한 응용분야에 사용되고 있으며 그 중요도 또한 증가하고 있다. 대표적인 비휘발성 메모리 소자로는 플래시(FLASH) 메모리 소자와 EEPROM(Electrical Erasable Programmable Read Only Memory) 소자가 널리 알려져 있다.
종래기술에 따른 비휘발성 메모리 소자는 컨트롤 게이트 픽업 구조는 폴리실리콘 피크를 포함한다. 폴리실리콘 피크는 에치백(etch-back)공정을 통해 컨트롤 게이트 폴리-실리콘 층를 형성한다. 폴리실리콘 피크란, 그 과정에서 포토 레지스트로 인하여 일부가 식각되지 않고 남아있는 구성을 말한다.
폴리실리콘 피크가 존재하면, 소자의 안정성이 저하되며 폴리실리콘 피크만큼의 높이를 확보하여야 하는 문제점이 발생한다. 또한, 폴리실리콘 피크에 의해서 누설전류가 발생한다. 또한, 폴리실리콘 피크는 공정시 피크 높이가 달라질 수 있다. 그래서 그 피크 높이가 기준 보다 높게 형성되면 각 소자마다 연결되는 금속 배선과 접촉 되어 쇼트가 발생된다. 그래서 소자가 작동이 되지 않거나 파괴 될 수 있다. 따라서, 비휘발성 메모리 소자의 제작에 있어서, 폴리실리콘 피크가 없는 컨트롤 게이트 픽업 구조에 대한 발명이 필요하다.
또한, 비휘발성 메모리 소자에 있어서, 동일한 면적에 비휘발성 메모리 셀이 더 많이 포함될수록 그 용량도 증가한다. 따라서, 최소의 비용으로 동일한 면적에 더 많은 비휘발성 메모리 셀을 포함할 수 있는 발명이 필요하다.
본 발명은 상술한 종래 기술에서의 문제점을 개선하기 위한 것으로서, 폴리실리콘 피크(polysilicon peak)가 없는 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 상술한 종래 기술에서의 문제점을 개선하기 위한 것으로서, 동일한 면적에 더 많은 복수의 셀을 포함하는 비휘발성 메모리 소자를 제공하는데 그 목적이 있다.
상술한 과제를 해결하기 위하여 본 발명은, 기판 상에 형성된 셀 어레이; 및 컨트롤 게이트 픽업 구조;를 포함하며, 상기 셀 어레이는 복수의 플로팅 게이트; 및 상기 복수의 플로팅 게이트를 둘러싸는 하나의 컨트롤 게이트;를 포함하며, 상기 컨트롤 게이트 픽업 구조는, 플로팅 게이트 폴리-실리콘 층; 상기 플로팅 게이트 폴리-실리콘 층을 둘러싸는 컨트롤 게이트 폴리-실리콘 층; 및 상기 컨트롤 게이트 폴리-실리콘 층 상에 형성된 적어도 하나의 컨택 플러그;를 포함하고, 상기 컨트롤 게이트 폴리-실리콘 층은 상기 컨트롤 게이트에 연결된다.
이때, 상기 컨트롤 게이트 픽업 구조는, 상기 플로팅 게이트 폴리-실리콘 층과 상기 컨트롤 게이트 폴리-실리콘 층 사이에 형성된 유전막;을 더 포함할 수 있다.
상기 플로팅 게이트는 장축 및 단축을 가지며, 상기 장축의 방향은 X축 방향을 기준으로 틸트(tilt)된 모양을 가질 수 있다.
상기 셀 어레이는 비트 라인(bit line); 워드 라인(word line); 소스 라인(source line); 상기 기판의 제1 액티브 영역에 형성된 비트 라인 컨택; 및 상기 기판의 제2 액티브 영역에 형성된 소스 라인 컨택;을 더 포함하고, 상기 워드 라인은 상기 컨트롤 게이트 폴리-실리콘 층 상에 형성된 적어도 하나의 컨택 플러그와 연결될 수 있다.
상기 컨트롤 게이트 폴리-실리콘 층은 평면 뷰(top view)에서 X축 방향의 길이가 Y축 방향의 길이보다 길게 형성되고, 상기 컨트롤 게이트 폴리-실리콘 층의 중심 축이 X축 방향과 평행한 모양을 갖는다.
또한, 상기 셀 어레이(array)는 복수의 홀수 행과 짝수 행으로 구성되며, 상기 홀수 행의 플로팅 게이트와 상기 짝수 행의 플로팅 게이트가 서로 다른 방향을 가질 수 있다.
또한, 상기 셀 어레이(array)는 복수의 홀수 행과 짝수 행으로 구성되며, 상기 홀수 행의 플로팅 게이트는 상기 X축 방향을 기준으로 (+) 틸트 되며, 상기 짝수 행의 플로팅 게이트는 상기 X축 방향을 기준으로 (-) 틸트 되는 것이 바람직하다.
상기 셀 어레이(array)는 복수의 홀수 행과 짝수 행으로 구성되며, 상기 홀수 행의 플로팅 게이트와 상기 짝수 행의 플로팅 게이트는 서로 동일한 방향을 가질 수 있다.
상기 셀 어레이는 X축 및 Y축 방향으로 복수의 단위 셀로 구성되며, 상기 Y축 방향으로 구성된 복수의 단위 셀은 하나의 액티브 영역 위에 형성될 수 있다.
상기 셀 어레이는 X축 및 Y축 방향으로 복수의 단위 셀로 구성되며, 상기 X축 방향으로 구성된 복수의 단위 셀에서, 상기 플로팅 게이트는 인접한 플로팅 게이트 사이에 아이솔레이션 절연막이 형성될 수 있다.
또한, 상술한 과제를 해결하기 위하여 본 발명은, 기판 상에 형성되고 복수의 행을 포함하는 셀 어레이; 및 컨트롤 게이트 픽업 구조;를 포함하며, 상기 각각의 행은 상기 컨트롤 게이트 픽업 구조와 연결되며, 상기 각각의 행은 X축 방향으로 배열된 복수의 플로팅 게이트; 및 상기 복수의 플로팅 게이트를 둘러싸는 컨트롤 게이트;를 포함하며, 상기 복수의 플로팅 게이트는 상기 X축을 기준으로 틸트된다.
상기 컨트롤 게이트 픽업 구조는 컨트롤 게이트 폴리-실리콘 층; 플로팅 게이트 폴리-실리콘 층; 및 상기 컨트롤 게이트 폴리-실리콘 층과 연결되는 워드 라인(word line) 컨택;을 포함할 수 있다.
상기 셀 어레이는 상기 기판의 제1 액티브 영역에 형성된 비트 라인 컨택; 및 상기 기판의 제2 액티브 영역에 형성된 소스 라인 컨택;을 포함할 수 있다.
상기 셀 어레이(array)는 복수의 홀수 행과 짝수 행으로 구성되며, 상기 홀수 행의 플로팅 게이트는 상기 X축 방향을 기준으로 (+) 틸트 되며, 상기 짝수 행의 플로팅 게이트는 상기 X축 방향을 기준으로 (-) 틸트 되는 것이 바람직하다.
상기와 같은 본 발명의 비휘발성 메모리 소자는 폴리실리콘 피크(polysilicon peak)를 제거하여 소자의 안정성을 높힐 수 있다.
또한, 상기와 같은 본 발명의 비휘발성 메모리 소자는 폴리실리콘 피크(polysilicon peak) 만큼의 높이를 확보해야 할 필요가 없으므로 더 낮은 높이로 비휘발성 메모리 소자를 제작할 수 있는 효과가 있다.
또한, 상기와 같은 본 발명의 비휘발성 메모리 소자는 폴리실리콘 피크(polysilicon peak)를 제거하여 누설전류를 방지할 수 있는 효과가 있다.
또한, 상기와 같은 본 발명의 비휘발성 메모리 소자는 동일한 면적에 더 많은 복수의 셀을 포함할 수 있는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이(cell array)에 대한 회로도이다.
도 2는 비교예에 따른 비휘발성 메모리 소자를 3차원으로 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자를 3차원으로 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자를 평면도이다.
도 5는 본 발명의 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자를 평면도이다.
도 6A 및 6B는 본 발명의 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자를 나타낸 레이아웃 도면이다.
도 7은 본 발명의 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자의 단면을 나타낸 도면이다.
도 8은 본 발명의 실시 예에 따른 컨트롤 게이트 픽업 구조의 하부에 아이솔레이션 절연막(Isolation dielectric region)을 포함하지 않는 비휘발성 메모리 소자의 단면을 나타낸 도면이다.
도 9는 본 발명의 다른 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자를 나타낸 도면이다.
도 10은 본 발명의 다른 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자를 나타낸 도면이다.
도 11a는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 셀의 플로팅 게이트의 배열을 달리한 레이아웃 도면이다.
도 11b는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자를 나타낸 레이아웃 도면이다.
도 12는 본 발명의 다른 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자를 나타낸 도면이다.
도 13은 본 발명의 다른 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자의 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓일 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 발명에서 사용되는 “부” 또는 “부분” 등의 일부분을 나타내는 표현은 해당 구성요소가 특정 기능을 포함할 수 있는 장치, 특정 기능을 포함할 수 있는 소프트웨어, 또는 특정 기능을 포함할 수 있는 장치 및 소프트웨어의 결합을 나타낼 수 있음을 의미하나, 꼭 표현된 기능에 한정된다고 할 수는 없으며, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
또한, 본 발명에서 사용되는 모든 전기 신호들은 일 예시로서, 본 발명의 회로에 반전기 등을 추가적으로 구비하는 경우 이하 설명될 모든 전기 신호들의 부호가 반대로 바뀔 수 있음을 유의해야 한다. 따라서, 본 발명의 권리범위는 신호의 방향에 한정되지 않는다.
따라서, 본 발명의 사상은 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 본 실시 예에 따른, 비휘발성 메모리 소자에 관하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이(cell array)에 대한 회로도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 셀 어레이 또는 셀 영역(300)은 복수 개의 단위 비휘발성 메모리 셀(cell, 100, 이하 단위 셀 또는 복수의 셀)을 포함한다. 본 발명의 실시 예에 따른 셀 어레이(300)은 로우(row) 방향(X축 방향)으로 신장된 복수 개의 워드 라인(WL0-WL15)과, 워드 라인(WL0-WL15)과 직교하도록 컬럼(column) 방향(Y축 방향)으로 신장된 복수 개의 비트 라인(BL0-BL15)을 포함한다. 또한, 워드 라인(WL)과 비트 라인(BL)이 직교하는 지점에 배치된 복수 개의 비휘발성 메모리 셀(cell, 100)을 포함한다. 또한, 비휘발성 메모리 셀(cell, 100)의 각각의 컨트롤 게이트(CG)는 워드라인(WL0-WL15)과 연결되고, 드레인 영역은 비트라인(BL0-BL15)과 연결되며, 소스 영역은 소스 라인(SL0-SL15)과 연결된다.
도 2은 비교예에 따른 비휘발성 메모리 소자를 나타낸 도면이다.
도 2에서 보듯이 컨트롤 게이트의 픽업 구조로 사용되는 컨트롤 게이트 폴리-실리콘(220)에 형성된 폴리-실리콘 피크(20)을 볼 수 있다. 공정 결과에 의해 생기는 폴리-실리콘 피크이다. 폴리-실리콘 피크에는 실리사이드가 형성될 수 없어, 컨트롤 게이트의 전체적인 저항 증가의 문제점이 있다.
도 3은 본 발명의 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자를 3차원으로 나타낸 도면이다.
도 3에 따르면, 본 발명의 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자는 기판(10) 상에 형성된 셀 영역(300) 및 컨트롤 게이트 픽업 구조(200)를 포함한다. 셀 영역(300)은 복수의 플로팅 게이트(110a, 110b, 110c); 복수의 플로팅 게이트를 둘러싸는 하나의 컨트롤 게이트(120)을 포함한다. 컨트롤 게이트 픽업 구조는 플로팅 게이트 폴리-실리콘 층(210a, 210b, 210c); 플로팅 게이트 폴리-실리콘 층을 둘러싸는 컨트롤 게이트 폴리-실리콘 층(220); 컨트롤 게이트 폴리-실리콘 층 상에 형성된 적어도 하나의 컨택 플러그(240)을 포함한다. 컨트롤 게이트 폴리-실리콘 층은(220)은 상기 셀 영역(300)의 컨트롤 게이트(120)에 연결되는 비휘발성 메모리 소자이다.
도 3에 따르면, 앞의 도 2에서 언급한 폴리실리콘 피크가 형성되지 않는다. 그 이유는 컨트롤 게이트 픽업 구조(200)에 플로팅 게이트 폴리 실리콘(210a, 210b, 210c)와 컨트롤 게이트 폴리 실리콘(220)이 교번하면서 형성되기 때문이다. 앞의 도 2에서는 컨트롤 게이트 픽업 구조(200)에 플로팅 게이트 폴리 실리콘이 없다. 그래서 컨트롤 게이트 픽업 구조(200)에 있는 컨트롤 게이트 폴리 실리콘의 높이(H2)가 셀 영역(300)의 컨트롤 게이트의 높이(H1)보다 매우 작다. 반면에 도 3에 나와 있는 실시 예에서는 컨트롤 게이트 픽업 구조(200)에 플로팅 게이트 폴리 실리콘(210a, 210b, 210c)이 형성된다. 이에 따라 컨트롤 게이트 픽업 구조(200)에 있는 컨트롤 게이트 폴리 실리콘의 높이(H2)와 셀 영역(300)의 컨트롤 게이트의 높이(H1)가 거의 유사하다. 거의 유사한 높이를 가지고 있어서, 컨트롤 게이트 폴리 실리콘을 패터닝할 때 폴리 실리콘 피크가 발생하지 않는다.
도 3에 따르면, 셀 영역(300)에 있는 복수의 플로팅 게이트(FG, 110a, 110b, 110c)와 컨트롤 게이트 픽업 구조(200)에 있는 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210a, 210b, 210c)의 높이는 서로 동일하다. 또한, 플로팅 게이트(FG, 110a, 110b, 110c) 및 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210)의 상부에 형성된 절연막(180, 280)의 높이 역시 동일하다. 상기 절연막(180, 280)은 플로팅 게이트 전극을 형성할 때 하드 마스크로 사용된 막이다.
도 3에 따르면, 셀 영역(300)에 있는 복수의 플로팅 게이트(FG, 110a, 110b, 110c)의 너비는 서로 동일하다. 컨트롤 게이트 픽업 구조(200)에 있는 복수의 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210a, 210b, 210c)의 너비도 서로 동일하다. 다만, 컨트롤 게이트 픽업 구조에 있는 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210a, 210b, 210c)의 너비는 셀 영역(300)에 있는 플로팅 게이트(FG, 110a, 110b, 110c)의 너비보다 좁은 것이 바람직하다. 전체 칩 면적을 줄이기 위함이다.
도 3에 따르면, 셀 영역(300)에서 각각의 플로팅 게이트(FG, 110a, 110b, 110c)를 둘러싸는 컨트롤 게이트(CG, 120)는 서로 만나며, 이때 컨트롤 게이트(CG, 120)가 서로 만나는 부분은 아래로 패인 형태가 되어 골짜기 형태를 이룰 수 있다.
이와 반대로, 각각의 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210a, 210b, 210c)를 둘러싸는 컨트롤 게이트 폴리-실리콘 층(220)은 서로 만나되, 이때 컨트롤 게이트 폴리-실리콘 층(220)의 표면이 셀 영역(300)의 컨트롤 게이트(CG, 120)의 표면보다 대체로 평평하다. 굴곡이 심하지 않다는 것이다. 그것은 앞서 언급한 대로 컨트롤 게이트 폴리-실리콘 층(220)의 폭이 컨트롤 게이트(CG, 120)의 폭보다 작기 때문이다.
도 3에 따르면, 컨트롤 게이트 폴리-실리콘 층(220)과 전기적으로 연결되는 적어도 하나의 컨택 플러그(Contact Plug, 240)이 형성된다. 컨택 플러그(Contact Plug, 240)는 컨트롤 게이트 폴리-실리콘 층(220)에 프로그램 및 읽기 동작에 필요한 적당한 전압을 인가하기 위해 필요하다. 컨택 플러그(Contact Plug, 240)는 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210a, 210b, 210c) 사이에 형성된다. 도 3에는 2개의 컨택 플러그(Contact Plug, 240)가 형성되어 있으나, 본 발명의 권리범위는 이러한 개수에 제한되지 않는다. 다만, 컨택 플러그(Contact Plug, 240)와 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210)은 서로 접촉해서는 안되므로, 3중 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210) 사이에 충분한 공간이 형성되는 것이 바람직하다.
도 3에 따르면, 셀 영역(300)에서 플로팅 게이트(FG, 110a, 110b, 110c) 및 컨트롤 게이트(CG, 120) 사이에 유전막(170)이 형성된다. 유전막은 산화막-질화막-산화막(ONO) 산화막을 사용할 수 있다. 또한 컨트롤 게이트 폴리-실리콘 층(220)과 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210a, 210b, 210c) 사이에 유전막(270)이 형성된다.
도 4는 본 발명의 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자를 평면도이다.
도 4에 따르면, 기판 상에 형성된 복수의 셀(100)을 포함하는 셀 어레이(300); 컨트롤 게이트 픽업 구조(200)을 포함한다. 상기 셀 어레이(array, 300)는 복수의 행(r1, r2, r3, r4); 복수의 열(C1, C2, C3)으로 구성된다. 상기 각각의 행(r1, r2, r3, r4)은 상기 컨트롤 게이트 픽업 구조(200)와 연결된다. 상기 각각의 행(r1, r2, r3, r4)은 X축 방향으로 복수의 플로팅 게이트(110a, 110b, 110c); 상기 복수의 플로팅 게이트를 둘러싸는 컨트롤 게이트(120);를 포함한다. 상기 복수의 플로팅 게이트(110a, 110b, 110c)는 상기 X축을 기준으로 위 또는 아래로 틸트(tilt)된 비휘발성 메모리 소자이다.
도 4에 따르면, 상기 컨트롤 게이트 픽업 구조(200)은 하나의 컨트롤 게이트 폴리-실리콘 층(220); 복수의 플로팅 게이트 폴리-실리콘 층(210a, 210b, 210c); 상기 컨트롤 게이트 폴리-실리콘 층과 연결되는 복수의 워드 라인(word line) 컨택(240);을 포함하는 비휘발성 메모리 소자이다. 상기 컨트롤 게이트 폴리-실리콘 층(220)은 평면 뷰(view)에서 X축 방향의 길이가 Y축 방향의 길이보다 길게 형성되고, 상기 컨트롤 게이트 폴리-실리콘 층의 중심 축이 X축 방향과 평행한 모양을 갖는 비휘발성 메모리 소자이다. 그리고 컨트롤 게이트 폴리-실리콘 층(220)은 복수의 플로팅 게이트 폴리-실리콘 층(210a, 210b, 210c)을 둘러싸고 있는 구조이다. 여기서 컨트롤 게이트 폴리-실리콘 층(220)은 셀 영역(300)의 컨트롤 게이트(120)와 물리적으로 전기적으로 서로 연결되어 있다. 그래서 컨트롤 게이트 폴리-실리콘 층(220)에 컨택 플러그(240)를 통해 전압이 인가되면 셀 영역(300)의 컨트롤 게이트 (120)에도 모두 같은 전압 또는 전위가 인가되는 것이다.
도 4에 따르면, 상기 셀 어레이(300)는 상기 기판의 제1 액티브 영역에 형성된 비트 라인 컨택(Bit Line Contact, BL0, BL1, BL2, 140a, 140b, 140c); 상기 기판의 제2 액티브 영역에 형성된 소스 라인 컨택(Source Line Contact, SL0, SL1, SL2, 145a, 145b, 145c);을 포함하는 비휘발성 메모리 소자이다. 비트 라인 컨택(BL0, BL1, BL2, 140a, 140b, 140c)은 모두 비트 라인과 연결된다. 또한 소스 라인 컨택(SL0, SL1, SL2, 145a, 145b, 145c)은 소스 라인과 모두 전기적으로 연결된다.
도 4에 따르면, 상기 셀 어레이(array)는 복수의 홀수 행과 짝수 행으로 구성되며, 상기 홀수 행(r1, r3)의 플로팅 게이트(110a, 110b, 110c)는 상기 X축 방향을 기준으로 (+) 틸트 되며, 상기 짝수 행(r2, r4)의 플로팅 게이트(110a, 110b, 110c)는 상기 X축 방향을 기준으로 (-) 틸트 되는 비휘발성 메모리 소자이다. 소스 라인 컨택(SL0-SL2)을 기준으로 홀수 행(r1, r3)과 짝수 행(r2, r4)가 서로 대칭된 플로팅 게이트 구조를 갖는다. 마찬가지로 비트 라인 컨택(BL0-BL2)을 기준으로 홀수 행(r1, r3)과 짝수 행(r2, r4)가 서로 대칭된 구조를 갖는다. 그래서 본 발명에 따른 비휘발성 메모리 소자는 동일한 면적에 보다 많은 복수의 셀(cell, 100)을 포함할 수 있게 된다. 이와 같이 상기 홀수 행의 플로팅 게이트와 상기 짝수 행의 플로팅 게이트가 서로 다른 방향을 가질 수 있다.
다른 실시 예로, 상기 홀수 행의 플로팅 게이트와 상기 짝수 행의 플로팅 게이트는 서로 동일한 방향을 가질 수 있다.
도 4에 따르면, 복수의 셀(cell, 100)들이 각각 포함하는 컨트롤 게이트(CG, 120)는 모두 전기적으로 연결되어 있으며, 컨트롤 게이트(CG, 120)는 컨트롤 게이트 픽업 구조에 전기적으로 연결된다. 또한, 컨트롤 게이트(CG, 120)는 컬럼(column) 방향으로 신장된 워드라인(WL)과 연결된다. 따라서, 워드라인(WL)으로 신호가 주어지면, 컨트롤 게이트(CG, 120)를 통하여 상기 신호가 각 셀(cell, 100)들로 전달되므로, 상기 신호에 의해 비휘발성 반도체 소자의 복수의 셀(cell, 100)이 컨트롤된다.
도 4에 따르면, 컨트롤 게이트(CG, 120)는 플로팅 게이트(FG, 110a, 110b, 110c)의 상부에 형성되는 것이 일반적이나, 본 발명에 있어서 컨트롤 게이트(CG, 120)는 플로팅 게이트(FG, 110a, 110b, 110c)를 측면에서 둘러싸는 특징을 가진다.
도 5는 본 발명의 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자를 평면도이다.
도 5는 도 4를 보다 셀 어레이(300)을 확대한 그림이다. 복수의 셀(cell, 100)에서 플로팅 게이트(110a, 110b, 110c) 각각은 장축과 단축을 갖도록 형성한다. 플로팅 게이트(110a, 110b, 110c) 각각, 장축/단축을 가지게 된 것은 동일한 면적에 보다 많은 복수의 셀(cell, 100)을 포함하기 위함이다. 그래서 여기서, 플로팅 게이트 전극은 긴 타원형의 구조가 나온 것이다. 상기 장축은 상기 워드라인(WL)의 방향인 X축과 어긋나는 방향으로 형성된다. 이와 같이, 상기 장축이 상기 워드라인(WL)과 어긋나는 방향으로 형성됨으로써, 본 발명에 따른 비휘발성 메모리 소자는 동일한 면적에 보다 많은 복수의 셀(cell, 100)을 포함할 수 있게 된다.
복수의 셀(cell, 100)은 각각 워드라인(WL)과 다른 방향으로 배치될 수 있다. 즉, 하나의 행(r2, r3)에서 모두가 한 방향으로 기울어지도록 형성될 수도 있다. 또는 각각의 셀들이 서로 다른 방향으로 기울어지도록 형성될 수도 있다. 또한, 마스크의 패턴만 달리 형성하면 되므로, 이러한 기울기의 차이는 비휘발성 메모리 소자의 제조 공정을 복잡하게 하지도 않는다.
도 5에서 보듯이, 상기 플로팅 게이트(110a, 110b, 110c)는 장축 및 단축을 가지며, 상기 장축의 방향은 X축 방향을 기준으로 위 또는 아래로 틸트(tilt)된 모양을 갖는, 비휘발성 메모리 소자이다. 두번째 행(r2)에 있는 플로팅 게이트(110b)를 참조하면, 장축의 방향은 X축 방향을 기준으로 아래로 틸트(tilt)된 각도(θ2)를 갖는다. 세번째 행(r3)에 있는 플로팅 게이트(110b)를 참조하면, 장축의 방향은 X축 방향을 기준으로 위로 틸트(tilt)된 각도(θ3)를 갖는다. 그리고 소스 라인 컨택(SL0-SL2)을 기준으로 두번째 행(r2)과 세번째 행(r3)가 서로 대칭된 플로팅 게이트 구조를 갖는다. 마찬가지로 비트 라인 컨택(BL0-BL2)을 기준으로 두번째 행(r2)과 세번째 행(r3)가 서로 대칭된 구조를 갖는다.
도 6A 및 6B는 본 발명의 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자를 나타낸 레이아웃 도면이다.
도 6A에 따르면, 본 발명의 실시 예에 따른 플로팅 게이트(FG, 110a, 110b, 110c)를 포함하는 복수의 셀(cell, 100)과, 복수의 셀(cell, 100)에 전기적으로 연결된 컨트롤 게이트 픽업 구조(200)를 포함한다.
도 6A에 따르면, 셀 어레이(300)은 X축 및 Y축 방향으로 복수의 단위 셀(100)으로 구성되며, 상기 Y축 방향으로 구성된 복수의 단위 셀(100)은 하나의 액티브 영역(130a, 130b, 130c) 위에 형성되는 비휘발성 메모리 소자이다. 또한 상기 X축 방향으로 구성된 복수의 단위 셀에서, 상기 플로팅 게이트(110a)는 인접한 플로팅 게이트(110b) 사이에 아이솔레이션 절연막(320)이 형성되는 비휘발성 메모리 소자이다 (도 7참조).
도 6A에 따르면, 셀 영역(300)에서는 비트 라인 컨택(140a, 140b, 140c)와 소스 라인 컨택(145a, 145b, 145c)이 형성된다. 비트 라인 컨택(140a, 140b, 140c)와 소스 라인 컨택(145a, 145b, 145c) 형성을 위해서 액티브 영역(active region, 130a, 130b, 130c)의 양 옆에는 액티브 영역(active region, 130a, 130b, 130c) 일부가 튀어나오도록 형성된다. 상기 튀어나온 부분에 비트 라인 컨택 (140a, 140b, 140c) 및 소스 라인 컨택(145a, 145b, 145c)이 형성된다. 복수의 셀(cell, 100)의 드레인 영역(미도시)은 비트 라인(BL)으로 연결된다. 비트 라인(BL)은 인접한 비트 라인과 금속 배선(160a, 160b, 160c)을 이용해서 서로 전기적을 연결된다. 소스 라인(SL)도 마찬가지로 인접한 소스 라인과 금속 배선(165a, 165b, 165c)을 이용해서 서로 전기적을 연결된다. 각각의 금속 배선(160a, 160b, 160c, 165a, 165b, 165c)은 각각의 복수의 셀(Cell, 100)의 비트 라인 및 소스 라인에 전압을 인가하기 때문에 형성된다.
도 6A에 따르면, 상기 플로팅 게이트(110a, 110b, 110c)는 장축 및 단축을 가지며, 상기 장축의 방향은 X축 방향을 기준으로 위 또는 아래로 틸트(tilt)된 모양을 갖는, 비휘발성 메모리 소자이다. 첫번째 행(r1)에 있는 플로팅 게이트(110b)를 참조하면, 장축의 방향은 X축 방향을 기준으로 위로 틸트(tilt)된 각도를 갖는다. 두번째 행(r2)에 있는 플로팅 게이트(110b)를 참조하면, 장축의 방향은 X축 방향을 기준으로 아래로 틸트(tilt)된 각도를 갖는다. 그리고 소스 라인 컨택(SL0-SL2)을 기준으로 첫번째 행(r1)과 두번째 행(r2)가 서로 대칭된 플로팅 게이트 구조를 갖는다. 마찬가지로 비트 라인 컨택(BL0-BL2)을 기준으로 두번째 행(r2)과 세번째 행(r3, 미도시)가 서로 대칭된 구조를 갖는다.
도 6A에 따르면, 본 발명의 실시 예에 따른 컨트롤 게이트 픽업 구조는 3중 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210)을 가지는 것이 바람직하다. 각각의 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210) 사이에는 적어도 하나의 컨택 플러그(Contact Plug, 240)가 형성된다. 도 6A에는 2개의 컨택 플러그(Contact Plug, 240)가 형성되어 있으나, 본 발명의 권리범위는 이러한 개수에 제한되지 않는다. 컨택 플러그(Contact Plug, 240)는 컨트롤 게이트 폴리-실리콘 층(220, 미도시) 상에 형성된다. 도 6A에서 액티브 영역(230) 상에 마치 컨택 플러그(Contact Plug, 240)가 형성된 것처럼 보이나, 컨트롤 게이트 폴리-실리콘 층(220, 미도시)이 레이아웃에 빠져 있어서 그렇게 보이는 것이다. 실제로는 컨트롤 게이트에 전압을 가하기 위해, 컨택 플러그(Contact Plug, 240)가 컨트롤 게이트 폴리-실리콘 층(220, 미도시) 상에 형성된다.
여기서, 컨택 플러그(Contact Plug, 240)와 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210)은 서로 접촉해서는 안되므로, 3중 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210) 각각의 사이에는 충분한 공간이 형성되는 것이 바람직하다. 컨택 플러그(Contact Plug, 240)와 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210)이 접촉하는 경우 해당 비휘발성 메모리 소자가 파괴될 위험이 있다.
도 6A에 따르면, 컨트롤 게이트 픽업 구조의 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210)은 장축과 단축을 갖도록 형성한다. 상기 장축은 상기 워드라인(WL)과 수직 방향(Y축)으로 형성된다. 상기 단축은 상기 워드라인(WL)과 평행한 방향(X축)으로 형성된다. 인 것이 바람직하다.
도 6B에 따르면, 복수의 셀(cell, 100)은 액티브 영역(active region, 130a, 130b, 130c)으로 연결되어 적어도 하나의 어레이(array)를 이룬다. 상기 적어도 하나의 어레이(array) 중에서 바깥쪽에 위치한 어레이(array)를 더미 어레이(dummy array)로 둘 수 있다. 더미 어레이(dummy array)는 적어도 하나의 더미 셀(dummy cell)을 포함하며, 컨트롤 게이트 픽업 구조는 더미 셀(dummy cell)에 연결된다. 더미 어레이(dummy array)에는 비트 라인 컨택와 소스 라인 컨택이 형성되지 않는다. 나머지 셀 영역에서는 비트 라인 컨택(140a, 140b, 140c)와 소스 라인 컨택(145a, 145b, 145c)이 형성된다.
셀 어레이 형성시 수 많은 셀 어레이가 형성 되는데 그로 인하여 더미 셀을 이용하여 셀 어레이 중간(center), 모서리 부분(edge)의 얼라인(Align) 하므로 셀 어레이 들이 설계 된 방향으로 형성 된다.
도 7는 본 발명의 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자를 나타낸 도면이다.
도 7는 도 4의 A-A' 라인을 따라 자른 단면을 도시한 도면이다. 셀 영역(300)에는 기판(10) 상부에 플로팅 게이트(FG, 110a, 110b, 110c)가 형성된다. 플로팅 게이트(FG, 110a, 110b, 110c)와 기판(10)의 사이에 터널링 산화막(미도시)이 형성된다. 터널링 산화막(미도시)은 플로팅 게이트(FG, 110a, 110b, 110c)와 기판(10)을 전기적으로 분리시킨다. 따라서, 플로팅 게이트(FG, 110a, 110b, 110c)에 주입된 전자의 이동이 터널링 산화막(미도시)에 의하여 차단됨으로써 정보를 플로팅 게이트(FG, 110a, 110b, 110c)에 저장할 수 있다. 다만, 임계 전압이 인가되는 등 경우에 따라서는 터널링 현상을 통하여 전자 등이 터널링 산화막(미도시)을 통과할 수 있다. 플로팅 게이트(FG, 110a, 110b, 110c) 상에는 하드 마스크 층(180)이 형성된다. 하드 마스크 층(180)은 플로팅 게이트 폴리실리콘을 식각하기 위해 필요하다. 그리고 플로팅 게이트(FG, 110a, 110b, 110c)의 측면을 둘러싸는 유전막(170)이 형성된다. 상기 유전막(170)을 둘러싸는 컨트롤 게이트(CG, 120)가 형성된다. 플로팅 게이트(FG, 110a, 110b, 110c)와 컨트롤 게이트(CG, 120)는 전기적으로 분리되나, 경우에 따라서는 터널링 현상을 통하여 전자 등이 이동할 수도 있다.
도 7에 따르면, 컨트롤 게이트 픽업 구조는 기판(10) 상에 형성된 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210a, 210b, 210c), 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210a, 210b, 210c) 각각의 양 측면에 형성된 유전막(270), 유전막(270) 측면에 형성된 컨트롤 게이트 폴리-실리콘 층 및 컨트롤 게이트 폴리-실리콘 층 상(220)에 형성된 적어도 하나의 컨택 플러그(Contact Plug, 240)를 포함한다. 컨택 플러그(Contact Plug, 240)는 층간 절연막 상에 형성된 금속 배선(260)과 연결된다.
도 7에 따르면, 컨트롤 게이트 픽업 구조 역시 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210a, 210b, 210c) 상에 하드 마스크(Hard Mask, 280)을 더 포함한다. 이때, 하드 마스크(280)는 산화막 또는 질화막(Nitride), 또는 산화막/질화막이 사용되는 것이 바람직하다.
도 7에 따르면, 셀 영역(300)에서 플로팅 게이트(FG, 110a, 110b, 110c)의 높이는 컨트롤 게이트(CG, 120)의 높이보다 낮다. 플로팅 게이트(FG, 110a, 110b, 110c) 상에 하드 마스크(180)이 더 포함되는 경우, 하드 마스크(180)는 플로팅 게이트(FG, 110a, 110b, 110c)와 컨트롤 게이트(CG, 120) 사이에 차이 나는 높이만큼의 두께를 가진다. 또한, 플로팅 게이트(FG, 110a, 110b, 110c)과 하드마스크(180)사이에는 옥사이드(미도시)가 배치될수 있다.
도 7에 따르면, 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210a, 210b, 210c)의 높이는 컨트롤 게이트 폴리-실리콘 층의 높이보다 낮다. 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210a, 210b, 210c) 상에 절연막(280)이 더 포함되는 경우, 절연막(280)은 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210a, 210b, 210c)과 컨트롤 게이트 폴리-실리콘 층 사이에 차이 나는 높이만큼의 두께를 가진다.
도 7에 따르면, 반도체 기판(10)위에 배치된 제1 및 제2 아이솔레이션 절연막(Isolation dielectric region)(310, 320)이 형성된다. 컨트롤 게이트 픽업 구조 아래에 제1 아이솔레이션 절연막(310)이 형성될 수 있다. 그리고 셀 영역(300)에 복수의 제2 아이솔레이션 절연막(Isolation dielectric region)(320)이 형성된다. 제2 아이솔레이션 절연막은 플로팅 게이트(FG, 110a, 110b, 110c) 및 컨트롤 게이트(CG, 120)와 중첩되어 형성될 수 있다. 그래서 상기 X축 방향으로 구성된 복수의 단위 셀에서, 상기 플로팅 게이트(110a)는 인접한 플로팅 게이트(110b) 사이에 아이솔레이션 절연막(320)이 형성되는 비휘발성 메모리 소자이다. 그래서 인접한 플로팅 게이트(110a)와 플로팅 게이트(110b) 사이는 서로 전기적으로 절연될 수 있는 것이다.
도 8은 본 발명의 실시 예에 따른 컨트롤 게이트 픽업 구조의 하부에 아이솔레이션 절연막(310, 320)이 포함하지 않는 비휘발성 메모리 소자의 단면을 나타낸 도면이다.
도 8에 따르면, 본 발명의 다른 실시 예는 플로팅 게이트(FG, 110a, 110b, 110c) 및 컨트롤 게이트(CG, 120)를 포함하는 복수의 셀(cell, 100)과, 상기 컨트롤 게이트(CG, 120)에 연결된 컨트롤 게이트 픽업 구조를 포함한다. 플로팅 게이트(FG, 110a, 110b, 110c) 및 컨트롤 게이트(CG, 120)를 포함하는 복수의 셀(cell, 100)과, 상기 컨트롤 게이트(CG, 120)에 연결된 컨트롤 게이트 픽업 구조의 하부에는 아이솔레이션 절연막(310, 320)이 포함되지 않는다. 즉, 도 7와 달리, 아이솔레이션 절연막(Isolation dielectric region, 310, 320)으로 복수의 셀(cell, 100) 및 컨트롤 게이트 픽업 구조를 지지하지 않더라도 충분히 견고한 비휘발성 메모리 소자를 구성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 다른 실시 예에 따른, 비휘발성 메모리 소자에 관하여 상세히 설명하면 다음과 같다. 참고로, 본 발명의 다른 실시 예는 다른 실시 예들과 비교하여 다른 점만을 설명하고 동일한 부분은 생략하기로 한다.
도 9는 본 발명의 다른 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자를 나타낸 도면이다.
도 9에 따르면, 본 발명의 다른 실시 예는 플로팅 게이트(FG, 110a, 110b, 110c) 및 컨트롤 게이트(CG, 120)를 포함하는 복수의 셀(cell, 100)과, 상기 컨트롤 게이트(CG, 120)에 연결된 컨트롤 게이트 픽업 구조를 포함한다. 본 발명의 다른 실시 예에 따른 컨트롤 게이트 픽업 구조는 2중 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210)을 가지는 것이 바람직하다. 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210) 사이에는 적어도 하나의 컨택 플러그(Contact Plug, 240)이 형성된다. 도 10에는 3개의 컨택 플러그(Contact Plug, 240)가 형성되어 있으나, 본 발명의 권리범위는 이러한 개수에 제한되지 않는다. 다만, 컨택 플러그(Contact Plug, 240)와 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210)는 서로 접촉해서는 안되므로, 2중 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210) 사이에 충분한 공간이 형성되는 것이 바람직하다.
도 9에 따르면, 본 발명의 실시 예에 따른 컨트롤 게이트 픽업 구조의 플로팅 게이트 폴리-실리콘 층(FG Poly-Si layer, 210)은 장축과 단축을 가지도록 형성되되, 상기 장축은 워드라인(WL)과 일치하는 방향, 즉, 평행한 방향으로 형성된다. 복수의 더미 셀(dummy cell)은 액티브 영역(active region)으로 연결되어 적어도 하나의 더미 어레이(dummy array)를 이루며, 컨트롤 게이트 픽업 구조는 더미 셀(dummy cell)의 컨트롤 게이트(CG, 120)에 연결된다. 즉, 컨트롤 게이트 픽업 구조 각각은 복수의 더미 어레이(dummy array) 중 어느 하나에 연결되며, 복수의 컨트롤 게이트 픽업 구조들은 꼭 하나의 어레이(array) 상에 배열되어야 하는 것은 아니다.
도 9에 따르면, 기판(10)은 비휘발성 메모리 소자를 집적시키기 위한 베이스로서 P형의 도전형의 기판(10)(예를 들어, 실리콘 기판)으로 형성될 수 있다. 딥 N형 웰(deep N-type well, 150)은 P형 웰(P-type well, 미도시) 하층에 형성되어 기판(10)으로부터 P형 웰(P-type well, 미도시)을 분리시킬 수 있고 반도체 기판(10)에 의해 발생되는 핫 캐리어(hot carrier) 등이 P형 웰(P-type well, 미도시)로 유입 되는 것을 차단할 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자를 나타낸 도면이다.
도 10에 따르면, 본 발명의 다른 실시 예는 플로팅 게이트(FG, 110a, 110b, 110c) 및 컨트롤 게이트(CG, 120)를 포함하는 복수의 셀(cell, 100)과, 상기 컨트롤 게이트(CG, 120)에 연결된 컨트롤 게이트 픽업 구조를 포함한다. 컨트롤 게이트(CG, 120)에 연결된 컨트롤 게이트 픽업 구조는 액티브 영역(active region, 130) 상에 형성된다.
도 11a는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 셀의 플로팅 게이트의 배열을 달리한 레이아웃 도면이다.
도 11a에 따르면, 본 발명은 플로팅 게이트(FG, 110a, 110b, 110c)를 포함하는 복수의 셀(cell, 100) 및 복수의 셀(cell, 100)에 전기적으로 연결된 컨트롤 게이트 픽업 구조(200)를 포함한다. 앞의 실시 예와 다른 점은 컨트롤 게이트 픽업 구조(200)에는 플로팅 게이트 폴리-실리콘 층이 없다. 다만, 컨트롤 게이트 폴리-실리콘 층(250)만 있다. 그렇게 되면 폴리실리콘 피크가 형성될 가능성이 있다.
도 11b는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자를 나타낸 레이아웃 도면이다.
도 11b를 참조하면, 복수의 셀은 장축(X축) 및 단축(Y축)을 포함하되, 상기 장축(X축)은 워드라인(WL)과 일치한다. 즉, 복수의 셀은 서로 나란히 연결된다. 플로팅 게이트(FG, 110a, 110b, 110c)를 포함하는 복수의 셀(cell, 100) 및 복수의 셀(cell, 100)에 전기적으로 연결된 컨트롤 게이트 픽업 구조를 포함한다. 플로팅 게이트(FG, 110a, 110b, 110c)는 3개의 블록(block)으로 구성될 수 있으나, 이러한 개수에 의하여 제한되지는 않는다. 상기 블록(block)들은 그 중심축이 워드라인(WL)에 나란하도록 배열된다. 플로팅 게이트(FG, 110a, 110b, 110c)에는 폴리실리콘(Poly-Silicon)이 주로 사용된다. 플로팅 게이트(FG, 110a, 110b, 110c)를 이루는 복수의 블록(block)의 중심축이 워드라인과 일치하게 되면, 비휘발성 메모리 소자의 전체 면적이 늘어나는 문제가 발생한다. 따라서, 동일한 면적에 더 많은 복수의 셀을 포함할 수 있도록 복수의 셀의 배열을 달리한 비휘발성 메모리 소자가 필요하다. 그리고 컨트롤 게이트 픽업 구조(200)는 폴리실리콘 층(250) 및 폴리 실리콘에 형성된 복수의 컨택 플러그(240)를 포함하고 있다.
도 12는 본 발명의 다른 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자를 나타낸 도면이다.
도 12에 따르면, 본 발명의 다른 실시 예는 플로팅 게이트(FG, 110a, 110b, 110c) 및 컨트롤 게이트(CG, 120)를 포함하는 복수의 셀(cell, 100)과, 상기 컨트롤 게이트(CG, 120)에 연결된 컨트롤 게이트 픽업 구조(200)를 포함한다. 컨트롤 게이트 픽업 구조(200)에는 플로팅 게이트 폴리-실리콘 층이 없다. 다만 컨트롤 게이트 폴리-실리콘(250)만 존재한다. 이 구조도 마찬가지로 폴리실리콘 피크가 형성될 가능성이 있다.
도 13은 본 발명의 다른 실시 예에 따른 컨트롤 게이트 픽업 구조를 포함하는 비휘발성 메모리 소자의 단면도이다.
도 13은 앞의 도 11a, 도11b, 도12 등의 실시 예로부터 형성된 단면이다. 컨트롤 게이트 픽업 구조(200)는 컨트롤 게이트 픽업 플랫구조(250A), 컨트롤 게이트 픽업 뿔 구조(250B)가 형성될 수 있다. 컨트롤 게이트 픽업 뿔 구조(250B) 형성 시 공정 마다 높이가 달라질 수 있으며 픽업 메탈라인(260) 근처나 픽업 메탈라인 위까지 형성 될 시, 소자 작동 시 소자가 쇼트(short)되거나 파괴 될 수 있다. 컨트롤 픽업 게이트 픽업 뿔 구조(250B)가 높게 형성 되면, 실리사이드(290)가 잘 형성되지 않는다. 그래서 논-실리사이드 영역이 생겨 컨트롤 게이트의 저항 값이 상승할 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
10 : 기판
20 : 폴리실리콘 피크
100 : 단위 셀
110a, 110b, 110c : 플로팅 게이트
120 : 컨트롤 게이트
130, 230, 310, 320 : 아이솔레이션 절연막(Isolation dielectric region)
140, 240 : 컨택 플러그
150 : 딥 N형 웰 영역
160 : 금속 배선
170 : 유전막
180, 280 : 하드마스크
200 : 컨트롤 게이트 픽업 구조
210 : 플로팅 게이트 폴리-실리콘 층
220 : 컨트롤 게이트 폴리-실리콘 층
250A : 컨트롤 게이트 픽업 플랫 구조
250B : 컨트롤 게이트 픽업 뿔 구조
290 : 실리사이드
300 : 셀 어레이 또는 셀 영역

Claims (14)

  1. 기판 상에 형성된 셀 어레이; 및
    컨트롤 게이트 픽업 구조;를 포함하며,
    상기 셀 어레이는
    복수의 플로팅 게이트; 및
    상기 복수의 플로팅 게이트를 둘러싸는 하나의 컨트롤 게이트;를 포함하며
    상기 컨트롤 게이트 픽업 구조는,
    서로 인접하는 적어도 2개의 플로팅 게이트 폴리-실리콘 층;
    상기 적어도 2개의 플로팅 게이트 폴리-실리콘 층 사이에 형성된 컨트롤 게이트 폴리-실리콘 층; 및
    상기 컨트롤 게이트 폴리-실리콘 층 상에 형성된 적어도 하나의 컨택 플러그;를 포함하고,
    상기 컨트롤 게이트 폴리-실리콘 층은 상기 컨트롤 게이트에 연결되는 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 컨트롤 게이트 픽업 구조는,
    상기 플로팅 게이트 폴리-실리콘 층과 상기 컨트롤 게이트 폴리-실리콘 층 사이에 형성된 유전막;을 더 포함하는 비휘발성 메모리 소자.
  3. 기판 상에 형성된 셀 어레이; 및
    컨트롤 게이트 픽업 구조;를 포함하며,
    상기 셀 어레이는
    복수의 플로팅 게이트; 및
    상기 복수의 플로팅 게이트를 둘러싸는 하나의 컨트롤 게이트;를 포함하며
    상기 컨트롤 게이트 픽업 구조는,
    플로팅 게이트 폴리-실리콘 층;
    상기 플로팅 게이트 폴리-실리콘 층을 둘러싸는 컨트롤 게이트 폴리-실리콘 층; 및
    상기 컨트롤 게이트 폴리-실리콘 층 상에 형성된 적어도 하나의 컨택 플러그;를 포함하고,
    상기 컨트롤 게이트 폴리-실리콘 층은 상기 컨트롤 게이트에 연결되고,
    상기 플로팅 게이트는 장축 및 단축을 가지며,
    상기 장축의 방향은 X축 방향을 기준으로 틸트(tilt)된 모양을 갖는, 비휘발성 메모리 소자.
  4. 제1항에 있어서,
    상기 셀 어레이는
    비트 라인(bit line);
    워드 라인(word line);
    소스 라인(source line);
    상기 기판의 제1 액티브 영역에 형성된 비트 라인 컨택; 및
    상기 기판의 제2 액티브 영역에 형성된 소스 라인 컨택;을 더 포함하고,
    상기 워드 라인은 상기 컨트롤 게이트 폴리-실리콘 층 상에 형성된 적어도 하나의 컨택 플러그와 연결되는 비휘발성 메모리 소자.
  5. 제1항에 있어서,
    상기 컨트롤 게이트 폴리-실리콘 층은 평면 뷰(top view)에서 X축 방향의 길이가 Y축 방향의 길이보다 길게 형성되고, 상기 컨트롤 게이트 폴리-실리콘 층의 중심 축이 X축 방향과 평행한 모양을 갖는 비휘발성 메모리 소자.
  6. 기판 상에 형성된 셀 어레이; 및
    컨트롤 게이트 픽업 구조;를 포함하며,
    상기 셀 어레이는
    복수의 플로팅 게이트; 및
    상기 복수의 플로팅 게이트를 둘러싸는 하나의 컨트롤 게이트;를 포함하며
    상기 컨트롤 게이트 픽업 구조는,
    플로팅 게이트 폴리-실리콘 층;
    상기 플로팅 게이트 폴리-실리콘 층을 둘러싸는 컨트롤 게이트 폴리-실리콘 층; 및
    상기 컨트롤 게이트 폴리-실리콘 층 상에 형성된 적어도 하나의 컨택 플러그;를 포함하고,
    상기 컨트롤 게이트 폴리-실리콘 층은 상기 컨트롤 게이트에 연결되고,
    상기 셀 어레이(array)는 복수의 홀수 행과 짝수 행으로 구성되며,
    상기 홀수 행의 플로팅 게이트와 상기 짝수 행의 플로팅 게이트가 서로 다른 방향을 갖는 비휘발성 메모리 소자.
  7. 기판 상에 형성된 셀 어레이; 및
    컨트롤 게이트 픽업 구조;를 포함하며,
    상기 셀 어레이는
    복수의 플로팅 게이트; 및
    상기 복수의 플로팅 게이트를 둘러싸는 하나의 컨트롤 게이트;를 포함하며
    상기 컨트롤 게이트 픽업 구조는,
    플로팅 게이트 폴리-실리콘 층;
    상기 플로팅 게이트 폴리-실리콘 층을 둘러싸는 컨트롤 게이트 폴리-실리콘 층; 및
    상기 컨트롤 게이트 폴리-실리콘 층 상에 형성된 적어도 하나의 컨택 플러그;를 포함하고,
    상기 컨트롤 게이트 폴리-실리콘 층은 상기 컨트롤 게이트에 연결되고,
    상기 셀 어레이(array)는 복수의 홀수 행과 짝수 행으로 구성되며,
    상기 홀수 행의 플로팅 게이트는 X축 방향을 기준으로 (+) 틸트 되며,
    상기 짝수 행의 플로팅 게이트는 상기 X축 방향을 기준으로 (-) 틸트 되는 비휘발성 메모리 소자.
  8. 제1항에 있어서,
    상기 셀 어레이(array)는 복수의 홀수 행과 짝수 행으로 구성되며,
    상기 홀수 행의 플로팅 게이트와 상기 짝수 행의 플로팅 게이트는 서로 동일한 방향을 가지는 비휘발성 메모리 소자.
  9. 제1항에 있어서,
    상기 셀 어레이는 X축 및 Y축 방향으로 복수의 단위 셀로 구성되며,
    상기 Y축 방향으로 구성된 복수의 단위 셀은 하나의 액티브 영역 위에 형성되는 비휘발성 메모리 소자.
  10. 제1항에 있어서,
    상기 셀 어레이는 X축 방향 및 Y축 방향으로 복수의 단위 셀로 구성되며,
    상기 X축 방향으로 구성된 복수의 단위 셀에서, 상기 플로팅 게이트는 인접한 플로팅 게이트 사이에 아이솔레이션 절연막이 형성되는 비휘발성 메모리 소자.
  11. 기판 상에 형성되고 복수의 행을 포함하는 셀 어레이; 및
    컨트롤 게이트 픽업 구조;를 포함하며,
    상기 각각의 행은 상기 컨트롤 게이트 픽업 구조와 연결되며,
    상기 각각의 행은 X축 방향으로 배열된 복수의 플로팅 게이트; 및
    상기 복수의 플로팅 게이트를 둘러싸는 컨트롤 게이트;를 포함하며,
    상기 복수의 플로팅 게이트는 상기 X축을 기준으로 틸트된 비휘발성 메모리 소자.
  12. 제11항에 있어서,
    상기 컨트롤 게이트 픽업 구조는
    컨트롤 게이트 폴리-실리콘 층;
    플로팅 게이트 폴리-실리콘 층; 및
    상기 컨트롤 게이트 폴리-실리콘 층과 연결되는 워드 라인(word line) 컨택;을 포함하는 비휘발성 메모리 소자.
  13. 제11항에 있어서,
    상기 셀 어레이는
    상기 기판의 제1 액티브 영역에 형성된 비트 라인 컨택; 및
    상기 기판의 제2 액티브 영역에 형성된 소스 라인 컨택;을 포함하는 비휘발성 메모리 소자.
  14. 제11항에 있어서,
    상기 셀 어레이(array)는 복수의 홀수 행과 짝수 행으로 구성되며,
    상기 홀수 행의 플로팅 게이트는 상기 X축 방향을 기준으로 (+) 틸트 되며,
    상기 짝수 행의 플로팅 게이트는 상기 X축 방향을 기준으로 (-) 틸트 되는 비휘발성 메모리 소자.

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