JP4287400B2 - 半導体集積回路装置 - Google Patents
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Description
記第2方向に沿って延設された第4ゲート電極を備え、前記第1絶縁膜は前記第1ゲート絶縁膜と同一の構造を有し、前記第1導電体膜は前記下部電極と同一の構造を有し、且つ前記第2導電体膜は前記上部電極と同一の構造を有し、前記第2絶縁膜は前記第2ゲート絶縁膜と同一の構造を有し、前記第3導電体膜は前記浮遊ゲート電極と同一の構造を有し、前記第3絶縁膜は前記電極間絶縁膜と同一の構造を有し、且つ前記第4導電体膜は前記制御ゲート電極と同一の構造を有し、前記第2方向で隣接する前記ブロック選択トランジスタの第1ゲート電極と、前記ダミーブロック選択トランジスタの前記第3ゲート電極は、ブロック選択線により共通に接続され、前記第2方向で隣接する前記メモリセルトランジスタの第2ゲート電極と、前記ダミーメモリセルトランジスタの前記第4ゲート電極は、ワード線により共通に接続され、前記第1プラグは、前記一対の前記ブロック選択トランジスタの一方の前記不純物拡散層上に、前記第2方向に沿って配置され、前記第2プラグは、前記第2活性領域上に、前記一対の前記ダミーブロック選択トランジスタの一方の前記第3ゲート電極に隣接しつつ、且つ前記第2方向に沿って配置され、前記第1プラグの配置ピッチ、前記第2プラグの配置ピッチ、及び前記第1、第2プラグ間のピッチは同一であり、前記第1、第2活性領域の前記第2方向に沿った幅は同一であり、且つ前記第1、第2活性領域の配置ピッチ、及び前記第1、第2活性領域間のピッチは同一であり、前記ビット線及び前記セルウェルバイアス線の前記第2方向に沿った線幅は同一であり、且つ前記ビット線及び前記セルウェルバイアス線の配置ピッチ、並びに前記ビット線と前記セルウェルバイアス線との間のピッチは同一である。
図2は、図1に示すメモリセルアレイ3の回路例を示す回路図である。
図3〜図5は、図1に示すメモリセルアレイ3の構造例を示す平面図である。図3はゲートレイアウトパターン例を示し、以下同様に、図4は第1層メタル(M0)レイアウトパターン例を、図5は第2層メタル(M1)レイアウトパターン例を示す。また、図6は図3〜図5中の6−6線に沿う断面図、図7は図3〜図5中の7−7線に沿う断面図、図8は図3〜図5中の8−8線に沿う断面図である。
一実施形態では、セルウェルバイアス線CPWELLの下に、セルウェルコンタクト用ダミートランジスタを持つ。コンタクト用ダミートランジスタは、P型のセルウェル35と同じ導電型のP型ソース/ドレイン部分50を有する。コンタクト用ダミートランジスタは、一実施形態においては、図7に示したようにダミーブロック選択トランジスタDSTDである。セルウェルバイアス線CPWELLと、セルウェル35との接続(セルウェルコンタクト)は、P型ソース/ドレイン部分50を介して為される。
一般的に、ブロック選択線は、その抵抗値を下げるために、他の導電体層を用いてシャントする。このため、他の導電体層を、ブロック選択線に接続するブロック選択線コンタクトエリアが必要となる。このコンタクトエリアも、メモリセルアレイ3中のレイアウトパターンの周期性を崩す。
Claims (2)
- 互いに平行して配置され且つ第1方向に沿って延びる複数の第1活性領域と、前記第1活性領域上に形成された一対のブロック選択トランジスタと、前記第1活性領域上に形成され、且つ前記一対の前記ブロック選択トランジスタ間に電流経路が直列接続された複数のメモリセルトランジスタとを含む、複数のメモリセルエリアと、
互いに平行して配置され且つ第1方向に沿って延びる複数の第2活性領域と、前記第2活性領域上に形成された一対のダミーブロック選択トランジスタと、前記第2活性領域上に形成され、且つ前記一対の前記ダミーブロック選択トランジスタ間に電流経路が直列接続された複数のダミーメモリセルトランジスタとを含み、隣接する前記メモリセルエリア間に配置されたセルウェルコンタクトエリアと、
前記ブロック選択トランジスタに接続され、前記第1方向に沿ったストライプ形状を有するビット線と、
前記ビット線と前記ブロック選択トランジスタとを接続する第1プラグと、
前記ダミーブロック選択トランジスタに接続され、前記第1方向に沿ったストライプ形状を有するセルウェルバイアス線と、
前記セルウェルバイアス線と前記ダミーブロック選択トランジスタとを接続する第2プラグと
を具備し、前記ブロック選択トランジスタの各々は、前記第1活性領域上に第1ゲート絶縁膜を介在して形成された下部電極と、前記下部電極上に形成された上部電極とを含み、且つ前記第1方向に直交する第2方向に沿って延設された第1ゲート電極と、前記第1活性領域の表面内において互いに離隔して形成された不純物拡散層とを備え、
前記メモリセルトランジスタの各々は、前記第1活性領域上に第2ゲート絶縁膜を介在して浮遊ゲート電極と、前記浮遊ゲート電極上に電極間絶縁膜を介在して形成された制御ゲート電極とを含み、且つ前記第2方向に沿って延設された第2ゲート電極を備え、
前記ダミーブロック選択トランジスタの各々は、前記第2活性領域上に第1絶縁膜を介在して形成された第1導電体膜と、前記第1導電体膜上に形成された第2導電体膜とを含み、且つ前記第2方向に沿って延設された第3ゲート電極を備え、
前記ダミーメモリセルトランジスタの各々は、前記第2活性領域上に第2絶縁膜を介在して第3導電体膜と、前記第3導電体膜上に第3絶縁膜を介在して形成された第4導電体膜とを含み、且つ前記第2方向に沿って延設された第4ゲート電極を備え、
前記第1絶縁膜は前記第1ゲート絶縁膜と同一の構造を有し、前記第1導電体膜は前記下部電極と同一の構造を有し、且つ前記第2導電体膜は前記上部電極と同一の構造を有し、
前記第2絶縁膜は前記第2ゲート絶縁膜と同一の構造を有し、前記第3導電体膜は前記浮遊ゲート電極と同一の構造を有し、前記第3絶縁膜は前記電極間絶縁膜と同一の構造を有し、且つ前記第4導電体膜は前記制御ゲート電極と同一の構造を有し、
前記第2方向で隣接する前記ブロック選択トランジスタの第1ゲート電極と、前記ダミーブロック選択トランジスタの前記第3ゲート電極は、ブロック選択線により共通に接続され、
前記第2方向で隣接する前記メモリセルトランジスタの第2ゲート電極と、前記ダミーメモリセルトランジスタの前記第4ゲート電極は、ワード線により共通に接続され、
前記第1プラグは、前記一対の前記ブロック選択トランジスタの一方の前記不純物拡散層上に、前記第2方向に沿って配置され、
前記第2プラグは、前記第2活性領域上に、前記一対の前記ダミーブロック選択トランジスタの一方の前記第3ゲート電極に隣接しつつ、且つ前記第2方向に沿って配置され、
前記第1プラグの配置ピッチ、前記第2プラグの配置ピッチ、及び前記第1、第2プラグ間のピッチは同一であり、
前記第1、第2活性領域の前記第2方向に沿った幅は同一であり、且つ前記第1、第2活性領域の配置ピッチ、及び前記第1、第2活性領域間のピッチは同一であり、
前記ビット線及び前記セルウェルバイアス線の前記第2方向に沿った線幅は同一であり、且つ前記ビット線及び前記セルウェルバイアス線の配置ピッチ、並びに前記ビット線と前記セルウェルバイアス線との間のピッチは同一である
ことを特徴とする半導体集積回路装置。 - 前記第1プラグは、前記不純物拡散層上に形成された第3プラグと、前記第3プラグ上に形成され、前記ビット線に接続された第4プラグとを含み、
前記第2プラグは、前記第2活性領域上に形成された第5プラグと、前記第5プラグ上に形成され、前記セルウェルバイアス線に接続された第6プラグとを含む
ことを特徴とする請求項1に記載の半導体集積回路装置。
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