JP6367044B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に、フローティングゲート電極およびコントロールゲート電極を含む不揮発性メモリを備えた半導体装置に好適に利用することができるものである。
不揮発性メモリの一つとして、フローティングゲート電極を有する不揮発性メモリを備えた半導体装置がある。このような半導体装置の半導体基板の表面では、メモリセルアレイ領域およびゲートコンタクト領域等が規定されている。メモリセルアレイ領域には、メモリセルトランジスタが配置される。そのメモリセルトランジスタを覆うように、層間絶縁膜が形成されている。ゲートコンタクト領域に位置する層間絶縁膜の部分には、コントロールゲート電極とワード線シャント配線との電気的な接続を図るコンタクトプラグおよびヴィアが形成される。
メモリセルアレイ領域では、素子分離領域によって規定された素子形成領域にメモリセルトランジスタが形成される。一方、ゲートコンタクト領域は、素子分離領域（素子分離絶縁膜）に配置される。そのゲートコンタクト領域では、フローティングゲート電極の加工精度を均一にするために、メモリセルアレイ領域に形成されるフローティングゲート電極のピッチに準じたピッチをもって、ダミーフローティングゲート電極が形成される。このとき、ダミーフローティングゲート電極は、素子分離絶縁膜の上に形成されることになる。なお、不揮発性メモリを備えた半導体装置を開示した文献の一例として、特許文献１がある。
特開２００３−１５２１２１号公報
従来の、不揮発性メモリを備えた半導体装置では、次のような問題があることが判明した。ゲートコンタクト領域では、ダミーフローティングゲート電極が素子分離絶縁膜の上に形成されることで、ダミーフローティングゲート電極のカップリング比の値は、メモリセルアレイ領域に位置するフローティングゲート電極のカップリング比の値に比べて高くなり、１に近い値となる。このため、ヴィアを開口する際のチャージアップによって、ダミーフローティングゲート電極の電位がフローティングゲート電極の電位とは異なる電位になる。
その結果、その後に行われるウェハテストのベークにおいて、層間絶縁膜中の可動イオンが、ダミーフローティングゲート電極の電位に起因して不均一に分布することになり、メモリセルアレイ領域のうち、特に、ゲートコンタクト領域の近傍に位置するメモリセルトランジスタがリテンション不良であると誤判定される問題が発生することが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
一実施の形態に係る半導体装置は、半導体基板と第１領域と第２領域と複数のメモリセルトランジスタとダミーフローティングゲート電極とワード線と層間絶縁膜と導電体部とを備えている。第１領域は、半導体基板の表面に配置され、第１素子分離領域によってそれぞれ規定された複数の第１素子形成領域を含む。第２領域は、第１領域に隣り合うように半導体基板の前記表面に配置され、第２素子分離領域によって規定されたダミー素子形成領域を含む。複数のメモリセルトランジスタは、複数の第１素子形成領域に形成され、フローティングゲート電極およびコントロールゲート電極をそれぞれ含む。ダミーフローティングゲート電極は、第２領域に形成されている。ワード線は、ダミーフローティングゲート電極を横切るように、ダミーフローティングゲート電極上に形成され、複数のメモリセルトランジスタのうちの少なくとも一のメモリセルトランジスタのコントロールゲート電極に電気的に接続されている。層間絶縁膜は、ワード線を覆うように形成されている。導電体部は、第２領域に位置する層間絶縁膜の部分に形成され、ワード線と電気的に接続されている。ダミーフローティングゲート電極は、平面視的にダミー素子形成領域に部分的に重なるように配置されている。層間絶縁膜は、第１層間絶縁膜と、第１層間絶縁膜を覆うように形成された第２層間絶縁膜とを含む。導電体部は、第１層間絶縁膜に形成され、ワード線と電気的に接続されたコンタクトプラグと、第２層間絶縁膜に形成され、コンタクトプラグと電気的に接続されたヴィアとを含む。コンタクトプラグは、平面視的にダミー素子形成領域に部分的に重なるように配置されている。
他の実施の形態に係る半導体装置は、半導体基板と第１領域と第２領域と複数のメモリセルトランジスタとダミーフローティングゲート電極とワード線と層間絶縁膜と導電体部とを備えている。第１領域は、半導体基板の表面に配置され、第１素子分離領域によってそれぞれ規定された複数の第１素子形成領域を含む。第２領域は、第１領域に隣り合うように半導体基板の前記表面に配置され、第２素子分離領域によって形成されている。複数のメモリセルトランジスタは、複数の第１素子形成領域に形成され、フローティングゲート電極およびコントロールゲート電極をそれぞれ含む。ダミーフローティングゲート電極は、第２領域に形成されている。ワード線は、ダミーフローティングゲート電極を横切るように、ダミーフローティングゲート電極上に形成され、複数のメモリセルトランジスタのうちの少なくとも一のメモリセルトランジスタのコントロールゲート電極に電気的に接続されている。層間絶縁膜は、ワード線を覆うように形成されている。導電体部は、第２領域に位置する層間絶縁膜の部分に形成され、ワード線と電気的に接続されている。ダミーフローティングゲート電極とワード線とが電気的に接続されている。
一実施の形態に係る半導体装置によれば、メモリセルトランジスタがリテンション不良であると誤判定されるのを抑制することができる。
他の実施の形態に係る半導体装置によれば、メモリセルトランジスタがリテンション不良であると誤判定されるのを抑制することができる。
実施の形態１に係る半導体装置のレイアウトを示す平面図である。 同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。 同実施の形態において、図３に示す断面線ＩＶ−ＩＶにおける断面図である。 同実施の形態において、図３および図４に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図５に示す断面線ＶＩ−ＶＩにおける断面図である。 同実施の形態において、図５および図６に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図７に示す断面線ＶＩＩＩ−ＶＩＩＩにおける断面図である。 同実施の形態において、図７および図８に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図９に示す断面線Ｘ−Ｘにおける断面図である。 同実施の形態において、図９に示す断面線ＸＩ−ＸＩにおける断面図である。 同実施の形態において、図９、図１０および図１１に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図１２に示す断面線ＸＩＩＩ−ＸＩＩＩにおける断面図である。 同実施の形態において、図１２および図１３に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図１４に示す断面線ＸＶ−ＸＶにおける断面図である。 同実施の形態において、図１４および図１５に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図１６に示す断面線ＸＶＩＩ−ＸＶＩＩにおける断面図である。 同実施の形態において、図１６および図１７に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図１８に示す断面線ＸＩＸ−ＸＩＸにおける断面図である。 同実施の形態において、図１８および図１９に示す工程の後の行われる工程を示す平面図である。 同実施の形態において、図２０に示す断面線ＸＸＩ−ＸＸＩにおける断面図である。 同実施の形態において、図２０および図２１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２２に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図２３に示す断面線ＸＸＩＶ−ＸＸＩＶにおける断面図である。 比較例に係る半導体装置のレイアウトを示す平面図である。 図２５に示す断面線ＸＸＶＩ−ＸＸＶＩにおける断面図である。 比較例に係る半導体装置の製造方法の一工程を示す平面図である。 図２７に示す断面線ＸＸＶＩＩＩ−ＸＸＶＩＩＩにおける断面図である。 図２７および図２８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、フローティングゲート電極に関する容量を説明するための模式図である。 比較例に係る半導体装置におけるフローティングゲート電極の電位を説明するための第１の断面模式図である。 同実施の形態において、フローティングゲート電極の電位を説明するための、プラズマに晒される工程の一例を示す第１の部分断面図である。 同実施の形態において、フローティングゲート電極の電位を説明するための、プラズマに晒される工程の一例を示す第２の部分断面図である。 比較例に係る半導体装置におけるフローティングゲート電極の電位と可動イオンの分布を説明するための第２の断面模式図である。 比較例に係る半導体装置の書き込み動作とベークを説明するための図である。 比較例に係る半導体装置の消去動作とベークを説明するための図である。 同実施の形態において、フローティングゲート電極の電位を説明するための第１の断面模式図である。 同実施の形態において、フローティングゲート電極の電位と可動イオンの分布を説明するための第２の断面模式図である。 同実施の形態において、書き込み動作とベークを説明するための図である。 同実施の形態において、消去動作とベークを説明するための図である。 実施の形態２に係る半導体装置のレイアウトを示す平面図である。 同実施の形態において、図４１に示す断面線ＸＬＩＩ−ＸＬＩＩにおける断面図である。 同実施の形態において、図４１に示す断面線ＸＬＩＩＩ−ＸＬＩＩＩにおける断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す平面図である。 同実施の形態において、図４４に示す断面線ＸＬＶ−ＸＬＶにおける断面図である。 同実施の形態において、図４４および図４５に示す工程の後に行われる工程を示す、図４１に示す断面線ＸＬＩＩ−ＸＬＩＩに対応する断面線における断面図である。 同実施の形態において、図４４および図４５に示す工程の後に行われる工程を示す、図４１に示す断面線ＸＬＩＩＩ−ＸＬＩＩＩに対応する断面線における断面図である。 同実施の形態において、図４６および図４７に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図４８に示す断面線ＸＬＩＸ−ＸＬＩＸにおける断面図である。 同実施の形態において、図４８に示す断面線Ｌ−Ｌにおける断面図である。 同実施の形態において、図４８、図４９および図５０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、可動イオンの分布を示す断面模式図である。 実施の形態３に係る半導体装置のレイアウトを示す平面図である。 同実施の形態において、図５３に示す断面線ＬＩＶ−ＬＩＶにおける断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図５５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、可動イオンの分布を示す断面模式図である。
実施の形態１
ここでは、不揮発性メモリを備えた半導体装置の第１例について説明する。
図１および図２に示すように、半導体基板ＳＵＢの表面では、メモリセルアレイ領域ＭＣＲおよびソースコンタクト領域ＳＣＲ（第１領域）と、ゲートコンタクト領域ＧＣＲ（第２領域）等が規定されている。メモリセルアレイ領域ＭＣＲおよびソースコンタクト領域ＳＣＲでは、素子分離領域ＥＩＲによって素子形成領域ＥＦＲが規定されている。また、ゲートコンタクト領域ＧＣＲでは、メモリセルアレイ領域ＭＣＲ等に形成される素子分離領域ＥＩＲのパターンに準じたパターンをもって素子分離領域ＥＩＲが形成されて、ダミー素子形成領域ＤＥＦＲが規定されている。
メモリセルアレイ領域ＭＣＲおよびソースコンタクト領域ＳＣＲでは、素子形成領域ＥＦＲにおける所定の部分上に、トンネル絶縁膜ＴＧＦを介在させてフローティングゲート電極ＦＧが形成されている。ゲートコンタクト領域ＧＣＲでは、ダミー素子形成領域ＤＥＦＲにおける所定の部分上に、トンネル絶縁膜ＴＧＦを介在させてダミーフローティングゲート電極ＤＦＧが形成されている。ダミーフローティングゲート電極ＤＦＧは、平面視的にダミー素子形成領域ＤＥＦＲに部分的に重なるように配置されている。なお、平面視的とは、平面レイアウトを意図する。
後述するように、ダミーフローティングゲート電極ＤＦＧは、半導体基板ＳＵＢ面内におけるフローティングゲート電極ＦＧの加工精度を均一にするために、メモリセルアレイ領域ＭＣＲ等に形成されるフローティングゲート電極ＦＧのパターンに準じたパターンをもって形成されている。フローティングゲート電極ＦＧおよびダミーフローティングゲート電極ＤＦＧの上にＯＮＯ膜ＴＦを介在させて、ワード線ＷＬが形成されている。ＯＮＯ膜ＴＦは、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜からなる積層膜である。ワード線ＷＬはＸ方向に延在している。ゲートコンタクト領域ＧＣＲでは、ワード線ＷＬは、ダミーフローティングゲート電極ＤＦＧを横切るように形成されている。
ワード線ＷＬでは、フローティングゲート電極ＦＧと平面視的に重なる部分がコントロールゲート電極ＣＧとなる。ワード線ＷＬに対して、Ｙ方向（正）側に位置する素子形成領域ＥＦＲのそれぞれの部分にはドレイン領域ＤＲが形成され、Ｙ方向（負）側に位置する素子形成領域ＥＦＲのそれぞれの部分にはソース領域ＳＲが形成されている。フローティングゲート電極ＦＧ、コントロールゲート電極ＣＧ、ソース領域ＳＲおよびドレイン領域ＤＲによって、メモリセルトランジスタＭＴＲが構成される。
そのメモリセルトランジスタＭＴＲを覆うように、アンドープの酸化膜によって第１層間絶縁膜ＩＬ１が形成されている。ゲートコンタクト領域ＧＣＲに位置する第１層間絶縁膜ＩＬ１の部分には、第１層間絶縁膜ＩＬ１を貫通してワード線ＷＬに達するコンタクトホールＣＨが形成されている。そのコンタクトホールＣＨに、ワード線ＷＬに電気的に接続されるコンタクトプラグＣＰが形成されている。コンタクトプラグＣＰは、平面視的にダミー素子形成領域ＤＥＦＲに部分的に重なるように配置されている。
メモリセルアレイ領域ＭＣＲおよびソースコンタクト領域ＳＣＲに位置する第１層間絶縁膜ＩＬ１の部分に表面には、ビット線ＢＬが形成されている。ビット線ＢＬは、ワード線ＷＬと交差するようにＹ方向に延在する。ゲートコンタクト領域ＧＣＲに位置する第１層間絶縁膜ＩＬ１の部分の表面には、コンタクトプラグＣＰに電気的に接続される配線ＡＨが形成されている。ビット線ＢＬおよび配線ＡＨは、アルミニウム膜等によって形成されている。
ビット線ＢＬおよび配線ＡＨ等を覆うように、アンドープの酸化膜によって第２層間絶縁膜ＩＬ２が形成されている。ゲートコンタクト領域ＧＣＲに位置する第２層間絶縁膜ＩＬ２の部分には、第２層間絶縁膜ＩＬ２を貫通して配線ＡＨに達するヴィアホールＶＨが形成されている。ヴィアホールＶＨには、配線ＡＨに電気的に接続されるヴィアＶＡが形成されている。第２層間絶縁膜ＩＬ２の表面には、ヴィアＶＡに電気的に接続されるワード線シャント配線ＷＳＬが形成されている。ワード線シャント配線ＷＳＬはＸ方向に延在する。半導体装置の主要部分は、上記のように構成される。
次に、上述した不揮発性メモリを備えた半導体装置の製造方法について説明する。まず、図３および図４に示すように、半導体基板の表面に分離溝ＴＣを形成し、その分離溝ＴＣ内に素子分離絶縁膜ＥＩＦを充填することにより素子分離領域ＥＩＲが形成される。素子分離領域ＥＩＲによって、素子形成領域ＥＦＲが規定される。ゲートコンタクト領域ＧＣＲでは、メモリセルアレイ領域ＭＣＲと同様に、素子分離領域ＥＩＲが形成されて、素子形成領域ＥＦＲが規定される。
次に、熱酸化処理を施すことによって、素子形成領域ＥＦＲの表面にトンネル絶縁膜ＴＧＦ（膜厚約１０ｎｍ）が形成される（図６参照）。次に、トンネル絶縁膜ＴＧＦを覆うように、膜厚約１００ｎｍのポリシリコン膜（図示せず）が形成される。次に、所定の写真製版処理およびエッチング処理を施すことによって、図５および図６に示すように、フローティングゲート電極となるポリシリコン膜パターンＰＰが形成される。ポリシリコン膜パターンＰＰのパターニング精度と、後に形成される第１層間絶縁膜等の平坦性を確保するために、ゲートコンタクト領域ＧＣＲにおいても、ポリシリコン膜パターンＰＰが形成される。
次に、ポリシリコン膜パターンＰＰを覆うように、シリコン酸化膜（膜厚約３〜５ｎｍ）、シリコン窒化膜（膜厚約６〜１０ｎｍ）およびシリコン酸化膜（膜厚約３〜５ｎｍ）を連続して堆積することによってＯＮＯ膜ＴＦ（図８参照）が形成される。次に、図７および図８に示すように、ＯＮＯ膜ＴＦを覆うように、ワード線となるポリシリコン膜ＰＳＩ（膜厚約１００〜２００ｎｍ）が形成される。
次に、ポリシリコン膜ＰＳＩに所定の写真製版処理およびエッチング処理を施すことによって、図９、図１０および図１１に示すように、ワード線ＷＬが形成される。このとき、ワード線とワード線との間に露出しているポリシリコン膜パターンＰＰの部分にもエッチング処理が施されて、そのポリシリコン膜パターンＰＰの部分が除去される。こうして、メモリセルアレイ領域ＭＣＲでは、フローティングゲート電極ＦＧが形成される。ゲートコンタクト領域ＧＣＲでは、ダミーフローティングゲート電極ＤＦＧが形成される。ワード線ＷＬでは、平面視的にフローティングゲート電極ＦＧと重なる部分がコントロールゲート電極ＣＧとなる。また、ダミーフローティングゲート電極ＤＦＧは、平面視的にダミー素子形成領域ＤＥＦＲに部分的に重なるように形成される。
次に、図１２および図１３に示すように、ソース領域を含むソース配線が形成される領域に位置する素子形成領域ＥＦＲおよび素子分離絶縁膜ＥＩＦを露出し、他の領域を覆うレジストパターンＲＰが形成される。次に、レジストパターンＲＰをエッチングマスクとしてエッチング処理を施すことにより、図１４および図１５に示すように、露出した素子分離絶縁膜ＥＩＦが除去されて分離溝ＴＣの側壁等が露出する。その後、レジストパターンがＲＰが除去される。
次に、図１６および図１７に示すように、ワード線ＷＬを注入マスクとして、たとえば、ヒ素（Ａｓ）等の高濃度の不純物が注入される。これにより、ワード線ＷＬに対して一方の側に露出した素子形成領域ＥＦＲおよび分離溝ＴＣの側壁等のそれぞれの部分にヒ素等が導入されて、ソース領域ＳＲを含むソース配線ＳＬが形成される。ワード線ＷＬに対して他方の側に露出した素子形成領域ＥＦＲのそれぞれの部分にヒ素等が導入されて、ドレイン領域ＤＲが形成される。こうして、コントロールゲート電極ＣＧ、フローティングゲート電極ＦＧ、ソース領域ＳＲおよびドレイン領域ＤＲを含むメモリセルトランジスタＭＴＲが形成される。
次に、図１８および図１９に示すように、メモリセルトランジスタＭＴＲを覆うように、たとえば、化学的気相成長法等によって、アンドープの酸化膜の第１層間絶縁膜ＩＬ１が形成される。次に、第１層間絶縁膜ＩＬ１に所定の写真製版処理およびエッチング処理を施すことにより、ゲートコンタクト領域ＧＣＲにワード線ＷＬを露出するコンタクトホールＣＨが形成される。このとき、コンタクトホールＣＨは、平面視的に素子形成領域ＥＦＲに部分的に重なるように形成される。次に、そのコンタクトホールＣＨ内にコンタクトプラグＣＰが形成される。これにより、コンタクトプラグＣＰは、平面視的に素子形成領域ＥＦＲに部分的に重なることになる。
次に、第１層間絶縁膜ＩＬ１を覆うように、たとえば、スパッタ法等によってアルミニウム膜（図示せず）が形成される。次に、そのアルミニウム膜に所定の写真製版処理およびエッチング処理を施すことにより、図２０および図２１に示すように、メモリセルアレイ領域ＭＣＲでは、ビット線ＢＬが形成される。ビット線ＢＬは、ワード線ＷＬと略直交するように形成される。ゲートコンタクト領域ＧＣＲでは、コンタクトプラグＣＰに電気的に接続される配線ＡＨが形成される。
次に、図２２に示すように、ビット線ＢＬおよび配線ＡＨを覆うように、たとえば、化学的気相成長法等によって、アンドープの酸化膜の第２層間絶縁膜ＩＬ２が形成される。次に、第２層間絶縁膜ＩＬ２に所定の写真製版処理およびエッチング処理を施すことにより、ヴィアホールＶＨが形成される。次に、そのヴィアホールＶＨにヴィアＶＡ（図２４参照）が形成される。次に、第２層間絶縁膜ＩＬ２を覆うように、スパッタ法等により、アルミニウム膜（図示せず）が形成される。
次に、アルミニウム膜に所定の写真製版処理およびエッチング処理を施すことにより、図２３および図２４に示すように、ヴィアＶＡに電気的に接続されるワード線シャント配線ＷＳＬが形成される。ワード線シャント配線ＷＳＬはＸ方向に延在する。こうして、不揮発性メモリを備えた半導体装置の主要部分が完成する。
上述した不揮発性メモリを備えた半導体装置では、ゲートコンタクト領域ＧＣＲに、メモリセルアレイ領域ＭＣＲ等に形成される素子分離領域ＥＩＲのパターンに準じたパターンをもって素子分離領域ＥＩＲが形成されている。これにより、ヴィア等を開口する際のチャージアップに起因した、不揮発性メモリセルの不具合を解消することができる。このことについて、比較例に係る半導体装置と比較しながら説明する。
図２５および図２６に示すように、比較例に係る半導体装置では、半導体基板ＣＳＵＢの表面に、メモリセルアレイ領域ＣＭＣＲ、ゲートコンタクト領域ＣＧＣＲおよびソースコンタクト領域ＣＳＣＲ等が規定されている。メモリセルアレイ領域ＣＭＣＲおよびソースコンタクト領域ＣＳＣＲでは、素子分離領域ＣＥＩＲによって素子形成領域ＣＥＦＲが規定されている。一方、ゲートコンタクト領域ＣＧＣＲでは、ゲートコンタクト領域ＣＧＣＲの全体にわたり素子分離領域ＣＥＩＲが形成されている。
なお、これ以外の構成については、図１および図２に示す半導体装置と実質的に同様であるので、簡単に説明する。
メモリセルアレイ領域ＣＭＣＲおよびソースコンタクト領域ＣＳＣＲにおける素子形成領域ＣＥＦＲには、フローティングゲート電極ＣＦＧ、ＯＮＯ膜ＣＴＦ、コントロールゲート電極ＣＣＧ、ソース領域ＣＳＲおよびドレイン領域ＣＤＲを含むメモリセルトランジスタＣＭＴＲが形成されている。一方、ゲートコンタクト領域ＧＣＲには、ダミーフローティングゲート電極ＣＤＦＧが形成されている。
メモリセルトランジスタＣＭＴＲを覆うように、第１層間絶縁膜ＣＩＬ１が形成されている。ゲートコンタクト領域ＧＣＲでは、ワード線ＣＷＬに達するコンタクトホールＣＣＨにコンタクトプラグＣＣＰが形成されている。第１層間絶縁膜ＣＩＬ１の表面には、コンタクトプラグＣＣＰに電気的に接続される配線ＣＡＨと、ビット線ＣＢＬとが形成されている。
ビット線ＣＢＬおよび配線ＣＡＨ等を覆うように、第２層間絶縁膜ＣＩＬ２が形成されている。ゲートコンタクト領域ＣＧＣＲに位置する第２層間絶縁膜ＣＩＬ２の部分には、配線ＣＡＨに達するヴィアホールＣＶＨが形成されている。ヴィアホールＣＶＨにヴィアＣＶＡが形成されている。第２層間絶縁膜ＣＩＬ２の表面には、ワード線シャント配線ＣＷＳＬが形成されている。
次に、比較例に係る半導体装置の製造方法について説明する。まず、図２７および図２８に示すように、半導体基板ＣＳＵＢの表面に分離溝を形成し、その分離溝内に素子分離絶縁膜ＣＥＩＦを充填することにより素子分離領域ＣＥＩＲが形成される。素子分離領域ＣＥＩＲによって、素子形成領域ＣＥＦＲが規定される。一方、ゲートコンタクト領域ＣＧＣＲでは、ゲートコンタクト領域ＣＧＣＲの全体にわたり、素子分離領域ＣＥＩＲが形成される。
次に、図５〜図２１に示す工程と実質的に同様の工程を経た後、図２９に示すように、ビット線ＣＢＬおよび配線ＣＡＨを覆うように、第２層間絶縁膜ＣＩＬ２が形成される。次に、第２層間絶縁膜ＣＩＬ２に、所定の写真製版処理とエッチング処理を施すことによって、ゲートコンタクト領域ＣＧＣＲに位置する第２層間絶縁膜ＣＩＬ２の部分に、配線ＣＡＨを露出するヴィアホールＣＶＨが形成される。その後、ヴィアホールＣＶＨにヴィアＣＶＡを形成し、ワード線シャント配線ＣＷＳＬを形成することで、比較例に係る半導体装置の主要部分が完成する。
次に、フローティングゲート電極の電位について説明する。まず、一般論について説明する。フローティングゲート電極とコントロールゲート電極を有する不揮発性の半導体メモリでは、ソース・ドレイン間に電流を流すためのコントロールゲート電極に印加するしきい値電圧は、フローティングゲート電極に電荷が蓄積されているか否かによって変わることになる。
ここで、図３０に示すように、フローティングゲート電極ＦＧと半導体基板ＳＵＢとの間の容量をＣｓｕｂとし、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間の容量をＣｃｇとする。フローティングゲート電極ＦＧとソース領域との間の容量をＣｓとし、フローティングゲート電極ＦＧとドレイン領域との間の容量をＣｄとする。フローティングゲート電極ＦＧの電位をＶｆｇとし、コントロールゲート電極ＣＧの電位をＶｃｇとし、半導体基板の電位をＶｓｕｂとする。
そうすると、フローティングゲート電極ＦＧの電荷Ｑは、次の式によって表される。
Ｑ＝Ｃｃｇ×（Ｖｃｇ−Ｖｆｇ）＋Ｃｄ×（Ｖｄ−Ｖｆｇ）
＋Ｃｓ×（Ｖｓ−Ｖｆｇ）＋Ｃｓｕｂ×（Ｖｓｕｂ−Ｖｆｇ）
この関係式から、以下の２つの関係式、
Ｃｔｏｔａｌ＝Ｃｃｇ＋Ｃｄ＋Ｃｓ＋Ｃｓｕｂ
Ｃｃｇ＞Ｃｄ＋Ｃｓ＋Ｃｓｕｂ
を用いて、フローティングゲート電極ＦＧの電位Ｖｆｇについて解くと、次の関係式が得られる。
Ｖｆｇ≒Ｑ／Ｃｔｏｔａｌ＋Ｃｃｇ×Ｖｃｇ／Ｃｔｏｔａｌ （式１）
上記のように、メモリセルトランジスタＭＴＲをオンさせるために、コントロールゲート電極ＣＧに印加すべき電位（電圧）Ｖｃｇは、フローティングゲート電極ＦＧに電荷が蓄積されているか否かによって変わる。一方、メモリセルトランジスタＭＴＲをオンさせるために、フローティングゲート電極ＦＧに印加すべき電圧Ｖｆｇは、フローティングゲート電極が、通常のＭＯＳトランジスタのゲート電極に対応することを考慮すると、電荷の蓄積の有無にかかわらず変わらないといえる。
そこで、まず、フローティングゲート電極ＦＧに電荷が蓄積されていない状態（Ｑ＝０）において、メモリセルトランジスタＭＴＲをオンさせるために、コントロールゲート電極ＣＧに印加すべき電圧をＶｔｈｉとする。そうすると、式１から、次の関係式が得られる。
Ｖｆｇ＝Ｃｃｇ×Ｖｔｈｉ／Ｃｔｏｔａｌ （式２）
次に、フローティングゲート電極ＦＧに電荷が蓄積されている状態（Ｑ＞０）において、メモリセルトランジスタＭＴＲをオンさせるために、コントロールゲート電極ＣＧに印加すべき電圧（電位）ＶｃｇをＶｔｈとする。そうすると、式１から、次の関係式が得られる。
Ｖｆｇ＝Ｑ／Ｃｔｏｔａｌ＋Ｃｃｇ×Ｖｔｈ／Ｃｔｏｔａｌ （式３）
フローティングゲート電極ＦＧに印加すべき電圧Ｖｆｇは、電荷の蓄積の有無にかかわらず変わらないことから、次の関係式が得られる。
Ｃｃｇ×Ｖｔｈｉ／Ｃｔｏｔａｌ＝Ｑ／Ｃｔｏｔａｌ＋Ｃｃｇ×Ｖｔｈ／Ｃｔｏｔａｌ
これを、Ｑについて解き、全容量Ｃｔｏｔａｌとの関係から、次の関係式が得られる。
Ｖｆｇ＝Ｃｒ（Ｖｃｇ−ΔＶｔｈ） （式４）
ここで、Ｃｒ＝Ｃｃｇ／Ｃｔｏｔａｌ、ΔＶｔｈ＝Ｖｔｈ−Ｖｔｈｉである。Ｃｒはカップリング比と称されている。また、ΔＶｔｈは、フローティングゲート電極への電荷（電子）の有無に伴うしきい値電圧の変動を表す。
次に、メモリセルアレイ領域ＣＭＣＲに形成されたフローティングゲート電極ＣＦＧの電位と、ゲートコンタクト領域ＣＧＣＲに形成されたダミーフローティングゲート電極ＣＤＦＧの電位について、図３１に基づいて説明する。
まず、フローティングゲート電極ＣＦＧでは、カップリング比Ｃｒの値は、約０．７前後となることが知られている。一方、ダミーフローティングゲート電極ＣＤＦＧでは、ソース領域とドレイン領域が形成されていないために、容量Ｃｓ＝容量Ｃｄ＝０となる。また、ダミーフローティングゲート電極ＣＤＦＧは、ゲートコンタクト領域ＣＧＣＲの全体に形成された素子分離絶縁膜ＣＥＩＦ上に配置されているため、容量Ｃｓｕｂ≒０になる。これにより、ダミーフローティングゲート電極ＣＤＦＧのカップリング比Ｃｒの値は、１に近い値となる。
このことは、式４から、コントロールゲート電極ＣＣＧの電位Ｖｃｇに対して、ダミーフローティングゲート電極ＣＤＦＧの電位が、フローティングゲート電極ＣＦＧの電位とは異なってくることを意味する。たとえば、半導体装置の製造工程中において、プラズマによるチャージアップによって、コントロールゲート電極ＣＣＧがバイアスされた状態になった場合には、ダミーフローティングゲート電極ＣＤＦＧの電位は、フローティングゲート電極ＣＦＧの電位とは異なる電位となる。
プラズマに晒される工程として、たとえば、コンタクトホールを形成する工程やヴィアホールを形成する工程等がある。これらの工程では、絶縁膜（第１層間絶縁膜ＣＩＬ１、第２層間絶縁膜ＣＩＬ２）にエッチング処理が施される。この場合、図３２に示すように、コンタクトホールまたはヴィアホールを形成する際に、プラズマに晒された絶縁膜の表面は、電子と正イオンとの平均自由行程の違いにより、マイナスにチャージアップする。そして、電子が絶縁膜の表面にトラップされやすくなること（遮蔽効果）によって、図３３に示すように、電子は、コンタクトホールまたはヴィアホールの底には到達しにくくなり、底には、主に正イオンが到達することになる。
このため、コンタクトホールＣＣＨ、ＣＨが形成された後では、コンタクトホールＣＣＨ、ＣＨの底がプラスにチャージされた状態で、後の工程の処理が行われる。また、ヴィアホールＣＶＨ、ＶＨが形成された後では、ヴィアホールＣＶＨ、ＶＨの底がプラスにチャージされた状態で、後の工程の処理が行われる。
コンタクトホールＣＣＨ、ＣＨが形成された後、アルミニウム膜によってビット線ＣＢＬ、ＢＬが形成されるまでには、比較的高い温度のもとで処理が行われる工程があり、コンタクトホールＣＣＨ、ＣＨの底に蓄積されたチャージは抜けやすくなる。一方、ヴィアホールＣＶＨ、ＶＨが形成された後の製造工程では、すでに、ビット線ＣＢＬ、ＢＬ等が形成されているために、低温度（最高約４００℃程度）のもとで処理を行う必要がある。このため、ヴィアホールＣＶＨ、ＶＨの底に蓄積されたチャージは抜けにくい。
ヴィアホールＣＶＨ、ＶＨに形成されるヴィアＣＶＡ、ＶＡは、配線ＣＡＨ、ＡＨおよびコンタクトプラグＣＣＰ、ＣＰを介してワード線ＣＷＬ（コントロールゲート電極ＣＣＧ）に電気的に接続されている。このため、ヴィアホールＣＶＨ、ＶＨの底に蓄積されたプラスのチャージによって、ワード線ＣＷＬ、ＷＬの電位が上昇することになる。
比較例に係る半導体装置において、ワード線ＣＷＬ（コントロールゲート電極ＣＣＧ）の電位Ｖｃｇが上昇すると、式４によれば、ダミーフローティングゲート電極ＣＤＦＧの電位が、フローティングゲート電極ＣＦＧの電位よりも高くなる。すなわち、ダミーフローティングゲート電極ＤＦＧがプラスにチャージされた状態で、後の処理が行われることになる。
ウェハプロセス（前工程）が完了すると、ウェハテストが行われる。ウェハテストでは、不揮発性メモリに対して書き込みや消去等の動作のテストに加えて、ベーク処理が行われる。ベーク処理は、たとえば、約２５０℃程度の温度条件のもとで行われる。このとき、第１層間絶縁膜ＣＩＬ１中の、たとえば、ナトリウム等の可動イオン（プラスイオン）が、熱によって動きやすい状態になる。
そうすると、図３４に示すように、プラスにチャージされているダミーフローティングゲート電極ＤＦＧの近傍では、ダミーフローティングゲート電極ＤＦＧと可動イオンとの間に斥力が生じ、可動イオンが、ゲートコンタクト領域ＣＧＣＲの近傍に位置するメモリセルアレイ領域ＣＭＣＲの部分に集中することになる。
このため、ゲートコンタクト領域ＣＧＣＲの近傍に位置するメモリセルアレイ領域ＣＭＣＲの部分（部分Ａ）と、ゲートコンタクト領域ＣＧＣＲから十分に離れたメモリセルアレイ領域ＣＭＣＲの部分（部分Ｂ）とでは、可動イオンの密度が変わり、部分Ａにおける可動イオンの密度が、部分Ｂにおける可動イオンの密度よりも高くなる。その結果、ウェハテストにおいて誤判定が生じることになる。このことについて説明する。
まず、通常、書き込み動作を行う前に消去動作を行い、フローティングゲート電極から電子の引き抜きが行われる。たとえば、コントロールゲート電極に−１０Ｖ程度（Ｖｃｇ）、ドレイン領域に０Ｖ（Ｖｄ）、ソース領域に０Ｖ（Ｖｓ）および半導体基板に約１０Ｖ程度を印加することで、フローティングゲート電極から半導体基板へ向かって電子が引き抜かれる。
次に、書き込み動作では、図３５に示すように、フローティングゲート電極へ電子の注入が行われる。たとえば、コントロールゲート電極に１０Ｖ程度（Ｖｃｇ）、ドレイン領域に４〜５Ｖ程度（Ｖｄ）、ソース領域に０Ｖ（Ｖｓ）を印加することで、フローティングゲート電極へ電子が注入される。このとき、部分Ａに位置するメモリセルＡと、部分Ｂに位置するメモリセルＢとで、フローティングゲート電極への電子の注入のされ方は同程度である。
書き込み動作を行った後、ベークが行われる。ベークでは、たとえば、約２５０℃の温度条件のもとで、フローティングゲート電極に電子が注入された状態が維持されるかどうかがテストされる。このベークの熱によって、第１層間絶縁膜ＣＩＬ１中の可動イオン（プラスイオン）は動きやすくなる。このとき、メモリセルＡの周辺には、メモリセルＢの周辺に比べて、より多くの可動イオンが存在する。
このため、可動イオン（プラスイオン）が、メモリセルＡのフローティングゲート電極へ向かって引き寄せられる確率が高くなり、メモリセルＡのフローティングゲート電極のマイナスバイアスが一部キャンセルされ、見かけ上、蓄積されている電子の数が、メモリセルＢのフローティングゲート電極に蓄積されている電子の数よりも、少なくなったのと同じ状態となる。その結果、メモリセルＡのしきい値電圧が、メモリセルＢのしきい値電圧に比べて低くなり、メモリセルＡでは、実際にはデータが保持されているにもかかわらず、データが抜けてしまったと判定（リテンション不良）されることになる。
次に、消去動作では、図３６に示すように、フローティングゲート電極から電子の引き抜きが行われる。たとえば、コントロールゲート電極に−１０Ｖ程度（Ｖｃｇ）、ドレイン領域に０Ｖ（Ｖｄ）、ソース領域に０Ｖ（Ｖｓ）、半導体基板に約１０Ｖ程度を印加することで、フローティングゲート電極から半導体基板へ向かって電子が引き抜かれることになり、フローティングゲート電極はプラスに帯電する。
ただし、メモリセルＡとメモリセルＢとで、同じしきい値電圧（Ｖｔｈ）まで消去する（しきい値電圧Ｖｔｈを下げる）場合、メモリセルＡのフローティングゲート電極の周辺にはプラスの可動イオンが存在するため、メモリセルＡでは、メモリセルＢと比べて、フローティングゲート電極自体のプラス帯電量は少なくなる。
消去動作を行った後、ベークが行われる。ベークでは、たとえば、約２５０℃の温度条件のもとで、フローティングゲート電極から電子が引き抜かれた状態が維持されるかどうかがテストされる。このとき、メモリセルＡのフローティングゲート電極では、プラスに帯電した状態となったフローティングゲート電極と可動イオンとの間に斥力が作用し、ベークの熱によって動きやすくなった可動イオンが、フローティングゲート電極から離れてしまう。
そうすると、メモリセルＡでは、可動イオンが引き寄せられることで、見かけ上のプラス帯電量が同じ状態とされていたが、可動イオンが離れることで、メモリセルＡのフローティングゲート電極のプラス帯電量は、メモリセルＢのフローティングゲート電極のプラス帯電量と比べて少なくなる。このため、メモリセルＡのしきい値電圧が、メモリセルＢのしきい値電圧に比べて高くなり、メモリセルＡでは、データが消去されていないと誤判定（リテンション不良）されることになる。
こうして、比較例に係る半導体装置では、ゲートコンタクト領域ＣＧＣＲの近傍に位置するメモリセルＡについて、実際には正常に機能するメモリセルであっても、リテンション不良であると誤判定される傾向が高くなる。
なお、プラズマによるチャージアップとして、プラスにチャージアップする場合を例に挙げて説明した。プラズマに晒される工程としては、コンタクトホールやヴィアホールを形成する工程の他に、たとえば、プラズマＣＶＤ法によって、絶縁膜を形成する工程等もある。この場合には、ワード線がマイナスにチャージされることで、ダミーフローティングゲート電極がマイナスにチャージされた状態になることも想定される。
この場合には、可動イオンがゲートコンタクト領域に集中して、ダミーフローティングゲート電極がプラスにチャージされた場合とは逆の現象が起こることが考えられる。その場合にも、ゲートコンタクト領域の近傍に位置するメモリセルについて、リテンション不良であると誤判定される傾向が高くなることが考えられる。
また、このような可動イオンの動きに起因するリテンション不良は、第１層間絶縁膜ＩＬ１（ＣＩＬ１）および第２層間絶縁膜ＩＬ２（ＣＩＬ２）として、アンドープの酸化膜を適用したことによって発生したことが、発明者によってはじめて明らかにされた。
次に、実施の形態に係る半導体装置について説明する。比較例に係る半導体装置では、ゲートコンタクト領域ＣＧＣＲの全体にわたり素子分離領域ＣＥＩＲが形成されているのに対して、実施の形態に係る半導体装置におけるゲートコンタクト領域ＧＣＲでは、メモリセルアレイ領域ＭＣＲ等に形成される素子分離領域ＥＩＲのパターンに準じたパターンをもって素子分離領域ＥＩＲが形成されて、ダミー素子形成領域ＤＥＦＲが規定されている。ダミーフローティングゲート電極ＤＦＧは、平面視的にダミー素子形成領域ＤＥＦＲに部分的に重なるように配置されている。また、ダミー素子形成領域ＤＥＦＲでは、ソース領域とドレイン領域は形成されていない。さらに、コンタクトプラグＣＰも、平面視的にダミー素子形成領域ＤＥＦＲに部分的に重なるように配置されている。
このため、ゲートコンタクト領域ＧＣＲでは、容量Ｃｓおよび容量Ｃｄの値は０であるが、図３７に示すように、ダミーフローティングゲート電極ＤＦＧと半導体基板ＳＵＢとの間に容量Ｃｓｕｂを有することになる。これにより、ダミーフローティングゲート電極ＤＦＧのカップリング比Ｃｒの値は、容量Ｃｓｕｂの値がほぼ０とされる比較例の場合に比べて、メモリセルアレイ領域ＭＣＲに位置するフローティングゲート電極ＦＧのカップリング比Ｃｒの値に近づけることができる。
そうすると、式４から、コントロールゲート電極ＣＧの電位Ｖｃｇに対して、ダミーフローティングゲート電極ＤＦＧの電位（Ｖｄｆｇ）とフローティングゲート電極ＦＧの電位（Ｖｆｇ）とは、ほぼ同じ電位（Ｖｄｆｇ≒Ｖｆｇ）になる。
このため、ヴィアホールＶＨの底に蓄積されたプラスのチャージによって、ワード線ＷＬの電位が上昇したとしても、フローティングゲート電極ＦＧの電位に対して、ダミーフローティングゲート電極ＤＦＧがプラスにチャージされた状態になることが解消されるかまたは軽減されることになる。そうすると、比較例に係る半導体装置のように、第１層間絶縁膜ＩＬ１中の可動イオンが、ゲートコンタクト領域ＧＣＲの近傍に位置するメモリセルアレイ領域ＭＣＲの部分に集中することが抑制されて、図３８に示すように、可動イオンは、ほぼ均一に分布することになる。これにより、メモリセルの誤判定を抑制することができる。
まず、書き込み動作では、図３９に示すように、たとえば、コントロールゲート電極に１０Ｖ程度（Ｖｃｇ）、ドレイン領域に４〜５Ｖ程度（Ｖｄ）、ソース領域に０Ｖ（Ｖｓ）を印加することで、フローティングゲート電極へ電子が注入される。このとき、ゲートコンタクト領域ＧＣＲの近傍に位置するメモリセルＡと、ゲートコンタクト領域ＧＣＲから十分に離れたところに位置するメモリセルＢとで、フローティングゲート電極への電子の注入のされ方は同程度である。
書き込み動作を行った後、約２５０℃の温度条件のもとでベークが行われる。このとき、可動イオンが動きやすくなったとしても、可動イオンが均一に分布していることで、メモリセルＡのしきい値電圧Ｖｔｈａは、メモリセルＢのしきい値電圧Ｖｔｈｂとほぼ同じ電圧（Ｖｔｈａ≒Ｖｔｈｂ）になり、メモリセルＡについて、データが抜けてしまったと判定（リテンション不良）されることが抑制される。
次に、消去動作では、図４０に示すように、たとえば、コントロールゲート電極に−１０Ｖ程度（Ｖｃｇ）、ドレイン領域に０Ｖ（Ｖｄ）、ソース領域に０Ｖ（Ｖｓ）、半導体基板に約１０Ｖ程度を印加することで、フローティングゲート電極から半導体基板へ向かって電子が引き抜かれる。
消去動作を行った後、約２５０℃の温度条件のもとでベークが行われる。このとき、メモリセルＡとメモリセルＢとでは、フローティングゲート電極ＦＧに注入された電子が、完全に半導体基板に引き抜かれた状態にある。また、可動イオンはほぼ均一に分布している。このため、可動イオンが動きやすくなったとしても、メモリセルＡのしきい値電圧Ｖｔｈａは、メモリセルＢのしきい値電圧Ｖｔｈｂとほぼ同じ電圧（Ｖｔｈａ≒Ｖｔｈｂ）になり、メモリセルＡについて、データが消去されていないと判定（リテンション不良）されることが抑制される。
こうして、実施の形態に係る半導体装置では、比較例に係る半導体装置と比べて、ゲートコンタクト領域ＧＣＲの近傍に位置するメモリセルＡが、リテンション不良であると誤判定されるのを抑制することができる。
実施の形態２
ここでは、不揮発性メモリを備えた半導体装置の第２例について説明する。
図４１、図４２および図４３に示すように、半導体基板ＳＵＢの表面では、メモリセルアレイ領域ＭＣＲおよびソースコンタクト領域ＳＣＲと、ゲートコンタクト領域ＧＣＲ等とが規定されている。メモリセルアレイ領域ＭＣＲおよびソースコンタクト領域ＳＣＲでは、素子分離領域ＥＩＲによって素子形成領域ＥＦＲが規定されている。ゲートコンタクト領域ＧＣＲでは、ゲートコンタクト領域ＧＣＲの全体にわたり、素子分離領域ＥＩＲが形成されている。
メモリセルアレイ領域ＭＣＲでは、メモリセルトランジスタＭＴＲが形成されている。ゲートコンタクト領域ＧＣＲでは、ダミーゲート電極ＤＧＥが形成されている。メモリセルトランジスタＭＴＲを覆うように、アンドープの酸化膜の第１層間絶縁膜ＩＬ１が形成されている。ゲートコンタクト領域ＧＣＲに位置する第１層間絶縁膜ＩＬ１の部分には、第１層間絶縁膜ＩＬ１およびワード線ＷＬを貫通して素子分離領域ＥＩＲに達するコンタクトホールＣＨが形成されている。
コンタクトホールＣＨに、コンタクトプラグＣＰが形成されている。ダミーゲート電極ＤＧＥは、コンタクトプラグＣＰを介して、ワード線ＷＬに電気的に接続されている。なお、これ以外の構成については、図１および図２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
次に、上述した半導体装置の製造方法の一例について説明する。まず、図４４および図４５に示すように、半導体基板の表面に所定の分離溝ＴＣを形成し、その分離溝ＴＣ内に素子分離絶縁膜ＥＩＦを充填することにより素子分離領域ＥＩＲが形成される。素子分離領域ＥＩＲによって、素子形成領域ＥＦＲが規定される。ゲートコンタクト領域ＧＣＲでは、ゲートコンタクト領域ＧＣＲの全体にわたり、素子分離領域ＥＩＲが形成される。
次に、図５および図６に示す工程と同様の工程により、メモリセルアレイ領域ＭＣＲおよびソースコンタクト領域ＳＣＲではフローティングゲート電極ＦＧ（図４６参照）となり、ゲートコンタクト領域ＧＣＲではダミーゲート電極ＤＧＥ（図４６参照）となるポリシリコン膜パターン（図示せず）が形成される。次に、図７〜図１７に示す工程と同様の工程を経て、ワード線ＷＬを含むメモリセルトランジスタＭＴＲ等が形成された後、メモリセルトランジスタＭＴＲを覆うように、アンドープの酸化膜等の第１層間絶縁膜ＩＬ１（図４６等参照）が形成される。
次に、図４６および図４７に示すように、第１層間絶縁膜ＩＬ１に所定の写真製版処理およびエッチング処理を施すことにより、ゲートコンタクト領域ＧＣＲに、ワード線ＷＬおよびダミーゲート電極ＤＧＥを露出するコンタクトホールＣＨが形成される。次に、図４８、図４９および図５０に示すように、コンタクトホールＣＨ内にコンタクトプラグＣＰが形成される。これにより、ダミーゲート電極ＤＧＥとワード線ＷＬとが、コンタクトプラグＣＰを介して電気的に短絡される。次に、メモリセルアレイ領域ＭＣＲでは、ビット線ＢＬが形成され、ゲートコンタクト領域ＧＣＲでは、配線ＡＨが形成される。
次に、図５１に示すように、ビット線ＢＬおよび配線ＡＨを覆うように、アンドープの酸化膜の第２層間絶縁膜ＩＬ２が形成される。次に、第２層間絶縁膜ＩＬ２に所定の写真製版処理およびエッチング処理を施すことにより、ヴィアホールＶＨが形成される。次に、そのヴィアホールＶＨにヴィアＶＡ（図４２参照）が形成される。その後、第２層間絶縁膜ＩＬ２の表面に、ヴィアＶＡに電気的に接続されるワード線シャント配線ＷＳＬが形成されて、図４１および図４２に示す、不揮発性メモリを備えた半導体装置の主要部分が完成する。
上述した、不揮発性メモリを備えた半導体装置では、コンタクトプラグＣＰを介して、ダミーゲート電極ＤＧＥとコントロールゲート電極ＣＧとが電気的に短絡されている。このため、コンタクトプラグＣＰに電気的に接続されている配線ＡＨを露出するヴィアホールを形成する際に、ヴィアホールＶＨの底にプラスにチャージされてコントロールゲート電極ＣＧ（ワード線ＷＬ）の電位が上昇したとしても、プロセスが終了した時点でダミーゲート電極ＤＧＥのチャージが抜けることになる。すなわち、ダミーゲート電極ＤＧＥについて、比較例の場合のように、カップリング比Ｃｒの値が１に近い値になることによるチャージアップを防止することができる。
これにより、熱処理によって可動イオンが動きやすくなったとしても、比較例の場合のように、ダミーゲート電極ＤＧＥの電位に起因して、特定の箇所に集中するようなことは抑制されて、図５２に示すように、可動イオンは、ほぼ均一に分布することになる。その結果、実施の形態１において説明したように、書き込み動作を行った後のベークにおいて、メモリセルＡについて、データが抜けてしまったと判定（リテンション不良）されることが抑制される。また、消去動作を行った後のベークでは、メモリセルＡについて、データが消去されていないと判定（リテンション不良）されることが抑制される。
なお、上述した、不揮発性メモリを備えた半導体装置では、実施の形態１において説明したように、プラズマによっては、コントロールゲート電極ＣＧ（ワード線ＷＬ）がマイナスにチャージされることも想定される。このような場合にも、ダミーゲート電極ＤＧＥとワード線ＷＬとが電気的に短絡していることで、プロセスが終了した時点でダミーゲート電極ＤＧＥのチャージが抜けることになる。
その結果、書き込み動作を行った後のベークにおいて、メモリセルＡについて、データが抜けてしまったと判定（リテンション不良）されることが抑制される。また、消去動作を行った後のベークでは、メモリセルＡについて、データが消去されていないと判定（リテンション不良）されることが抑制される。
こうして、実施の形態２に係る半導体装置では、実施の形態１において説明した比較例に係る半導体装置と比べて、ゲートコンタクト領域ＧＣＲの近傍に位置するメモリセルＡが、リテンション不良であると誤判定されるのを抑制することができる。
実施の形態３
ここでは、不揮発性メモリを備えた半導体装置の第３例について説明する。
図５３および図５４に示すように、半導体基板ＳＵＢの表面では、メモリセルアレイ領域ＭＣＲおよびソースコンタクト領域ＳＣＲと、ゲートコンタクト領域ＧＣＲ等とが規定されている。メモリセルアレイ領域ＭＣＲおよびソースコンタクト領域ＳＣＲでは、素子分離領域ＥＩＲによって素子形成領域ＥＦＲが規定されている。ゲートコンタクト領域ＧＣＲでは、ゲートコンタクト領域ＧＣＲの全体にわたり、素子分離領域ＥＩＲが形成されている。
メモリセルアレイ領域ＭＣＲでは、メモリセルトランジスタＭＴＲが形成されている。ゲートコンタクト領域ＧＣＲでは、ダミーゲート電極ＤＧＥが形成されている。ダミーゲート電極ＤＧＥとワード線ＷＬ（コントロールゲート電極ＣＧ）とは、互いに直接接触している。メモリセルトランジスタＭＴＲを覆うように、アンドープの酸化膜の第１層間絶縁膜ＩＬ１が形成されている。ゲートコンタクト領域ＧＣＲに位置する第１層間絶縁膜ＩＬ１の部分には、第１層間絶縁膜ＩＬ１およびワード線ＷＬを貫通して素子分離領域ＥＩＲに達するコンタクトホールＣＨが形成されている。
コンタクトホールＣＨに、コンタクトプラグＣＰが形成されている。ダミーゲート電極ＤＧＥは、コンタクトプラグＣＰを介して、ワード線ＷＬに電気的に接続されている。なお、これ以外の構成については、図１および図２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除き、その説明を繰り返さないこととする。
次に、上述した半導体装置の製造方法について説明する。図４４および図４５に示す工程および図５および図６に示す工程と同様の工程を経て、図５５に示すように、メモリセルアレイ領域ＭＣＲおよびソースコンタクト領域ＳＣＲでは、フローティングゲート電極ＦＧとなるポリシリコン膜パターンＰＰが形成される。ゲートコンタクト領域ＧＣＲでは、ダミーゲート電極ＤＧＥとなるポリシリコン膜パターンＰＰが形成される。
次に、ポリシリコン膜パターンＰＰを覆うように、ＯＮＯ膜ＴＦが形成される。次に、ＯＮＯ膜ＴＦに所定の写真製版処理およびエッチング処理を施すことによって、図５６に示すように、ゲートコンタクト領域ＧＣＲに位置するＯＮＯ膜ＴＦの部分が除去される。次に、図７〜図２２に示す工程と同様の工程を経て、図５７に示すように、第２層間絶縁膜ＩＬ２に所定の写真製版処理およびエッチング処理を施すことにより、ヴィアホールＶＨが形成される。
次に、そのヴィアホールＶＨにヴィアＶＡ（図５４参照）が形成される。その後、第２層間絶縁膜ＩＬ２の表面に、ヴィアＶＡに電気的に接続されるワード線シャント配線ＷＳＬが形成されて、図５３および図５４に示す、不揮発性メモリを備えた半導体装置の主要部分が完成する。
上述した、不揮発性メモリを備えた半導体装置では、ダミーゲート電極ＤＧＥとワード線ＷＬ（コントロールゲート電極ＣＧ）とは互いに直接接触しており、電気的に短絡されている。このため、コンタクトプラグＣＰに電気的に接続されている配線ＡＨを露出するヴィアホールを形成する際に、ヴィアホールＶＨの底にプラスにチャージされてコントロールゲート電極ＣＧ（ワード線ＷＬ）の電位が上昇したとしても、プロセスが終了した時点でダミーゲート電極ＤＧＥのチャージが抜けることになる。すなわち、ダミーゲート電極ＤＧＥについて、比較例の場合のように、カップリング比Ｃｒの値が１に近い値になることによるチャージアップを防止することができる。
これにより、熱処理によって可動イオンが動きやすくなったとしても、比較例の場合のように、ダミーゲート電極ＤＧＥの電位に起因して、特定の箇所に集中するようなことは抑制されて、図５８に示すように、可動イオンは、ほぼ均一に分布することになる。その結果、実施の形態１において説明したように、書き込み動作を行った後のベークにおいて、メモリセルＡについて、データが抜けてしまったと判定（リテンション不良）されることが抑制される。また、消去動作を行った後のベークでは、メモリセルＡについて、データが消去されていないと判定（リテンション不良）されることが抑制される。
なお、上述した、不揮発性メモリを備えた半導体装置では、実施の形態１において説明したように、プラズマによっては、コントロールゲート電極ＣＧ（ワード線ＷＬ）がマイナスにチャージされることも想定される。このような場合にも、ダミーゲート電極ＤＧＥとワード線ＷＬとが電気的に短絡していることで、プロセスが終了した時点でダミーゲート電極ＤＧＥのチャージが抜けることになる。
その結果、書き込み動作を行った後のベークにおいて、メモリセルＡについて、データが抜けてしまったと判定（リテンション不良）されることが抑制される。また、消去動作を行った後のベークでは、メモリセルＡについて、データが消去されていないと判定（リテンション不良）されることが抑制される。
こうして、実施の形態３に係る半導体装置では、実施の形態１において説明した比較例に係る半導体装置と比べて、ゲートコンタクト領域ＧＣＲの近傍に位置するメモリセルＡが、リテンション不良であると誤判定されるのを抑制することができる。
なお、各実施の形態においてそれぞれ説明した半導体装置は、必要に応じて適宜組み合わせるようにしてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＳＵＢ 半導体基板、ＧＣＲ ゲートコンタクト領域、ＭＣＲ メモリセルアレイ領域、ＳＣＲ ソースコンタクト領域、ＴＣ 分離溝、ＥＩＲ 素子分離領域、ＥＩＦ 素子分離絶縁膜、ＥＦＲ 素子形成領域、ＤＥＦＲ ダミー素子形成領域、ＴＧＦ トンネル絶縁膜、ＦＧ フローティングゲート電極、ＤＦＧ ダミーフローティングゲート電極、ＤＧＥ ダミーゲート電極、ＭＴＲ メモリセルトランジスタ、ＴＦ ＯＮＯ膜、ＣＧ コントロールゲート電極、ＷＬ ワード線、ＳＲ ソース領域、ＤＲ ドレイン領域、ＳＬ ソース線、ＩＬ１ 第１層間絶縁膜、ＣＨ コンタクトホール、ＣＰ コンタクトプラグ、ＢＬ ビット線、ＡＨ アルミニウム配線、ＩＬ２ 第２層間絶縁膜、ＶＨ ヴィアホール、ＶＡ ヴィア、ＷＳＬ ワードラインシャント線、ＰＰ ポリシリコン膜パターン、ＰＳＩ ポリシリコン膜、ＲＰ レジストパターン。

Claims (8)

  1. 半導体基板と、
    前記半導体基板の表面に配置され、第１素子分離領域によってそれぞれ規定された複数の第１素子形成領域を含む第１領域と、
    前記第１領域に隣り合うように前記半導体基板の前記表面に配置され、第２素子分離領域によって規定されたダミー素子形成領域を含む第２領域と、
    複数の前記第１素子形成領域に形成され、フローティングゲート電極およびコントロールゲート電極をそれぞれ含む複数のメモリセルトランジスタと、
    前記第２領域に形成されたダミーフローティングゲート電極と、
    前記ダミーフローティングゲート電極を横切るように、前記ダミーフローティングゲート電極上に形成され、前記複数のメモリセルトランジスタのうちの少なくとも一のメモリセルトランジスタのコントロールゲート電極に電気的に接続されたワード線と、
    前記ワード線を覆うように形成された層間絶縁膜と、
    前記第２領域に位置する前記層間絶縁膜の部分に形成され、前記ワード線と電気的に接続される導電体部と
    を備え、
    前記ダミーフローティングゲート電極は、平面視的に前記ダミー素子形成領域に部分的に重なるように配置され、
    前記層間絶縁膜は、
    第１層間絶縁膜と、
    前記第１層間絶縁膜を覆うように形成された第２層間絶縁膜と
    を含み、
    前記導電体部は、
    前記第１層間絶縁膜に形成され、前記ワード線と電気的に接続されたコンタクトプラグと、
    前記第２層間絶縁膜に形成され、前記コンタクトプラグと電気的に接続されたヴィアとを含み、
    前記コンタクトプラグは、平面視的に前記ダミー素子形成領域に部分的に重なるように配置された、半導体装置。
  2. 前記第２領域に位置する前記第１層間絶縁膜の部分と前記第２層間絶縁膜の部分との間に形成された配線を備え、
    前記コンタクトプラグと前記ヴィアとは、前記配線を介して電気的に接続された、請求項１記載の半導体装置。
  3. 前記層間絶縁膜は、アンドープの絶縁膜である、請求項１または２に記載の半導体装置。
  4. 半導体基板と、
    前記半導体基板の表面に配置され、第１素子分離領域によってそれぞれ規定された複数の第１素子形成領域を含む第１領域と、
    前記第１領域に隣り合うように前記半導体基板の前記表面に配置され、第２素子分離領域によって形成された第２領域と、
    複数の前記第１素子形成領域に形成され、フローティングゲート電極およびコントロールゲート電極をそれぞれ含む複数のメモリセルトランジスタと、
    前記第２領域に形成されたダミーフローティングゲート電極と、
    前記ダミーフローティングゲート電極を横切るように、前記ダミーフローティングゲート電極上に形成され、前記複数のメモリセルトランジスタのうちの少なくとも一のメモリセルトランジスタのコントロールゲート電極に電気的に接続されたワード線と、
    前記ワード線を覆うように形成された層間絶縁膜と、
    前記第２領域に位置する前記層間絶縁膜の部分に形成され、前記ワード線と電気的に接続される導電体部と
    を備え、
    前記ダミーフローティングゲート電極と前記ワード線とが電気的に接続された、半導体装置。
  5. 前記層間絶縁膜は、
    第１層間絶縁膜と、
    前記第１層間絶縁膜を覆うように形成された第２層間絶縁膜と
    を含み、
    前記導電体部は、
    前記第１層間絶縁膜に形成され、前記ワード線と電気的に接続されたコンタクトプラグと、
    前記第２層間絶縁膜に形成され、前記コンタクトプラグと電気的に接続されたヴィアとを含み、
    前記ダミーフローティングゲート電極と前記ワード線とは、前記コンタクトプラグを介して電気的に接続された、請求項４記載の半導体装置。
  6. 前記層間絶縁膜は、
    第１層間絶縁膜と、
    前記第１層間絶縁膜を覆うように形成された第２層間絶縁膜と
    を含み、
    前記導電体部は、
    前記第１層間絶縁膜に形成され、前記ワード線と電気的に接続されたコンタクトプラグと、
    前記第２層間絶縁膜に形成され、前記コンタクトプラグと電気的に接続されたヴィアとを含み、
    前記ダミーフローティングゲート電極と前記ワード線とは、互いに直接接触することによって電気的に接続された、請求項４記載の半導体装置。
  7. 前記第２領域に位置する前記第１層間絶縁膜の部分と前記第２層間絶縁膜の部分との間に形成された配線を備え、
    前記コンタクトプラグと前記ヴィアとは、前記配線を介して電気的に接続された、請求項５または６に記載の半導体装置。
  8. 前記層間絶縁膜は、アンドープの絶縁膜である、請求項４〜７のいずれかに記載の半導体装置。
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